JP2621442B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2621442B2 JP2621442B2 JP63299964A JP29996488A JP2621442B2 JP 2621442 B2 JP2621442 B2 JP 2621442B2 JP 63299964 A JP63299964 A JP 63299964A JP 29996488 A JP29996488 A JP 29996488A JP 2621442 B2 JP2621442 B2 JP 2621442B2
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- wiring
- cell array
- low
- memory device
- Prior art date
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に半導体記憶装置
のレイアウト方法の改良に関する。
のレイアウト方法の改良に関する。
［従来の技術および従来技術の問題点］ 従来の半導体記憶装置のレイアウト方法では、半導体
基板上のほぼ中央部に複数のメモリセルが行列状に配列
されたセルアレイ領域を設け、その外側に周辺回路領域
を配置している。
基板上のほぼ中央部に複数のメモリセルが行列状に配列
されたセルアレイ領域を設け、その外側に周辺回路領域
を配置している。
第４図は従来の半導体記憶装置における半導体基板上
の各領域の配置図である。第４図において12はセルアレ
イ領域であり、半導体基板11のほぼ中央部に設けられて
いる。また13は周辺回路領域であり、セルアレイ領域12
の外側に設けられている。14は信号線を示している。第
５図は従来の半導体記憶装置における別の配置図であ
り、図中、第４図と同一構成部分には同一番号を付して
いる。本例では２つに分割されたセルアレイ領域12の間
にも周辺回路領域13が設けられている状態を示してい
る。
の各領域の配置図である。第４図において12はセルアレ
イ領域であり、半導体基板11のほぼ中央部に設けられて
いる。また13は周辺回路領域であり、セルアレイ領域12
の外側に設けられている。14は信号線を示している。第
５図は従来の半導体記憶装置における別の配置図であ
り、図中、第４図と同一構成部分には同一番号を付して
いる。本例では２つに分割されたセルアレイ領域12の間
にも周辺回路領域13が設けられている状態を示してい
る。
しかるに上述した従来の半導体記憶装置においては半
導体基板上の２つの周辺回路領域13の間を接続する信号
線14はセルアレイ領域12を迂回しなければならないの
で、配線の配置が煩雑となるばかりでなく、配線長も長
くなってしまうという欠点がある。
導体基板上の２つの周辺回路領域13の間を接続する信号
線14はセルアレイ領域12を迂回しなければならないの
で、配線の配置が煩雑となるばかりでなく、配線長も長
くなってしまうという欠点がある。
上記欠点を解決するためには、セルアレイ領域の内部
に信号線を通さなければならない（第４図の14′，第５
図の14′）。一方、近年半導体記憶装置、特に１トラン
ジスタ型ダイナミックメモリ等においては、メモリセル
のワード線を一方向に延在する多結晶シリコンで構成す
ることが行われている。この様な構成にするのはメモリ
セルの形成が簡単であるという理由からであるが、半導
体記憶装置の大容量化が進むにつれ、前記ワード線は長
く、かつ細くなってその抵抗の増大による信号の遅延が
問題となっている。
に信号線を通さなければならない（第４図の14′，第５
図の14′）。一方、近年半導体記憶装置、特に１トラン
ジスタ型ダイナミックメモリ等においては、メモリセル
のワード線を一方向に延在する多結晶シリコンで構成す
ることが行われている。この様な構成にするのはメモリ
セルの形成が簡単であるという理由からであるが、半導
体記憶装置の大容量化が進むにつれ、前記ワード線は長
く、かつ細くなってその抵抗の増大による信号の遅延が
問題となっている。
例えば、最近では第６図、第７図に示されているよう
に、前記ワード線４と平行に、アルミニウム配線６等の
低抵抗金属配線を設け、前記ワード線とセルアレイ領域
内で接続することにより、ワード線の信号の遅延を防い
でいる。第６図は１トランジスタ型ダイナミックメモリ
のセルアレイ領域内に設けられたワード線４とアルミニ
ウム配線６との接続部を示した平面図であり、第７図は
第６図のＢ−Ｂ′線断面図である。第６図，第７図にお
いてワード線４は多結晶シリコンで形成されており、セ
ルアレイ領域内に設けられたすき間でワード線と平行に
設けられたアルミニウム配線６とコンタクト孔９により
接続されている。図中２はフィールド酸化膜、３はプレ
ート電極、５はデータ線、８は半導体領域である。
に、前記ワード線４と平行に、アルミニウム配線６等の
低抵抗金属配線を設け、前記ワード線とセルアレイ領域
内で接続することにより、ワード線の信号の遅延を防い
でいる。第６図は１トランジスタ型ダイナミックメモリ
のセルアレイ領域内に設けられたワード線４とアルミニ
ウム配線６との接続部を示した平面図であり、第７図は
第６図のＢ−Ｂ′線断面図である。第６図，第７図にお
いてワード線４は多結晶シリコンで形成されており、セ
ルアレイ領域内に設けられたすき間でワード線と平行に
設けられたアルミニウム配線６とコンタクト孔９により
接続されている。図中２はフィールド酸化膜、３はプレ
ート電極、５はデータ線、８は半導体領域である。
このようにワード線４とアルミニウム配線６とを接続
する場合は、セルアレイ領域内にそのためのすき間を設
けなければならない。この様にして、配線抵抗を低下さ
せても、上述のようにセルアレイ領域を迂回させると配
線長が大きくなり、配線抵抗の充分な低下を図れないと
いう問題点が生じる。
する場合は、セルアレイ領域内にそのためのすき間を設
けなければならない。この様にして、配線抵抗を低下さ
せても、上述のようにセルアレイ領域を迂回させると配
線長が大きくなり、配線抵抗の充分な低下を図れないと
いう問題点が生じる。
［発明の従来技術に対する相違点］ 上述した従来の半導体記憶装置のレイアウト方法に対
し、本発明はセルアレイ領域内に設けられたワード線と
低抵抗金属配線との接続領域に配線層を設けることで、
セルアレイ領域を迂回しなければならない配線をセルア
レイ領域内に設け、配線の配置を簡素化するとともに、
配線長を短くするということを、半導体記憶装置の集積
化を大きく妨げることなく実現できるという相違点を有
する。
し、本発明はセルアレイ領域内に設けられたワード線と
低抵抗金属配線との接続領域に配線層を設けることで、
セルアレイ領域を迂回しなければならない配線をセルア
レイ領域内に設け、配線の配置を簡素化するとともに、
配線長を短くするということを、半導体記憶装置の集積
化を大きく妨げることなく実現できるという相違点を有
する。
［問題点を解決するための手段］ 本願発明の要旨は、メモリセルを行列状に配列したメ
モリセルアレイと、メモリセルアレイの外方に設けられ
た少なくとも２つの周辺回路とを半導体基板上に設け、
上記メモリセルアレイ上方にワード線とワード線と平行
な低抵抗化配線と上記ワード線と低抵抗化配線との間に
介在する絶縁層中に設けられワード線と低抵抗化配線と
を電気的に接続するためのコンタクトとを有する半導体
記憶装置において、上記少なくとも２つの周辺回路を接
続する配線を上記ワード線と上記低抵抗化配線とを接続
するコンタクトに隣接して上記絶縁層中にワード線と略
直交させて設けたことである。
モリセルアレイと、メモリセルアレイの外方に設けられ
た少なくとも２つの周辺回路とを半導体基板上に設け、
上記メモリセルアレイ上方にワード線とワード線と平行
な低抵抗化配線と上記ワード線と低抵抗化配線との間に
介在する絶縁層中に設けられワード線と低抵抗化配線と
を電気的に接続するためのコンタクトとを有する半導体
記憶装置において、上記少なくとも２つの周辺回路を接
続する配線を上記ワード線と上記低抵抗化配線とを接続
するコンタクトに隣接して上記絶縁層中にワード線と略
直交させて設けたことである。
［実施例］ 次に本発明の実施例について図面を参照して説明す
る。
る。
なお、従来技術の説明に用いた図面と同一機能を有す
る部分に関しては、同じ番号を付して説明を省略する。
る部分に関しては、同じ番号を付して説明を省略する。
第１図は本発明の第１実施例を示した平面図、第２図
は第１図のＡ−Ａ′線断面図である。
は第１図のＡ−Ａ′線断面図である。
第１図においてワード線４とアルミニウム配線６との
接続部と、メモリセル領域との間に配線７がデータ線５
と同層で設けられている。本実施例の場合、前記配線７
を設けるため、セルアレイ領域に多少すき間を設けなけ
ればならないが、このすき間は配線７をセルアレイ領域
を迂回させて設けた場合と同程度か、あるいはそれより
小さくすることができるので、半導体記憶装置の集積化
の妨げとはならない。
接続部と、メモリセル領域との間に配線７がデータ線５
と同層で設けられている。本実施例の場合、前記配線７
を設けるため、セルアレイ領域に多少すき間を設けなけ
ればならないが、このすき間は配線７をセルアレイ領域
を迂回させて設けた場合と同程度か、あるいはそれより
小さくすることができるので、半導体記憶装置の集積化
の妨げとはならない。
第３図は本発明の第２実施例を示した平面図である。
第３図においてはワード線４とアルミニウム配線６と接
続するコンタクト孔９の間に配線７を設けている。
第３図においてはワード線４とアルミニウム配線６と接
続するコンタクト孔９の間に配線７を設けている。
［発明の効果］ 以上説明したように本発明は半導体基板上に複数のメ
モリセルが行列状に配列されたセルアレイ領域を有し、
前記セルアレイ領域内に一方向に延在するように設けら
れたワード線と、前記ワード線と平行に配され、且つ、
前記セルアレイ領域内で前記ワード線と接続された配線
を有する半導体記憶装置において、前記ワード線と前記
配線とを接続している領域に、前記ワード線と直交する
ように配線を設けることにより、半導体記憶装置の集積
化を妨げることなく周辺領域間を接続する配線の配置を
簡素化するとともに、前記配線の配線長を短くすること
ができるという効果がある。
モリセルが行列状に配列されたセルアレイ領域を有し、
前記セルアレイ領域内に一方向に延在するように設けら
れたワード線と、前記ワード線と平行に配され、且つ、
前記セルアレイ領域内で前記ワード線と接続された配線
を有する半導体記憶装置において、前記ワード線と前記
配線とを接続している領域に、前記ワード線と直交する
ように配線を設けることにより、半導体記憶装置の集積
化を妨げることなく周辺領域間を接続する配線の配置を
簡素化するとともに、前記配線の配線長を短くすること
ができるという効果がある。
第１図は本発明の第１実施例を示した平面図、第２図は
第１図のＡ−Ａ′線断面図、第３図は本発明の第２実施
例を示した平面図、第４図，第５図は一般的な半導体記
憶装置を示した配置図、第６図は従来の技術を示した平
面図、第７図は第６図のＢ−Ｂ′線断面図である。 1,11……半導体基板、 ２……フィールド酸化膜、 ３……プレート電極、 ４……ワード線、 ５……データ線、 ６……アルミニウム配線、 7,14,14′……信号線、 ８……半導体領域、 ９……コンタクト孔、 12……セルアレイ領域、 13……周辺回路領域。
第１図のＡ−Ａ′線断面図、第３図は本発明の第２実施
例を示した平面図、第４図，第５図は一般的な半導体記
憶装置を示した配置図、第６図は従来の技術を示した平
面図、第７図は第６図のＢ−Ｂ′線断面図である。 1,11……半導体基板、 ２……フィールド酸化膜、 ３……プレート電極、 ４……ワード線、 ５……データ線、 ６……アルミニウム配線、 7,14,14′……信号線、 ８……半導体領域、 ９……コンタクト孔、 12……セルアレイ領域、 13……周辺回路領域。
Claims (1)
- 【請求項１】メモリセルを行列状に配列したメモリセル
アレイと、メモリセルアレイの外方に設けられた少なく
とも２つの周辺回路とを半導体基板上に設け、上記メモ
リセルアレイ上方にワード線とワード線と平行な低抵抗
化配線と上記ワード線と低抵抗化配線との間に介在する
絶縁層中に設けられワード線と低抵抗化配線とを電気的
に接続するためのコンタクトとを有する半導体記憶装置
において、 上記少なくとも２つの周辺回路を接続する配線を上記ワ
ード線と上記低抵抗化配線とを接続するコンタクトとに
隣接して上記絶縁層中にワード線と略直交させて設けた
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299964A JP2621442B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299964A JP2621442B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146768A JPH02146768A (ja) | 1990-06-05 |
| JP2621442B2 true JP2621442B2 (ja) | 1997-06-18 |
Family
ID=17879098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299964A Expired - Lifetime JP2621442B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621442B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0760858B2 (ja) * | 1984-10-26 | 1995-06-28 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPH0682802B2 (ja) * | 1985-05-23 | 1994-10-19 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPS62145862A (ja) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | 半導体記憶装置 |
-
1988
- 1988-11-28 JP JP63299964A patent/JP2621442B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02146768A (ja) | 1990-06-05 |
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