JPH0745720A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0745720A JPH0745720A JP5191509A JP19150993A JPH0745720A JP H0745720 A JPH0745720 A JP H0745720A JP 5191509 A JP5191509 A JP 5191509A JP 19150993 A JP19150993 A JP 19150993A JP H0745720 A JPH0745720 A JP H0745720A
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- 239000002184 metal Substances 0.000 claims abstract description 57
- 239000004020 conductor Substances 0.000 description 16
- 239000010408 film Substances 0.000 description 16
- 230000000694 effects Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
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- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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-
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Abstract
(57)【要約】
【目的】半導体記憶装置において、ワード線列のピッチ
を小さくすることにより、メモリセルサイズを小さくす
ることを目的とする。 【構成】ワード線１の裏打ちである低抵抗金属配線３と
ワード線２の裏打ちである低抵抗金属配線４は異導体層
にあり、厚い絶縁膜で分離されているため、裏打ちの低
抵抗金属配線同士が短絡することがないので、ワード線
列のピッチを狭くでき、メモリセルサイズが小さくな
る。
を小さくすることにより、メモリセルサイズを小さくす
ることを目的とする。 【構成】ワード線１の裏打ちである低抵抗金属配線３と
ワード線２の裏打ちである低抵抗金属配線４は異導体層
にあり、厚い絶縁膜で分離されているため、裏打ちの低
抵抗金属配線同士が短絡することがないので、ワード線
列のピッチを狭くでき、メモリセルサイズが小さくな
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にワード線の裏打ち構造に関する。
特にワード線の裏打ち構造に関する。
【０００２】
【従来の技術】一般に半導体記憶装置のメモリセルは、
ワード線列の低抵抗金属配線層の裏打ちが絶縁膜で分離
され、この絶縁膜に開けたコンタクトホールによって、
裏打ちの低抵抗金属配線層と接続されている。
ワード線列の低抵抗金属配線層の裏打ちが絶縁膜で分離
され、この絶縁膜に開けたコンタクトホールによって、
裏打ちの低抵抗金属配線層と接続されている。
【０００３】ワード線列は平行であり、このワード線列
と低抵抗金属配線層も互いに平行である。また、半導体
記憶装置ではメモリセルサイズを小さくすることが重要
である。
と低抵抗金属配線層も互いに平行である。また、半導体
記憶装置ではメモリセルサイズを小さくすることが重要
である。
【０００４】従来の半導体記憶装置のワード線部分を示
す図４の平面図、図４中のＣ−Ｃ′の図５の断面図を参
照すると、この半導体記憶装置は、互いに平行して走行
するワード線１，ワード線２は同一深さの導体層であ
り、低抵抗金属配線３，低抵抗金属配線１４は同一深さ
の導体層である。
す図４の平面図、図４中のＣ−Ｃ′の図５の断面図を参
照すると、この半導体記憶装置は、互いに平行して走行
するワード線１，ワード線２は同一深さの導体層であ
り、低抵抗金属配線３，低抵抗金属配線１４は同一深さ
の導体層である。
【０００５】ワード線１，２と低抵抗金属配線３，１４
とは互いに分離している絶縁膜７に開けたコンタクトホ
ール５によってワード線１と低抵抗金属配線３が接続さ
れ、またコンタクトホール１６においてもワード線２と
低抵抗金属配線１４が接続される。
とは互いに分離している絶縁膜７に開けたコンタクトホ
ール５によってワード線１と低抵抗金属配線３が接続さ
れ、またコンタクトホール１６においてもワード線２と
低抵抗金属配線１４が接続される。
【０００６】ここで、ワード線列のピッチはワード線
１，２の幅，間隔より、低抵抗金属配線層の幅，間隔の
基準の方が大きいため、低抵抗金属配線層の幅，間隔に
よってピッチが決まる。
１，２の幅，間隔より、低抵抗金属配線層の幅，間隔の
基準の方が大きいため、低抵抗金属配線層の幅，間隔に
よってピッチが決まる。
【０００７】また、裏打ちの低抵抗金属配線１４の幅は
コンタクトホールを覆う箇所においてその幅が広くなる
ため、低抵抗の導体層間は、寸法ｈ，ｉの部分において
基準を満たすものになる。
コンタクトホールを覆う箇所においてその幅が広くなる
ため、低抵抗の導体層間は、寸法ｈ，ｉの部分において
基準を満たすものになる。
【０００８】尚、絶縁膜７上の金属配線３，１４の表面
は、絶縁膜８で覆われている。
は、絶縁膜８で覆われている。
【０００９】ここで、「裏打ち」とは、一定距離ごと
に、ワード線と金属配線とを接続することをいう。
に、ワード線と金属配線とを接続することをいう。
【００１０】
【発明が解決しようとする課題】従来の半導体記憶装置
では、裏打ちの低抵抗金属配線層の幅において、メモリ
セルサイズによって決まる単純な配線となる箇所の幅よ
り、裏打ち部分のコンタクトホールを覆う箇所の幅が広
くなり、また裏打ちの低抵抗金属配線層が同一導体層で
形成されているため、この導体層の広くなった箇所と隣
り合う導体層間が基準を満足しないと、メモリセルサイ
ズを逆に大きく設定しなければならないという欠点があ
った。
では、裏打ちの低抵抗金属配線層の幅において、メモリ
セルサイズによって決まる単純な配線となる箇所の幅よ
り、裏打ち部分のコンタクトホールを覆う箇所の幅が広
くなり、また裏打ちの低抵抗金属配線層が同一導体層で
形成されているため、この導体層の広くなった箇所と隣
り合う導体層間が基準を満足しないと、メモリセルサイ
ズを逆に大きく設定しなければならないという欠点があ
った。
【００１１】本発明では、このような欠点を解決してい
る。
る。
【００１２】
【課題を解決するための手段】本発明の構成は、第１，
第２のワード線が平行に配置され、これら第１，第２の
ワード線上にそれぞれ絶縁膜を介して第１，第２の金属
配線が形成され、前記第１のワード線と前記第１の金属
配線とを電気的に接続するコンタクトホールと前記第２
のワード線と前記第２の金属配線とを電気的に接続する
コンタクトホールとが形成された半導体記憶装置におい
て、前記第１，第２の金属配線が電気的に直接接触しな
いように、前記第１の金属配線下の前記絶縁膜を、前記
第２の金属配線下の前記絶縁膜よりも厚く形成したこと
を特徴とする。
第２のワード線が平行に配置され、これら第１，第２の
ワード線上にそれぞれ絶縁膜を介して第１，第２の金属
配線が形成され、前記第１のワード線と前記第１の金属
配線とを電気的に接続するコンタクトホールと前記第２
のワード線と前記第２の金属配線とを電気的に接続する
コンタクトホールとが形成された半導体記憶装置におい
て、前記第１，第２の金属配線が電気的に直接接触しな
いように、前記第１の金属配線下の前記絶縁膜を、前記
第２の金属配線下の前記絶縁膜よりも厚く形成したこと
を特徴とする。
【００１３】
【実施例】本発明の一実施例の平面図の図１、図１中の
Ａ−Ａ′線の断面図を示す図２、図１中のＢ−Ｂ′線の
断面図を示す図３を参照すると、この実施例は、平行し
て走行するワード線１，２があり、これらワード線１，
２のうち、コンタクトホール５，６のある部分の幅は、
これがない部分の幅より広くなっている。
Ａ−Ａ′線の断面図を示す図２、図１中のＢ−Ｂ′線の
断面図を示す図３を参照すると、この実施例は、平行し
て走行するワード線１，２があり、これらワード線１，
２のうち、コンタクトホール５，６のある部分の幅は、
これがない部分の幅より広くなっている。
【００１４】これらワード線１，２は、同一深さに一度
に形成された導体層からつくられる。
に形成された導体層からつくられる。
【００１５】これらワード線１，２を含む表面に、絶縁
膜７が形成され、この絶縁膜７の表面に低抵抗金属配線
３が形成され、さらに絶縁膜８が形成され、この表面に
低抵抗金属配線４が形成され、さらにカバー膜９で覆わ
れる。
膜７が形成され、この絶縁膜７の表面に低抵抗金属配線
３が形成され、さらに絶縁膜８が形成され、この表面に
低抵抗金属配線４が形成され、さらにカバー膜９で覆わ
れる。
【００１６】ここで、金属配線３，４は互いに絶縁膜８
の厚さだけの段差があるため、金属配線３よりも厚い場
合には、直接接触することはない。
の厚さだけの段差があるため、金属配線３よりも厚い場
合には、直接接触することはない。
【００１７】ワード線１とワード線２とは、同一導体層
からつくられ、第１の低抵抗金属配線３と第２の低抵抗
金属配線４は異導体層からつくられ、ワード線１と第１
の低抵抗金属配線３はそれらを分離している絶縁膜７に
開けた第１のコンタクトホール５によって接続され、ワ
ード線２と第２の低抵抗金属配線４はそれらを分離して
いる２層の絶縁膜７，８に開けた第２のコンタクトホー
ル６によって接続される。
からつくられ、第１の低抵抗金属配線３と第２の低抵抗
金属配線４は異導体層からつくられ、ワード線１と第１
の低抵抗金属配線３はそれらを分離している絶縁膜７に
開けた第１のコンタクトホール５によって接続され、ワ
ード線２と第２の低抵抗金属配線４はそれらを分離して
いる２層の絶縁膜７，８に開けた第２のコンタクトホー
ル６によって接続される。
【００１８】また、間隔ａはコンタクトホール５とワー
ド線２の間隔、ｂ，ｃはコンタクトホール６とそれぞれ
ワード線１，第１の低抵抗金属配線３との間隔、ｄ，ｅ
はそれぞれコンタクトホール５，コンタクトホール６の
部分でのワード線１，２の間隔である。
ド線２の間隔、ｂ，ｃはコンタクトホール６とそれぞれ
ワード線１，第１の低抵抗金属配線３との間隔、ｄ，ｅ
はそれぞれコンタクトホール５，コンタクトホール６の
部分でのワード線１，２の間隔である。
【００１９】絶縁膜８は第１の低抵抗金属配線３と第２
の低抵抗金属配線４を分離しているが、この膜が厚いた
め、第１の低抵抗金属配線３と第２の低抵抗金属配線４
の間隔ｆ，ｇが０であっても短絡することは無い。
の低抵抗金属配線４を分離しているが、この膜が厚いた
め、第１の低抵抗金属配線３と第２の低抵抗金属配線４
の間隔ｆ，ｇが０であっても短絡することは無い。
【００２０】次に、この半導体記憶装置の効果を説明す
ると、第１の低抵抗金属配線３と第２の低抵抗金属配線
４とは異導体層であるから、メモリセルサイズについて
ｆ，ｇの値は無関係である。
ると、第１の低抵抗金属配線３と第２の低抵抗金属配線
４とは異導体層であるから、メモリセルサイズについて
ｆ，ｇの値は無関係である。
【００２１】よって、ワード線列のピッチを決定するも
のはａ，ｂ，ｃ，ｄ，ｅのいずれかであるが、コンタク
トホールとそれが貫ぬく導体層及び下地との間隔は下地
間の間隔より小さい。
のはａ，ｂ，ｃ，ｄ，ｅのいずれかであるが、コンタク
トホールとそれが貫ぬく導体層及び下地との間隔は下地
間の間隔より小さい。
【００２２】よって、ｄ，ｅの間隔が基準の最小になっ
たとき、ワード線列のピッチが最小になる。このとき、
ワード線のピッチは、従来に比べて狭くなり、メモリセ
ルサイズを小さくできる。
たとき、ワード線列のピッチが最小になる。このとき、
ワード線のピッチは、従来に比べて狭くなり、メモリセ
ルサイズを小さくできる。
【００２３】以上の構造を、全ワード線列の１本交互に
第１の低抵抗金属配線層と第２の低抵抗金属配線層を裏
打ち配線することに展開すれば、低抵抗金属配線間のマ
ージンに関係しないから、同様の効果が得られ、本発明
の目的を達成することができる。
第１の低抵抗金属配線層と第２の低抵抗金属配線層を裏
打ち配線することに展開すれば、低抵抗金属配線間のマ
ージンに関係しないから、同様の効果が得られ、本発明
の目的を達成することができる。
【００２４】
【発明の効果】以上説明したように、本発明は、第１の
低抵抗の導体層の裏打ち部分のコンタクトホールを覆う
箇所の広がりに他方の導体層が影響されることが無いの
で、メモリセルサイズにも影響せず、メモリセル内のこ
の裏打ち配線を同一導体層で形成することがメモリセル
サイズに影響していた場合に比較して、メモリセルサイ
ズを小さくできるという効果がある。
低抵抗の導体層の裏打ち部分のコンタクトホールを覆う
箇所の広がりに他方の導体層が影響されることが無いの
で、メモリセルサイズにも影響せず、メモリセル内のこ
の裏打ち配線を同一導体層で形成することがメモリセル
サイズに影響していた場合に比較して、メモリセルサイ
ズを小さくできるという効果がある。
【図１】本発明の一実施例の平面図である。
【図２】図１のＡ−Ａ′線の断面図である。
【図３】図１のＢ−Ｂ′線の断面図である。
【図４】従来のワード線部分の平面図である。
【図５】図４のＣ−Ｃ′線の断面図である。
１ ワード線 ２ ワード線 ３，４，１４ 低抵抗金属配線 ５，６，１６ コンタクトホール ａ コンタクトホール−低抵抗金属配線間距離 ｄ ワード線間距離 ｅ ワード線間距離 ｈ 低抵抗金属配線間（コンタクトホール部）距離 ｉ 低抵抗金属配線間（コンタクトホール部）距離
Claims (1)
- 【請求項１】 第１，第２のワード線が平行に配置さ
れ、これら第１，第２のワード線上にそれぞれ絶縁膜を
介して第１，第２の金属配線が形成され、前記第１のワ
ード線と前記第１の金属配線とを電気的に接続するコン
タクトホールと前記第２のワード線と前記第２の金属配
線とを電気的に接続するコンタクトホールとが形成され
た半導体記憶装置において、前記第１，第２の金属配線
が電気的に直接接触しないように、前記第１の金属配線
下の前記絶縁膜を、前記第２の金属配線下の前記絶縁膜
よりも厚く形成したことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191509A JP3068378B2 (ja) | 1993-08-03 | 1993-08-03 | 半導体記憶装置 |
| US08/284,121 US5517060A (en) | 1993-08-03 | 1994-08-02 | Semiconductor device having improved backing conductive layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191509A JP3068378B2 (ja) | 1993-08-03 | 1993-08-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745720A true JPH0745720A (ja) | 1995-02-14 |
| JP3068378B2 JP3068378B2 (ja) | 2000-07-24 |
Family
ID=16275841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191509A Expired - Lifetime JP3068378B2 (ja) | 1993-08-03 | 1993-08-03 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5517060A (ja) |
| JP (1) | JP3068378B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10261771A (ja) * | 1996-06-28 | 1998-09-29 | Texas Instr Inc <Ti> | ワード線ストラップ回路 |
| JP2001177068A (ja) * | 1999-11-11 | 2001-06-29 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ素子並びにその製造方法 |
| US6522004B1 (en) | 1999-04-19 | 2003-02-18 | Fujitsu Limited | Semiconductor integrated circuit device |
| WO2005001926A1 (ja) * | 2003-06-30 | 2005-01-06 | Sanyo Electric Co., Ltd | 集積回路及びその設計方法 |
| US7227255B2 (en) | 2001-07-19 | 2007-06-05 | Sony Corporation | Semiconductor device and method of producing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2785768B2 (ja) * | 1995-09-14 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5846876A (en) * | 1996-06-05 | 1998-12-08 | Advanced Micro Devices, Inc. | Integrated circuit which uses a damascene process for producing staggered interconnect lines |
| DE69738971D1 (de) * | 1996-06-28 | 2008-10-23 | Texas Instruments Inc | Wortleitungsanordnung für Halbleiter-Speicherbauteil |
| FR2786609B1 (fr) * | 1998-11-26 | 2003-10-17 | St Microelectronics Sa | Circuit integre a capacite interlignes reduite et procede de fabrication associe |
| EP3439031B1 (en) * | 2017-08-02 | 2021-12-08 | IMEC vzw | Method for forming a multi-level interconnect structure |
| US10770378B1 (en) * | 2019-05-02 | 2020-09-08 | Texas Instruments Incorporated | Isolated component design |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190684A (ja) * | 1992-01-16 | 1993-07-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5384483A (en) * | 1992-02-28 | 1995-01-24 | Sgs-Thomson Microelectronics, Inc. | Planarizing glass layer spaced from via holes |
-
1993
- 1993-08-03 JP JP5191509A patent/JP3068378B2/ja not_active Expired - Lifetime
-
1994
- 1994-08-02 US US08/284,121 patent/US5517060A/en not_active Expired - Lifetime
Cited By (6)
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| JP2008227519A (ja) * | 1996-06-28 | 2008-09-25 | Texas Instr Inc <Ti> | ワード線ストラップ回路 |
| US6522004B1 (en) | 1999-04-19 | 2003-02-18 | Fujitsu Limited | Semiconductor integrated circuit device |
| JP2001177068A (ja) * | 1999-11-11 | 2001-06-29 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ素子並びにその製造方法 |
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| WO2005001926A1 (ja) * | 2003-06-30 | 2005-01-06 | Sanyo Electric Co., Ltd | 集積回路及びその設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5517060A (en) | 1996-05-14 |
| JP3068378B2 (ja) | 2000-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000425 |