JPH0745722A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0745722A JPH0745722A JP5204528A JP20452893A JPH0745722A JP H0745722 A JPH0745722 A JP H0745722A JP 5204528 A JP5204528 A JP 5204528A JP 20452893 A JP20452893 A JP 20452893A JP H0745722 A JPH0745722 A JP H0745722A
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- Japan
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- wiring
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- bit
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Abstract
(57)【要約】
【目的】 ビット線間の容量を小さくして容量結合によ
るビット線間の雑音を小さくし、これによって動作余裕
を大きくして信頼性を高める。 【構成】 第１層目のＡｌ膜から成る一対ずつのビット
線２４ａが、一つ置きのセンスアンプ２５に接続されて
おり、且つ１列置きのメモリセルアレイに沿って配置さ
れている。また、第３層目のＡｌ膜から成る一対ずつの
ビット線２４ｂが、ビット線２４ａの接続されていない
一つ置きのセンスアンプ２５に接続されており、且つビ
ット線２４ａの配置されていない１列置きのメモリセル
アレイに沿って配置されている。このため、ビット線２
４ａ同士及びビット線２４ｂ同士の間隔もビット線２４
ａとビット線２４ｂとの間隔も広い。
るビット線間の雑音を小さくし、これによって動作余裕
を大きくして信頼性を高める。 【構成】 第１層目のＡｌ膜から成る一対ずつのビット
線２４ａが、一つ置きのセンスアンプ２５に接続されて
おり、且つ１列置きのメモリセルアレイに沿って配置さ
れている。また、第３層目のＡｌ膜から成る一対ずつの
ビット線２４ｂが、ビット線２４ａの接続されていない
一つ置きのセンスアンプ２５に接続されており、且つビ
ット線２４ａの配置されていない１列置きのメモリセル
アレイに沿って配置されている。このため、ビット線２
４ａ同士及びビット線２４ｂ同士の間隔もビット線２４
ａとビット線２４ｂとの間隔も広い。
Description
【０００１】
【産業上の利用分野】本願の発明は、一対のビット線が
同一のセンスアンプに接続されている半導体記憶装置に
関するものである。
同一のセンスアンプに接続されている半導体記憶装置に
関するものである。
【０００２】
【従来の技術】図５〜７は、ＡＳＩＣに搭載されるスタ
ックトキャパシタＤＲＡＭの一従来例を示している。こ
の一従来例では、長方形の素子活性領域１１が互い違い
の行列状に半導体基板に設けられており、ポリサイド膜
等から成るワード線１２が素子活性領域１１の短辺方向
へ延在している。ワード線１２の両側の素子活性領域１
１には拡散層１３、１４が設けられて、トランジスタ１
５が構成されている。
ックトキャパシタＤＲＡＭの一従来例を示している。こ
の一従来例では、長方形の素子活性領域１１が互い違い
の行列状に半導体基板に設けられており、ポリサイド膜
等から成るワード線１２が素子活性領域１１の短辺方向
へ延在している。ワード線１２の両側の素子活性領域１
１には拡散層１３、１４が設けられて、トランジスタ１
５が構成されている。
【０００３】拡散層１３上にはコンタクト孔１６が設け
られており、このコンタクト孔１６を介して記憶ノード
電極１７が拡散層１３にコンタクトしている。記憶ノー
ド電極１７の上層にはキャパシタ絶縁膜（図示せず）と
プレート電極（図示せず）とが設けられて、キャパシタ
１８が構成されている。そして、トランジスタ１５とキ
ャパシタ１８とで、メモリセル２１が構成されている。
られており、このコンタクト孔１６を介して記憶ノード
電極１７が拡散層１３にコンタクトしている。記憶ノー
ド電極１７の上層にはキャパシタ絶縁膜（図示せず）と
プレート電極（図示せず）とが設けられて、キャパシタ
１８が構成されている。そして、トランジスタ１５とキ
ャパシタ１８とで、メモリセル２１が構成されている。
【０００４】キャパシタ１８のプレート電極は層間絶縁
膜２２に覆われており、拡散層１４に達するコンタクト
孔２３が層間絶縁膜２２等に設けられている。そして、
第１層目のＡｌ膜から成るビット線２４が、コンタクト
孔２３を介して拡散層１４にコンタクトしている。ビッ
ト線２４は素子活性領域１１の長辺方向へ延在してお
り、互いに隣接する一対のビット線２４が同一のセンス
アンプ２５に接続されている。
膜２２に覆われており、拡散層１４に達するコンタクト
孔２３が層間絶縁膜２２等に設けられている。そして、
第１層目のＡｌ膜から成るビット線２４が、コンタクト
孔２３を介して拡散層１４にコンタクトしている。ビッ
ト線２４は素子活性領域１１の長辺方向へ延在してお
り、互いに隣接する一対のビット線２４が同一のセンス
アンプ２５に接続されている。
【０００５】ビット線２４は層間絶縁膜２６に覆われて
おり、第２層目のＡｌ膜から成るワード線１２の分路２
７が層間絶縁膜２６上でワード線１２に沿って延在して
いる。そして、分路２７が層間絶縁膜２８に覆われてい
る。なお、図５では、図面を明確にするために、トラン
ジスタ１５及びキャパシタ１８が図示されておらず、コ
ンタクト孔２３は丸い形状で図示されている。
おり、第２層目のＡｌ膜から成るワード線１２の分路２
７が層間絶縁膜２６上でワード線１２に沿って延在して
いる。そして、分路２７が層間絶縁膜２８に覆われてい
る。なお、図５では、図面を明確にするために、トラン
ジスタ１５及びキャパシタ１８が図示されておらず、コ
ンタクト孔２３は丸い形状で図示されている。
【０００６】
【発明が解決しようとする課題】ところで、ＡＳＩＣに
搭載されるＤＲＡＭにおける第１層目のＡｌ配線を流れ
る電流は、汎用ＤＲＡＭにおけるビット線を流れる電流
よりも多い。そこで、第１層目のＡｌ配線における電流
密度を低下させてエレクトロマイグレーション耐性を向
上させ、これによって信頼性を高めるために、第１層目
のＡｌ配線の膜厚が厚く、第１層目のＡｌ膜から成って
いるビット線２４の膜厚も汎用ＤＲＡＭにおけるビット
線の膜厚よりも厚い。
搭載されるＤＲＡＭにおける第１層目のＡｌ配線を流れ
る電流は、汎用ＤＲＡＭにおけるビット線を流れる電流
よりも多い。そこで、第１層目のＡｌ配線における電流
密度を低下させてエレクトロマイグレーション耐性を向
上させ、これによって信頼性を高めるために、第１層目
のＡｌ配線の膜厚が厚く、第１層目のＡｌ膜から成って
いるビット線２４の膜厚も汎用ＤＲＡＭにおけるビット
線の膜厚よりも厚い。
【０００７】しかし、この様にビット線２４の膜厚が厚
いので、図６からも明らかな様にビット線２４同士の相
対面積が大きくて、ビット線２４間の容量が大きい。こ
の結果、容量結合によるビット線２４間の雑音が大きく
て、センスアンプ２５が誤動作を生じ易い。従って、上
述の従来例では、エレクトロマイグレーション耐性は高
いが、動作余裕が小さいという点で信頼性が低かった。
いので、図６からも明らかな様にビット線２４同士の相
対面積が大きくて、ビット線２４間の容量が大きい。こ
の結果、容量結合によるビット線２４間の雑音が大きく
て、センスアンプ２５が誤動作を生じ易い。従って、上
述の従来例では、エレクトロマイグレーション耐性は高
いが、動作余裕が小さいという点で信頼性が低かった。
【０００８】
【課題を解決するための手段】請求項１の半導体記憶装
置は、一対のビット線２４ａ、２４ｂが同一のセンスア
ンプ２５に接続されている半導体記憶装置において、互
いに隣接する前記センスアンプ２５に接続されている前
記ビット線２４ａ、２４ｂが互いに異なる層の配線によ
って形成されており、前記一対のビット線２４ａ、２４
ｂが１列置きのメモリセルアレイに沿って配置されてい
ることを特徴としている。
置は、一対のビット線２４ａ、２４ｂが同一のセンスア
ンプ２５に接続されている半導体記憶装置において、互
いに隣接する前記センスアンプ２５に接続されている前
記ビット線２４ａ、２４ｂが互いに異なる層の配線によ
って形成されており、前記一対のビット線２４ａ、２４
ｂが１列置きのメモリセルアレイに沿って配置されてい
ることを特徴としている。
【０００９】請求項２の半導体記憶装置は、互いに隣接
する前記センスアンプ２５に接続されている前記ビット
線２４ａ、２４ｂ同士の中間層に配線２７が設けられて
おり、前記中間層の配線２７がワード線１２の分路にな
っていることを特徴としている。
する前記センスアンプ２５に接続されている前記ビット
線２４ａ、２４ｂ同士の中間層に配線２７が設けられて
おり、前記中間層の配線２７がワード線１２の分路にな
っていることを特徴としている。
【００１０】請求項３の半導体記憶装置は、互いに隣接
する前記センスアンプ２５に接続されている前記ビット
線２４ａ、２４ｂ同士の中間層に配線３８が設けられて
おり、前記中間層の配線３８よりも上層側の前記ビット
線２４ｂとメモリセル２１とのコンタクト部（コンタク
ト孔３４及びその近傍）を除いて、この中間層の配線３
８が広がっていることを特徴としている。
する前記センスアンプ２５に接続されている前記ビット
線２４ａ、２４ｂ同士の中間層に配線３８が設けられて
おり、前記中間層の配線３８よりも上層側の前記ビット
線２４ｂとメモリセル２１とのコンタクト部（コンタク
ト孔３４及びその近傍）を除いて、この中間層の配線３
８が広がっていることを特徴としている。
【００１１】請求項４の半導体記憶装置は、前記中間層
の配線３８よりも下層側の前記ビット線２４ａ同士の間
と上層側の前記ビット線２４ｂ同士の間とに、これらの
ビット線２４ａ、２４ｂと同一層で前記中間層の配線３
８に電気的に接続されている配線３６、４３が設けられ
ていることを特徴としている。
の配線３８よりも下層側の前記ビット線２４ａ同士の間
と上層側の前記ビット線２４ｂ同士の間とに、これらの
ビット線２４ａ、２４ｂと同一層で前記中間層の配線３
８に電気的に接続されている配線３６、４３が設けられ
ていることを特徴としている。
【００１２】
【作用】請求項１の半導体記憶装置では、互いに隣接す
るセンスアンプ２５に接続されているビット線２４ａ、
２４ｂが互いに異なる層の配線によって形成されている
ので、同一のセンスアンプ２５に接続されている一対の
ビット線２４ａ、２４ｂが１列置きのメモリセルアレイ
に沿って配置されていても、これらのビット線２４ａ、
２４ｂは立体的に交差することがあっても平面的に交差
することはない。
るセンスアンプ２５に接続されているビット線２４ａ、
２４ｂが互いに異なる層の配線によって形成されている
ので、同一のセンスアンプ２５に接続されている一対の
ビット線２４ａ、２４ｂが１列置きのメモリセルアレイ
に沿って配置されていても、これらのビット線２４ａ、
２４ｂは立体的に交差することがあっても平面的に交差
することはない。
【００１３】そして、同一のセンスアンプ２５に接続さ
れている一対のビット線２４ａ、２４ｂは、１列置きの
メモリセルアレイに沿って配置されているので、互いに
隣接するメモリセルアレイの列に沿ってこれらのビット
線２４ａ、２４ｂが配置されている構造に比べて、ビッ
ト線２４ａ、２４ｂ同士の間隔が広い。
れている一対のビット線２４ａ、２４ｂは、１列置きの
メモリセルアレイに沿って配置されているので、互いに
隣接するメモリセルアレイの列に沿ってこれらのビット
線２４ａ、２４ｂが配置されている構造に比べて、ビッ
ト線２４ａ、２４ｂ同士の間隔が広い。
【００１４】また、互いに隣接するセンスアンプ２５に
接続されているビット線２４ａ、２４ｂは、平面的には
互いに隣接するメモリセルアレイの列に沿って配置され
ていても、これらのビット線２４ａ、２４ｂは互いに異
なる層の配線によって形成されているので、これらのビ
ット線２４ａ、２４ｂが単一層の配線によって形成され
ている構造に比べて、ビット線２４ａ、２４ｂ同士の間
隔が広い。
接続されているビット線２４ａ、２４ｂは、平面的には
互いに隣接するメモリセルアレイの列に沿って配置され
ていても、これらのビット線２４ａ、２４ｂは互いに異
なる層の配線によって形成されているので、これらのビ
ット線２４ａ、２４ｂが単一層の配線によって形成され
ている構造に比べて、ビット線２４ａ、２４ｂ同士の間
隔が広い。
【００１５】請求項２の半導体記憶装置では、互いに異
なる層のビット線２４ａ、２４ｂ同士の中間層に、ワー
ド線１２の分路になっている配線２７が設けられている
ので、ワード線１２の信号遅延を防止すると共に、異な
る層のビット線２４ａ、２４ｂ同士をシールドしてい
る。
なる層のビット線２４ａ、２４ｂ同士の中間層に、ワー
ド線１２の分路になっている配線２７が設けられている
ので、ワード線１２の信号遅延を防止すると共に、異な
る層のビット線２４ａ、２４ｂ同士をシールドしてい
る。
【００１６】請求項３の半導体記憶装置では、互いに異
なる層のビット線２４ａ、２４ｂ同士の中間層に設けら
れている配線３８の面積がワード線１２の分路の面積よ
りも広いので、異なる層のビット２４ａ、２４ｂ線同士
をシールドする効果が大きい。
なる層のビット線２４ａ、２４ｂ同士の中間層に設けら
れている配線３８の面積がワード線１２の分路の面積よ
りも広いので、異なる層のビット２４ａ、２４ｂ線同士
をシールドする効果が大きい。
【００１７】請求項４の半導体記憶装置では、中間層の
配線３８よりも下層側のビット線２４ａ同士の間及び上
層側のビット線２４ｂ同士の間にも、中間層の配線３８
に電気的に接続されている配線３６、４３が設けられて
いるので、互いに異なる層のビット線２４ａ、２４ｂ同
士のみならず、同一層のビット線２４ａ、２４ｂ同士も
シールドしている。
配線３８よりも下層側のビット線２４ａ同士の間及び上
層側のビット線２４ｂ同士の間にも、中間層の配線３８
に電気的に接続されている配線３６、４３が設けられて
いるので、互いに異なる層のビット線２４ａ、２４ｂ同
士のみならず、同一層のビット線２４ａ、２４ｂ同士も
シールドしている。
【００１８】
【実施例】以下、ＡＳＩＣに搭載されるスタックトキャ
パシタＤＲＡＭに適用した本願の発明の第１及び第２実
施例を、図１〜４を参照しながら説明する。なお、図５
〜７に示した一従来例と対応する構成部分には、同一の
符号を付してある。
パシタＤＲＡＭに適用した本願の発明の第１及び第２実
施例を、図１〜４を参照しながら説明する。なお、図５
〜７に示した一従来例と対応する構成部分には、同一の
符号を付してある。
【００１９】図１、２が、第１実施例を示している。こ
の第１実施例でも、トランジスタ１５とキャパシタ１８
とから成るメモリセル２１自体は、図５〜７に示した一
従来例と実質的に同様の構成を有している。しかし、上
述の従来例では、１個ずつの素子活性領域１１が互い違
いの行列状に半導体基板に設けられているのに対して、
この第１実施例では、２個ずつの素子活性領域１１が互
い違いの行列状に半導体基板に設けられている。
の第１実施例でも、トランジスタ１５とキャパシタ１８
とから成るメモリセル２１自体は、図５〜７に示した一
従来例と実質的に同様の構成を有している。しかし、上
述の従来例では、１個ずつの素子活性領域１１が互い違
いの行列状に半導体基板に設けられているのに対して、
この第１実施例では、２個ずつの素子活性領域１１が互
い違いの行列状に半導体基板に設けられている。
【００２０】第１層目のＡｌ膜から成っておりコンタク
ト孔２３を介して拡散層１４にコンタクトしているビッ
ト線２４ａは、一つ置きのセンスアンプ２５に接続され
ている。また、これらのビット線２４ａは、１列置きの
メモリセル２１のアレイに沿って配置されている。但
し、ビット線２４ａが配置されていないメモリセル２１
でも、第１層目のＡｌ膜から成る取り出し配線３１が、
コンタクト孔２３を介して拡散層１４にコンタクトして
いる。
ト孔２３を介して拡散層１４にコンタクトしているビッ
ト線２４ａは、一つ置きのセンスアンプ２５に接続され
ている。また、これらのビット線２４ａは、１列置きの
メモリセル２１のアレイに沿って配置されている。但
し、ビット線２４ａが配置されていないメモリセル２１
でも、第１層目のＡｌ膜から成る取り出し配線３１が、
コンタクト孔２３を介して拡散層１４にコンタクトして
いる。
【００２１】ビット線２４ａ及び取り出し配線３１は層
間絶縁膜２６に覆われており、取り出し配線３１に達す
るコンタクト孔３２が層間絶縁膜２６に設けられてい
る。そして、第２層目のＡｌ膜から成る取り出し配線３
３が、コンタクト孔３２中のプラグ（図示せず）を介し
て取り出し配線３１にコンタクトすると共に、取り出し
配線３３と同様に第２層目のＡｌ膜から成るワード線１
２の分路２７が、層間絶縁膜２６上で取り出し配線３３
を回避しつつワード線１２に沿って延在している。
間絶縁膜２６に覆われており、取り出し配線３１に達す
るコンタクト孔３２が層間絶縁膜２６に設けられてい
る。そして、第２層目のＡｌ膜から成る取り出し配線３
３が、コンタクト孔３２中のプラグ（図示せず）を介し
て取り出し配線３１にコンタクトすると共に、取り出し
配線３３と同様に第２層目のＡｌ膜から成るワード線１
２の分路２７が、層間絶縁膜２６上で取り出し配線３３
を回避しつつワード線１２に沿って延在している。
【００２２】分路２７及び取り出し配線３３は層間絶縁
膜２８に覆われており、取り出し配線３３に達するコン
タクト孔３４が層間絶縁膜２８に設けられている。そし
て、第３層目のＡｌ膜から成っておりコンタクト孔３４
中のプラグ（図示せず）を介して取り出し配線３３にコ
ンタクトしているビット線２４ｂが、ビット線２４ａの
接続されていない一つ置きのセンスアンプ２５に接続さ
れている。また、これらのビット線２４ｂも、ビット線
２４ａの配置されていない１列置きのメモリセル２１の
アレイに沿って配置されている。
膜２８に覆われており、取り出し配線３３に達するコン
タクト孔３４が層間絶縁膜２８に設けられている。そし
て、第３層目のＡｌ膜から成っておりコンタクト孔３４
中のプラグ（図示せず）を介して取り出し配線３３にコ
ンタクトしているビット線２４ｂが、ビット線２４ａの
接続されていない一つ置きのセンスアンプ２５に接続さ
れている。また、これらのビット線２４ｂも、ビット線
２４ａの配置されていない１列置きのメモリセル２１の
アレイに沿って配置されている。
【００２３】ビット線２４ｂは層間絶縁膜３５に覆われ
ており、この層間絶縁膜３５上に第４層目以降のＡｌ膜
から成る配線が設けられているが、これらの配線の図示
は省略してある。なお、ビット線２４ａ、２４ｂや分路
２７等を形成しているＡｌ膜は、Ｔｉ膜、ＴｉＮ膜、Ｔ
ｉＯＮ膜等と共に多層構造になっている。
ており、この層間絶縁膜３５上に第４層目以降のＡｌ膜
から成る配線が設けられているが、これらの配線の図示
は省略してある。なお、ビット線２４ａ、２４ｂや分路
２７等を形成しているＡｌ膜は、Ｔｉ膜、ＴｉＮ膜、Ｔ
ｉＯＮ膜等と共に多層構造になっている。
【００２４】また、層間絶縁膜２２、２６、２８、３５
は、ＴＥＯＳを原料とするプラズマＣＶＤ法やＯ3 −Ｔ
ＥＯＳを原料とする常圧ＣＶＤ法で形成したＳｉＯ2 膜
等から成っており、必要に応じて、エッチバックまたは
ＳＯＧ膜を塗布した後のエッチバックによって、平滑化
されている。
は、ＴＥＯＳを原料とするプラズマＣＶＤ法やＯ3 −Ｔ
ＥＯＳを原料とする常圧ＣＶＤ法で形成したＳｉＯ2 膜
等から成っており、必要に応じて、エッチバックまたは
ＳＯＧ膜を塗布した後のエッチバックによって、平滑化
されている。
【００２５】図３、４が、第２実施例を示している。こ
の第２実施例でも、メモリセル２１自体は図５〜７の一
従来例と実質的に同様の構成を有している点、２個ずつ
の素子活性領域１１が互い違いの行列状に半導体基板に
設けられている点、及びビット線２４ａと取り出し配線
３１とが第１層目のＡｌ膜で形成されている点は、図
１、２に示した第１実施例と同様である。
の第２実施例でも、メモリセル２１自体は図５〜７の一
従来例と実質的に同様の構成を有している点、２個ずつ
の素子活性領域１１が互い違いの行列状に半導体基板に
設けられている点、及びビット線２４ａと取り出し配線
３１とが第１層目のＡｌ膜で形成されている点は、図
１、２に示した第１実施例と同様である。
【００２６】しかし、この第２実施例では、ビット線２
４ａに沿って取り出し配線３１間に配線３６が配置され
ており、この配線３６も第１層目のＡｌ膜で形成されて
いる。ビット線２４ａ、取り出し配線３１及び配線３６
を覆っている層間絶縁膜２６には、取り出し配線３１及
び配線３６に達するコンタクト孔３２、３７が設けられ
ている。
４ａに沿って取り出し配線３１間に配線３６が配置され
ており、この配線３６も第１層目のＡｌ膜で形成されて
いる。ビット線２４ａ、取り出し配線３１及び配線３６
を覆っている層間絶縁膜２６には、取り出し配線３１及
び配線３６に達するコンタクト孔３２、３７が設けられ
ている。
【００２７】そして、第２層目のＡｌ膜から成る取り出
し配線３３が、コンタクト孔３２中のプラグ（図示せ
ず）を介して取り出し配線３１にコンタクトしている。
また、取り出し配線３３と同様に第２層目のＡｌ膜から
成る配線３８が、層間絶縁膜２６上で取り出し配線３３
及びその近傍を除くメモリセル２１のアレイの全面に広
がると共に、コンタクト孔３７中のプラグ４１を介して
配線３６にコンタクトしている。
し配線３３が、コンタクト孔３２中のプラグ（図示せ
ず）を介して取り出し配線３１にコンタクトしている。
また、取り出し配線３３と同様に第２層目のＡｌ膜から
成る配線３８が、層間絶縁膜２６上で取り出し配線３３
及びその近傍を除くメモリセル２１のアレイの全面に広
がると共に、コンタクト孔３７中のプラグ４１を介して
配線３６にコンタクトしている。
【００２８】取り出し配線３３及び配線３８を覆ってい
る層間絶縁膜２８には、取り出し配線３３及び配線３８
に達するコンタクト孔３４、４２が設けられている。そ
して、図１、２に示した第１実施例と同様に、第３層目
のＡｌ膜から成っておりコンタクト孔３４中のプラグ
（図示せず）を介して取り出し配線３３にコンタクトし
ているビット線２４ｂが、ビット線２４ａの接続されて
いない一つ置きのセンスアンプ２５に接続されている。
る層間絶縁膜２８には、取り出し配線３３及び配線３８
に達するコンタクト孔３４、４２が設けられている。そ
して、図１、２に示した第１実施例と同様に、第３層目
のＡｌ膜から成っておりコンタクト孔３４中のプラグ
（図示せず）を介して取り出し配線３３にコンタクトし
ているビット線２４ｂが、ビット線２４ａの接続されて
いない一つ置きのセンスアンプ２５に接続されている。
【００２９】また、ビット線２４ｂに沿って配線４３が
配置されており、この配線４３も第３層目のＡｌ膜から
成ると共にコンタクト孔４２中のプラグ４４を介して配
線３８にコンタクトしている。なお、プラグ４１、４４
等は、ブランケットタングステンＣＶＤ法や選択タング
ステンＣＶＤ法で形成されたタングステンであってもよ
く、また半導体基板を５００℃以上の温度に加熱した状
態で第２層及び第３層目のＡｌ膜をスパッタリングして
このＡｌ膜自体をコンタクト孔内に流し込んだＡｌであ
ってもよい。
配置されており、この配線４３も第３層目のＡｌ膜から
成ると共にコンタクト孔４２中のプラグ４４を介して配
線３８にコンタクトしている。なお、プラグ４１、４４
等は、ブランケットタングステンＣＶＤ法や選択タング
ステンＣＶＤ法で形成されたタングステンであってもよ
く、また半導体基板を５００℃以上の温度に加熱した状
態で第２層及び第３層目のＡｌ膜をスパッタリングして
このＡｌ膜自体をコンタクト孔内に流し込んだＡｌであ
ってもよい。
【００３０】
【発明の効果】請求項１の半導体記憶装置では、同一の
センスアンプに接続されている一対のビット線同士、及
び互いに隣接するセンスアンプに接続されているビット
線同士の何れの間隔も広いので、ビット線間の容量が小
さい。従って、容量結合によるビット線間の雑音が小さ
く、動作余裕が大きくて、信頼性が高い。
センスアンプに接続されている一対のビット線同士、及
び互いに隣接するセンスアンプに接続されているビット
線同士の何れの間隔も広いので、ビット線間の容量が小
さい。従って、容量結合によるビット線間の雑音が小さ
く、動作余裕が大きくて、信頼性が高い。
【００３１】請求項２の半導体記憶装置では、異なる層
のビット線同士をシールドしているるので、ビット線間
の雑音が更に小さくて、信頼性が更に高い。しかも、ワ
ード線の信号遅延も防止しているので、動作も高速であ
る。
のビット線同士をシールドしているるので、ビット線間
の雑音が更に小さくて、信頼性が更に高い。しかも、ワ
ード線の信号遅延も防止しているので、動作も高速であ
る。
【００３２】請求項３の半導体記憶装置では、異なる層
のビット線同士をシールドする効果が大きいので、ビッ
ト線間の雑音が更に小さくて、信頼性が更に高い。
のビット線同士をシールドする効果が大きいので、ビッ
ト線間の雑音が更に小さくて、信頼性が更に高い。
【００３３】請求項４の半導体記憶装置では、互いに異
なる層のビット線同士のみならず、同一層のビット線同
士もシールドしているので、ビット線間の雑音が更に小
さくて、信頼性が更に高い。
なる層のビット線同士のみならず、同一層のビット線同
士もシールドしているので、ビット線間の雑音が更に小
さくて、信頼性が更に高い。
【図１】本願の発明の第１実施例の平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う位置における拡大側
断面図である。
断面図である。
【図３】本願の発明の第２実施例の平面図である。
【図４】図３のＩＶ−ＩＶ線に沿う位置における拡大側
断面図である。
断面図である。
【図５】本願の発明の一従来例の平面図である。
【図６】図５のＶＩ−ＶＩ線に沿う位置における拡大側
断面図である。
断面図である。
【図７】本願の発明の第１及び第２実施例並びに一従来
例におけるメモリセルの拡大平面図である。
例におけるメモリセルの拡大平面図である。
１２ ワード線 ２１ メモリセル ２４ａ ビット線 ２４ｂ ビット線 ２５ センスアンプ ２７ 分路 ３６ 配線 ３８ 配線 ４３ 配線
Claims (4)
- 【請求項１】 一対のビット線が同一のセンスアンプに
接続されている半導体記憶装置において、 互いに隣接する前記センスアンプに接続されている前記
ビット線が互いに異なる層の配線によって形成されてお
り、 前記一対のビット線が１列置きのメモリセルアレイに沿
って配置されていることを特徴とする半導体記憶装置。 - 【請求項２】 互いに隣接する前記センスアンプに接続
されている前記ビット線同士の中間層に配線が設けられ
ており、 前記中間層の配線がワード線の分路になっていることを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 互いに隣接する前記センスアンプに接続
されている前記ビット線同士の中間層に配線が設けられ
ており、 前記中間層の配線よりも上層側の前記ビット線とメモリ
セルとのコンタクト部を除いて、この中間層の配線が広
がっていることを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項４】 前記中間層の配線よりも下層側の前記ビ
ット線同士の間と上層側の前記ビット線同士の間とに、
これらのビット線と同一層で前記中間層の配線に電気的
に接続されている配線が設けられていることを特徴とす
る請求項３記載の半導体記憶装置。
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|---|---|---|---|
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|---|---|---|---|
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|---|---|
| JPH0745722A true JPH0745722A (ja) | 1995-02-14 |
| JP3227923B2 JP3227923B2 (ja) | 2001-11-12 |
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ID=16492035
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20452893A Expired - Fee Related JP3227923B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体記憶装置 |
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| JP (1) | JP3227923B2 (ja) |
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| KR100300148B1 (ko) * | 1997-10-28 | 2001-09-06 | 포만 제프리 엘 | 수직비트선토폴로지를가지는메모리시스템및그구현방법 |
| KR100324817B1 (ko) * | 1999-05-13 | 2002-02-28 | 박종섭 | 반도체 메모리 소자 |
| JP2002368134A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体記憶装置 |
| WO2003044862A1 (en) * | 2001-11-19 | 2003-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
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1993
- 1993-07-27 JP JP20452893A patent/JP3227923B2/ja not_active Expired - Fee Related
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