KR100300148B1

KR100300148B1 - 수직비트선토폴로지를가지는메모리시스템및그구현방법

Info

Publication number: KR100300148B1
Application number: KR1019980038582A
Authority: KR
Inventors: 죠지 맥네일 래티모어; 로버트 안토니 이세 로스
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1997-10-28
Filing date: 1998-09-15
Publication date: 2001-09-06
Also published as: US5877976A; KR19990036647A

Abstract

본 발명은 데이터 전송시에 두 개 이상의 비트선 쌍이 필요한 다중 포트 메모리 셀 레이아웃을 위한 개선된 토폴로지를 제공한다. 비트선은 수평 방향으로 배치되지 않고 수직 방향으로 배치된다. 그러한 수직 방향으로의 배치는 메모리 셀의 비트선 캐패시턴스를 줄임과 동시에 개선된 실리콘 밀도를 제공한다. 또한, 수직으로 분리된 비트선 쌍을 사용함으로써 다중 포트 메모리 설치시 다중 포트 동작 간의 전통적인 변화 위상 관계가 가능하게 된다. 중복 복구 동작으로의 감도를 무효화하기 위해, 이 개선된 토폴로지는 교차 결합된(crossed-coupled) 포트를 가진다.

Description

수직 비트선 토폴로지를 가지는 메모리 시스템 및 그 구현 방법{A MEMORY SYSTEM HAVING A VERTICAL BITLINE TOPOLOGY AND METHOD THEREFOR}

본 발명은 전반적으로 메모리 회로에 관한 것으로서, 특히, 메모리 회로의 복수의 비트선(bitline)의 토폴로지(topology)에 관한 것이다.

반도체 산업이 급속도로 발전함에 따라 증가된 기능성을 제공하는 데이터 처리 시스템이 요구되었고, 그에 따라, 이들 데이터 처리 시스템을 실현하는 핵심 구성 요소(key component)로서 그 시스템이 필요로 하는 프로그램이나 에플리케이션을 저장하는 메모리가 대두되었다. 고속의 데이타 처리 시스템의 요구가 증가함에 따라, 보다 많은 에플리케이션을 저장함과 동시에 프로그램 정보를 보다 신속하게 전송하는 대용량이고 고속인 메모리가 점점 요구되게 되었다. 반면, 대용량이고 고속인 메모리에 대한 수요가 증가함에도 불구하고, 메모리 개발에 필요한 다이 사이즈(die size)나 제조비용은 그대로 유지되어야 한다. 이러한 제한 사항으로 인해 메모리의 설계자들은 모든 가능한 프로세스 개선을 통해서 피쳐(feature) 사이즈 감소의 기술적 한계를 낮추고자 했다. 그러나, 피쳐 사이즈가 2차원 평면의 실리콘 기판 내에서 계속 감소함에도 불구하고, 라인과 라인 사이의 용량성 결합(capacitive coupling)과 같은 전기적 효과가 보다 현저해지며, 결국 피쳐 사이즈를 줄임으로써 얻어진 많은 성능 개선이 상실되었다. 따라서, 현재의 메모리 개발에 있어서 과제는 설계 파라메타와 처리결과 사이의 관계를 개선하여, 한정된 자원의 실리콘 기판을 트랜지스터 구조에 적합하게 잘 이용하고, 다른 모든 비소자 구조에 적합한 수직 토폴로지(vertical topology)를 개발하는 데에 있다.

종래 데이타 처리 시스템에서 메모리를 구현하는 데에 있어서, 도 1에 도시된 바와 같은 메모리 셀이 전형적으로 사용되었다. 도 1에 도시된 메모리 셀(100)에 있어서, 6개의 트랜지스터가 단일 포트 SRAM 셀의 기능을 행한다. 이 메모리 셀(100)은 4개의 n타입 트랜지스터(102, 106, 110, 112)와 2개의 p채널 트랜지스터(104, 108)로 이루어진다. 트랜지스터(104∼110)는 데이터를 저장하는 데에 사용되는 교차 결합된(cross-coupled) 메모리 래치를 구성한다. 트랜지스터(102, 112)는 워드선(wordline) 신호의 제어하에 교차결합된 메모리 래치에 대한 액세스를 제공하는 전송 소자로서 기능한다. 메모리 구성에 있어서, 다수의 메모리 셀은 각각의 비트선 쌍, 즉, 보수 비트선(complemet bitline) 및 참 비트선(true bitline)에 대해 공통되어 있다. 또한, 전송 소자로서 기능하는 트랜지스터(102, 112)의 기능은, "판독" 동작 및 "기록" 동작의 실행을 위한 교차 결합된 메모리 래치와 외부 환경 사이의 개방 통로를 제공하는 것이다.

도 1은 단일 포트 정적 메모리 셀(100)의 전형적인 구성을 도시한 도면이고, 도 2는 2 포트의 정적 메모리 셀(200)을 도시한 도면이다. 메모리 셀(200)과 같은 듀얼 포트(dual port) 메모리 셀에 있어서, 도 1의 단일포트 SRAM 셀(100)에 기술된 바와 같은 4개의 트랜지스터가 교차 결합된 메모리 래치를 판독하거나 기록하기 위해 두 개의 별도의 경로가 제공된다. 제 1 전송경로는 트랜지스터(202, 214)에 의해서 정의되며, 이들은 포트 1에 대응하는 워드선에서 비트선에 결합되어 있다. 마찬가지로, 트랜지스터(204, 216)는 듀얼 포트 메모리 셀(200)의 제 2 포트에 대응하는 제 2 전송 경로를 제공한다. 메모리 셀(200)에 대한 제 2의 별도의 판독 및 기록 동작을 행하기 위해 부가적인 전송 소자가 마련된다. 또한, 각 포트의 고유 특성을 유지하기 위해서는, 부가적인 비트선 쌍이 필요하다. 도 2에 도시한 바와 같은 보다 전통적인 2 포트의 메모리 셀 레이아웃에 있어서, 제 2 비트선 쌍이 제 1 비트선 쌍과 동일한 배선평면(wiring plane)에 인접하여 배선 평면내에 배치된다. 이러한 배치는 설치하는 데에 있어서 보다 많은 표면적을 필요로 하여, 그러한 듀얼포트 메모리 셀을 구현하는 데에 관련된 오버헤드를 증가시킨다. 실리콘 표면적을 최소화하기 위해서, 이들 비트선은 제조공정이 허락하는 한 서로 근접하여 배치되기도 한다. 이렇게 근접하여 배치된 병렬 비트선은 높이 면에서 전형적으로 64∼512개의 셀을 가진다. 부가적으로, 이들 병렬 비트선은 인접한 비트선상의 변화에 매우 민감하다.

이러한 감도(sensitivity)는 비트선과 비트선 사이의 캐패시턴스가 증가된 결과이다. 전통적인 레이아웃에 비해 증가된 비트선과 비트선 사이의 캐패시턴스 및 듀얼 포트 메모리의 설치는, 메모리 설계에 공통으로 적용되는 기법인 차동 비트선(differential bitline) 감지의 효율성을 감소시킨다. 그러한 차동 비트선 감지에 있어서, 판독 동작동안 비트선 쌍간에 발생된 소량의 차분 오프셋이 검출된다. 예를 들면, 트랜지스터(202, 204, 214, 216)와 같은 전송 소자가 인에이블되어 있을 때, 메모리 셀의 일부가 2개의 프리챠지된(precharged) 차동 비트선 쌍중의 하나를 방전시키기 시작한다. 여기서, 차동 비트선 쌍은 제 1 기준 전압 Vdd로 프리챠지된다. 비트선 쌍간의 차분값이 차동 증폭기에 의해 신뢰성있게 검출되기에 충분할 정도로 될 때까지, 참 비트선과 보수 비트선 사이의 오프셋은 계속 증가한다. 이 차동 증폭기는 통상적으로 데이타 처리 분야에 있어서 감지 증폭기(sense amplifier)라고 칭한다. 이러한 방전 및 감지 단계 동안에, 라인과 라인 사이의 결합은 하나의 비트선으로부터 다른 비트선으로 전하를 전송함으로써 차동 오프셋 발생을 방해한다. 그 결과, 기준 비트선과 활성 비트선 사이의 전하 전송 또는 손실을 보상하기 위해 차동 비트선의 방전은 계속하여 보다 많은 사이클 시간을 소비하여야 한다.

보다 고밀도의 듀얼 포트 메모리 셀을 제조하기 위해서 여러 기법이 개발되어 왔다. 그러한 기법중의 하나가 동(Dhong) 등에 의해 출원되고 인터내셔널 비즈니스 머신즈 코퍼레이션 사로 양도된 미국 특허 제 5,292,678호에 개시되어 있다. 이 특허 제 5,292,678호에 있어서, DRAM을 포함하는 고밀도의 메모리 레이아웃을 구현하는 데에 중첩 비트선 아키텍쳐(folded bitline architecture)가 사용된다. 이러한 타입의 중첩 비트선 아키텍쳐에 있어서, 비트 쌍은 서로 수직으로 정렬되도록 제조되며, 전형적으로 처리 단계동안 패시베이션(passivation) 층이나 다른 저항성 층에 의해서 분리된다. 이 중첩 비트선 방법은 몇몇 특별한 처리 단계를 사용함으로써 하나의 수평 배선 평면내에 제조 목적을 위한 두 개의 금속층을 사용하고자 한다. 이들 특별한 처리 단계는 대체로 고가이고 제조하기가 곤란하다는 문제가 있다.

따라서, 표준 제조 프로세스를 사용하면서, 보다 고밀도를 제공하고, 메모리 셀의 소자 사이의 교차 결합의 양을 줄일 수 있는 구성과 레이아웃을 가지는 듀얼 포트 메모리 셀이 필요하다.

앞서 언급한 요구가 본 발명에 의해 성취된다.

제 1 실시예로서 데이터 처리 시스템에서의 메모리 셀이 제공된다. 메모리 셀은 제 1 데이터 값을 저장하는 제 1 래치를 구비한다. 제 1 래치는 제 1 참 비트선과 제 1 보수 비트선을 구비한다. 또한 메모리 셀은 제 2 데이터 값을 저장하는 제 2 래치를 구비한다. 제 2 래치는 제 2 참 비트선과 제 2 보수 비트선을 구비한다. 제 1 참 비트선과 제 2 보수 비트선은 수직으로 정렬되어 있고, 또 제 1 보수 비트선과 제 2 참 비트선은 수직으로 정렬되어 있다.

본 발명의 이러한 특징 및 장점들, 기타 특징 및 장점들은 첨부된 도면과 함께 이후의 상세한 설명으로부터 명확히 이해될 것이다. 도면들은 본 발명의 유일한 형태를 나타내고자 하는 것이 아님에 유의하여야 한다.

도 1은 종래의 단일 포트 정적 메모리 셀(single port static memory cell)을 도시한 도면.

도 2는 종래기술에 따라 2포트 정적 메모리 셀을 논리 다이아그램 형태로 도시한 도면.

도 3은 종래기술에 따라, 평면 비트선 토폴로지를 도시한 블록도.

도 4는 본 발명의 일 실시예에 따라 수직 비트선 토폴로지를 도시한 블록도.

도 5는 본 발명의 일 실시예에 따라 메모리 어레이를 도시한 블록도.

도 6은 본 발명의 일 실시예에 따라 듀얼 포트 정적 메모리 셀을 도시한 회로도.

도 7은 본 발명의 일 실시예에 따라 교차 접속된(cross-connected) 듀얼 포트 메모리 셀을 도시한 블록도.

도 8은 본 발명의 일 실시예에 따라 듀얼 포트 메모리 셀을 도시한 블록도.

도 9는 본 발명의 일 실시예에 따라 듀얼 포트 메모리 셀의 레이아웃을 도시한 단면도.

도 10은 본 발명의 일 실시예에 따라 듀얼 포트 메모리 셀의 레이아웃을 도시한 위상도(topological view).

도 11은 비트선 복구 회로를 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

100, 200, 504, 702, 704: 매모리 셀

102, 104, 106, 108, 110, 112: 트랜지스터

202, 204, 206, 208, 210, 212, 214, 216: 트랜지스터

500: 메모리 시스템 502: 워드선 디코더

506: 비트선 디코더 508: 입/출력 회로

602, 604, 606, 608, 610, 612, 614, 166: 트랜지스터

본 발명은, 데이터 전송시 두 개 이상의 비트선 쌍을 필요로 하는 다중 포트 메모리 셀 레이아웃에 대한 개선된 토폴로지를 개시한다. 본 발명에 따르면, 비트선 쌍은 종래 기술에서와 같이 수평으로 배치되어 있지 않고 수직으로 배치되어 있다. 본 발명에 대한 보다 상세한 설명 및 그의 동작은 이하에 계속해서 설명한다.

본 발명의 보다 완전한 이해를 위해 다수의 특정 세부사항이 이하에 개시되어 있다. 그러나, 당업자라면 그러한 특정 세부사항없이도 본 발명을 실시할 수 있다는 것은 분명하다. 다른 예에서, 불필요한 세부사항으로 인해 본 발명이 모호해지지 않도록 하기 위해 잘 알려진 회로는 블록도 형태로 도시되어 있다. 타이밍 고찰 등에 관련하는 상세한 설명은, 그러한 상세한 설명이 본 발명의 완전한 이해를 얻는 데에 불필요한 경우나 당 기술분야에 통상의 지식을 가진 자가 아는 범위에 한해서 생략하였다.

도면에 있어서, 전술한 요소에 대해서는 설명을 생략하였고 동일 유사한 요소에 대해서는 동일한 참조부호를 붙여서 도시하였다. 또한, 본 발명의 구성을 설명하는 데에 있어서, "단정(assert)" 이나 "부정(negate)"이라는 용어와 그의 다양한 문법적인 형태가 "액티브 하이(active high)" 및 "액티브 로우(active low)"의 논리신호와 혼합되어 사용될 때에 혼란을 피하기 위해서 사용하였다. "단정"이란 용어는 논리 신호나 레지스터 비트를 활성(또는, 논리 참) 상태로 하는 것을 나타내는 데에 사용되며, "부정"이란 용어는 논리 신호나 레지스터 비트를 비활성(또는, 논리 거짓) 상태로 하는 것을 나타내는 데에 사용된다.

또한, 여기서 도시된 데이타는 듀얼 포트 메모리 셀에 관한 것이지만, 본 발명의 토폴로지가 적용될 수 있는 포트 간의 어떠한 조합에도 용이하게 확장될 수 있다는 것을 이해하길 바란다.

도면을 참조하면, 도시된 소자는 반드시 동일 축적으로 도시된 것은 아니며 동일 또는 유사한 소자는 몇 개의 도면을 통해 동일한 참조 번호로 지정된다.

도 3 및 도 4는, 종래 기술에 따른 듀얼 포트 메모리 셀과 본 발명에 따른 듀얼 포트 메모리 셀과의 일반적인 차이점을 설명하기 위한 도면이다. 도 3은 도 2에 도시한 듀얼 포트 메모리 셀의 블록도로서, 각 메모리 셀로의 비트선은 비트선 쌍간의 거리 "X"를 두고 수평적으로 배치되어 있다. 전술한 바와 같이, 거리 "X"는 전형적으로 디바이스를 제조하는 제조 시설의 공정 파라미터에 의해 정의되는 라인과 라인 사이의 최소 간격인 것에 주의하길 바란다. 도 3에 도시한 전형적인 구성과는 달리, 도 4에 도시한 바와 같이, 본 발명에 따른 듀얼 포트 메모리 셀에서의 비트선은 제조 공정동안 수직으로 서로 적층되어 있다. 두 개의 비트선은 전형적으로 "2X"의 두께를 가지는 패시베이션 층에 의해서 분리되어 있다. 이 두께 "2X"는디바이스가 제조되는 제조 시설의 공정 파라미터에 의해 정의되는 배선 레벨간의 최소 패시베이션 두께를 나타낸다. 이런 방법으로 비트선을 수직으로 분리함으로써, 실제에 있어서, 메모리 셀의 포트 간의 비트선 대 비트선 간격은 충분히 증가하게 된다. 제 1 포트 및 제 2 포트에서의 수직으로 분리된 비트선은 종래 구성에 의해 얻어진 것보다도 두 배 이상 커플링(coupling)을 감소시킨다. 이것은 근본적으로 현재의 토폴로지에서의 소자의 층간의 수직 간격이 층 내의 수평 간격보다도 크기 때문이다.

또한, 도 3에 도시한 구성과는 대조적으로, 도 4에 도시한 본 발명에 따른 듀얼 포트 메모리 셀은 보다 적은 실리콘 영역을 필요로 한다. 제 2 쌍의 비트선의 제조에 필요한 영역은 제 1 쌍의 비트선 위의 수직 배선 토폴로지에서 소비되며, 이것은 제 1 비트선 쌍을 규정하는 배선 평면과는 동일하지 않다. 제 2 비트선 쌍에 대해서는 종래 기술에서 통상적으로 행해지는 바와 같이 별도의 부가적인 실리콘 표면 영역은 필요없게 된다. 수직으로 적층된 비트선에 의한 셀 영역에서의 이러한 감소는 보다 작은 집적 메모리 어레이 설계에 적합한 증가된 실리콘 밀도를 제공하고, 실리콘 사용량의 감소로 인해 제조비용을 보다 줄일 수 있다.

본 발명의 이점을 충분히 이해하기 위해, 셀 동작에 있어서 기능적인 에플리케이션이나 환경을 이하에 설명한다. 도 5는 전형적인 메모리 시스템(500)을 도시한 블록도이다. 이 메모리 시스템(500)에 있어서, 데이터는 워드선 디코더(502)에 공급된다. 이 워드선 디코더(502)는 수신한 데이터를 디코딩하여 디코딩된 데이터 값을 복수의 메모리 셀(504)에 전달한다. 병행적으로, 입/출력 회로(508)는 데이터를 비트선 디코더(506)에 공급한다. 이 비트선 디코더(506)는 수신한 정보를 디코딩하여 한 쌍의 비트선을 단정함으로서 선택된 메모리 셀을 액세스한다. 전술한 바와 같이, 본 발명의 일 실시예에 있어서, 복수의 메모리 셀(504)의 각각은 듀얼 포트 메모리와 같은 다중 포트 메모리로서 구현된다.

또한, 본 발명의 일 실시예에 있어서는 보다 덜 통상적인 듀얼 포트 메모리 셀이 구현될 수 있다. 도 6은 보다 덜 부차적인 듀얼 포트 메모리 셀을 도시한 도면으로서, 풀 다운 소자, 즉 트랜지스터(612, 608)는 도 2에 도시한 대응하는 트랜지스터(208, 212)보다 작다. 전송 소자와 풀 다운 소자 모두가 동시에 활성 상태에 있을 때, 도 2에 도시한 전통적인 듀얼 포트 메모리에서의 보다 큰 소자는 전송 소자와 풀 다운 소자 간의 판독 안정성 베타 비(read stable beta ratio)를 유지할 필요가 있다. 도 6에 도시한 메모리 셀에 있어서, 풀 다운 소자의 사이즈는 비중복 워드선을 사용하여 포트 1의 전송 소자(즉, 트랜지스터(602, 612)) 및 포트 2의 전송 소자(즉, 트랜지스터(604, 616))가 병행적으로 활성화 상태로 되는 것을 방지함으로서 감소되어 있다. 그러한 포트 1 및 포트 2에 대응하는 전송 소자의 병행적 활성화를 방지함으로써, 풀 다운 소자는 보다 작은 사이즈로 제조될 수 있고, 따라서, 보다 적은 실리콘 영역이 전체의 메모리 셀 어레이를 구성하는 데에 소비된다.

본 발명의 일 실시예에 있어서, 포트 1 및 포트 2의 판독 및 기록 동작을 비중복 시간 영역으로 분리함으로써, 본 발명에 따른 수직 정렬 비트선 토폴로지를 사용할 기회가 제공된다. 도 6에 도시한 메모리 셀 내의 두 개의 사용가능한 포트중의 어느 하나에 대한 판독 및 기록 동작시에, 비활성 상태에 있는 포트에 접속된비트선은 활성 상태로 기준 전압 값으로 유지된다. 비트선을 활성 상태로 기준 전압값으로 유지하는 이 단계는 복구 단계(restoring step)라고 부른다. 이 복구 단계를 행함으로써, 다른 포트로의 동시 스위칭으로 인하여 하나의 포트 상의 비트선 신호 발생이 저하되는 것을 방지할 수 있다.

메모리 셀에 캐패시턴스를 부가하지 않고 개선된 실리콘 밀도를 제공하는 것외에도, 본 발명에 따라, 수직으로 분리된 비트선 쌍을 사용함으로써 도 6에 도시한 바와 같은 듀얼 포트 메모리 구성에서의 포트 1 및 포트 2 동작간의 전통적인 천이 위상 관계를 갖게 된다. 예를 들면, 판독 또는 기록 동작이 도 6의 듀얼 포트 정적 메모리 셀 상에서 방금 행해졌다고 가정한다. 또한, 이 판독 또는 기록 동작이 공지의 기법을 사용하여 행해짐으로써 포트 1 또는 포트 2의 워드선 중의 적절한 어느 하나의 워드선이 포트 1 또는 포트 2의 참 비트선 및 보수 비트선중의 어느 하나의 적절한 비트선과 함께 단정된다고 가정한다. 만일, 판독 동작이 메모리 셀의 포트 2를 사용하여 행해졌을 경우, 포트 2의 참 비트선은 기준 접지 전압 근처에서 방전 상태를 유지한다. 그러면, 포트 2의 참 비트선은 다른 판독 동작이 행해지기 전에 기준 전압 Vdd로 복구되어야 한다. 복구 동작이 행해지지 않을 경우에, 비트선상에 데이터를 제공하도록 인에이블된 새로이 요구된 메모리 셀로부터가 아니라, 포트 2의 참 비트선상에 여전히 존재하는 데이터로부터 잘못된 데이터가 해석될 수 있다. 또한, 새로이 요구된 메모리 셀은 이전의 판독 또는 기록 동작으로부터 비트선상에 여전히 존재하는 불량(또는, 침체) 데이터를 사용하여 스스로 재기록(rewrite)할 수도 있다.

이러한 문제점은, 엄격히 제어된 메모리 설계는 다음 메모리 요구가 있기 전에 복구 동작을 완료할 충분한 시간을 거의 허용하지 않는다는 사실로 인해 심화된다. 부가적인 복구 시간(restore time)을 얻기 위한 시도로서, 공통적인 설계방식은 본질적으로 메모리 동작에 대응하는 다음 타이밍 사이클의 앞부분으로부터 복구 동작을 완료하는 데에 필요한 시간을 스틸(steals)한다. 그러나, 다중 포트 메모리 셀의 경우, 판독 동작시에 한 포트상에 오프셋이 발생하는 동안 다른 포트를 복구하게 되면 메모리 셀의 성능이 상당히 제약되게 된다. 예를 들면, 데이터 처리 분야에 잘 알려져 있는 바와 같이, 이전의 기록 동작시에 풀 다운된 비트선은 복구 동작시 완전한 레일간(full rail-to-rail) 전압 스윙(swing)을 경험하게 된다. 제 1 포트가 복구되고 있고, 제 2 포트가 판독을 위해 인에이블되어(즉, 기록 동작 다음의 스누핑 동작(snoop operation))있는 경우, 판독 동작시에 방전되고 있는 비트선은 제 1 포트상의 비트선 복구 전이에 의해 하이 레벨에 결합된다. 이 결합으로 인해, 판독중인 제 2 포트상의 차동 오프셋이 손실되게 된다. 이 차동 오프셋의 손실은 메모리 래치의 상태를 용이하게 감지하는 데에 충분한 오프셋을 발생하여, 저장된 데이터 값을 올바르게 판독하는 데에 부가적인 시간을 필요로 한다.

중첩 복구 동작에 대한 어떠한 스누핑도 무효로 하기 위한 시도로서, 본 발명은 수직 토폴로지 설계에 의한 교차 접속된(cross-connected) 포트를 포함한다.

또한, 본 발명에 따른 설계 방법론에 있어서는, 비트선 결합은 수직 배선 레벨간의 참 비트선 및 보수 비트선의 순서를 변경함으로써 최소화된다. 도 7은, 메모리 셀의 좌측에는 참 비트선(P1 True)이 정렬되고, 메모리 셀의 우측에는 보수비트선(P1 Comp)이 정렬되는 하위 금속 레벨상의 비트선 구성을 도시한 도면이다. 중첩 복구 감도(overlapping restore sensitivity)를 줄이기 위해서, 상부 금속 레벨 비트선 쌍(P2MWL)의 순서는, 참 비트선(P2 True)이 메모리 셀의 우측에 있고, 보수 비트선(P2 Comp)이 메모리 셀의 좌측에 있도록 뒤바뀐다.

본 구성의 전기적 결과를 이해하기 위해서, 다음과 같은 논의를 가정한다. 우선, 도 7에 도시한 메모리 셀(702)에 대한 기록 동작후에 하나의 비트선(즉, P1 True)이 완전히 방전되었다고 가정한다. 이 비트선 P1 True는 동일 메모리 셀(702) 위치에 대한 후속 스누핑 동작 또는 판독 동작 전에 제 1 기준 전압 Vdd까지 다시 프리챠지되어야 한다. 이 비트선 P1 True가 제 1 기준 전압 Vdd까지 복구됨에 따라, 메모리 셀(702)은 제 2 포트에 의해 액세스되어 판독 동작을 실행한다. 비트선 P1 True의 복구시 접지 전압에서 기준 전압(ground-to-Vdd)으로의 천이는, 전하를 P1 True 바로 위 또는 바로 아래로 포트 2의 비트선상에 결합시킨다. 이리하여, 도 7에 있어서, 비트선 P1 True가 복구되고 있을 때, 전하는 비트선 P2 Comp상에 결합된다. 상부 금속 레벨의 비트선 쌍의 순서를 변경함으로써, 수직으로 인접한 포트로 전달된 전하는 하이 레벨의 논리값을 가지는 포트 2에 대한 메모리 셀(702)의 비트선 측으로 전달된다. 전하의 포트 2 상의 하이레벨의 논리 신호를 가지는 비트선으로의 전송은 해당 비트선상의 부가적인 전위를 효과적으로 부트스트랩(bootstraps)한다.

이러한 커플링으로 인해, 판독중인 제 2 포트상의 차동 오프셋은 증가하게 된다. 부가적으로, 비트선 P1 True가, 다음 메모리 래치가 판독 또는 기록 동작시에 액세스된 후 기준 전압 Vdd으로 복구될 때, 비트선 복구 회로 내의 비트선 P1 True와 비트선 P2 Comp 쌍 사이에 결합된 p-채널 소자(도 7에는 도시되어 있지 않음)가 인에이블되어, 참 비트선 및 보수 비트선을 함께 단락시킨다. 이 비트선 복구 회로의 일 실시예가 도 11에 도시되어 있다.

전술한 설계를 구현함으로써, 전하가 기준 전압 Vdd로 복구되어 있는 비트선 P1 True로 전송될 때, 비트선 P2 Comp는 신속하게 방전된다. 그후, 이들 비트선은 중간 전압으로 등화된다. 비트선 P2 Comp상의 기준 전압 Vdd로부터 중간 전압으로의 하강 전이는 P2 True 비트선을 용량적으로 방전하고, 이에 따라 이 값은 비트선 P2 Comp 바로 위 또는 바로 아래로 된다. 동일한 메모리 셀에 대한 기록 또는 백-투-백(back-to-back) 판독 요구 이후, 전송 소자를 통해 메모리 셀의 "low"측에 의해 활성적으로 방전되고 있는 비트선이 또한 복구 포트상의 비트선 방전에 의해 용량적으로 지원되고 있다. 이 비트선 지원은 차동 오프셋을 증가시켜, 메모리 래치의 상태를 용이하게 감지하기에 충분한 오프셋을 발생시키는데 필요한 시간이 줄어 들게 된다.

상술한 실시예외에, 본 발명의 일실시예에는 양 포트에 대한 창 및 보수 비트선 사이에 분리 채널(isolation channel)을 부가함으로써 다시 성능을 증가시키는 방안이 포함된다. 용량성 결합을 더욱 감소시키기 위해서는, 각 포트상의 참 비트선 및 보수 비트선은 병렬 Vdd 버스를 통해 용량적으로 서로 분리되어 있다. 도 8에 도시된 메모리 래치 에플리케이션에 대해서는, 레이아웃의 단순화를 위해 비트선을 분리시키는데 기준 전압 Vdd가 선택된다. 다른 실시예로서, 접지 신호가 이들 비트선을 분리하는 데에 사용될 수도 있다.

도 9는 본 발명의 일 실시예에 따라, 반도체 장치에 설치된 복수의 메모리 셀의 레이아웃을 도시한 단면도로서, 각 메모리 셀은 셀 0, 셀 1, 셀 2로 표시되어 있다. 도 9에 있어서, 용어 M1, M2, M3 및 M4는 각각 제 1, 제 2, 제 3 및 제 4 금속층을 각각 나타낸다. 도 9의 단면도를 참조하면서, 각 금속층과 전송된 신호의 상대적 위치를 설명하여, 본 발명에 따른 수직 비트선 토폴로지를 설명한다.

우선, 도 9에서의 셀 1을 참조한다. 도시한 바와 같이, 도 8에 도시된 본 발명의 실시예의 단면이 제공되어 있다. 비트선 P1 True 및 비트선 P1 Comp가 제 2 금속층에 마련된다. 마찬가지로, P2 Comp 신호 및 P2 True 신호가 제 3 금속층에 마련된다. Vdd 분리는 이들 제 2 금속층과 제 3 금속층에 모두 구현된다. 이렇게 하여, 비트선 P1 True 및 P1 Comp 비트선은 서로 분리된다. 마찬가지로, 비트선 P2 True 및 비트선 P2 Comp도 서로 분리된다. 본 발명의 일 실시예에 있어서, 도 9에 도시된 셀 1의 구성으로부터, 비트선 P2 Comp가 비트선 P1 True 상에 수직으로 위치하고, 비트선 P2 True는 비트선 P1 Comp 상에 수직으로 위치하고 있는 것을 알 수 있다. 전술한 바와 같이, 이러한 비트선의 수직 위치 설정은 복구 포트상에 방전된 비트선에 의해 활성적으로 방전된 비트선의 용량성 지원을 제공한다.

도 10A∼10C는 본 발명에 따른 메모리 셀의 레이아웃을 상세하게 도시한 도면으로서, 도 10A는 제 2 금속층에 마련되는 포트 1의 비트선(즉, 참 비트선 및 보수 비트선)을 나타낸다. "P1_BLC"로 표시된 신호는 도 8에 도시된 P1 Comp 신호에 대응하고, "P1_BLT"로 표시된 신호는 도 9의 P1 True 신호에 대응하고, Vdd 값은도시된 Vdd 분리에 대응하는 것에 주의하길 바란다.

도 10B는 제 3 금속층에 마련되는 포트 2의 비트선(즉, 참 비트선 및 보수 비트선)을 나타내는 도면으로서, "P2_BLT"로 표시된 신호는 도 8에 도시된 P2 True 신호에 대응하고, "P2_BLC"로 표시된 신호는 도 8의 P2 Comp 신호에 대응한다.

도 10C는 도 8의 메모리 셀을 도시한 위상도(topological view)로서, 도 10A 및 도 10B를 중첩하여 형성된다. 도 10C에 있어서, P1_WL 신호는 포트 1의 워드선을 나타내고, P2_WL 신호는 포트 2의 워드선을 나타낸다.

전술한 설명은 본 발명의 동작에 대한 일반적인 설명이다. 전술한 각 특징으로부터 알 수 있듯이, 본 발명은 두 개 이상의 비트선 쌍이 데이터 전송에 필요한 다중 포트 메모리 셀 레이아웃을 위한 개선된 토폴로지를 제공한다. 전술한 바와 같이, 본 발명에 따르면, 비트선은 수직층(수평층에 대향한 층)간의 감소된 캐패시턴스, 상대적인 전압 방전 및 듀얼포트 메모리 셀내의 충전 동작을 사용하여, 수평이 아니고 수직으로 배치되어 있다. 그러한 수직 배치에 의한 이점 외에, 본 발명은 상기와 같은 구성을 사용하는 경우에도, 인접하는 메모리 셀 간의 관계를 인식하고 사용한다.

다음 설명의 목적상, 메모리 어레이가 제공된다고 가정한다. 이 메모리 어레이는 반복된 서브섹션으로 분할되어 칼럼 디코딩(column decoding) 또는 비트선 디코딩(bitline decoding)을 사용하는 메모리를 구현한다. 설명의 편의상, 두 개의 서브섹션이 이 메모리 어레이에서 사용가능하다고 가정한다. 본 발명의 일 실시예에 따르면, 서브섹션을 칼럼 또는 비트선으로 디코딩하는 것은, 단일 어드레스 비트에 의해 결정된다. 예를 들면, "논리 0" 값은 모든 기수 비트선 쌍을 선택할 수 있고, "논리 1" 값은 모든 우수 비트선 쌍을 선택할 수 있다.

다음에, 그들 각각의 비트선에서의 모든 기수 셀이 본 발명의 일 실시예를 사용하는 하나의 동작에서 선택되었다고 가정한다. 일단 선택된 기수 셀은 그들 각 비트선 상에 차동 오프셋을 발생하기 시작한다. 인접한(좌측 및 우측) 비트선 쌍으로 셀 사이의 용량성 결합을 최소화하기 위해, 라인과 라인 사이의 분리 기법이 행해진다. 그러한 라인과 라인 사이의 분리 기법은 도 9의 메모리 셀에 마련된 Vdd 분리 영역을 가진다.

또한, 인접하는 비트선 쌍을 분리하는 프로세스가 기수 비트선 쌍과 우수 비트선 쌍을 분리함으로써 구현되는 것에 주의하길 바란다. 다른 방법에서는, 기수 비트선 쌍 또는 우수 비트선 쌍중의 어느 한 쌍만이 선택된다. 따라서, 기수 비트선 쌍이 상기 실시예의 동작에서 선택되었기 때문에, 인접하는 우수 비트선 쌍이 비활성 상태를 유지하고, 그들 기수 비트선 쌍의 좌측 및 우측으로 복구되는 동안, 기수 비트선 쌍은 차동 오프셋을 계속하여 발생하게 된다. 따라서, 인접 메모리 셀 위치에서의 충전 및 방전 비트선이 선택되지 않은 셀에 의해 서로 분리될 때, 판독 및 기록 동작에 의해 행해진 충전 및 방전 동작이 실행될 수 있다. 이들 선택되지 않은 셀은, 메모리 셀 그 자체내의 Vdd 분리 채널 설계와 마찬가지로, 인접 비트선 위치 사이의 Vdd 분리를 효과적으로 제공한다.

본 발명에 따른 상기 설명은 하나의 예만을 들어 제고하였지만, 다른 부가적인 실시예도 행해질 수 있다는 것에 주의하길 바란다.

상기에 있어서, 본 발명의 바람직한 실시예에 대해서 설명했지만, 본 발명의 청구범위를 이탈하는 일 없이, 당업자는 다양하게 변경할 수 있다.

따라서, 본 발명은 표준 제조 프로세스를 사용하면서, 보다 고밀도를 제공하고, 메모리 셀의 소자 사이의 교차 결합의 량을 줄일 수 있는 구성과 레이아웃을 가지는 듀얼 포트 메모리 셀을 제공하는 효과를 제공한다.

Claims

데이타 처리 시스템에서의 메모리 셀에 있어서,

제 1 참 비트선(true bitline)과 제 1 보수 비트선(complement bitline)을 가지며, 제 1 데이터 값을 저장하는 제 1 래치와,

제 2 참 비트선과 제 2 보수 비트선을 가지며, 제 2 데이터 값을 저장하는 제 2 래치를 포함하며,

상기 제 1 참 비트선과 상기 제 2 보수 비트선은 수직으로 정렬되어 있고, 상기 제 1 보수 비트선과 상기 제 2 참 비트선은 수직으로 정렬되어 있는 메모리 셀.
제 1 항에 있어서,

상기 제 1 참 비트선과 상기 제 1 보수 비트선이 제 1 도전층내에 제조되는 메모리 셀.
제 2 항에 있어서,

상기 제 2 참 비트선과 상기 제 2 보수 비트선이 제 2 도전층내에 제조되는 메모리 셀.
제 1 항에 있어서,

상기 제 1 참 비트선과 상기 제 1 보수 비트선 사이에 제 1 분리 영역(isolation region)을 더 포함하는 메모리 셀.
제 4 항에 있어서,

상기 제 1 분리 영역이 Vdd 분리 영역인 메모리 셀.
제 5 항에 있어서,

상기 제 1 분리 영역이 접지 분리 영역인 메모리 셀.
제 4 항에 있어서,

상기 제 2 참 비트선과 상기 제 2 보수 비트선 사이에 제 2 분리 영역을 더 포함하는 메모리 셀.
제 7 항에 있어서,

상기 제 2 분리 영역이 Vdd 분리 영역인 메모리 셀.
제 7 항에 있어서,

상기 제 2 분리 영역이 접지 분리 영역인 메모리 셀.
제 1 항에 있어서,

상기 제 1 래치가,

상기 제 1 보수 비트선으로부터의 제 3 데이터 값을 제 1 전송 소자의 제 1 단자에 선택적으로 전송하는 상기 제 1 전송 소자와,

상기 제 1 전송 소자의 상기 제 1 단자에 결합된 입력과, 출력을 가지는 제 1 인버터와,

상기 제 1 참 비트선으로부터의 제 4 데이터 값을 제 2 전송 소자의 제 1 단자에 선택적으로 전송하는 제 2 전송 소자와,

상기 제 2 전송 소자의 상기 제 1 단자에 결합된 입력과, 상기 제 1 인버터의 입력에 결합된 출력을 가지는 제 2 인버터를 더 포함하는 메모리 셀.
제 10 항에 있어서,

상기 제 2 인버터의 상기 입력이 상기 제 1 인버터의 상기 출력에 결합되는 메모리 셀.
제 1 항에 있어서,

상기 제 2 래치가,

상기 제 2 참 비트선으로부터의 제 3 데이터 값을 제 1 전송 소자의 제 1 단자에 선택적으로 전송하는 제 1 전송 소자와,

상기 제 1 전송 소자의 상기 제 1 단자에 결합된 입력과, 출력을 가지는 제 1 인버터와,

상기 제 2 보수 비트선으로부터의 제 4 데이터 값을 제 2 전송 소자의 제 1 단자에 선택적으로 전송하는 제 2 전송 소자와,

상기 제 2 전송 소자의 상기 제 1 단자에 결합된 입력과 상기 제 1 인버터의 입력에 결합된 출력을 가지는 제 2 인버터를 더 포함하는 메모리 셀.
제 12 항에 있어서,

상기 제 2 인버터의 상기 입력이 상기 제 1 인버터의 상기 출력에 결합되는 메모리 셀.
제 1 래치 및 제 2 래치를 가지는 메모리 셀을 구현하는 방법에 있어서,

상기 제 1 래치의 제 1 참 비트선과 상기 제 2 래치의 제 2 보수 비트선을 수직으로 정렬하는 단계와,

상기 제 1 래치의 제 1 보수 비트선과 상기 제 2 래치의 제 2 참 비트선을 수직으로 정렬하는 단계를 포함하는 메모리 셀 구현 방법.
제 14 항에 있어서,

상기 제 1 참 비트선 및 상기 제 1 보수 비트선을 제 1 도전층내에 제조하는 단계와,

상기 제 2 참 비트선 및 상기 제 2 보수 비트선을 제 2 도전층내에 제조하는 단계를 포함하는 메모리 셀 구현 방법.
제 14 항에 있어서,

상기 제 1 참 비트선과 상기 제 1 보수 비트선 사이에 제 1 분리 영역을 제조하는 단계를 포함하는 메모리 셀 구현 방법.
제 16 항에 있어서,

상기 제 2 참 비트선과 상기 제 2 보수 비트선 사이에 제 2 분리 영역을 제조하는 단계를 포함하는 메모리 셀 구현 방법.
제 14 항에 있어서,

상기 제 1 보수 비트선으로부터의 제 1 데이터 값을 제 1 전송 소자의 제 1 단자에 선택적으로 전송하기 위해 제 1 전송 소자의 제 1 단자에 결합시키는 단계와,

제 1 인버터의 입력을 상기 제 1 전송 소자의 상기 제 1 단자에 결합시키는단계―상기 제 1 인버터는 출력을 가짐―와,

상기 제 1 참 비트선으로부터의 제 2 데이터 값을 제 2 전송 소자의 제 1 단자에 선택적으로 전송하기 위해 제 2 전송 소자의 제 1 단자에 결합시키는 단계와,

제 2 인버터의 입력을 상기 제 2 전송 소자의 상기 제 1 단자에 결합시키는 단계―상기 제 2 인버터는 상기 제 1 인버터의 상기 입력에 결합된 출력을 가짐―를 포함하는 메모리 셀 구현 방법.
제 18 항에 있어서,

상기 제 2 인버터의 상기 입력을 상기 제 1 인버터의 상기 출력에 결합시키는 단계를 포함하는 메모리 셀 구현 방법.
제 14 항에 있어서,

상기 제 2 참 비트선으로부터의 제 1 데이터 값을 제 1 전송 소자의 제 1 단자에 선택적으로 전송하기 위해 제 1 전송 소자의 제 1 단자에 결합시키는 단계와,

제 1 인버터의 입력을 상기 제 1 전송 소자의 상기 제 1 단자에 결합시키는 단계―상기 제 1 인버터는 출력을 가짐―와,

상기 제 2 보수 비트선으로부터의 제 2 데이터 값을 제 2 전송 소자의 제 1 단자에 선택적으로 전송하기 위해 제 2 전송 소자의 제 1 단자에 결합시키는 단계와,

제 2 인버터의 입력을 상기 제 2 전송 소자의 상기 제 1 단자에 결합시키는 단계와,

상기 제 2 인버터의 출력을 상기 제 1 인버터의 입력에 결합시키는 단계와,

상기 제 2 인버터의 상기 입력을 상기 제 1 인버터의 상기 출력에 결합시키는 단계를 포함하는 메모리 셀 구현 방법.