JP3249871B2 - 半導体記憶装置 - Google Patents
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、メモリセルのデータを入出力するビット線を
有する半導体記憶装置に関するものである。
し、特に、メモリセルのデータを入出力するビット線を
有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、オフィスオートメーション機器や
エンジニアリングワークステーション機器等において高
速かつ大容量のＳＲＡＭ（スタティックランダムアクセ
スメモリ）がキャッシュメモリとして用いられるように
なり、ＳＲＡＭの高速化および大容量化が要望されてい
る。このような要望に応えるため、特開平４−２２８１
８８号公報、および“超高速ＳＲＡＭに適したビット線
構成 Ｔ型ビット線構成とＢｉＣＭＯＳ ２５６Ｋ Ｔ
ＴＬ ＳＲＡＭへの適用”通信学会研究会（ＣＡＳ９１
−５８、ＳＤＭ９１−６３、ＩＣＤ９１−６７）にＴ字
型のビット線構成を持つ半導体記憶装置が開示されてい
る。Ｔ字型のビット線構成では、ビット線が接続された
第１メタル層と第２メタル層からなっており、ワード線
と第２メタル層のビット線は平行に配置されている。こ
の結果、カラムピッチはＴ字型ビット線構成により、１
ブロックのカラム数とロウ数の比で緩和され、カラムピ
ッチを広げることができ、高集積化に適している。
エンジニアリングワークステーション機器等において高
速かつ大容量のＳＲＡＭ（スタティックランダムアクセ
スメモリ）がキャッシュメモリとして用いられるように
なり、ＳＲＡＭの高速化および大容量化が要望されてい
る。このような要望に応えるため、特開平４−２２８１
８８号公報、および“超高速ＳＲＡＭに適したビット線
構成 Ｔ型ビット線構成とＢｉＣＭＯＳ ２５６Ｋ Ｔ
ＴＬ ＳＲＡＭへの適用”通信学会研究会（ＣＡＳ９１
−５８、ＳＤＭ９１−６３、ＩＣＤ９１−６７）にＴ字
型のビット線構成を持つ半導体記憶装置が開示されてい
る。Ｔ字型のビット線構成では、ビット線が接続された
第１メタル層と第２メタル層からなっており、ワード線
と第２メタル層のビット線は平行に配置されている。こ
の結果、カラムピッチはＴ字型ビット線構成により、１
ブロックのカラム数とロウ数の比で緩和され、カラムピ
ッチを広げることができ、高集積化に適している。
【０００３】以下、上記の従来の半導体記憶装置につい
て図面を参照しながら説明する。図１３は、従来の半導
体記憶装置のメモリセルアレイおよびその周辺部の構成
を示すブロック図である。
て図面を参照しながら説明する。図１３は、従来の半導
体記憶装置のメモリセルアレイおよびその周辺部の構成
を示すブロック図である。
【０００４】図１３において、従来の半導体記憶装置
は、ビット線周辺回路１０１〜１０３、行デコーダ１０
４、メモリセルＭＣ、ビット線ＢＬ１〜ＢＬｎ、／ＢＬ
１〜／ＢＬｎ、ワード線ＷＬ１〜ＷＬｍ、ビット線信号
入出力線Ｌ１〜Ｌｎ、／Ｌ１〜／Ｌｎを含む。
は、ビット線周辺回路１０１〜１０３、行デコーダ１０
４、メモリセルＭＣ、ビット線ＢＬ１〜ＢＬｎ、／ＢＬ
１〜／ＢＬｎ、ワード線ＷＬ１〜ＷＬｍ、ビット線信号
入出力線Ｌ１〜Ｌｎ、／Ｌ１〜／Ｌｎを含む。
【０００５】ワード線ＷＬ１〜ＷＬｍは複数のビット線
ＢＬ１〜ＢＬｎ、／ＢＬ１〜／ＢＬｎと交差して設けら
れている。各ビット線は隣接するもの同士がビット線対
を構成している（“／”は相補の信号線を示す）。たと
えば、ビット線ＢＬ１と／ＢＬ１とで１組のビット線対
を構成し、ビット線ＢＬ２と／ＢＬ２とで１組のビット
線対を構成している。これらビット線対とワード線との
各交点にはスタティックメモリセルであるメモリセルＭ
Ｃがそれぞれ配置され、メモリセルアレイを構成してい
る。
ＢＬ１〜ＢＬｎ、／ＢＬ１〜／ＢＬｎと交差して設けら
れている。各ビット線は隣接するもの同士がビット線対
を構成している（“／”は相補の信号線を示す）。たと
えば、ビット線ＢＬ１と／ＢＬ１とで１組のビット線対
を構成し、ビット線ＢＬ２と／ＢＬ２とで１組のビット
線対を構成している。これらビット線対とワード線との
各交点にはスタティックメモリセルであるメモリセルＭ
Ｃがそれぞれ配置され、メモリセルアレイを構成してい
る。
【０００６】各ワード線ＷＬ１〜ＷＬｍは、行デコーダ
１０４の出力信号を受ける。行デコーダ１０４は、アド
レスバッファ（図示省略）を介して与えられる行アドレ
ス信号をデコードして、ワード線ＷＬ１〜ＷＬｍのうち
の１本を選択する。各ビット線対ＢＬ１、／ＢＬ１、
…、ＢＬｎ、／ＢＬｎの一端には、ビット線周辺回路１
０１が設けられている。また、各ビット線対ＢＬ１、／
ＢＬ１、…、ＢＬｎ、／ＢＬｎの他端には、ビット線周
辺回路１０２が設けられている。
１０４の出力信号を受ける。行デコーダ１０４は、アド
レスバッファ（図示省略）を介して与えられる行アドレ
ス信号をデコードして、ワード線ＷＬ１〜ＷＬｍのうち
の１本を選択する。各ビット線対ＢＬ１、／ＢＬ１、
…、ＢＬｎ、／ＢＬｎの一端には、ビット線周辺回路１
０１が設けられている。また、各ビット線対ＢＬ１、／
ＢＬ１、…、ＢＬｎ、／ＢＬｎの他端には、ビット線周
辺回路１０２が設けられている。
【０００７】さらに、ビット線ＢＬ１、／ＢＬ１、…、
ＢＬｎ、／ＢＬｎと交差してビット線信号入出力線Ｌ
１、／Ｌ１、…、Ｌｎ、／Ｌｎが設けられている。ビッ
ト線信号入出力線Ｌ１、／Ｌ１、…、Ｌｎ、／Ｌｎは、
それぞれ対応するビット線ＢＬ１、／ＢＬ１、…、ＢＬ
ｎ、／ＢＬｎと接続されており、それぞれ対応するビッ
ト線に所定の信号を入力し、または対応するビット線か
ら得られる信号をメモリセルアレイの外部へ出力する。
メモリセルアレイ外に引き出されたビット線信号入出力
線Ｌ１、／Ｌ１、…、Ｌｎ、／Ｌｎの各右端には、ビッ
ト線周辺回路１０３が接続されている。
ＢＬｎ、／ＢＬｎと交差してビット線信号入出力線Ｌ
１、／Ｌ１、…、Ｌｎ、／Ｌｎが設けられている。ビッ
ト線信号入出力線Ｌ１、／Ｌ１、…、Ｌｎ、／Ｌｎは、
それぞれ対応するビット線ＢＬ１、／ＢＬ１、…、ＢＬ
ｎ、／ＢＬｎと接続されており、それぞれ対応するビッ
ト線に所定の信号を入力し、または対応するビット線か
ら得られる信号をメモリセルアレイの外部へ出力する。
メモリセルアレイ外に引き出されたビット線信号入出力
線Ｌ１、／Ｌ１、…、Ｌｎ、／Ｌｎの各右端には、ビッ
ト線周辺回路１０３が接続されている。
【０００８】上記のように、Ｔ字型ビット線構成を有す
る従来の半導体記憶装置では、ビット線信号入出力線Ｌ
１、／Ｌ１、…、Ｌｎ、／Ｌｎを設けることにより、新
たにビット線周辺回路１０３を配置することができ、ビ
ット線周辺回路をより広い面積に分散して配置すること
ができる。この結果、ビット線ピッチを広げることなく
大規模なビット線周辺回路をレイアウトすることが可能
となる。また、一定の面積のビット線周辺回路を設ける
場合にはメモリセルアレイを高密度化することができ、
高密度な半導体記憶装置を実現することができる。
る従来の半導体記憶装置では、ビット線信号入出力線Ｌ
１、／Ｌ１、…、Ｌｎ、／Ｌｎを設けることにより、新
たにビット線周辺回路１０３を配置することができ、ビ
ット線周辺回路をより広い面積に分散して配置すること
ができる。この結果、ビット線ピッチを広げることなく
大規模なビット線周辺回路をレイアウトすることが可能
となる。また、一定の面積のビット線周辺回路を設ける
場合にはメモリセルアレイを高密度化することができ、
高密度な半導体記憶装置を実現することができる。
【０００９】次に、上記のビット線およびビット線信号
入出力線についてさらに詳細に説明する。図１４は、図
１３に示す半導体記憶装置の４行４列分のメモリセルア
レイ上の配線を示す図である。
入出力線についてさらに詳細に説明する。図１４は、図
１３に示す半導体記憶装置の４行４列分のメモリセルア
レイ上の配線を示す図である。
【００１０】図１４を参照して、１ビット分のメモリセ
ルＭＣが４行４列に１６個配置される。ビット線ＢＬ
０、／ＢＬ０、…、／ＢＬ３、／ＢＬ３はメモリセルア
レイ上に第１メタル層を用いて形成されている。ビット
線信号入出力線Ｌ、／Ｌは、ビット線ＢＬ０、／ＢＬ
０、…ＢＬ３、／ＢＬ３と直交して第２メタル層を用い
て形成されている。また、第２メタル層では、シールド
配線ＧＮＤ０〜ＧＮＤ３、入出力データ線ＩＯ、／Ｉ
Ｏ、グローバルワード線ＧＷＬがビット線信号入出力線
Ｌ、／Ｌと平行に配置されている。ビット線ＢＬ０、／
ＢＬ０、…、ＢＬ３、／ＢＬ３と対応するビット線信号
入出力線Ｌ、／ＬはスルーホールＴＨ１、ＴＨ２を介し
て接続されており、たとえば、図１４では、ビット線Ｂ
Ｌ１とビット線信号入出力線ＬとがスルーホールＴＨ１
を介して接続され、ビット線／ＢＬ１とビット線信号入
出力線／ＬとがスルーホールＴＨ２を介して接続され
る。
ルＭＣが４行４列に１６個配置される。ビット線ＢＬ
０、／ＢＬ０、…、／ＢＬ３、／ＢＬ３はメモリセルア
レイ上に第１メタル層を用いて形成されている。ビット
線信号入出力線Ｌ、／Ｌは、ビット線ＢＬ０、／ＢＬ
０、…ＢＬ３、／ＢＬ３と直交して第２メタル層を用い
て形成されている。また、第２メタル層では、シールド
配線ＧＮＤ０〜ＧＮＤ３、入出力データ線ＩＯ、／Ｉ
Ｏ、グローバルワード線ＧＷＬがビット線信号入出力線
Ｌ、／Ｌと平行に配置されている。ビット線ＢＬ０、／
ＢＬ０、…、ＢＬ３、／ＢＬ３と対応するビット線信号
入出力線Ｌ、／ＬはスルーホールＴＨ１、ＴＨ２を介し
て接続されており、たとえば、図１４では、ビット線Ｂ
Ｌ１とビット線信号入出力線ＬとがスルーホールＴＨ１
を介して接続され、ビット線／ＢＬ１とビット線信号入
出力線／ＬとがスルーホールＴＨ２を介して接続され
る。
【００１１】グローバルワード線ＧＷＬには大振幅の信
号が流れ、ビット線信号入出力線Ｌ、／Ｌおよび入出力
データ線ＩＯ、／ＩＯには小振幅の信号が流れる。した
がって、小振幅の信号が大振幅の信号からカップリング
ノイズを受けることによる誤動作を防止するため、低イ
ンピーダンスのシールド配線であるシールド電位のシー
ルド配線ＧＮＤ０〜ＧＮＤ３が挿入されている。
号が流れ、ビット線信号入出力線Ｌ、／Ｌおよび入出力
データ線ＩＯ、／ＩＯには小振幅の信号が流れる。した
がって、小振幅の信号が大振幅の信号からカップリング
ノイズを受けることによる誤動作を防止するため、低イ
ンピーダンスのシールド配線であるシールド電位のシー
ルド配線ＧＮＤ０〜ＧＮＤ３が挿入されている。
【００１２】次に、上記の半導体記憶装置をさらに高集
積化した場合のメモリセルアレイ上の配線パターンにつ
いて説明する。図１５は、図１３に示す半導体記憶装置
の４行４列分のメモリセルアレイ上の配線を示す第２の
図である。メモリセルアレイを高集積化した場合、図１
５に示すように、スルーホールＴＨ１、ＴＨ２とビット
線ＢＬ２、／ＢＬ２との重なり余裕をとるためにスルー
ホールＴＨ１、ＴＨ２のまわりのビット線ＢＬ２、／Ｂ
Ｌ２の幅を広くする必要がある。つまり、図１５に示す
ように、スルーホールのまわりのビット線ＢＬ２、／Ｂ
Ｌ２の幅を大きくすることによりメモリセルアレイの高
集積化に対応することが可能となる。
積化した場合のメモリセルアレイ上の配線パターンにつ
いて説明する。図１５は、図１３に示す半導体記憶装置
の４行４列分のメモリセルアレイ上の配線を示す第２の
図である。メモリセルアレイを高集積化した場合、図１
５に示すように、スルーホールＴＨ１、ＴＨ２とビット
線ＢＬ２、／ＢＬ２との重なり余裕をとるためにスルー
ホールＴＨ１、ＴＨ２のまわりのビット線ＢＬ２、／Ｂ
Ｌ２の幅を広くする必要がある。つまり、図１５に示す
ように、スルーホールのまわりのビット線ＢＬ２、／Ｂ
Ｌ２の幅を大きくすることによりメモリセルアレイの高
集積化に対応することが可能となる。
【００１３】
【発明が解決しようとする課題】上記の従来の半導体記
憶装置のメモリセルアレイをさらに高集積化しようとす
ると、スルーホールのまわりのビット線の間隔が狭くな
り、高集積化できないという問題があった。図１６は、
図１３に示す半導体記憶装置のメモリセルアレイの具体
的なレイアウトパターンを示す図である。半導体記憶装
置のメモリセルアレイをさらに高集積化するため、図１
６に示すように、ビット線信号入出力線Ｌ、／Ｌの幅を
１．０μｍ、その間隔を０．６μｍで配置し、ビット線
ＢＬ、／ＢＬの幅を０．６μｍ、その間隔を０．９μｍ
で配置し、スルーホールＴＨ１、ＴＨ２の一辺を０．６
μｍ、スルーホールＴＨ１、ＴＨ２に対するビット線Ｂ
Ｌ、／ＢＬの余裕を０．３μｍとすると、Ａ部がビット
線ＢＬとビット線／ＢＬとの最小間隔となり、０．５μ
ｍとなる。したがって、各配線間隔の最小幅を０．６μ
ｍとした場合、Ａ部は０．５μｍとなり、最小間隔を満
たさないため、これ以上高集積化できないという問題点
があった。
憶装置のメモリセルアレイをさらに高集積化しようとす
ると、スルーホールのまわりのビット線の間隔が狭くな
り、高集積化できないという問題があった。図１６は、
図１３に示す半導体記憶装置のメモリセルアレイの具体
的なレイアウトパターンを示す図である。半導体記憶装
置のメモリセルアレイをさらに高集積化するため、図１
６に示すように、ビット線信号入出力線Ｌ、／Ｌの幅を
１．０μｍ、その間隔を０．６μｍで配置し、ビット線
ＢＬ、／ＢＬの幅を０．６μｍ、その間隔を０．９μｍ
で配置し、スルーホールＴＨ１、ＴＨ２の一辺を０．６
μｍ、スルーホールＴＨ１、ＴＨ２に対するビット線Ｂ
Ｌ、／ＢＬの余裕を０．３μｍとすると、Ａ部がビット
線ＢＬとビット線／ＢＬとの最小間隔となり、０．５μ
ｍとなる。したがって、各配線間隔の最小幅を０．６μ
ｍとした場合、Ａ部は０．５μｍとなり、最小間隔を満
たさないため、これ以上高集積化できないという問題点
があった。
【００１４】本発明は上記課題を解決するためのもので
あって、高集積化に適する半導体記憶装置を提供するこ
とを目的とする。
あって、高集積化に適する半導体記憶装置を提供するこ
とを目的とする。
【００１５】また、本発明の他の目的は、高集積化に適
するとともにパターン作成が容易となる半導体記憶装置
を提供することである。
するとともにパターン作成が容易となる半導体記憶装置
を提供することである。
【００１６】また、本発明の他の目的は高集積化に適す
るとともに誤動作を防止することができる半導体記憶装
置を提供することである。
るとともに誤動作を防止することができる半導体記憶装
置を提供することである。
【００１７】さらに、本発明の他の目的は高集積化に適
し、誤動作を防止するとともに消費電流を低減すること
ができる半導体記憶装置を提供することである。
し、誤動作を防止するとともに消費電流を低減すること
ができる半導体記憶装置を提供することである。
【００１８】
【課題を解決するための手段】請求項１記載の半導体装
置は、複数のワード線と、複数のワード線と交差して配
置され、隣接する関係にある第１層目の第１のビット線
および第２のビット線と、複数のワード線と第１層目の
ビット線との交点に配置された複数のメモリセルを含む
メモリセルアレイと、第１のビット線と交差して配置さ
れ、第１の接続孔を介して接続された第２層目の第３の
ビット線と、第２のビット線と交差して配置され、第２
の接続孔を介して接続された第２層目の第４のビット線
と、第３のビット線と第４のビット線との間に配置され
た第２層目の配線とを備える。
置は、複数のワード線と、複数のワード線と交差して配
置され、隣接する関係にある第１層目の第１のビット線
および第２のビット線と、複数のワード線と第１層目の
ビット線との交点に配置された複数のメモリセルを含む
メモリセルアレイと、第１のビット線と交差して配置さ
れ、第１の接続孔を介して接続された第２層目の第３の
ビット線と、第２のビット線と交差して配置され、第２
の接続孔を介して接続された第２層目の第４のビット線
と、第３のビット線と第４のビット線との間に配置され
た第２層目の配線とを備える。
【００１９】請求項２記載の半導体記憶装置は、複数の
ワード線と、ワード線と交差して配置された複数の第１
ビット線と、ワード線と第１ビット線との交点に配置さ
れた複数のメモリセルとを含むメモリセルアレイと、第
１ビット線と交差して配置され、それぞれが対応する第
１ビット線と接続され、少なくともそれぞれの一端がメ
モリセルアレイの端部まで延在する第２ビット線とを含
み、第１ビット線と第２ビット線との接続部の周辺に位
置する第１ビット線の配線パターンが接続部を迂回する
ように変形されている。
ワード線と、ワード線と交差して配置された複数の第１
ビット線と、ワード線と第１ビット線との交点に配置さ
れた複数のメモリセルとを含むメモリセルアレイと、第
１ビット線と交差して配置され、それぞれが対応する第
１ビット線と接続され、少なくともそれぞれの一端がメ
モリセルアレイの端部まで延在する第２ビット線とを含
み、第１ビット線と第２ビット線との接続部の周辺に位
置する第１ビット線の配線パターンが接続部を迂回する
ように変形されている。
【００２０】請求項３記載の半導体記憶装置は、複数の
ワード線と、ワード線と交差して配置された複数の第１
ビット線と、ワード線と第１ビット線との交点に配置さ
れた複数のメモリセルとを含むメモリセルアレイと、第
１ビット線と交差して配置され、所定電位にプリチャー
ジされる信号線と、信号線と隣接して配置され、所定電
位と同じ電位を有するシールド線とを含む。
ワード線と、ワード線と交差して配置された複数の第１
ビット線と、ワード線と第１ビット線との交点に配置さ
れた複数のメモリセルとを含むメモリセルアレイと、第
１ビット線と交差して配置され、所定電位にプリチャー
ジされる信号線と、信号線と隣接して配置され、所定電
位と同じ電位を有するシールド線とを含む。
【００２１】請求項４記載の半導体記憶装置は、複数の
ワード線と、ワード線と交差して配置された複数の第１
ビット線と、ワード線と第１ビット線との交点に配置さ
れた複数のメモリセルとを含むメモリセルアレイと、第
１ビット線と交差して配置され、メモリセルの選択動作
に使用される信号線と、信号線と隣接して配置され、メ
モリセルの非選択状態における信号線の電位と同じ電位
を有するシールド線とを含む。
ワード線と、ワード線と交差して配置された複数の第１
ビット線と、ワード線と第１ビット線との交点に配置さ
れた複数のメモリセルとを含むメモリセルアレイと、第
１ビット線と交差して配置され、メモリセルの選択動作
に使用される信号線と、信号線と隣接して配置され、メ
モリセルの非選択状態における信号線の電位と同じ電位
を有するシールド線とを含む。
【００２２】請求項５記載の半導体記憶装置は、ｎ行の
ワード線と、ワード線と交差して配置されたｍ列の第１
ビット線と、ワード線と第１ビット線との交点に配置さ
れたメモリセルと、ワード線と平行に配置されたａ行の
冗長ワード線と、冗長ワード線と交差して配置されたｂ
列の冗長ビット線と、冗長ワード線と冗長ビット線との
交点に配置された冗長メモリセルとを含むメモリセルア
レイと、第１ビット線と交差してｋ行おきに同一パター
ンで配置され、それぞれが対応する第１ビット線または
冗長ビット線と接続され、少なくともそれぞれの一端が
メモリセルアレイの端部まで延在する第２ビット線とを
含み、以下の関係式を満たす。
ワード線と、ワード線と交差して配置されたｍ列の第１
ビット線と、ワード線と第１ビット線との交点に配置さ
れたメモリセルと、ワード線と平行に配置されたａ行の
冗長ワード線と、冗長ワード線と交差して配置されたｂ
列の冗長ビット線と、冗長ワード線と冗長ビット線との
交点に配置された冗長メモリセルとを含むメモリセルア
レイと、第１ビット線と交差してｋ行おきに同一パター
ンで配置され、それぞれが対応する第１ビット線または
冗長ビット線と接続され、少なくともそれぞれの一端が
メモリセルアレイの端部まで延在する第２ビット線とを
含み、以下の関係式を満たす。
【００２３】（ｍ＋ｂ）×ｋ≦ｎ＋ａ ただし、ａ，
ｂ，ｎ，ｍ，ｋは正の整数である。 請求項６記載の半導体記憶装置は、複数のワード線と、
ワード線と交差して配置された複数の第１ビット線と、
ワード線と第１ビット線との交点に配置された複数のメ
モリセルとを含むメモリセルアレイと、第１ビット線と
交差して配置され、それぞれが対応する第１ビット線と
接続され、少なくともそれぞれの一端がメモリセルアレ
イの端部まで延在する第２ビット線と、第１ビット線の
うち隣接する第１ビット線が異なるグループに含まれる
ように第１ビット線をグループ分けしたグループごとに
設けられ、第２ビット線からの信号を受け、メモリセル
の不良を救済する救済手段とを含む。
ｂ，ｎ，ｍ，ｋは正の整数である。 請求項６記載の半導体記憶装置は、複数のワード線と、
ワード線と交差して配置された複数の第１ビット線と、
ワード線と第１ビット線との交点に配置された複数のメ
モリセルとを含むメモリセルアレイと、第１ビット線と
交差して配置され、それぞれが対応する第１ビット線と
接続され、少なくともそれぞれの一端がメモリセルアレ
イの端部まで延在する第２ビット線と、第１ビット線の
うち隣接する第１ビット線が異なるグループに含まれる
ように第１ビット線をグループ分けしたグループごとに
設けられ、第２ビット線からの信号を受け、メモリセル
の不良を救済する救済手段とを含む。
【００２４】
【作用】請求項１記載の半導体記憶装置においては、第
２層目の第３のビット線と第４のビット線との間に第２
層目の配線が配置されるので、第１の接続孔と第２の接
続孔との間隔が広がり、第１層目の第１のビット線と第
２のビット線との最小間隔が狭くなることがなくなり、
メモリセルアレイを高集積化することができる。
２層目の第３のビット線と第４のビット線との間に第２
層目の配線が配置されるので、第１の接続孔と第２の接
続孔との間隔が広がり、第１層目の第１のビット線と第
２のビット線との最小間隔が狭くなることがなくなり、
メモリセルアレイを高集積化することができる。
【００２５】請求項２記載の半導体記憶装置において
は、接続部の周辺に位置する第１ビット線の配線パター
ンが接続部を迂回するように変形されているので、第１
ビット線の最小間隔を広くすることができる。
は、接続部の周辺に位置する第１ビット線の配線パター
ンが接続部を迂回するように変形されているので、第１
ビット線の最小間隔を広くすることができる。
【００２６】請求項３記載の半導体記憶装置において
は、信号線に隣接して、信号線のプリチャージ電位と同
じ電位を有するシールド線が配置されているので、シー
ルド線と信号線とがショートしても、プリチャージ中に
多量の電流が流れることを防ぐことができる。
は、信号線に隣接して、信号線のプリチャージ電位と同
じ電位を有するシールド線が配置されているので、シー
ルド線と信号線とがショートしても、プリチャージ中に
多量の電流が流れることを防ぐことができる。
【００２７】請求項４記載の半導体記憶装置において
は、信号線と隣接して、メモリセルの非選択状態におけ
る信号線の電位と同じ電位を有するシールド線が配置さ
れているので、信号線とシールド線とがショートして
も、メモリセルを非選択状態に保つことができる。
は、信号線と隣接して、メモリセルの非選択状態におけ
る信号線の電位と同じ電位を有するシールド線が配置さ
れているので、信号線とシールド線とがショートして
も、メモリセルを非選択状態に保つことができる。
【００２８】請求項５記載の半導体記憶装置において
は、ａ，ｂ，ｎ，ｍ，ｋを正の整数とすると、（ｍ＋ｂ）×
ｋ≦ｎ＋ａ の関係式を満たすので、冗長メモリセルを含まないメモ
リセルアレイに冗長メモリセルアレイを追加しても、ｋ
列おきに同一パターンで第２ビット線を配置できる。
は、ａ，ｂ，ｎ，ｍ，ｋを正の整数とすると、（ｍ＋ｂ）×
ｋ≦ｎ＋ａ の関係式を満たすので、冗長メモリセルを含まないメモ
リセルアレイに冗長メモリセルアレイを追加しても、ｋ
列おきに同一パターンで第２ビット線を配置できる。
【００２９】請求項６記載の半導体記憶装置において
は、隣接する第１ビット線が異なるグループに含まれる
ように第１ビット線をグループわけしたグループごとに
救済手段が設けられているので、隣接する２列のメモリ
セルに不良が生じた場合でも、各救済手段により救済す
ることができ、救済手段を２段にする必要がない。
は、隣接する第１ビット線が異なるグループに含まれる
ように第１ビット線をグループわけしたグループごとに
救済手段が設けられているので、隣接する２列のメモリ
セルに不良が生じた場合でも、各救済手段により救済す
ることができ、救済手段を２段にする必要がない。
【００３０】
【実施例】次に、本発明の第１の実施例の半導体記憶装
置であるＳＲＡＭ（スタティックランダムアクセスメモ
リ）について図面を参照しながら説明する。図２は、本
発明の第１の実施例の半導体記憶装置の構成を示す図で
あり、図３は、図２に示すメモリブロックの構成を示す
図である。
置であるＳＲＡＭ（スタティックランダムアクセスメモ
リ）について図面を参照しながら説明する。図２は、本
発明の第１の実施例の半導体記憶装置の構成を示す図で
あり、図３は、図２に示すメモリブロックの構成を示す
図である。
【００３１】図２において、半導体記憶装置は、８つの
メモリブロック１を含む。メモリブロック１は、５１２
ｋｂｉｔの容量を持ち、８個が並列に配置され、全体と
して４Ｍｂｉｔの容量を持つ。
メモリブロック１を含む。メモリブロック１は、５１２
ｋｂｉｔの容量を持ち、８個が並列に配置され、全体と
して４Ｍｂｉｔの容量を持つ。
【００３２】次に、図３を参照して、メモリブロック
は、グローバルロウデコーダ１１、３２個の小ブロック
ＳＢ０〜ＳＢ３１、センスアンプおよび書込回路１５を
含む。小ブロックＳＢ０〜ＳＢ３１は、それぞれ、トラ
ンスファゲート部１２、メモリセルアレイ１３、ローカ
ルロウデコーダ１４を含む。
は、グローバルロウデコーダ１１、３２個の小ブロック
ＳＢ０〜ＳＢ３１、センスアンプおよび書込回路１５を
含む。小ブロックＳＢ０〜ＳＢ３１は、それぞれ、トラ
ンスファゲート部１２、メモリセルアレイ１３、ローカ
ルロウデコーダ１４を含む。
【００３３】小ブロックＳＢ０〜ＳＢ３１は、２５６＋
８ロウ、６２＋２カラムで構成され、１６ｋｂｉｔの記
憶容量を持つ。したがって、メモリブロック全体では、
５１２ｋｂｉｔの記憶容量を持つ。
８ロウ、６２＋２カラムで構成され、１６ｋｂｉｔの記
憶容量を持つ。したがって、メモリブロック全体では、
５１２ｋｂｉｔの記憶容量を持つ。
【００３４】メモリセルアレイ１３は、複数のビット線
ＢＬ、／ＢＬ、複数のローカルワード線ＬＷＬ、複数の
メモリセルＭＣ、複数のビット線信号入出力線Ｌ，／Ｌ
を含む。ビット線ＢＬ、／ＢＬとローカルワード線ＬＷ
Ｌは交差配列され、各交点にメモリセルＭＣが配置され
る。また、ビット線ＢＬ、／ＢＬに交差して接続される
ビット線信号入出力線Ｌ，／Ｌが配置される。本実施例
では、１つの小ブロックＳＢ０〜ＳＢ３１は２５６ロ
ウ、６４カラムで構成されているので、ビット線信号入
出力線Ｌ，／Ｌはビット線ＢＬ、／ＢＬに２５６／６４
＝４ロウおきに接続される。この間隔は、ロウおよびカ
ラムの数により任意に設定することができる。
ＢＬ、／ＢＬ、複数のローカルワード線ＬＷＬ、複数の
メモリセルＭＣ、複数のビット線信号入出力線Ｌ，／Ｌ
を含む。ビット線ＢＬ、／ＢＬとローカルワード線ＬＷ
Ｌは交差配列され、各交点にメモリセルＭＣが配置され
る。また、ビット線ＢＬ、／ＢＬに交差して接続される
ビット線信号入出力線Ｌ，／Ｌが配置される。本実施例
では、１つの小ブロックＳＢ０〜ＳＢ３１は２５６ロ
ウ、６４カラムで構成されているので、ビット線信号入
出力線Ｌ，／Ｌはビット線ＢＬ、／ＢＬに２５６／６４
＝４ロウおきに接続される。この間隔は、ロウおよびカ
ラムの数により任意に設定することができる。
【００３５】また、各小ブロックＳＢ０〜ＳＢ３１に
は、グローバルワード線ＧＷＬおよびデータ入出力線Ｉ
Ｏ、／ＩＯが配置され、グローバルワード線ＧＷＬはグ
ローバルロウデコーダ１１と接続され、データ入出力線
ＩＯ、／ＩＯはセンスアンプおよび書込回路１５と接続
される。
は、グローバルワード線ＧＷＬおよびデータ入出力線Ｉ
Ｏ、／ＩＯが配置され、グローバルワード線ＧＷＬはグ
ローバルロウデコーダ１１と接続され、データ入出力線
ＩＯ、／ＩＯはセンスアンプおよび書込回路１５と接続
される。
【００３６】次に、図３に示すメモリセルアレイ１３の
配線パターンについて説明する。図１は、図３に示すメ
モリセルアレイの４行４列分の配線パターンを示す図で
ある。
配線パターンについて説明する。図１は、図３に示すメ
モリセルアレイの４行４列分の配線パターンを示す図で
ある。
【００３７】図１において、メモリセルアレイはビット
線ＢＬ０、／ＢＬ０、…、ＢＬ３、／ＢＬ３、シールド
配線ＧＮＤ０〜ＧＮＤ３、ビット線信号入出力線Ｌ、／
Ｌ、データ入出力線ＩＯ、／ＩＯ、グローバルワード線
ＧＷＬ、メモリセルＭＣを含む。
線ＢＬ０、／ＢＬ０、…、ＢＬ３、／ＢＬ３、シールド
配線ＧＮＤ０〜ＧＮＤ３、ビット線信号入出力線Ｌ、／
Ｌ、データ入出力線ＩＯ、／ＩＯ、グローバルワード線
ＧＷＬ、メモリセルＭＣを含む。
【００３８】複数のメモリセルＭＣは４行４列に配置さ
れ、各メモリセルＭＣに対して１対のビット線ＢＬ０、
／ＢＬ０、…、ＢＬ３、／ＢＬ３が第１メタル層により
形成される。シールド配線ＧＮＤ０〜ＧＮＤ３、ビット
線信号入出力線Ｌ、／Ｌ、データ入出力線ＩＯ、／Ｉ
Ｏ、グローバルワード線ＧＷＬがそれぞれビット線ＢＬ
０、／ＢＬ０、…、ＢＬ３、／ＢＬ３と交差して第２メ
タル層により形成される。ここで、第１メタル層と第２
メタル層とは上下関係はなく、ただ異なる配線層を意味
する。たとえば、ビット線信号入出力線Ｌはスルーホー
ルＴＨ１を介してビット線ＢＬ１と接続され、ビット線
信号入出力線／ＬはスルーホールＴＨ２を介してビット
線／ＢＬ１と接続される。このとき、ビット線信号入出
力線Ｌ、／Ｌとの間には２本のデータ入出力線ＩＯ、／
ＩＯ、２本のシールド配線ＧＮＤ１、ＧＮＤ２、グロー
バルワード線ＧＷＬの５本の配線が配置されるため、ス
ルーホールＴＨ１とＴＨ２との間が広がり、スルーホー
ルの形成による配線間の最小間隔が狭くなることはな
く、メモリセルアレイを高集積化することが可能とな
る。つまり、図１６に示すようなレイアウトを用いた場
合でも、各配線の最小間隔はスルーホール間が最小間隔
となることはなく、すべての配線間隔を０．６μｍで実
現することが可能となる。上記実施例では、ビット線信
号入出力線Ｌと／Ｌとの間に５本の配線を配置したが、
最低１本以上の配線があれば同様の効果を得ることがで
きる。つまり、隣接するビット線と隣接しないビット線
信号入出力線とを接続することにより上記の効果を得る
ことができる。
れ、各メモリセルＭＣに対して１対のビット線ＢＬ０、
／ＢＬ０、…、ＢＬ３、／ＢＬ３が第１メタル層により
形成される。シールド配線ＧＮＤ０〜ＧＮＤ３、ビット
線信号入出力線Ｌ、／Ｌ、データ入出力線ＩＯ、／Ｉ
Ｏ、グローバルワード線ＧＷＬがそれぞれビット線ＢＬ
０、／ＢＬ０、…、ＢＬ３、／ＢＬ３と交差して第２メ
タル層により形成される。ここで、第１メタル層と第２
メタル層とは上下関係はなく、ただ異なる配線層を意味
する。たとえば、ビット線信号入出力線Ｌはスルーホー
ルＴＨ１を介してビット線ＢＬ１と接続され、ビット線
信号入出力線／ＬはスルーホールＴＨ２を介してビット
線／ＢＬ１と接続される。このとき、ビット線信号入出
力線Ｌ、／Ｌとの間には２本のデータ入出力線ＩＯ、／
ＩＯ、２本のシールド配線ＧＮＤ１、ＧＮＤ２、グロー
バルワード線ＧＷＬの５本の配線が配置されるため、ス
ルーホールＴＨ１とＴＨ２との間が広がり、スルーホー
ルの形成による配線間の最小間隔が狭くなることはな
く、メモリセルアレイを高集積化することが可能とな
る。つまり、図１６に示すようなレイアウトを用いた場
合でも、各配線の最小間隔はスルーホール間が最小間隔
となることはなく、すべての配線間隔を０．６μｍで実
現することが可能となる。上記実施例では、ビット線信
号入出力線Ｌと／Ｌとの間に５本の配線を配置したが、
最低１本以上の配線があれば同様の効果を得ることがで
きる。つまり、隣接するビット線と隣接しないビット線
信号入出力線とを接続することにより上記の効果を得る
ことができる。
【００３９】また、図１に示す配線パターンでは、小振
幅の信号を伝達するビット線信号入出力線Ｌ、／Ｌおよ
びデータ入出力線ＩＯ、／ＩＯと大振幅の信号を伝達す
るグローバルワード線ＧＷＬとの間にグランド電位のシ
ールド配線ＧＮＤ１、ＧＮＤ２を配置しているので、小
振幅信号が大振幅信号からのカップリングノイズを受け
ることはなく安定な動作を実現することができる。
幅の信号を伝達するビット線信号入出力線Ｌ、／Ｌおよ
びデータ入出力線ＩＯ、／ＩＯと大振幅の信号を伝達す
るグローバルワード線ＧＷＬとの間にグランド電位のシ
ールド配線ＧＮＤ１、ＧＮＤ２を配置しているので、小
振幅信号が大振幅信号からのカップリングノイズを受け
ることはなく安定な動作を実現することができる。
【００４０】次に、本発明の第２の実施例の半導体記憶
装置について説明する。図４は、本発明の第２の実施例
の半導体記憶装置のメモリセルアレイの４行４列分の配
線パターンを示す図である。第２の実施例の半導体記憶
装置の全体構成は図１および図２に示す半導体記憶装置
と同様であるので説明を省略する。
装置について説明する。図４は、本発明の第２の実施例
の半導体記憶装置のメモリセルアレイの４行４列分の配
線パターンを示す図である。第２の実施例の半導体記憶
装置の全体構成は図１および図２に示す半導体記憶装置
と同様であるので説明を省略する。
【００４１】図４に示す配線パターンと図１に示す配線
パターンとで異なる点は、スルーホールＴＨ１、ＴＨ２
が形成されるビット線ＢＬ１、／ＢＬ１の幅を大きく
し、スルーホールＴＨ１、ＴＨ２の周辺のビット線／Ｂ
Ｌ０、／ＢＬ１、ＢＬ１、ＢＬ２のスルーホールＴＨ
１、ＴＨ２の接続部を迂回するように配線パターンが変
形されている点である。Ｔ字型ビット線構成では、各ビ
ット線に接続されるスルーホールの数は１個が通常であ
り、通常同一の第２メタル層の配線には接続されないの
で、スルーホールが隣接して配置されることはない。ま
た、最も近接してスルーホールが配置される場合は、図
１４および図１５に示すようにビット線信号入出力線
Ｌ、／Ｌが隣接して配置される場合である。したがっ
て、１つのスルーホールに隣接して他のスルーホールを
配置しないようにすることができる。この結果、図４に
示すようにスルーホールＴＨ１、ＴＨ２に対するビット
線ＢＬ１、／ＢＬ１との接続余裕を取り、ビット線ＢＬ
１、／ＢＬ１の配線幅を大きくした場合、ビット線ＢＬ
０、／ＢＬ０、…、ＢＬ３、／ＢＬ３の配線間隔を変化
させず、スルーホールＴＨ１、ＴＨ２が接続されたビッ
ト線ＢＬ１、／ＢＬ１のまわりのビット線／ＢＬ０、Ｂ
Ｌ１、／ＢＬ１、ＢＬ２の配線パターンを変更して、た
とえば、スルーホールＴＨ１、ＴＨ２を迂回するように
してビット線の設計ルールを緩和することができ、メモ
リセルアレイの面積を縮小することができるので、半導
体記憶装置を高集積化することができる。
パターンとで異なる点は、スルーホールＴＨ１、ＴＨ２
が形成されるビット線ＢＬ１、／ＢＬ１の幅を大きく
し、スルーホールＴＨ１、ＴＨ２の周辺のビット線／Ｂ
Ｌ０、／ＢＬ１、ＢＬ１、ＢＬ２のスルーホールＴＨ
１、ＴＨ２の接続部を迂回するように配線パターンが変
形されている点である。Ｔ字型ビット線構成では、各ビ
ット線に接続されるスルーホールの数は１個が通常であ
り、通常同一の第２メタル層の配線には接続されないの
で、スルーホールが隣接して配置されることはない。ま
た、最も近接してスルーホールが配置される場合は、図
１４および図１５に示すようにビット線信号入出力線
Ｌ、／Ｌが隣接して配置される場合である。したがっ
て、１つのスルーホールに隣接して他のスルーホールを
配置しないようにすることができる。この結果、図４に
示すようにスルーホールＴＨ１、ＴＨ２に対するビット
線ＢＬ１、／ＢＬ１との接続余裕を取り、ビット線ＢＬ
１、／ＢＬ１の配線幅を大きくした場合、ビット線ＢＬ
０、／ＢＬ０、…、ＢＬ３、／ＢＬ３の配線間隔を変化
させず、スルーホールＴＨ１、ＴＨ２が接続されたビッ
ト線ＢＬ１、／ＢＬ１のまわりのビット線／ＢＬ０、Ｂ
Ｌ１、／ＢＬ１、ＢＬ２の配線パターンを変更して、た
とえば、スルーホールＴＨ１、ＴＨ２を迂回するように
してビット線の設計ルールを緩和することができ、メモ
リセルアレイの面積を縮小することができるので、半導
体記憶装置を高集積化することができる。
【００４２】図４では、スルーホールＴＨ１とＴＨ２と
が離れている場合について示したが、図１４および図１
５に示すように最も近接した場合でも同様に適用するこ
とができる。
が離れている場合について示したが、図１４および図１
５に示すように最も近接した場合でも同様に適用するこ
とができる。
【００４３】次に、本発明の第３の実施例の半導体記憶
装置について説明する。図５は、本発明の第３の実施例
の半導体記憶装置のメモリセルアレイの４行４列分の配
線パターンを示す図である。
装置について説明する。図５は、本発明の第３の実施例
の半導体記憶装置のメモリセルアレイの４行４列分の配
線パターンを示す図である。
【００４４】図５に示す配線パターンと図４に示す配線
パターンとで異なる点は、ビット線／ＢＬ１とＢＬ２と
の境界部ではビット線の変形がないようにした点であ
る。つまり、１または複数のメモリセル列の境界部では
ビット線の変形がないようにした点である。具体的に
は、スルーホールＴＨ１、ＴＨ２をビット線ＢＬ１、／
ＢＬ１の中心からずらし、左右の接続余裕が同じになる
ように各ビット線ＢＬ１、／ＢＬ１の幅を広くするとと
もに、そのまわりのビット線／ＢＬ０、ＢＬ１の配線パ
ターンをスルーホールＴＨ１、ＴＨ２を迂回するように
変形させてある。したがって、本実施例でも第２実施例
と同様の効果を得ることができる。また、本実施例の場
合には、スルーホール接続を含む列Ｃ１と含まない列Ｃ
２の２種類のパターンでメモリセルアレイ上のすべての
第１メタル層のパターンを形成することが可能となり、
パターンの繰返し数が多くなる。したがって、パターン
の図形のデータ量を減少させ、フォトマスク作成を容易
にするとともに作成時の低コスト化を実現することがで
きる。
パターンとで異なる点は、ビット線／ＢＬ１とＢＬ２と
の境界部ではビット線の変形がないようにした点であ
る。つまり、１または複数のメモリセル列の境界部では
ビット線の変形がないようにした点である。具体的に
は、スルーホールＴＨ１、ＴＨ２をビット線ＢＬ１、／
ＢＬ１の中心からずらし、左右の接続余裕が同じになる
ように各ビット線ＢＬ１、／ＢＬ１の幅を広くするとと
もに、そのまわりのビット線／ＢＬ０、ＢＬ１の配線パ
ターンをスルーホールＴＨ１、ＴＨ２を迂回するように
変形させてある。したがって、本実施例でも第２実施例
と同様の効果を得ることができる。また、本実施例の場
合には、スルーホール接続を含む列Ｃ１と含まない列Ｃ
２の２種類のパターンでメモリセルアレイ上のすべての
第１メタル層のパターンを形成することが可能となり、
パターンの繰返し数が多くなる。したがって、パターン
の図形のデータ量を減少させ、フォトマスク作成を容易
にするとともに作成時の低コスト化を実現することがで
きる。
【００４５】次に、本発明の第４の実施例の半導体記憶
装置について説明する。図６は、本発明の第４の実施例
の半導体記憶装置のメモリセルアレイの４行４列分の配
線パターンを示す図である。
装置について説明する。図６は、本発明の第４の実施例
の半導体記憶装置のメモリセルアレイの４行４列分の配
線パターンを示す図である。
【００４６】図６に示す配線パターンと図５に示す配線
パターンとで異なる点は、スルーホールＴＨ１、ＴＨ２
が接続される部分を含むビット線ＢＬ０、／ＢＬ０、Ｂ
Ｌ１、／ＢＬ１のパターンＣ３とスルーホールの接続部
分を含まないビット線ＢＬ２、／ＢＬ２、ＢＬ３、／Ｂ
Ｌ３を含むパターンＣ４とに同一のパターンを用いてい
る点である。第２の実施例で述べたように、スルーホー
ルによる接続は１つのビット線に対して１箇所が通常で
あるので、メモリセルアレイ上のスルーホールの数は非
常に少なくなる。したがって、第２の実施例や第３の実
施例のようにスルーホールによる接続部のみビット線の
パターンを変形した場合、製造プロセス中での顕微鏡等
によるパターン検査において、スルーホールによる接続
部分のビット線の変形パターンを発見するのが難しくな
る。この場合、図６に示すように、スルーホールによる
接続部分を含むビット線のパターンＣ３をスルーホール
による接続部分を含まないビット線のパターンＣ４に用
いることにより、パターン検査でのプロセスのマージン
不足によるショート等の欠陥の発見を容易にすることが
でき、高集積化時の検査工程が容易となる。また、第３
の実施例と同様にパターンの繰返しが多くなり、パター
ンの図形のデータ量を削減することができ、フォトマス
ク作成を低コスト化することができる。
パターンとで異なる点は、スルーホールＴＨ１、ＴＨ２
が接続される部分を含むビット線ＢＬ０、／ＢＬ０、Ｂ
Ｌ１、／ＢＬ１のパターンＣ３とスルーホールの接続部
分を含まないビット線ＢＬ２、／ＢＬ２、ＢＬ３、／Ｂ
Ｌ３を含むパターンＣ４とに同一のパターンを用いてい
る点である。第２の実施例で述べたように、スルーホー
ルによる接続は１つのビット線に対して１箇所が通常で
あるので、メモリセルアレイ上のスルーホールの数は非
常に少なくなる。したがって、第２の実施例や第３の実
施例のようにスルーホールによる接続部のみビット線の
パターンを変形した場合、製造プロセス中での顕微鏡等
によるパターン検査において、スルーホールによる接続
部分のビット線の変形パターンを発見するのが難しくな
る。この場合、図６に示すように、スルーホールによる
接続部分を含むビット線のパターンＣ３をスルーホール
による接続部分を含まないビット線のパターンＣ４に用
いることにより、パターン検査でのプロセスのマージン
不足によるショート等の欠陥の発見を容易にすることが
でき、高集積化時の検査工程が容易となる。また、第３
の実施例と同様にパターンの繰返しが多くなり、パター
ンの図形のデータ量を削減することができ、フォトマス
ク作成を低コスト化することができる。
【００４７】次に、本発明の第５の実施例の半導体記憶
装置について説明する。図７は、本発明の第５の実施例
の半導体記憶装置のメモリセルアレイおよびその周辺回
路の構成を示す図である。図７において、半導体記憶装
置は、ワード線ＷＬ、ビット線ＢＬ１、／ＢＬ１、メモ
リセルＭＣ、ビット線信号入出力線Ｌ、／Ｌ、トランス
ファゲート部１２ａ、１２ｂ、ローカルロウデコーダ１
４ａ、１４ｂ、ビット線プリチャージ回路１６ａ〜１６
ｄ、シフトリダンダンシ回路１７ａ、１７ｂ、センスア
ンプおよび書込回路１５を含む。
装置について説明する。図７は、本発明の第５の実施例
の半導体記憶装置のメモリセルアレイおよびその周辺回
路の構成を示す図である。図７において、半導体記憶装
置は、ワード線ＷＬ、ビット線ＢＬ１、／ＢＬ１、メモ
リセルＭＣ、ビット線信号入出力線Ｌ、／Ｌ、トランス
ファゲート部１２ａ、１２ｂ、ローカルロウデコーダ１
４ａ、１４ｂ、ビット線プリチャージ回路１６ａ〜１６
ｄ、シフトリダンダンシ回路１７ａ、１７ｂ、センスア
ンプおよび書込回路１５を含む。
【００４８】ビット線プリチャージ回路１６ａは、ＮＭ
ＯＳトランジスタＱ１〜Ｑ８、ＰＭＯＳトランジスタＱ
９、Ｑ１０を含む。他のビット線プリチャージ回路１６
ｂ〜１６ｄも同様の構成を有している。ビット線プリチ
ャージ回路１６ａ〜１６ｄは、所定のビット線を電源電
位Ｖddにプリチャージする。
ＯＳトランジスタＱ１〜Ｑ８、ＰＭＯＳトランジスタＱ
９、Ｑ１０を含む。他のビット線プリチャージ回路１６
ｂ〜１６ｄも同様の構成を有している。ビット線プリチ
ャージ回路１６ａ〜１６ｄは、所定のビット線を電源電
位Ｖddにプリチャージする。
【００４９】シフトリダンダンシ回路１７ａは、抵抗Ｒ
１、Ｒ２、ＮＭＯＳトランジスタＱ２１〜Ｑ２４、ＰＭ
ＯＳトランジスタＱ２５〜Ｑ２８、ヒューズ素子Ｆ１、
Ｆ２を含む。シフトリダンダンシ回路１７ｂもシフトリ
ダンダンシ回路１７ａと同様の構成を有する。シフトリ
ダンダンシ回路１７ａは、ヒューズ素子Ｆ１またはＦ２
を切断することによりビット線信号入出力線のＬ、／Ｌ
とトランスファゲート部１２ａと接続を切換え、不良メ
モリセルを冗長メモリセルと切換え不良メモリセルを救
済する。
１、Ｒ２、ＮＭＯＳトランジスタＱ２１〜Ｑ２４、ＰＭ
ＯＳトランジスタＱ２５〜Ｑ２８、ヒューズ素子Ｆ１、
Ｆ２を含む。シフトリダンダンシ回路１７ｂもシフトリ
ダンダンシ回路１７ａと同様の構成を有する。シフトリ
ダンダンシ回路１７ａは、ヒューズ素子Ｆ１またはＦ２
を切断することによりビット線信号入出力線のＬ、／Ｌ
とトランスファゲート部１２ａと接続を切換え、不良メ
モリセルを冗長メモリセルと切換え不良メモリセルを救
済する。
【００５０】トランスファゲート部１２ａは、ＮＭＯＳ
トランジスタＱ３１、Ｑ３２、ＰＭＯＳトランジスタＱ
３３、Ｑ３４を含む。トランスファゲート部１２ｂもト
ランスファゲート部１２ａと同様の構成である。トラン
スファゲート部１２ａは、シフトリダンダンシ回路１７
ａから出力されるデータ信号をデータ入出力線ＩＯ、／
ＩＯを介してセンスアンプおよび書込回路１５へ出力す
る。
トランジスタＱ３１、Ｑ３２、ＰＭＯＳトランジスタＱ
３３、Ｑ３４を含む。トランスファゲート部１２ｂもト
ランスファゲート部１２ａと同様の構成である。トラン
スファゲート部１２ａは、シフトリダンダンシ回路１７
ａから出力されるデータ信号をデータ入出力線ＩＯ、／
ＩＯを介してセンスアンプおよび書込回路１５へ出力す
る。
【００５１】上記のように、ビット線信号入出力線Ｌ、
／Ｌはシフトリダンダンシ回路１７ａおよびトランスフ
ァゲート部１２ａを介してデータ入出力線ＩＯ、／ＩＯ
と接続される。つまり、ビット線入出力線Ｌと隣接して
データ入出力線ＩＯを配置し、ビット線信号入出力線／
Ｌに隣接してデータ入出力線／ＩＯを配置することによ
り、隣接するビット線信号入出力線とデータ入出力線と
を直接接続することができ、各配線の接続が容易とな
る。つまり、図１４および図１５の配線パターンのよう
にビット線信号入出力線Ｌ、／Ｌおよびデータ入出力線
ＩＯ、／ＩＯが配置された場合、各配線の接続がオーバ
ーラップし配線面積が大きくなるが、図３および図７に
示すようにビット線入出力線Ｌ、／Ｌおよびデータ入出
力線ＩＯ、／ＩＯが配置されることにより、メモリセル
アレイの周辺回路のレイアウト面積を低減することがで
き、さらに高集積化を達成することができる。
／Ｌはシフトリダンダンシ回路１７ａおよびトランスフ
ァゲート部１２ａを介してデータ入出力線ＩＯ、／ＩＯ
と接続される。つまり、ビット線入出力線Ｌと隣接して
データ入出力線ＩＯを配置し、ビット線信号入出力線／
Ｌに隣接してデータ入出力線／ＩＯを配置することによ
り、隣接するビット線信号入出力線とデータ入出力線と
を直接接続することができ、各配線の接続が容易とな
る。つまり、図１４および図１５の配線パターンのよう
にビット線信号入出力線Ｌ、／Ｌおよびデータ入出力線
ＩＯ、／ＩＯが配置された場合、各配線の接続がオーバ
ーラップし配線面積が大きくなるが、図３および図７に
示すようにビット線入出力線Ｌ、／Ｌおよびデータ入出
力線ＩＯ、／ＩＯが配置されることにより、メモリセル
アレイの周辺回路のレイアウト面積を低減することがで
き、さらに高集積化を達成することができる。
【００５２】次に、図７に示すセンスアンプおよび書込
回路について詳細に説明する。図８は、図７に示すセン
スアンプおよび書込回路の構成を示す回路図である。
回路について詳細に説明する。図８は、図７に示すセン
スアンプおよび書込回路の構成を示す回路図である。
【００５３】図８において、センスアンプおよび書込回
路は、Ｉ／Ｏ線プリチャージ回路１５１、シフトリダン
ダンシ回路１５２、書込回路１５３、センスアンプ１５
４を含む。
路は、Ｉ／Ｏ線プリチャージ回路１５１、シフトリダン
ダンシ回路１５２、書込回路１５３、センスアンプ１５
４を含む。
【００５４】Ｉ／Ｏ線プリチャージ回路１５１は、ＮＭ
ＯＳトランジスタＱ８１、Ｑ８２、ＰＭＯＳトランジス
タＱ８３を含む。Ｉ／Ｏプリチャージ回路１５１は、デ
ータ入出力線ＩＯｉ、／ＩＯｉを電源電位Ｖddにプリチ
ャージする。
ＯＳトランジスタＱ８１、Ｑ８２、ＰＭＯＳトランジス
タＱ８３を含む。Ｉ／Ｏプリチャージ回路１５１は、デ
ータ入出力線ＩＯｉ、／ＩＯｉを電源電位Ｖddにプリチ
ャージする。
【００５５】シフトリダンダンシ回路１５２は、抵抗Ｒ
１１、Ｒ１２、ＮＭＯＳトランジスタＱ９１〜Ｑ９４、
ＰＭＯＳトランジスタＱ９５〜Ｑ９８、ヒューズ素子Ｆ
１１、Ｆ１２を含む。シフトリダンダンシ回路１５２
は、ヒューズ素子Ｆ１１、Ｆ１２を切断することによ
り、データ入出力線ＩＯｉ、／ＩＯｉの接続を切換え
る。
１１、Ｒ１２、ＮＭＯＳトランジスタＱ９１〜Ｑ９４、
ＰＭＯＳトランジスタＱ９５〜Ｑ９８、ヒューズ素子Ｆ
１１、Ｆ１２を含む。シフトリダンダンシ回路１５２
は、ヒューズ素子Ｆ１１、Ｆ１２を切断することによ
り、データ入出力線ＩＯｉ、／ＩＯｉの接続を切換え
る。
【００５６】書込回路１５３は、ＮＭＯＳトランジスタ
Ｑ１０１〜Ｑ１０４、ＮＯＲゲートＧ１〜Ｇ４を含む。
書込回路１５３は、データ入出力線ＩＯｉ、／ＩＯｉを
介して所定のデータの書込動作を行なう。
Ｑ１０１〜Ｑ１０４、ＮＯＲゲートＧ１〜Ｇ４を含む。
書込回路１５３は、データ入出力線ＩＯｉ、／ＩＯｉを
介して所定のデータの書込動作を行なう。
【００５７】センスアンプ１５４は、抵抗Ｒ２１、Ｒ２
２、トランジスタＱ１１１〜Ｑ１１８、ＮＭＯＳトラン
ジスタＱ１２１〜Ｑ１２６、ＰＭＯＳトランジスタＱ１
２７、Ｑ１２８、インバータＧ１１を含む。センスアン
プ１５４はデータ入出力線ＩＯｉ、／ＩＯｉを介して入
力されるデータ信号を増幅して出力する。
２、トランジスタＱ１１１〜Ｑ１１８、ＮＭＯＳトラン
ジスタＱ１２１〜Ｑ１２６、ＰＭＯＳトランジスタＱ１
２７、Ｑ１２８、インバータＧ１１を含む。センスアン
プ１５４はデータ入出力線ＩＯｉ、／ＩＯｉを介して入
力されるデータ信号を増幅して出力する。
【００５８】次に、図７に示すローカルロウデコーダに
ついて説明する。図９は、図７に示すローカルロウデコ
ーダの構成を示す回路図である。
ついて説明する。図９は、図７に示すローカルロウデコ
ーダの構成を示す回路図である。
【００５９】図９において、ローカルロウデコーダは、
ＮＭＯＳトランジスタＱ１３１〜Ｑ１３ｎ、Ｑ１４１〜
Ｑ１４ｎ、Ｑ１８１〜Ｑ１８ｎ、Ｑ１９１〜Ｑ１９ｎ、
ＰＭＯＳトランジスタＱ１５１〜Ｑ１５ｎ、Ｑ１６１、
Ｑ１７１〜Ｑ１７ｎを含む。ローカルロウデコーダは、
２ブロック分のメモリセルアレイに対応しており、片側
のブロック用に２５６本のワード線出力ＷＬｎ０〜ＷＬ
ｎ２５５、他のブロック用に２５６本のワード線出力Ｗ
Ｌｍ０〜ＷＬｍ２５５を持つ。ローカルロウデコーダ
は、たとえば、図９に示す例では、グローバルワード線
ＧＷＬが“Ｌ”のレベルのときワード線出力ＷＬｎ０〜
ＷＬｎ３、ＷＬｍ０〜ＷＬｍ３が選択状態となり、
“Ｈ”レベルで非選択状態になる。
ＮＭＯＳトランジスタＱ１３１〜Ｑ１３ｎ、Ｑ１４１〜
Ｑ１４ｎ、Ｑ１８１〜Ｑ１８ｎ、Ｑ１９１〜Ｑ１９ｎ、
ＰＭＯＳトランジスタＱ１５１〜Ｑ１５ｎ、Ｑ１６１、
Ｑ１７１〜Ｑ１７ｎを含む。ローカルロウデコーダは、
２ブロック分のメモリセルアレイに対応しており、片側
のブロック用に２５６本のワード線出力ＷＬｎ０〜ＷＬ
ｎ２５５、他のブロック用に２５６本のワード線出力Ｗ
Ｌｍ０〜ＷＬｍ２５５を持つ。ローカルロウデコーダ
は、たとえば、図９に示す例では、グローバルワード線
ＧＷＬが“Ｌ”のレベルのときワード線出力ＷＬｎ０〜
ＷＬｎ３、ＷＬｍ０〜ＷＬｍ３が選択状態となり、
“Ｈ”レベルで非選択状態になる。
【００６０】次に、図７に示す半導体記憶装置のメモリ
セルアレイの配線パターンについて説明する。図１０
は、図７に示す半導体記憶装置の４行４列分のメモリセ
ルアレイの配線パターンを示す図である。
セルアレイの配線パターンについて説明する。図１０
は、図７に示す半導体記憶装置の４行４列分のメモリセ
ルアレイの配線パターンを示す図である。
【００６１】図１０に示す配線パターンと図３に示す配
線パターンとで異なる点は、シールド線としてグランド
電位のシールド配線ＧＮＤ０〜ＧＮＤ３の代わりに図７
および図８に示すプリチャージ回路１６ａ〜１６ｄ、１
５１の基準電位（たとえば、電源電位またはグランド電
位）と同じ電位を有するシールド線Ｖdd０〜Ｖdd３に変
更した点である。図１０では、ビット線ＢＬ０、／ＢＬ
０、…、ＢＬ３、／ＢＬ３は電源電位へプリチャージさ
れ、ビット線信号入出力線Ｌ、／Ｌを同様に電源電位に
プリチャージされ、また、データ入出力線ＩＯ、／ＩＯ
も電源電位にプリチャージされているので、シールド線
Ｖdd０〜Ｖdd３の電位は電源電位に設定されている。し
たがって、シールド線Ｖdd０〜Ｖdd０と各信号線Ｌ、／
Ｌ、ＩＯ、／ＩＯとの間にショートの欠陥が発生して
も、プリチャージ状態中に多量の電流が流れることを防
ぐことができ、本実施例のようにシフトリダンダンシ回
路で不良のメモリセルを救済した後も消費電流が増大す
ることはなく、半導体記憶装置の低消費電力化を実現す
ることが可能となる。
線パターンとで異なる点は、シールド線としてグランド
電位のシールド配線ＧＮＤ０〜ＧＮＤ３の代わりに図７
および図８に示すプリチャージ回路１６ａ〜１６ｄ、１
５１の基準電位（たとえば、電源電位またはグランド電
位）と同じ電位を有するシールド線Ｖdd０〜Ｖdd３に変
更した点である。図１０では、ビット線ＢＬ０、／ＢＬ
０、…、ＢＬ３、／ＢＬ３は電源電位へプリチャージさ
れ、ビット線信号入出力線Ｌ、／Ｌを同様に電源電位に
プリチャージされ、また、データ入出力線ＩＯ、／ＩＯ
も電源電位にプリチャージされているので、シールド線
Ｖdd０〜Ｖdd３の電位は電源電位に設定されている。し
たがって、シールド線Ｖdd０〜Ｖdd０と各信号線Ｌ、／
Ｌ、ＩＯ、／ＩＯとの間にショートの欠陥が発生して
も、プリチャージ状態中に多量の電流が流れることを防
ぐことができ、本実施例のようにシフトリダンダンシ回
路で不良のメモリセルを救済した後も消費電流が増大す
ることはなく、半導体記憶装置の低消費電力化を実現す
ることが可能となる。
【００６２】また、図１０に示す配線パターンでは、グ
ローバルワード線ＧＷＬのようにメモリセルの選択に関
係する信号線に隣接するシールド線Ｖdd１、Ｖdd２の電
位も上記のようにメモリセルの非選択の状態である
“Ｈ”（電源電位）に設定されているので、シールド線
Ｖdd１、Ｖdd２とグローバルワード線ＧＷＬとの間にシ
ョート欠陥が発生してもメモリセルを非選択の状態に保
つことが可能となる。したがって、メモリセルを多重選
択することがなく、シフトリダンダンシ回路によりメモ
リセルの不良を救済することが可能となり、装置の信頼
性を向上させ、誤動作を防止することができる。
ローバルワード線ＧＷＬのようにメモリセルの選択に関
係する信号線に隣接するシールド線Ｖdd１、Ｖdd２の電
位も上記のようにメモリセルの非選択の状態である
“Ｈ”（電源電位）に設定されているので、シールド線
Ｖdd１、Ｖdd２とグローバルワード線ＧＷＬとの間にシ
ョート欠陥が発生してもメモリセルを非選択の状態に保
つことが可能となる。したがって、メモリセルを多重選
択することがなく、シフトリダンダンシ回路によりメモ
リセルの不良を救済することが可能となり、装置の信頼
性を向上させ、誤動作を防止することができる。
【００６３】上記実施例では、シールド線の電位をプリ
チャージされる基準電位とメモリセルの非選択状態の電
位とが同じ場合について述べたが異なる場合には、それ
ぞれのシールド線がそれぞれの電位に設定されることに
より同様の効果を得ることができる。
チャージされる基準電位とメモリセルの非選択状態の電
位とが同じ場合について述べたが異なる場合には、それ
ぞれのシールド線がそれぞれの電位に設定されることに
より同様の効果を得ることができる。
【００６４】次に、本発明の第６の実施例の半導体記憶
装置について説明する。上記のようにシールド線の電位
を設定した場合、シフトリダンダンシ回路により不良の
メモリセルを救済するためには、不良のメモリセルと置
換える冗長メモリセルが必要となる。一方、第１の実施
例のようにスルーホールを分離して配置する場合ビット
線信号入出力線の繰返し間隔（第１の実施例の場合は４
行おき）を大きくすることができ、ビット線信号入出力
線に接続される周辺回路のレイアウト幅を大きくするこ
とができる。したがって、ビット線信号入出力線の繰返
し間隔を最大に保ったまま冗長セルを追加することがで
きれば、周辺回路のレイアウト幅が大きくなり、装置の
高集積化を達成することができる。本実施例の半導体記
憶装置は、冗長メモリセルを含まないＴ字型ビット線構
成を有する半導体記憶装置のビット線信号入出力線の繰
返し間隔を最大に保ったまま冗長メモリセルを追加する
ことができる半導体記憶装置である。図１１は、本発明
の第６の実施例の半導体記憶装置のメモリセルアレイの
構成を示す図である。
装置について説明する。上記のようにシールド線の電位
を設定した場合、シフトリダンダンシ回路により不良の
メモリセルを救済するためには、不良のメモリセルと置
換える冗長メモリセルが必要となる。一方、第１の実施
例のようにスルーホールを分離して配置する場合ビット
線信号入出力線の繰返し間隔（第１の実施例の場合は４
行おき）を大きくすることができ、ビット線信号入出力
線に接続される周辺回路のレイアウト幅を大きくするこ
とができる。したがって、ビット線信号入出力線の繰返
し間隔を最大に保ったまま冗長セルを追加することがで
きれば、周辺回路のレイアウト幅が大きくなり、装置の
高集積化を達成することができる。本実施例の半導体記
憶装置は、冗長メモリセルを含まないＴ字型ビット線構
成を有する半導体記憶装置のビット線信号入出力線の繰
返し間隔を最大に保ったまま冗長メモリセルを追加する
ことができる半導体記憶装置である。図１１は、本発明
の第６の実施例の半導体記憶装置のメモリセルアレイの
構成を示す図である。
【００６５】図１１を参照して、半導体記憶装置のメモ
リセルアレイは、ｎ行のワード線ＷＬ、ｍ列のビット線
ＢＬ、／ＢＬ、メモリセルＭＣ、ａ行の冗長ワード線Ｗ
Ｌ、ｂ列の冗長ビット線ＢＲ、／ＢＲ、冗長メモリセル
ＭＲ、ｋ行おきに配置されたビット線信号入出力線Ｌ、
／Ｌ、ＬＲ、／ＬＲを含む。
リセルアレイは、ｎ行のワード線ＷＬ、ｍ列のビット線
ＢＬ、／ＢＬ、メモリセルＭＣ、ａ行の冗長ワード線Ｗ
Ｌ、ｂ列の冗長ビット線ＢＲ、／ＢＲ、冗長メモリセル
ＭＲ、ｋ行おきに配置されたビット線信号入出力線Ｌ、
／Ｌ、ＬＲ、／ＬＲを含む。
【００６６】まず、ｎ行のワード線ＷＬとｍ列のビット
線ＢＬ、／ＢＬのみについて考えると、ビット線信号入
出力線Ｌ、／Ｌの繰返し間隔ｋを最大にするためには、
次式を満たす必要がある。
線ＢＬ、／ＢＬのみについて考えると、ビット線信号入
出力線Ｌ、／Ｌの繰返し間隔ｋを最大にするためには、
次式を満たす必要がある。
【００６７】ｋ×ｍ≦ｎ≦（ｋ＋１）×ｍ 次に、ａ行の冗長ワード線ＷＲおよびｂ列の冗長ビット
線ＢＲ、／ＢＲを付加する場合、ａ≧ｂ×ｋを満たすよ
うにａおよびｂを選べば、次式が成立する。
線ＢＲ、／ＢＲを付加する場合、ａ≧ｂ×ｋを満たすよ
うにａおよびｂを選べば、次式が成立する。
【００６８】（ｎ＋ａ）≧（ｍ＋ｂ）×ｋ したがって、上記関係式を満たすことにより、冗長メモ
リセルを含むＴ字型ビット線構成を有するメモリセルア
レイを冗長メモリセルなしのＴ字型ビット線構成の最大
繰返し間隔であるｋ行を用いて実現することが可能とな
る。この結果、ビット線信号入出力線Ｌ、／Ｌの繰返し
間隔ｋを最大に保ったまま冗長メモリセルを追加するこ
とができ、周辺回路のレイアウト幅が大きくなる。つま
り、ｋが小さい場合は周辺回路の端部に不要な部分がで
き、チップ面積を有効に活用することができないが、ｋ
が大きい場合は、不要な部分ができず、チップ面積を有
効に活用することができ、チップサイズを小さくし、高
集積化を実現することができる。また、周辺回路のレイ
アウト幅は繰返し間隔ｋにより制約されるが、長さは自
由に設定することができるので、レイアウト幅を広くす
ることにより周辺回路のレイアウトが容易となる。
リセルを含むＴ字型ビット線構成を有するメモリセルア
レイを冗長メモリセルなしのＴ字型ビット線構成の最大
繰返し間隔であるｋ行を用いて実現することが可能とな
る。この結果、ビット線信号入出力線Ｌ、／Ｌの繰返し
間隔ｋを最大に保ったまま冗長メモリセルを追加するこ
とができ、周辺回路のレイアウト幅が大きくなる。つま
り、ｋが小さい場合は周辺回路の端部に不要な部分がで
き、チップ面積を有効に活用することができないが、ｋ
が大きい場合は、不要な部分ができず、チップ面積を有
効に活用することができ、チップサイズを小さくし、高
集積化を実現することができる。また、周辺回路のレイ
アウト幅は繰返し間隔ｋにより制約されるが、長さは自
由に設定することができるので、レイアウト幅を広くす
ることにより周辺回路のレイアウトが容易となる。
【００６９】次に、本発明の第７の実施例の半導体記憶
装置について説明する。図１２は、本発明の第７の実施
例の半導体記憶装置のメモリセルアレイおよびその周辺
回路の構成を示す図である。
装置について説明する。図１２は、本発明の第７の実施
例の半導体記憶装置のメモリセルアレイおよびその周辺
回路の構成を示す図である。
【００７０】図１２において、半導体記憶装置は、ロー
カルロウデコーダ１４、シフトリダンダンシ回路１８
ａ、１８ｂ、センスアンプおよび書込回路ＳＡ／ＷＤ０
〜ＳＡ／ＷＤ６３、メモリセルアレイ１３ａを含む。
カルロウデコーダ１４、シフトリダンダンシ回路１８
ａ、１８ｂ、センスアンプおよび書込回路ＳＡ／ＷＤ０
〜ＳＡ／ＷＤ６３、メモリセルアレイ１３ａを含む。
【００７１】メモリセルアレイ１３ａは、２対の冗長ビ
ット線ＢＲ０、／ＢＲ０、ＢＲ１、／ＢＲ１、６４対の
ビット線ＢＬ０、／ＢＬ０、…、ＢＬ６３、／ＢＬ６
３、冗長メモリセルＭＲ、メモリセルＭＣ、２対の冗長
ビット線信号入出力線ＬＲ０、／ＬＲ０、ＬＲ１、／Ｌ
Ｒ１を含む。
ット線ＢＲ０、／ＢＲ０、ＢＲ１、／ＢＲ１、６４対の
ビット線ＢＬ０、／ＢＬ０、…、ＢＬ６３、／ＢＬ６
３、冗長メモリセルＭＲ、メモリセルＭＣ、２対の冗長
ビット線信号入出力線ＬＲ０、／ＬＲ０、ＬＲ１、／Ｌ
Ｒ１を含む。
【００７２】シフトリダンダンシ回路１８ａには３３対
の偶数番号のビット線および冗長ビット線と接続された
ビット線信号入出力線および冗長ビット線信号入出力線
が接続され、シフトリダンダンシ回路１８ｂには３３対
の奇数番号のビット線および冗長ビット線と接続された
ビット線信号入力線および冗長ビット線信号入出力線が
接続される。つまり、シフトリダンダンシ回路１８ａお
よび１８ｂにはそれぞれ隣接しないビット線および冗長
ビット線からの信号が入力されることになる。
の偶数番号のビット線および冗長ビット線と接続された
ビット線信号入出力線および冗長ビット線信号入出力線
が接続され、シフトリダンダンシ回路１８ｂには３３対
の奇数番号のビット線および冗長ビット線と接続された
ビット線信号入力線および冗長ビット線信号入出力線が
接続される。つまり、シフトリダンダンシ回路１８ａお
よび１８ｂにはそれぞれ隣接しないビット線および冗長
ビット線からの信号が入力されることになる。
【００７３】シフトリダンダンシ回路１８ａ、１８ｂと
しては、たとえば、図７または図８に示すシフトリダン
ダンシ回路が用いられ、内部のヒューズ素子を切断する
ことにより、３３組のビット線信号入出力線および冗長
ビット線信号入出力線の中から任意の３２組のビット線
信号入出力線および冗長ビット線信号入出力線を選択
し、合計６４個のセンスアンプおよび書込回路ＳＡ／Ｗ
Ｄ０〜ＳＡ／ＷＤ６３と接続する。
しては、たとえば、図７または図８に示すシフトリダン
ダンシ回路が用いられ、内部のヒューズ素子を切断する
ことにより、３３組のビット線信号入出力線および冗長
ビット線信号入出力線の中から任意の３２組のビット線
信号入出力線および冗長ビット線信号入出力線を選択
し、合計６４個のセンスアンプおよび書込回路ＳＡ／Ｗ
Ｄ０〜ＳＡ／ＷＤ６３と接続する。
【００７４】メモリセルアレイ上に欠陥が生じ、２組の
連続したメモリセル列のビット線がショートした場合２
列の不良が発生する。このとき、２つのシフトリダンダ
ンシ回路１８ａ、１８ｂに互いに隣接しないビット線お
よび冗長ビット線の信号が入力されるため、各シフトリ
ダンダンシ回路には１列の不良しか発生しない。したが
って、シフトリダンダンシ回路を２段設ける必要がな
く、１段のシフトリダンダンシ回路のみで２列の不良を
救済することが可能となる。つまり、隣接するビット線
および冗長ビット線が必ず異なるグループに属するよう
にグループ分けし、各グループに対するシフトリダンダ
ンシ回路を設けることにより、連続２列の不良を２段の
シフトリダンダンシ回路を用いることなく救済すること
ができ、回路構成が簡略化され、高集積化を実現するこ
とができる。
連続したメモリセル列のビット線がショートした場合２
列の不良が発生する。このとき、２つのシフトリダンダ
ンシ回路１８ａ、１８ｂに互いに隣接しないビット線お
よび冗長ビット線の信号が入力されるため、各シフトリ
ダンダンシ回路には１列の不良しか発生しない。したが
って、シフトリダンダンシ回路を２段設ける必要がな
く、１段のシフトリダンダンシ回路のみで２列の不良を
救済することが可能となる。つまり、隣接するビット線
および冗長ビット線が必ず異なるグループに属するよう
にグループ分けし、各グループに対するシフトリダンダ
ンシ回路を設けることにより、連続２列の不良を２段の
シフトリダンダンシ回路を用いることなく救済すること
ができ、回路構成が簡略化され、高集積化を実現するこ
とができる。
【００７５】上記各実施例では、ＳＲＡＭについて述べ
たが、ＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）等の他の半導体記憶装置にも本発明を同様に適用す
ることが可能である。
たが、ＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）等の他の半導体記憶装置にも本発明を同様に適用す
ることが可能である。
【００７６】
【発明の効果】請求項１記載の半導体記憶装置において
は、第２層目の第３のビット線と第４のビット線との間
に第２層目の配線が配置されるので、第１の接続孔と第
２の接続孔との間隔が広がり、第１層目の第１のビット
線と第２のビット線との最小間隔が狭くなることがなく
なり、メモリセルアレイを高集積化することができる。
は、第２層目の第３のビット線と第４のビット線との間
に第２層目の配線が配置されるので、第１の接続孔と第
２の接続孔との間隔が広がり、第１層目の第１のビット
線と第２のビット線との最小間隔が狭くなることがなく
なり、メモリセルアレイを高集積化することができる。
【００７７】請求項２記載の半導体記憶装置において
は、第１ビット線間の最小間隔を広くすることができる
ので、メモリセルアレイを高集積化することができる。
請求項３記載の半導体記憶装置においては、高集積化に
より信号線とシールド線とがショートしてもプリチャー
ジ中に多量の電流が流れることを防ぐことができるの
で、高集積化を達成するとともに装置の低消費電力化を
実現することができる。
は、第１ビット線間の最小間隔を広くすることができる
ので、メモリセルアレイを高集積化することができる。
請求項３記載の半導体記憶装置においては、高集積化に
より信号線とシールド線とがショートしてもプリチャー
ジ中に多量の電流が流れることを防ぐことができるの
で、高集積化を達成するとともに装置の低消費電力化を
実現することができる。
【００７８】請求項４記載の半導体記憶装置において
は、高集積化により信号線とシールド線とがショートし
てもメモリセルを非選択状態に保つことができるので、
メモリセルの多重選択を回避し、高集積化を達成すると
ともに装置の誤動作を防止することができる。
は、高集積化により信号線とシールド線とがショートし
てもメモリセルを非選択状態に保つことができるので、
メモリセルの多重選択を回避し、高集積化を達成すると
ともに装置の誤動作を防止することができる。
【００７９】請求項５記載の半導体記憶装置において
は、第２ビット線の繰返し間隔ｋを最大に保ったまま冗
長メモリセルを追加することができるので、周辺回路の
レイアウト幅を大きくすることができ、高集積化を達成
することができる。
は、第２ビット線の繰返し間隔ｋを最大に保ったまま冗
長メモリセルを追加することができるので、周辺回路の
レイアウト幅を大きくすることができ、高集積化を達成
することができる。
【００８０】請求項６記載の半導体記憶装置において
は、連続２列の不良が発生してもグループごとに設けら
れた救済手段により各不良を救済することができるの
で、回路規模が増大せず、高集積化を達成することがで
きる。
は、連続２列の不良が発生してもグループごとに設けら
れた救済手段により各不良を救済することができるの
で、回路規模が増大せず、高集積化を達成することがで
きる。
【図１】図３に示すメモリセルアレイの４行４列分の配
線パターンを示す図である。
線パターンを示す図である。
【図２】本発明の第１の実施例の半導体記憶装置の構成
を示す図である。
を示す図である。
【図３】図２に示すメモリブロックの構成を示す図であ
る。
る。
【図４】本発明の第２の実施例の半導体記憶装置のメモ
リセルアレイの４行４列分の配線パターンを示す図であ
る。
リセルアレイの４行４列分の配線パターンを示す図であ
る。
【図５】本発明の第３の実施例の半導体記憶装置のメモ
リセルアレイの４行４列分の配線パターンを示す図であ
る。
リセルアレイの４行４列分の配線パターンを示す図であ
る。
【図６】本発明の第４の実施例の半導体記憶装置のメモ
リセルアレイの４行４列分の配線パターンを示す図であ
る。
リセルアレイの４行４列分の配線パターンを示す図であ
る。
【図７】本発明の第５の実施例の半導体記憶装置のメモ
リセルアレイおよびその周辺回路の構成を示す図であ
る。
リセルアレイおよびその周辺回路の構成を示す図であ
る。
【図８】図７に示すセンスアンプおよび書込回路の構成
を示す回路図である。
を示す回路図である。
【図９】図７に示すローカルロウデコーダの構成を示す
回路図である。
回路図である。
【図１０】図７に示す半導体記憶装置のメモリセルアレ
イの４行４列分の配線パターンを示す図である。
イの４行４列分の配線パターンを示す図である。
【図１１】本発明の第６の実施例の半導体記憶装置のメ
モリセルアレイの構成を示す図である。
モリセルアレイの構成を示す図である。
【図１２】本発明の第７の実施例の半導体記憶装置のメ
モリセルアレイおよびその周辺回路の構成を示す図であ
る。
モリセルアレイおよびその周辺回路の構成を示す図であ
る。
【図１３】従来の半導体記憶装置のメモリセルアレイお
よびその周辺回路の構成を示す図である。
よびその周辺回路の構成を示す図である。
【図１４】図１３に示す半導体記憶装置のメモリセルア
レイの４行４列分の配線パターンを示す第１の図であ
る。
レイの４行４列分の配線パターンを示す第１の図であ
る。
【図１５】図１３に示す半導体記憶装置のメモリセルア
レイの４行４列分の配線パターンを示す第２の図であ
る。
レイの４行４列分の配線パターンを示す第２の図であ
る。
【図１６】図１３に示す半導体記憶装置のメモリセルア
レイの具体的なレイアウトパターンを示す図である。
レイの具体的なレイアウトパターンを示す図である。
１ メモリブロック １１ グローバルデコーダ １２ トランスファゲート部 １３ メモリセルアレイ １４ ローカルロウデコーダ １５ センスアンプおよび書込回路 ＳＢ０〜ＳＢ３１ 小ブロック ＭＣ メモリセル ＴＨ１、ＴＨ２ スルーホール ＧＮＤ０〜ＧＮＤ３ シールド線 Ｌ、／Ｌ ビット線信号入出力線 ＩＯ、／ＩＯ データ入出力線 ＧＷＬ グローバルワード線 ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３ ビット線
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 G11C 11/401 H01L 21/8242
Claims (6)
- 【請求項１】 複数のワード線と、 前記複数のワード線と交差して配置され、隣接する関係
にある第１層目の第１のビット線および第２のビット線
と、 前記複数のワード線と前記第１層目のビット線との交点
に配置された複数のメモリセルを含むメモリセルアレイ
と、 前記第１のビット線と交差して配置され、第１の接続孔
を介して接続された第２層目の第３のビット線と、 前記第２のビット線と交差して配置され、第２の接続孔
を介して接続された前記第２層目の第４のビット線と、 前記第３のビット線と前記第４のビット線との間に配置
された前記第２層目の配線とを備えた 半導体記憶装置。 - 【請求項２】 複数のワード線と、 前記ワード線と交差して配置された複数の第１ビット線
と、 前記ワード線と前記第１ビット線との交点に配置された
複数のメモリセルとを含むメモリセルアレイと、 前記第１ビット線と交差して配置され、それぞれが対応
する前記第１ビット線と接続され、少なくともそれぞれ
の一端が前記メモリセルアレイの端部まで延在する第２
ビット線とを含み、 前記第１ビット線と前記第２ビット線との接続部の周辺
に位置する前記第１ビット線の配線パターンが前記接続
部を迂回するように変形されている半導体記憶装置。 - 【請求項３】 複数のワード線と、 前記ワード線と交差して配置された複数の第１ビット線
と、 前記ワード線と前記第１ビット線との交点に配置された
複数のメモリセルとを含むメモリセルアレイと、 前記第１ビット線と交差して配置され、所定電位にプリ
チャージされる信号線と、 前記信号線と隣接して配置され、前記所定電位と同じ電
位を有するシールド線とを含む半導体記憶装置。 - 【請求項４】 複数のワード線と、 前記ワード線と交差して配置された複数の第１ビット線
と、 前記ワード線と前記第１ビット線との交点に配置された
複数のメモリセルとを含むメモリセルアレイと、 前記第１ビット線と交差して配置され、前記メモリセル
の選択動作に使用される信号線と、 前記信号線と隣接して配置され、前記メモリセルの非選
択状態における前記信号線の電位と同じ電位を有するシ
ールド線とを含む半導体記憶装置。 - 【請求項５】 ｎ行のワード線と、 前記ワード線と交差して配置されたｍ列の第１ビット線
と、 前記ワード線と前記第１ビット線との交点に配置された
メモリセルと、 前記ワード線と平行に配置されたａ行の冗長ワード線
と、 前記冗長ワード線と交差して配置されたｂ列の冗長ビッ
ト線と、 前記冗長ワード線と前記冗長ビット線との交点に配置さ
れた冗長メモリセルとを含むメモリセルアレイと、 前記第１ビット線と交差してｋ行おきに同一パターンで
配置され、それぞれが対応する前記第１ビット線または
冗長ビット線と接続され、少なくともそれぞれの一端が
前記メモリセルアレイの端部まで延在する第２ビット線
とを含み、 以下の関係式を満たす半導体記憶装置。（ｍ＋ｂ）×ｋ≦ｎ＋ａ ただし、ａ，ｂ，ｎ，ｍ，ｋ
は正の整数である。 - 【請求項６】 複数のワード線と、 前記ワード線と交差して配置された複数の第１ビット線
と、 前記ワード線と前記第１ビット線との交点に配置された
複数のメモリセルとを含むメモリセルアレイと、 前記第１ビット線と交差して配置され、それぞれが対応
する前記第１ビット線と接続され、少なくともそれぞれ
の一端が前記メモリセルアレイの端部まで延在する第２
ビット線と、 前記第１ビット線のうち隣接する第１ビット線が異なる
グループに含まれるように前記第１ビット線をグループ
分けしたグループごとに設けられ、前記第２ビット線か
らの信号を受け、前記メモリセルの不良を救済する救済
手段とを含む半導体記憶装置。
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