JP3249871B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3249871B2 JP32476293A JP32476293A JP3249871B2 JP 3249871 B2 JP3249871 B2 JP 3249871B2 JP 32476293 A JP32476293 A JP 32476293A JP 32476293 A JP32476293 A JP 32476293A JP 3249871 B2 JP3249871 B2 JP 3249871B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、メモリセルのデータを入出力するビット線を
有する半導体記憶装置に関するものである。
【0002】
【従来の技術】近年、オフィスオートメーション機器や
エンジニアリングワークステーション機器等において高
速かつ大容量のSRAM(スタティックランダムアクセ
スメモリ)がキャッシュメモリとして用いられるように
なり、SRAMの高速化および大容量化が要望されてい
る。このような要望に応えるため、特開平4−2281
88号公報、および“超高速SRAMに適したビット線
構成 T型ビット線構成とBiCMOS 256K T
TL SRAMへの適用”通信学会研究会(CAS91
−58、SDM91−63、ICD91−67)にT字
型のビット線構成を持つ半導体記憶装置が開示されてい
る。T字型のビット線構成では、ビット線が接続された
第1メタル層と第2メタル層からなっており、ワード線
と第2メタル層のビット線は平行に配置されている。こ
の結果、カラムピッチはT字型ビット線構成により、1
ブロックのカラム数とロウ数の比で緩和され、カラムピ
ッチを広げることができ、高集積化に適している。
【0003】以下、上記の従来の半導体記憶装置につい
て図面を参照しながら説明する。図13は、従来の半導
体記憶装置のメモリセルアレイおよびその周辺部の構成
を示すブロック図である。
【0004】図13において、従来の半導体記憶装置
は、ビット線周辺回路101〜103、行デコーダ10
4、メモリセルMC、ビット線BL1〜BLn、/BL
1〜/BLn、ワード線WL1〜WLm、ビット線信号
入出力線L1〜Ln、/L1〜/Lnを含む。
【0005】ワード線WL1〜WLmは複数のビット線
BL1〜BLn、/BL1〜/BLnと交差して設けら
れている。各ビット線は隣接するもの同士がビット線対
を構成している(“/”は相補の信号線を示す)。たと
えば、ビット線BL1と/BL1とで1組のビット線対
を構成し、ビット線BL2と/BL2とで1組のビット
線対を構成している。これらビット線対とワード線との
各交点にはスタティックメモリセルであるメモリセルM
Cがそれぞれ配置され、メモリセルアレイを構成してい
る。
【0006】各ワード線WL1〜WLmは、行デコーダ
104の出力信号を受ける。行デコーダ104は、アド
レスバッファ(図示省略)を介して与えられる行アドレ
ス信号をデコードして、ワード線WL1〜WLmのうち
の1本を選択する。各ビット線対BL1、/BL1、
…、BLn、/BLnの一端には、ビット線周辺回路1
01が設けられている。また、各ビット線対BL1、/
BL1、…、BLn、/BLnの他端には、ビット線周
辺回路102が設けられている。
【0007】さらに、ビット線BL1、/BL1、…、
BLn、/BLnと交差してビット線信号入出力線L
1、/L1、…、Ln、/Lnが設けられている。ビッ
ト線信号入出力線L1、/L1、…、Ln、/Lnは、
それぞれ対応するビット線BL1、/BL1、…、BL
n、/BLnと接続されており、それぞれ対応するビッ
ト線に所定の信号を入力し、または対応するビット線か
ら得られる信号をメモリセルアレイの外部へ出力する。
メモリセルアレイ外に引き出されたビット線信号入出力
線L1、/L1、…、Ln、/Lnの各右端には、ビッ
ト線周辺回路103が接続されている。
【0008】上記のように、T字型ビット線構成を有す
る従来の半導体記憶装置では、ビット線信号入出力線L
1、/L1、…、Ln、/Lnを設けることにより、新
たにビット線周辺回路103を配置することができ、ビ
ット線周辺回路をより広い面積に分散して配置すること
ができる。この結果、ビット線ピッチを広げることなく
大規模なビット線周辺回路をレイアウトすることが可能
となる。また、一定の面積のビット線周辺回路を設ける
場合にはメモリセルアレイを高密度化することができ、
高密度な半導体記憶装置を実現することができる。
【0009】次に、上記のビット線およびビット線信号
入出力線についてさらに詳細に説明する。図14は、図
13に示す半導体記憶装置の4行4列分のメモリセルア
レイ上の配線を示す図である。
【0010】図14を参照して、1ビット分のメモリセ
ルMCが4行4列に16個配置される。ビット線BL
0、/BL0、…、/BL3、/BL3はメモリセルア
レイ上に第1メタル層を用いて形成されている。ビット
線信号入出力線L、/Lは、ビット線BL0、/BL
0、…BL3、/BL3と直交して第2メタル層を用い
て形成されている。また、第2メタル層では、シールド
配線GND0〜GND3、入出力データ線IO、/I
O、グローバルワード線GWLがビット線信号入出力線
L、/Lと平行に配置されている。ビット線BL0、/
BL0、…、BL3、/BL3と対応するビット線信号
入出力線L、/LはスルーホールTH1、TH2を介し
て接続されており、たとえば、図14では、ビット線B
L1とビット線信号入出力線LとがスルーホールTH1
を介して接続され、ビット線/BL1とビット線信号入
出力線/LとがスルーホールTH2を介して接続され
る。
【0011】グローバルワード線GWLには大振幅の信
号が流れ、ビット線信号入出力線L、/Lおよび入出力
データ線IO、/IOには小振幅の信号が流れる。した
がって、小振幅の信号が大振幅の信号からカップリング
ノイズを受けることによる誤動作を防止するため、低イ
ンピーダンスのシールド配線であるシールド電位のシー
ルド配線GND0〜GND3が挿入されている。
【0012】次に、上記の半導体記憶装置をさらに高集
積化した場合のメモリセルアレイ上の配線パターンにつ
いて説明する。図15は、図13に示す半導体記憶装置
の4行4列分のメモリセルアレイ上の配線を示す第2の
図である。メモリセルアレイを高集積化した場合、図1
5に示すように、スルーホールTH1、TH2とビット
線BL2、/BL2との重なり余裕をとるためにスルー
ホールTH1、TH2のまわりのビット線BL2、/B
L2の幅を広くする必要がある。つまり、図15に示す
ように、スルーホールのまわりのビット線BL2、/B
L2の幅を大きくすることによりメモリセルアレイの高
集積化に対応することが可能となる。
【0013】
【発明が解決しようとする課題】上記の従来の半導体記
憶装置のメモリセルアレイをさらに高集積化しようとす
ると、スルーホールのまわりのビット線の間隔が狭くな
り、高集積化できないという問題があった。図16は、
図13に示す半導体記憶装置のメモリセルアレイの具体
的なレイアウトパターンを示す図である。半導体記憶装
置のメモリセルアレイをさらに高集積化するため、図1
6に示すように、ビット線信号入出力線L、/Lの幅を
1.0μm、その間隔を0.6μmで配置し、ビット線
BL、/BLの幅を0.6μm、その間隔を0.9μm
で配置し、スルーホールTH1、TH2の一辺を0.6
μm、スルーホールTH1、TH2に対するビット線B
L、/BLの余裕を0.3μmとすると、A部がビット
線BLとビット線/BLとの最小間隔となり、0.5μ
mとなる。したがって、各配線間隔の最小幅を0.6μ
mとした場合、A部は0.5μmとなり、最小間隔を満
たさないため、これ以上高集積化できないという問題点
があった。
【0014】本発明は上記課題を解決するためのもので
あって、高集積化に適する半導体記憶装置を提供するこ
とを目的とする。
【0015】また、本発明の他の目的は、高集積化に適
するとともにパターン作成が容易となる半導体記憶装置
を提供することである。
【0016】また、本発明の他の目的は高集積化に適す
るとともに誤動作を防止することができる半導体記憶装
置を提供することである。
【0017】さらに、本発明の他の目的は高集積化に適
し、誤動作を防止するとともに消費電流を低減すること
ができる半導体記憶装置を提供することである。
【0018】
【課題を解決するための手段】請求項1記載の半導体装
置は、複数のワード線と、複数のワード線と交差して配
置され、隣接する関係にある第1層目の第1のビット線
および第2のビット線と、複数のワード線と第1層目の
ビット線との交点に配置された複数のメモリセルを含む
メモリセルアレイと、第1ビット線と交差して配置さ
れ、第1の接続孔を介して接続された第2層目の第3の
ビット線と、第2のビット線と交差して配置され、第2
の接続孔を介して接続された第2層目の第4のビット線
と、第3のビット線と第4のビット線との間に配置され
た第2層目の配線とを備える。
【0019】請求項2記載の半導体記憶装置は、複数の
ワード線と、ワード線と交差して配置された複数の第1
ビット線と、ワード線と第1ビット線との交点に配置さ
れた複数のメモリセルとを含むメモリセルアレイと、第
1ビット線と交差して配置され、それぞれが対応する第
1ビット線と接続され、少なくともそれぞれの一端がメ
モリセルアレイの端部まで延在する第2ビット線とを含
み、第1ビット線と第2ビット線との接続部の周辺に位
置する第1ビット線の配線パターンが接続部を迂回する
ように変形されている。
【0020】請求項3記載の半導体記憶装置は、複数の
ワード線と、ワード線と交差して配置された複数の第1
ビット線と、ワード線と第1ビット線との交点に配置さ
れた複数のメモリセルとを含むメモリセルアレイと、第
1ビット線と交差して配置され、所定電位にプリチャー
ジされる信号線と、信号線と隣接して配置され、所定電
位と同じ電位を有するシールド線とを含む。
【0021】請求項4記載の半導体記憶装置は、複数の
ワード線と、ワード線と交差して配置された複数の第1
ビット線と、ワード線と第1ビット線との交点に配置さ
れた複数のメモリセルとを含むメモリセルアレイと、第
1ビット線と交差して配置され、メモリセルの選択動作
に使用される信号線と、信号線と隣接して配置され、メ
モリセルの非選択状態における信号線の電位と同じ電位
を有するシールド線とを含む。
【0022】請求項5記載の半導体記憶装置は、n行の
ワード線と、ワード線と交差して配置されたm列の第1
ビット線と、ワード線と第1ビット線との交点に配置さ
れたメモリセルと、ワード線と平行に配置されたa行の
冗長ワード線と、冗長ワード線と交差して配置されたb
列の冗長ビット線と、冗長ワード線と冗長ビット線との
交点に配置された冗長メモリセルとを含むメモリセルア
レイと、第1ビット線と交差してk行おきに同一パター
ンで配置され、それぞれが対応する第1ビット線または
冗長ビット線と接続され、少なくともそれぞれの一端が
メモリセルアレイの端部まで延在する第2ビット線とを
含み、以下の関係式を満たす。
【0023】(m+b)×k≦n+a ただし、a,
b,n,m,kは正の整数である。 請求項6記載の半導体記憶装置は、複数のワード線と、
ワード線と交差して配置された複数の第1ビット線と、
ワード線と第1ビット線との交点に配置された複数のメ
モリセルとを含むメモリセルアレイと、第1ビット線と
交差して配置され、それぞれが対応する第1ビット線と
接続され、少なくともそれぞれの一端がメモリセルアレ
イの端部まで延在する第2ビット線と、第1ビット線の
うち隣接する第1ビット線が異なるグループに含まれる
ように第1ビット線をグループ分けしたグループごとに
設けられ、第2ビット線からの信号を受け、メモリセル
の不良を救済する救済手段とを含む。
【0024】
【作用】請求項1記載の半導体記憶装置においては、
2層目の第3のビット線と第4のビット線との間に第2
層目の配線が配置されるので、第1の接続孔と第2の接
続孔との間隔が広がり、第1層目の第1のビット線と第
2のビット線との最小間隔が狭くなることがなくなり、
メモリセルアレイを高集積化することができる。
【0025】請求項2記載の半導体記憶装置において
は、接続部の周辺に位置する第1ビット線の配線パター
ンが接続部を迂回するように変形されているので、第1
ビット線の最小間隔を広くすることができる。
【0026】請求項3記載の半導体記憶装置において
は、信号線に隣接して、信号線のプリチャージ電位と同
じ電位を有するシールド線が配置されているので、シー
ルド線と信号線とがショートしても、プリチャージ中に
多量の電流が流れることを防ぐことができる。
【0027】請求項4記載の半導体記憶装置において
は、信号線と隣接して、メモリセルの非選択状態におけ
る信号線の電位と同じ電位を有するシールド線が配置さ
れているので、信号線とシールド線とがショートして
も、メモリセルを非選択状態に保つことができる。
【0028】請求項5記載の半導体記憶装置において
は、a,b,n,m,kを正の整数とすると、(m+b)×
k≦n+a の関係式を満たすので、冗長メモリセルを含まないメモ
リセルアレイに冗長メモリセルアレイを追加しても、k
列おきに同一パターンで第2ビット線を配置できる。
【0029】請求項6記載の半導体記憶装置において
は、隣接する第1ビット線が異なるグループに含まれる
ように第1ビット線をグループわけしたグループごとに
救済手段が設けられているので、隣接する2列のメモリ
セルに不良が生じた場合でも、各救済手段により救済す
ることができ、救済手段を2段にする必要がない。
【0030】
【実施例】次に、本発明の第1の実施例の半導体記憶装
置であるSRAM(スタティックランダムアクセスメモ
リ)について図面を参照しながら説明する。図2は、本
発明の第1の実施例の半導体記憶装置の構成を示す図で
あり、図3は、図2に示すメモリブロックの構成を示す
図である。
【0031】図2において、半導体記憶装置は、8つの
メモリブロック1を含む。メモリブロック1は、512
kbitの容量を持ち、8個が並列に配置され、全体と
して4Mbitの容量を持つ。
【0032】次に、図3を参照して、メモリブロック
は、グローバルロウデコーダ11、32個の小ブロック
SB0〜SB31、センスアンプおよび書込回路15を
含む。小ブロックSB0〜SB31は、それぞれ、トラ
ンスファゲート部12、メモリセルアレイ13、ローカ
ルロウデコーダ14を含む。
【0033】小ブロックSB0〜SB31は、256+
8ロウ、62+2カラムで構成され、16kbitの記
憶容量を持つ。したがって、メモリブロック全体では、
512kbitの記憶容量を持つ。
【0034】メモリセルアレイ13は、複数のビット線
BL、/BL、複数のローカルワード線LWL、複数の
メモリセルMC、複数のビット線信号入出力線L,/L
を含む。ビット線BL、/BLとローカルワード線LW
Lは交差配列され、各交点にメモリセルMCが配置され
る。また、ビット線BL、/BLに交差して接続される
ビット線信号入出力線L,/Lが配置される。本実施例
では、1つの小ブロックSB0〜SB31は256ロ
ウ、64カラムで構成されているので、ビット線信号入
出力線L,/Lはビット線BL、/BLに256/64
=4ロウおきに接続される。この間隔は、ロウおよびカ
ラムの数により任意に設定することができる。
【0035】また、各小ブロックSB0〜SB31に
は、グローバルワード線GWLおよびデータ入出力線I
O、/IOが配置され、グローバルワード線GWLはグ
ローバルロウデコーダ11と接続され、データ入出力線
IO、/IOはセンスアンプおよび書込回路15と接続
される。
【0036】次に、図3に示すメモリセルアレイ13の
配線パターンについて説明する。図1は、図3に示すメ
モリセルアレイの4行4列分の配線パターンを示す図で
ある。
【0037】図1において、メモリセルアレイはビット
線BL0、/BL0、…、BL3、/BL3、シールド
配線GND0〜GND3、ビット線信号入出力線L、/
L、データ入出力線IO、/IO、グローバルワード線
GWL、メモリセルMCを含む。
【0038】複数のメモリセルMCは4行4列に配置さ
れ、各メモリセルMCに対して1対のビット線BL0、
/BL0、…、BL3、/BL3が第1メタル層により
形成される。シールド配線GND0〜GND3、ビット
線信号入出力線L、/L、データ入出力線IO、/I
O、グローバルワード線GWLがそれぞれビット線BL
0、/BL0、…、BL3、/BL3と交差して第2メ
タル層により形成される。ここで、第1メタル層と第2
メタル層とは上下関係はなく、ただ異なる配線層を意味
する。たとえば、ビット線信号入出力線Lはスルーホー
ルTH1を介してビット線BL1と接続され、ビット線
信号入出力線/LはスルーホールTH2を介してビット
線/BL1と接続される。このとき、ビット線信号入出
力線L、/Lとの間には2本のデータ入出力線IO、/
IO、2本のシールド配線GND1、GND2、グロー
バルワード線GWLの5本の配線が配置されるため、ス
ルーホールTH1とTH2との間が広がり、スルーホー
ルの形成による配線間の最小間隔が狭くなることはな
く、メモリセルアレイを高集積化することが可能とな
る。つまり、図16に示すようなレイアウトを用いた場
合でも、各配線の最小間隔はスルーホール間が最小間隔
となることはなく、すべての配線間隔を0.6μmで実
現することが可能となる。上記実施例では、ビット線信
号入出力線Lと/Lとの間に5本の配線を配置したが、
最低1本以上の配線があれば同様の効果を得ることがで
きる。つまり、隣接するビット線と隣接しないビット線
信号入出力線とを接続することにより上記の効果を得る
ことができる。
【0039】また、図1に示す配線パターンでは、小振
幅の信号を伝達するビット線信号入出力線L、/Lおよ
びデータ入出力線IO、/IOと大振幅の信号を伝達す
るグローバルワード線GWLとの間にグランド電位のシ
ールド配線GND1、GND2を配置しているので、小
振幅信号が大振幅信号からのカップリングノイズを受け
ることはなく安定な動作を実現することができる。
【0040】次に、本発明の第2の実施例の半導体記憶
装置について説明する。図4は、本発明の第2の実施例
の半導体記憶装置のメモリセルアレイの4行4列分の配
線パターンを示す図である。第2の実施例の半導体記憶
装置の全体構成は図1および図2に示す半導体記憶装置
と同様であるので説明を省略する。
【0041】図4に示す配線パターンと図1に示す配線
パターンとで異なる点は、スルーホールTH1、TH2
が形成されるビット線BL1、/BL1の幅を大きく
し、スルーホールTH1、TH2の周辺のビット線/B
L0、/BL1、BL1、BL2のスルーホールTH
1、TH2の接続部を迂回するように配線パターンが変
形されている点である。T字型ビット線構成では、各ビ
ット線に接続されるスルーホールの数は1個が通常であ
り、通常同一の第2メタル層の配線には接続されないの
で、スルーホールが隣接して配置されることはない。ま
た、最も近接してスルーホールが配置される場合は、図
14および図15に示すようにビット線信号入出力線
L、/Lが隣接して配置される場合である。したがっ
て、1つのスルーホールに隣接して他のスルーホールを
配置しないようにすることができる。この結果、図4に
示すようにスルーホールTH1、TH2に対するビット
線BL1、/BL1との接続余裕を取り、ビット線BL
1、/BL1の配線幅を大きくした場合、ビット線BL
0、/BL0、…、BL3、/BL3の配線間隔を変化
させず、スルーホールTH1、TH2が接続されたビッ
ト線BL1、/BL1のまわりのビット線/BL0、B
L1、/BL1、BL2の配線パターンを変更して、た
とえば、スルーホールTH1、TH2を迂回するように
してビット線の設計ルールを緩和することができ、メモ
リセルアレイの面積を縮小することができるので、半導
体記憶装置を高集積化することができる。
【0042】図4では、スルーホールTH1とTH2と
が離れている場合について示したが、図14および図1
5に示すように最も近接した場合でも同様に適用するこ
とができる。
【0043】次に、本発明の第3の実施例の半導体記憶
装置について説明する。図5は、本発明の第3の実施例
の半導体記憶装置のメモリセルアレイの4行4列分の配
線パターンを示す図である。
【0044】図5に示す配線パターンと図4に示す配線
パターンとで異なる点は、ビット線/BL1とBL2と
の境界部ではビット線の変形がないようにした点であ
る。つまり、1または複数のメモリセル列の境界部では
ビット線の変形がないようにした点である。具体的に
は、スルーホールTH1、TH2をビット線BL1、/
BL1の中心からずらし、左右の接続余裕が同じになる
ように各ビット線BL1、/BL1の幅を広くするとと
もに、そのまわりのビット線/BL0、BL1の配線パ
ターンをスルーホールTH1、TH2を迂回するように
変形させてある。したがって、本実施例でも第2実施例
と同様の効果を得ることができる。また、本実施例の場
合には、スルーホール接続を含む列C1と含まない列C
2の2種類のパターンでメモリセルアレイ上のすべての
第1メタル層のパターンを形成することが可能となり、
パターンの繰返し数が多くなる。したがって、パターン
の図形のデータ量を減少させ、フォトマスク作成を容易
にするとともに作成時の低コスト化を実現することがで
きる。
【0045】次に、本発明の第4の実施例の半導体記憶
装置について説明する。図6は、本発明の第4の実施例
の半導体記憶装置のメモリセルアレイの4行4列分の配
線パターンを示す図である。
【0046】図6に示す配線パターンと図5に示す配線
パターンとで異なる点は、スルーホールTH1、TH2
が接続される部分を含むビット線BL0、/BL0、B
L1、/BL1のパターンC3とスルーホールの接続部
分を含まないビット線BL2、/BL2、BL3、/B
L3を含むパターンC4とに同一のパターンを用いてい
る点である。第2の実施例で述べたように、スルーホー
ルによる接続は1つのビット線に対して1箇所が通常で
あるので、メモリセルアレイ上のスルーホールの数は非
常に少なくなる。したがって、第2の実施例や第3の実
施例のようにスルーホールによる接続部のみビット線の
パターンを変形した場合、製造プロセス中での顕微鏡等
によるパターン検査において、スルーホールによる接続
部分のビット線の変形パターンを発見するのが難しくな
る。この場合、図6に示すように、スルーホールによる
接続部分を含むビット線のパターンC3をスルーホール
による接続部分を含まないビット線のパターンC4に用
いることにより、パターン検査でのプロセスのマージン
不足によるショート等の欠陥の発見を容易にすることが
でき、高集積化時の検査工程が容易となる。また、第3
の実施例と同様にパターンの繰返しが多くなり、パター
ンの図形のデータ量を削減することができ、フォトマス
ク作成を低コスト化することができる。
【0047】次に、本発明の第5の実施例の半導体記憶
装置について説明する。図7は、本発明の第5の実施例
の半導体記憶装置のメモリセルアレイおよびその周辺回
路の構成を示す図である。図7において、半導体記憶装
置は、ワード線WL、ビット線BL1、/BL1、メモ
リセルMC、ビット線信号入出力線L、/L、トランス
ファゲート部12a、12b、ローカルロウデコーダ1
4a、14b、ビット線プリチャージ回路16a〜16
d、シフトリダンダンシ回路17a、17b、センスア
ンプおよび書込回路15を含む。
【0048】ビット線プリチャージ回路16aは、NM
OSトランジスタQ1〜Q8、PMOSトランジスタQ
9、Q10を含む。他のビット線プリチャージ回路16
b〜16dも同様の構成を有している。ビット線プリチ
ャージ回路16a〜16dは、所定のビット線を電源電
位Vddにプリチャージする。
【0049】シフトリダンダンシ回路17aは、抵抗R
1、R2、NMOSトランジスタQ21〜Q24、PM
OSトランジスタQ25〜Q28、ヒューズ素子F1、
F2を含む。シフトリダンダンシ回路17bもシフトリ
ダンダンシ回路17aと同様の構成を有する。シフトリ
ダンダンシ回路17aは、ヒューズ素子F1またはF2
を切断することによりビット線信号入出力線のL、/L
とトランスファゲート部12aと接続を切換え、不良メ
モリセルを冗長メモリセルと切換え不良メモリセルを救
済する。
【0050】トランスファゲート部12aは、NMOS
トランジスタQ31、Q32、PMOSトランジスタQ
33、Q34を含む。トランスファゲート部12bもト
ランスファゲート部12aと同様の構成である。トラン
スファゲート部12aは、シフトリダンダンシ回路17
aから出力されるデータ信号をデータ入出力線IO、/
IOを介してセンスアンプおよび書込回路15へ出力す
る。
【0051】上記のように、ビット線信号入出力線L、
/Lはシフトリダンダンシ回路17aおよびトランスフ
ァゲート部12aを介してデータ入出力線IO、/IO
と接続される。つまり、ビット線入出力線Lと隣接して
データ入出力線IOを配置し、ビット線信号入出力線/
Lに隣接してデータ入出力線/IOを配置することによ
り、隣接するビット線信号入出力線とデータ入出力線と
を直接接続することができ、各配線の接続が容易とな
る。つまり、図14および図15の配線パターンのよう
にビット線信号入出力線L、/Lおよびデータ入出力線
IO、/IOが配置された場合、各配線の接続がオーバ
ーラップし配線面積が大きくなるが、図3および図7に
示すようにビット線入出力線L、/Lおよびデータ入出
力線IO、/IOが配置されることにより、メモリセル
アレイの周辺回路のレイアウト面積を低減することがで
き、さらに高集積化を達成することができる。
【0052】次に、図7に示すセンスアンプおよび書込
回路について詳細に説明する。図8は、図7に示すセン
スアンプおよび書込回路の構成を示す回路図である。
【0053】図8において、センスアンプおよび書込回
路は、I/O線プリチャージ回路151、シフトリダン
ダンシ回路152、書込回路153、センスアンプ15
4を含む。
【0054】I/O線プリチャージ回路151は、NM
OSトランジスタQ81、Q82、PMOSトランジス
タQ83を含む。I/Oプリチャージ回路151は、デ
ータ入出力線IOi、/IOiを電源電位Vddにプリチ
ャージする。
【0055】シフトリダンダンシ回路152は、抵抗R
11、R12、NMOSトランジスタQ91〜Q94、
PMOSトランジスタQ95〜Q98、ヒューズ素子F
11、F12を含む。シフトリダンダンシ回路152
は、ヒューズ素子F11、F12を切断することによ
り、データ入出力線IOi、/IOiの接続を切換え
る。
【0056】書込回路153は、NMOSトランジスタ
Q101〜Q104、NORゲートG1〜G4を含む。
書込回路153は、データ入出力線IOi、/IOiを
介して所定のデータの書込動作を行なう。
【0057】センスアンプ154は、抵抗R21、R2
2、トランジスタQ111〜Q118、NMOSトラン
ジスタQ121〜Q126、PMOSトランジスタQ1
27、Q128、インバータG11を含む。センスアン
プ154はデータ入出力線IOi、/IOiを介して入
力されるデータ信号を増幅して出力する。
【0058】次に、図7に示すローカルロウデコーダに
ついて説明する。図9は、図7に示すローカルロウデコ
ーダの構成を示す回路図である。
【0059】図9において、ローカルロウデコーダは、
NMOSトランジスタQ131〜Q13n、Q141〜
Q14n、Q181〜Q18n、Q191〜Q19n、
PMOSトランジスタQ151〜Q15n、Q161、
Q171〜Q17nを含む。ローカルロウデコーダは、
2ブロック分のメモリセルアレイに対応しており、片側
のブロック用に256本のワード線出力WLn0〜WL
n255、他のブロック用に256本のワード線出力W
Lm0〜WLm255を持つ。ローカルロウデコーダ
は、たとえば、図9に示す例では、グローバルワード線
GWLが“L”のレベルのときワード線出力WLn0〜
WLn3、WLm0〜WLm3が選択状態となり、
“H”レベルで非選択状態になる。
【0060】次に、図7に示す半導体記憶装置のメモリ
セルアレイの配線パターンについて説明する。図10
は、図7に示す半導体記憶装置の4行4列分のメモリセ
ルアレイの配線パターンを示す図である。
【0061】図10に示す配線パターンと図3に示す配
線パターンとで異なる点は、シールド線としてグランド
電位のシールド配線GND0〜GND3の代わりに図7
および図8に示すプリチャージ回路16a〜16d、1
51の基準電位(たとえば、電源電位またはグランド電
位)と同じ電位を有するシールド線Vdd0〜Vdd3に変
更した点である。図10では、ビット線BL0、/BL
0、…、BL3、/BL3は電源電位へプリチャージさ
れ、ビット線信号入出力線L、/Lを同様に電源電位に
プリチャージされ、また、データ入出力線IO、/IO
も電源電位にプリチャージされているので、シールド線
dd0〜Vdd3の電位は電源電位に設定されている。し
たがって、シールド線Vdd0〜Vdd0と各信号線L、/
L、IO、/IOとの間にショートの欠陥が発生して
も、プリチャージ状態中に多量の電流が流れることを防
ぐことができ、本実施例のようにシフトリダンダンシ回
路で不良のメモリセルを救済した後も消費電流が増大す
ることはなく、半導体記憶装置の低消費電力化を実現す
ることが可能となる。
【0062】また、図10に示す配線パターンでは、グ
ローバルワード線GWLのようにメモリセルの選択に関
係する信号線に隣接するシールド線Vdd1、Vdd2の電
位も上記のようにメモリセルの非選択の状態である
“H”(電源電位)に設定されているので、シールド線
dd1、Vdd2とグローバルワード線GWLとの間にシ
ョート欠陥が発生してもメモリセルを非選択の状態に保
つことが可能となる。したがって、メモリセルを多重選
択することがなく、シフトリダンダンシ回路によりメモ
リセルの不良を救済することが可能となり、装置の信頼
性を向上させ、誤動作を防止することができる。
【0063】上記実施例では、シールド線の電位をプリ
チャージされる基準電位とメモリセルの非選択状態の電
位とが同じ場合について述べたが異なる場合には、それ
ぞれのシールド線がそれぞれの電位に設定されることに
より同様の効果を得ることができる。
【0064】次に、本発明の第6の実施例の半導体記憶
装置について説明する。上記のようにシールド線の電位
を設定した場合、シフトリダンダンシ回路により不良の
メモリセルを救済するためには、不良のメモリセルと置
換える冗長メモリセルが必要となる。一方、第1の実施
例のようにスルーホールを分離して配置する場合ビット
線信号入出力線の繰返し間隔(第1の実施例の場合は4
行おき)を大きくすることができ、ビット線信号入出力
線に接続される周辺回路のレイアウト幅を大きくするこ
とができる。したがって、ビット線信号入出力線の繰返
し間隔を最大に保ったまま冗長セルを追加することがで
きれば、周辺回路のレイアウト幅が大きくなり、装置の
高集積化を達成することができる。本実施例の半導体記
憶装置は、冗長メモリセルを含まないT字型ビット線構
成を有する半導体記憶装置のビット線信号入出力線の繰
返し間隔を最大に保ったまま冗長メモリセルを追加する
ことができる半導体記憶装置である。図11は、本発明
の第6の実施例の半導体記憶装置のメモリセルアレイの
構成を示す図である。
【0065】図11を参照して、半導体記憶装置のメモ
リセルアレイは、n行のワード線WL、m列のビット線
BL、/BL、メモリセルMC、a行の冗長ワード線W
L、b列の冗長ビット線BR、/BR、冗長メモリセル
MR、k行おきに配置されたビット線信号入出力線L、
/L、LR、/LRを含む。
【0066】まず、n行のワード線WLとm列のビット
線BL、/BLのみについて考えると、ビット線信号入
出力線L、/Lの繰返し間隔kを最大にするためには、
次式を満たす必要がある。
【0067】k×m≦n≦(k+1)×m 次に、a行の冗長ワード線WRおよびb列の冗長ビット
線BR、/BRを付加する場合、a≧b×kを満たすよ
うにaおよびbを選べば、次式が成立する。
【0068】(n+a)≧(m+b)×k したがって、上記関係式を満たすことにより、冗長メモ
リセルを含むT字型ビット線構成を有するメモリセルア
レイを冗長メモリセルなしのT字型ビット線構成の最大
繰返し間隔であるk行を用いて実現することが可能とな
る。この結果、ビット線信号入出力線L、/Lの繰返し
間隔kを最大に保ったまま冗長メモリセルを追加するこ
とができ、周辺回路のレイアウト幅が大きくなる。つま
り、kが小さい場合は周辺回路の端部に不要な部分がで
き、チップ面積を有効に活用することができないが、k
が大きい場合は、不要な部分ができず、チップ面積を有
効に活用することができ、チップサイズを小さくし、高
集積化を実現することができる。また、周辺回路のレイ
アウト幅は繰返し間隔kにより制約されるが、長さは自
由に設定することができるので、レイアウト幅を広くす
ることにより周辺回路のレイアウトが容易となる。
【0069】次に、本発明の第7の実施例の半導体記憶
装置について説明する。図12は、本発明の第7の実施
例の半導体記憶装置のメモリセルアレイおよびその周辺
回路の構成を示す図である。
【0070】図12において、半導体記憶装置は、ロー
カルロウデコーダ14、シフトリダンダンシ回路18
a、18b、センスアンプおよび書込回路SA/WD0
〜SA/WD63、メモリセルアレイ13aを含む。
【0071】メモリセルアレイ13aは、2対の冗長ビ
ット線BR0、/BR0、BR1、/BR1、64対の
ビット線BL0、/BL0、…、BL63、/BL6
3、冗長メモリセルMR、メモリセルMC、2対の冗長
ビット線信号入出力線LR0、/LR0、LR1、/L
R1を含む。
【0072】シフトリダンダンシ回路18aには33対
の偶数番号のビット線および冗長ビット線と接続された
ビット線信号入出力線および冗長ビット線信号入出力線
が接続され、シフトリダンダンシ回路18bには33対
の奇数番号のビット線および冗長ビット線と接続された
ビット線信号入力線および冗長ビット線信号入出力線が
接続される。つまり、シフトリダンダンシ回路18aお
よび18bにはそれぞれ隣接しないビット線および冗長
ビット線からの信号が入力されることになる。
【0073】シフトリダンダンシ回路18a、18bと
しては、たとえば、図7または図8に示すシフトリダン
ダンシ回路が用いられ、内部のヒューズ素子を切断する
ことにより、33組のビット線信号入出力線および冗長
ビット線信号入出力線の中から任意の32組のビット線
信号入出力線および冗長ビット線信号入出力線を選択
し、合計64個のセンスアンプおよび書込回路SA/W
D0〜SA/WD63と接続する。
【0074】メモリセルアレイ上に欠陥が生じ、2組の
連続したメモリセル列のビット線がショートした場合2
列の不良が発生する。このとき、2つのシフトリダンダ
ンシ回路18a、18bに互いに隣接しないビット線お
よび冗長ビット線の信号が入力されるため、各シフトリ
ダンダンシ回路には1列の不良しか発生しない。したが
って、シフトリダンダンシ回路を2段設ける必要がな
く、1段のシフトリダンダンシ回路のみで2列の不良を
救済することが可能となる。つまり、隣接するビット線
および冗長ビット線が必ず異なるグループに属するよう
にグループ分けし、各グループに対するシフトリダンダ
ンシ回路を設けることにより、連続2列の不良を2段の
シフトリダンダンシ回路を用いることなく救済すること
ができ、回路構成が簡略化され、高集積化を実現するこ
とができる。
【0075】上記各実施例では、SRAMについて述べ
たが、DRAM(ダイナミックランダムアクセスメモ
リ)等の他の半導体記憶装置にも本発明を同様に適用す
ることが可能である。
【0076】
【発明の効果】請求項1記載の半導体記憶装置において
は、第2層目の第3のビット線と第4のビット線との間
に第2層目の配線が配置されるので、第1の接続孔と第
2の接続孔との間隔が広がり、第1層目の第1のビット
線と第2のビット線との最小間隔が狭くなることがなく
なり、メモリセルアレイを高集積化することができる。
【0077】請求項2記載の半導体記憶装置において
は、第1ビット線間の最小間隔を広くすることができる
ので、メモリセルアレイを高集積化することができる。
請求項3記載の半導体記憶装置においては、高集積化に
より信号線とシールド線とがショートしてもプリチャー
ジ中に多量の電流が流れることを防ぐことができるの
で、高集積化を達成するとともに装置の低消費電力化を
実現することができる。
【0078】請求項4記載の半導体記憶装置において
は、高集積化により信号線とシールド線とがショートし
てもメモリセルを非選択状態に保つことができるので、
メモリセルの多重選択を回避し、高集積化を達成すると
ともに装置の誤動作を防止することができる。
【0079】請求項5記載の半導体記憶装置において
は、第2ビット線の繰返し間隔kを最大に保ったまま冗
長メモリセルを追加することができるので、周辺回路の
レイアウト幅を大きくすることができ、高集積化を達成
することができる。
【0080】請求項6記載の半導体記憶装置において
は、連続2列の不良が発生してもグループごとに設けら
れた救済手段により各不良を救済することができるの
で、回路規模が増大せず、高集積化を達成することがで
きる。
【図面の簡単な説明】
【図1】図3に示すメモリセルアレイの4行4列分の配
線パターンを示す図である。
【図2】本発明の第1の実施例の半導体記憶装置の構成
を示す図である。
【図3】図2に示すメモリブロックの構成を示す図であ
る。
【図4】本発明の第2の実施例の半導体記憶装置のメモ
リセルアレイの4行4列分の配線パターンを示す図であ
る。
【図5】本発明の第3の実施例の半導体記憶装置のメモ
リセルアレイの4行4列分の配線パターンを示す図であ
る。
【図6】本発明の第4の実施例の半導体記憶装置のメモ
リセルアレイの4行4列分の配線パターンを示す図であ
る。
【図7】本発明の第5の実施例の半導体記憶装置のメモ
リセルアレイおよびその周辺回路の構成を示す図であ
る。
【図8】図7に示すセンスアンプおよび書込回路の構成
を示す回路図である。
【図9】図7に示すローカルロウデコーダの構成を示す
回路図である。
【図10】図7に示す半導体記憶装置のメモリセルアレ
イの4行4列分の配線パターンを示す図である。
【図11】本発明の第6の実施例の半導体記憶装置のメ
モリセルアレイの構成を示す図である。
【図12】本発明の第7の実施例の半導体記憶装置のメ
モリセルアレイおよびその周辺回路の構成を示す図であ
る。
【図13】従来の半導体記憶装置のメモリセルアレイお
よびその周辺回路の構成を示す図である。
【図14】図13に示す半導体記憶装置のメモリセルア
レイの4行4列分の配線パターンを示す第1の図であ
る。
【図15】図13に示す半導体記憶装置のメモリセルア
レイの4行4列分の配線パターンを示す第2の図であ
る。
【図16】図13に示す半導体記憶装置のメモリセルア
レイの具体的なレイアウトパターンを示す図である。
【符号の説明】
1 メモリブロック 11 グローバルデコーダ 12 トランスファゲート部 13 メモリセルアレイ 14 ローカルロウデコーダ 15 センスアンプおよび書込回路 SB0〜SB31 小ブロック MC メモリセル TH1、TH2 スルーホール GND0〜GND3 シールド線 L、/L ビット線信号入出力線 IO、/IO データ入出力線 GWL グローバルワード線 BL0〜BL3、/BL0〜/BL3 ビット線
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/108 G11C 11/401 H01L 21/8242

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 複数のワード線と、 前記複数のワード線と交差して配置され、隣接する関係
    にある第1層目の第1のビット線および第2のビット線
    と、 前記複数のワード線と前記第1層目のビット線との交点
    に配置された複数のメモリセルを含むメモリセルアレイ
    と、 前記第1ビット線と交差して配置され、第1の接続孔
    を介して接続された第2層目の第3のビット線と、 前記第2のビット線と交差して配置され、第2の接続孔
    を介して接続された前記第2層目の第4のビット線と、 前記第3のビット線と前記第4のビット線との間に配置
    された前記第2層目の配線とを備えた 半導体記憶装置。
  2. 【請求項2】 複数のワード線と、 前記ワード線と交差して配置された複数の第1ビット線
    と、 前記ワード線と前記第1ビット線との交点に配置された
    複数のメモリセルとを含むメモリセルアレイと、 前記第1ビット線と交差して配置され、それぞれが対応
    する前記第1ビット線と接続され、少なくともそれぞれ
    の一端が前記メモリセルアレイの端部まで延在する第2
    ビット線とを含み、 前記第1ビット線と前記第2ビット線との接続部の周辺
    に位置する前記第1ビット線の配線パターンが前記接続
    部を迂回するように変形されている半導体記憶装置。
  3. 【請求項3】 複数のワード線と、 前記ワード線と交差して配置された複数の第1ビット線
    と、 前記ワード線と前記第1ビット線との交点に配置された
    複数のメモリセルとを含むメモリセルアレイと、 前記第1ビット線と交差して配置され、所定電位にプリ
    チャージされる信号線と、 前記信号線と隣接して配置され、前記所定電位と同じ電
    位を有するシールド線とを含む半導体記憶装置。
  4. 【請求項4】 複数のワード線と、 前記ワード線と交差して配置された複数の第1ビット線
    と、 前記ワード線と前記第1ビット線との交点に配置された
    複数のメモリセルとを含むメモリセルアレイと、 前記第1ビット線と交差して配置され、前記メモリセル
    の選択動作に使用される信号線と、 前記信号線と隣接して配置され、前記メモリセルの非選
    択状態における前記信号線の電位と同じ電位を有するシ
    ールド線とを含む半導体記憶装置。
  5. 【請求項5】 n行のワード線と、 前記ワード線と交差して配置されたm列の第1ビット線
    と、 前記ワード線と前記第1ビット線との交点に配置された
    メモリセルと、 前記ワード線と平行に配置されたa行の冗長ワード線
    と、 前記冗長ワード線と交差して配置されたb列の冗長ビッ
    ト線と、 前記冗長ワード線と前記冗長ビット線との交点に配置さ
    れた冗長メモリセルとを含むメモリセルアレイと、 前記第1ビット線と交差してk行おきに同一パターンで
    配置され、それぞれが対応する前記第1ビット線または
    冗長ビット線と接続され、少なくともそれぞれの一端が
    前記メモリセルアレイの端部まで延在する第2ビット線
    とを含み、 以下の関係式を満たす半導体記憶装置。(m+b)×k≦n+a ただし、a,b,n,m,k
    は正の整数である。
  6. 【請求項6】 複数のワード線と、 前記ワード線と交差して配置された複数の第1ビット線
    と、 前記ワード線と前記第1ビット線との交点に配置された
    複数のメモリセルとを含むメモリセルアレイと、 前記第1ビット線と交差して配置され、それぞれが対応
    する前記第1ビット線と接続され、少なくともそれぞれ
    の一端が前記メモリセルアレイの端部まで延在する第2
    ビット線と、 前記第1ビット線のうち隣接する第1ビット線が異なる
    グループに含まれるように前記第1ビット線をグループ
    分けしたグループごとに設けられ、前記第2ビット線か
    らの信号を受け、前記メモリセルの不良を救済する救済
    手段とを含む半導体記憶装置。
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