JP3115623B2 - スタティック型ｒａｍ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、スタティック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、例えば大記
憶容量化したものの欠陥救済技術に利用して有効な技術
に関するものである。

【０００２】

【従来の技術】スタティック型ＲＡＭの欠陥救済技術と
して、次のようなものが公知である。特開昭５９−２０
１２９８号公報においては、不良メモリセル、アクセス
トランジスタ、ビット線、プルアップトランジスタ、電
源ラインからなる電源電流経路の途中にヒューズ又はス
イッチなどの電力供給を遮断しうる電気的導通手段を設
けて、不良が発生したなら上記経路を遮断して無駄な直
流リークをなくすようにする。特開昭５９−１１０１０
０号公報においては、不良ビットを含む正規メモリセル
列又は正規メモリセル行への電力供給用経路をヒュー
ズ，スイッチなどの電気的導通手段でオフにして、不良
メモリセルのゲートリークやフィールドリークなどの直
流リーク電流の増加を防ぐようにする。また、特開昭５
９−１７８６９１号公報においては、ヒューズ手段を用
いて不良が発生したときには不良メモリセルを冗長用メ
モリセルで置換するとともに、不良メモリセルに対応す
るプリアップＭＯＳＦＥＴを切断する。さらに、特開昭
５９−１８８８９８号公報においては、不良救済時に負
荷ＭＯＳＦＥＴ（プルアップＭＯＳＦＥＴ）の動作をＹ
デコーダの出力により禁止して不良データ線の電流消費
を制限する。特開昭６１−２２２０９９号公報において
は、Ｙデコーダの出力により制御される不良ビット線の
プルアップ用ＭＯＳＦＥＴをオフにして電流消費を低減
させる。

【０００３】

【発明が解決しようとする課題】上記の欠陥救済技術に
おいては、ヒューズ手段の切断により正規回路と予備回
路との切り分けを行う。そのため、例えば約１Ｍビット
のような記憶容量を持つものでは、１０２４×１２０４
のメモリアレイを考えると、カラムデコーダの出力信号
を正規回路側か予備回路側のいずれかに伝えるために１
０２４×２個ものヒューズ手段を必要とし、不良メモリ
セルの有無にかかわらずその半分である１０２４個もの
ヒューズ手段を切断しなければならない。また、前記の
ような直流リーク電流の発生を防ぐためには、相補ビッ
ト線対が１０２４×２個にもなるからそれに対応したヒ
ューズ手段が必要になる。約４Ｍビットもの記憶容量を
持つものでは、上記のようにカラム系だけでも上記の２
倍ものヒューズ手段が必要になる。実際のＲＡＭでは、
ビット線長やワード線長が長くなりすぎないようにメモ
リアイレは複数に分割され、その分割数に対応して上記
ヒューズ手段もそれぞれに必要になるから、ヒューズ手
段の数が膨大になってしまうとともに、それを逐一切断
しなけばならないから製造上実際的ではない。また、ヒ
ューズ手段は、レーザー光線等の照射により選択的に切
断するものであるから比較的大きな専有面積を必要とし
集積化を妨げる。この発明の目的は、簡単な構成によ
り、大記憶容量化を図ったスタティック型ＲＡＭに適し
た欠陥救済技術を提供することにある。この発明の他の
目的は、簡単な構成により書き込み動作の高速化を実現
したスタティック型ＲＡＭを提供することにある。この
発明の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数対の相補データ線（ビ
ット線又はディジット線ともいう）を１単位とし、複数
単位からなる相補データ線のうち上記１単位にそれぞれ
対応する相補データ線を共通相補データ線に接続するカ
ラム選択回路と、上記１単位に対応した予備相補データ
線対と予備カラム選択回路からなる冗長回路とを設ける
とともに上記カラム選択回路側に近接して相補データ線
の負荷ＭＯＳＦＥＴを配置し、ヒューズ手段の切断によ
りデコーダ回路によるカラム選択動作を禁止するととも
に負荷ＭＯＳＦＥＴをオフ状態にし、ヒューズ手段の選
択的な切断により不良アドレスを記憶した冗長用デコー
ダにより不良アドレスへのアクセスを検出して冗長回路
のカラム選択回路の選択動作を行なわせる。また、上記
のような欠陥救済とともに又は別個にデコーダ回路に書
き込み制御信号を供給して書き込み動作のときに書き込
みが行われる相補データ線対の負荷ＭＯＳＦＥＴをオフ
状態にする。

【０００５】

【作用】上記した手段によれば、複数対の相補データ線
を１単位として欠陥救済を行うことにより、少ないヒュ
ーズ手段により正規回路と冗長回路との切り換えが可能
になる。また、高密度に形成されるデータ線ピッチには
制約されることなく効率よくヒューズ手段の実装スペー
スを確保することができ、しかも負荷ＭＯＳＦＥＴがカ
ラム選択回路に隣接して配置されるから直流電流不良を
防止するための回路が簡単にできるため大記憶容量化が
可能になる。さらに、負荷ＭＯＳＦＥＴがカラム選択回
路側に近接して設けられているからデコーダ回路による
制御が簡単となり、書き込み動作のときにそれをオフ状
態にすることにより高速書き込みも可能となる。

【０００６】

【実施例】図１には、この発明に係るスタティック型Ｒ
ＡＭの一実施例の要部回路図が示されている。同図にお
いては、１単位としてのカラム系の欠陥救済回路（以
下、上記１単位をユニットと称する）が例示的に示され
ている。同図の各回路素子は、公知の半導体集積回路の
製造技術により、後述のような他の回路とともに１つの
半導体基板上において形成される。ユニットは８対の相
補データ線ＤＬ０，ＤＬ０〜ＤＬ７，ＤＬ７から構成さ
れる。同図では、そのうち相補データ線ＤＬ０，ＤＬ
０、ＤＬ１，ＤＬ１及びＤＬ７，ＤＬ７が代表として例
示的に示されている。これらの相補データ線ＤＬ０，Ｄ
Ｌ０、ＤＬ１，ＤＬ１及びＤＬ７，ＤＬ７は、カラム選
択回路を介して共通相補データ線ＣＤＬ０，ＣＤＬ０〜
ＣＤＬ７，ＣＤＬ７に接続される。データ線ＤＬ０，Ｄ
Ｌ０に対応したカラム選択回路は、Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１とＰチャンネル型ＭＯＳＦＥＴＱ２及びＮ
チャンネル型ＭＯＳＦＥＴＱ３とＰチャンネル型ＭＯＳ
ＦＥＴＱ４がそれぞれ並列形態にされた一対のＣＭＯＳ
スイッチ回路から構成される。

【０００７】例示的に示されている他の相補データ線Ｄ
Ｌ１，ＤＬ１及びＤＬ７，ＤＬ７とそれぞれに対応した
共通相補データ線ＣＤＬ１，ＣＤＬ１及びＣＤＬ７，Ｃ
ＤＬ７との間にも同様に並列形態にされたＮチャンネル
型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなる
ＣＭＯＳスイッチが設けられる。上記相補データ線ＤＬ
０，ＤＬ０のカラム選択回路に近接して、その負荷（又
はプルアップ用）ＭＯＳＦＥＴＱ５，Ｑ６が設けられ
る。特に制限されないが、これらの負荷ＭＯＳＦＥＴＱ
５，Ｑ６はＰチャンネル型ＭＯＳＦＥＴが用いられる。
すなわち、これらのＭＯＳＦＥＴＱ５，Ｑ６のソース側
には電源電圧ＶＣＣが接続れ、ドレイン側に相補データ
線ＤＬ０，ＤＬ０が接続される。例示的に示されている
他の相補データ線ＤＬ１，ＤＬ１及びＤＬ７，ＤＬ７に
も上記同様な負荷ＭＯＳＦＥＴが設けられる。これらの
負荷ＭＯＳＦＥＴのゲートは、共通化されて次に説明す
るデコーダ回路によりスイッチ制御される。

【０００８】上記８対の相補データ線に対応したピッチ
に、単位のカラム（Ｙ系）デコーダ回路ＵＤＣＲが設け
られる。すなわち、横幅が相補データ線の８対分に対応
して単位デコーダ回路ＵＤＣＲが配置される。相補デー
タ線は、大記憶容量化のためにメモリセルＭＣを構成す
る素子の微細化やレイアウトの工夫により、狭い間隔に
より高密度に配置される。それ故、相補データ線対に一
対一に対応してデコーダ回路を設けるようにすると、相
補データ線のピッチが比較的大きな専有面積を必要とす
るデコーダ回路側に合わせられるため高密度化が妨げら
れる。特に、欠陥救済を行うようにするためには、カラ
ム選択信号を形成するための論理回路の他、不良が発生
した相補データ線の選択を禁止するためのヒューズ回路
やゲート回路も必要になるためデコーダ回路の規模は益
々大きくなる。

【０００９】この実施例では上記のように８対からなる
相補データ線をユニットとしてカラム選択動作を行わせ
るようにすることにより、それに対応したデコーダ回路
の横方向の間隔を相補データ線の８対分のように広く採
るものである。これにより、動作の有効／無効の制御を
行うヒューズ手段Ｆと、その切断の有無を検出して制御
信号ＩＮＨを形成するＭＯＳＦＥＴＱ９及びインバータ
回路Ｎ３，Ｎ４を含めて上記カラム選択回路の選択信号
ＹＳ，ＹＳ及び負荷ＭＯＳＦＥＴの制御信号ＰＬを形成
するゲート回路Ｇ１〜Ｇ４、インバータ回路Ｎ５，Ｎ６
等からなる比較的大きな回路規模のデコーダ回路ＵＤＣ
Ｒを形成することができる。

【００１０】特に制限されないが、アンドゲート回路Ｇ
１の入力には、図外のプリデコード回路により形成され
たプリデコード信号ＡＹ１と上記制御信号ＩＮＨが供給
される。アンドゲート回路Ｇ２の入力には、ライトイネ
ーブル信号ＷＥと図外のプリデコード回路により形成さ
れたプリデコード信号ＡＹ２が供給される。このゲート
回路Ｇ２の出力信号と上記ゲート回路Ｇ１の出力信号と
はナンドゲート回路Ｇ３に供給される。このゲート回路
Ｇ３の出力信号と、制御信号ＩＮＨを受けるインバータ
回路Ｎ５の出力信号は、ノアゲート回路Ｇ４に入力され
その出力信号が上記負荷ＭＯＳＦＥＴＱ５，Ｑ６等のゲ
ートに供給される制御信号ＰＬとして用いられる。上記
アンドゲート回路Ｇ１の出力信号とプリデコード信号Ａ
Ｙ２とはナンドゲート回路Ｇ５に入力され、その出力信
号がカラム選択回路を構成するＰチャンネル型ＭＯＳＦ
ＥＴＱ２，Ｑ４等のゲートに供給される選択信号ＹＳと
され、インバータ回路Ｎ６を通して反転された信号がカ
ラム選択回路を構成するＮチャンネル型ＭＯＳＦＥＴＱ
１，Ｑ３等のゲートに供給される選択信号ＹＳとされ
る。

【００１１】ヒューズ手段Ｆは、それが切断されないと
きにはインバータ回路Ｎ３の入力に電源電圧ＶＣＣのよ
うなハイレベルの電圧を伝える。これにより、インバー
タ回路Ｎ３の出力信号がロウレベルになり、スイッチＭ
ＯＳＦＥＴＱ９をオフ状態にする。この結果、ヒューズ
手段ＦとＭＯＳＦＥＴＱ９との間で直流電流が消費され
てない。インバータ回路Ｎ３のロウレベルの出力信号は
インバータ回路Ｎ４を通してハイレベルの信号として出
力される。すなわち、ヒューズ手段Ｆが切断されないと
きには、上記デコーダ回路ＵＤＣＲの動作が有効とさ
れ、プリデコード信号ＡＹ１，ＡＹ２やライトイネーブ
ル信号ＷＥに対応して上記カラム選択回路や負荷ＭＯＳ
ＦＥＴの制御信号を形成する。これに対して、ヒューズ
手段Ｆが切断されると、インバータ回路Ｎ３の入力はリ
ーク等によりロウレベルになって出力信号をハイレベル
にする。これにより、ＭＯＳＦＥＴＱ９がオン状態にな
るのでラッチがかかり電源が供給された状態では、イン
バータ回路Ｎ３の入力はロウレベルに固定される。した
がって、インバータ回路Ｎ４の出力信号ＩＮＨはロウレ
ベルに固定される。ヒューズ手段Ｆが切断されたときに
は、上記デコーダ回路ＵＤＣＲの動作が無効とされ、プ
リデコード信号ＡＹ１，ＡＹ２やライトイネーブル信号
ＷＥに無関係に制御信号ＰＬがハイレベルに、選択信号
ＹＳがハイレベルに、ＹＳがロウレベルに固定される。
これにより、カラム選択回路を構成するスイッチＭＯＳ
ＦＥＴと負荷ＭＯＳＦＥＴとは共にオフ状態にされる。
これにより、相補データ線ＤＬ０，ＤＬ０〜ＤＬ７，Ｄ
Ｌ７のいずれかに不良メモリセルがあっても、上記のよ
うに全相補データ線がフローティングにされるからメモ
リセルを通して直流電流が流れることが防止できる。

【００１２】相補データ線ＤＬ０，ＤＬ０〜ＤＬ７，Ｄ
Ｌ７は、メモリセルの入出力ノードが接続される。すな
わち、メモリセルＭＣは、入力と出力とが交差接続され
たＣＭＯＳインバータ回路Ｎ１，Ｎ２からなるラッチ回
路と、その入出力ノードを相補データ線に接続するアド
レス選択用のスイッチＭＯＳＦＥＴＱ７，Ｑ８から構成
される。上記スイッチＭＯＳＦＥＴＱ７，Ｑ８のゲート
は、ワード線ＷＬ０に接続される。上記ラッチ回路は、
ＣＭＯＳインバータ回路Ｎ１とＮ２は、記憶用のＮチャ
ンネル型ＭＯＳＦＥＴと、そのドレインと電源電圧との
間に設けられたポリシリコン等からなる高抵抗素子から
構成されてもよい。この抵抗素子は、記憶用ＭＯＳＦＥ
Ｔのゲート容量に蓄積された情報電圧が、ドレインリー
ク電流等により失われない程度の極小さな電流供給能力
を持つようにされる。これにより、低消費電力化を図り
つつ、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型Ｍ
ＯＳＦＥＴからなるＣＭＯＳインバータ回路を用いる場
合に比べて、セルサイズを大幅に小さく形成することが
できる。

【００１３】図２には、１つのメモリマットのレイアウ
ト図が示されている。特に制限されないが、ワード線は
ＷＬ０〜Ｗ５１１の５１２本から構成される。それ故、
１つのユニットに対応したメモリアレイは、８×５１２
の記憶容量を持つようにされる。同図のように１つのメ
モリマットは、８個のユニットから構成される。メモリ
セルアレイは、８×８×５１２（約３２Ｋビット）のよ
うな記憶容量を持つ。カラムスイッチとメモリセルアレ
イとの間には、上記のようなＤＬ（データ線）プルアッ
プ回路が設けられ、カラムスイッチの下側にはカラムデ
コーダが設けられる。特に制限されないが、メモリセル
アレイの５１２本のワード線は、サブワードドライバ
（ローカルドライバ）により選択動作が行われる。すな
わち、サブワードドライバは、主ワード線からの選択信
号とこのメモリマットに対応したカラム系の選択信号を
受けて、５１２本のワード線の中から１つのワード線を
選択状態にする。

【００１４】図３は、メインワードドライバと、メモリ
マットの関係を示すレイアウト図である。メインワード
ドライバを中心にして、左右に８個ずつのメモリマット
が配置される。これにより、１つのメインワードドライ
バは、３２Ｋ×１６（約５１２Ｋビット）に対応したワ
ード線の選択を受け持つ。図４には、チップ全体のレセ
イアウト図が示されている。同図に示すように上記のメ
インワードドライバが全部で８個設けられるから、チッ
プ全体では約４Ｍビットのような記憶容量を持つように
される。チップは、長方形とされその長手方向の中央部
に間接周辺の各回路や端子が設けられる。すなわち、チ
ップのボンディングパッドとの接続はＬＯＣ技術により
行われる。この発明に直接関係がないので図示しない
が、例えば上記中央部に沿って延長される一対からなる
リードを設け、複数からなる電源用パッドと接地電位用
のパッドが設けられる。このようにリードフレームのよ
うな低抵抗値からなる配線材料により、チップに対して
複数箇所から電源電圧ＶＣＣや接地電位が与えられるか
ら、その電位が与えられる回路の電源インピーダンスを
小さく抑えることができる。これにより、回路の動作電
流による電源線や接地線には発生するノイズを小さく抑
えることができ、内部の回路の動作マージンや外部から
の入力信号のレベルマージンを大きくすることができ
る。

【００１５】また、アドレス入力用のボンディングパッ
ドや制御入力用のボンディングパッドも上記のようにチ
ップの中央部に配置し、それに対応してアドレスバッフ
ァやプリデコーダ回路及びコントロール回路のような周
辺回路が近接して設けられる。この構成では、チップの
中央部から約放射状に信号線が延びるような構成にでき
るから、実質的な信号伝播距離をチップの大きさの約１
／２に短くすることができる。信号線の配線抵抗値は、
配線長に比例して大きくなり、配線容量も配線長に比例
して大きくなる。それ故、信号伝播遅延時間は、原理的
には信号伝播距離の二乗に比例して遅くなる。したがっ
て、上記のような信号伝播距離を実質的に１／２のよう
に短くすることにより、信号伝播遅延時間を１／４に減
らすことができる。

【００１６】単位の冗長回路は、上記図２の１ユニット
に対応した回路から構成される。すなわち、８対の予備
相補データ線、予備プルアップ回路、予備カラムスイッ
チ及び冗長カラムデコーダから構成される。この構成
は、図１のものと対応している。ただし、冗長カラムデ
コーダは、不良アドレス記憶とその不良アドレスへのア
クセスを検出する機能を持つ。また、イネーブル用のヒ
ューズ手段が設けられ、前記正規のユニットとは逆に、
ヒューズ手段を切断すると上記不良アドレスへのアクセ
スを検出する機能や、カラムスイッチの選択信号を出力
する機能及びプルアップ用の負荷ＭＯＳＦＥＴをオン状
態にさせる機能が活性化される。このような冗長回路
は、前記図２のようなメモリマットの単位で設けられる
構成としてもよい。この構成では、対応するメモリマッ
トに不良があった場合には、そのメモリマット中の不良
メモリセルが存在するユニットの８対からなる相補デー
タ線がカラムスイッチＭＯＳＦＥＴのオフ状態、負荷Ｍ
ＯＳＦＥＴのオフ状態により実質的に切り離され、これ
に代わって冗長回路がアクセスされる。

【００１７】上記のようにメモリマットに一対一に対応
して冗長回路を設ける構成では、冗長回路の使用効率が
悪くなる。そこで、図３のようなメインワードドライバ
を中心とする複数のメモリマットに対して複数からなる
冗長回路が設けられる。特に制限されないが、メインワ
ードドライバの左右に５ユニットずつの冗長回路が設け
られる。これらの５ユニットずつの冗長回路は、それぞ
れに対応する８個ずつのメモリマットに対して共通に使
用可能とされる。例えば、１つのメモリマットにおいて
２つのユニットに不良が発生した場合には、上記５ユニ
ットからなる冗長回路のうちの２つのユニットを用いて
救済が行われる。このような構成を採ることにより、１
つのメモリマットでの不良セルは最大５ユニットまで救
済可能になる。ただし、他のメモリマットでは不良が無
い場合である。

【００１８】また、メインワードドライバが左右の８個
ずつのメモリマットに対して共通にワード線選択信号を
形成し、かつ上記８個ずつのメモリマットが共通の相補
データ線に接続される場合には、上記１０個の冗長回路
を１６個のメモリマットに対して共通に用いることがで
きる。なお、冗長回路のメモリセルアレイのワード線
は、メインワードドライバにより直接選択状態にされ
る。この他、冗長用のサブワードドライバを設け、メイ
ンワードドライバを中心とした左右のメモリマットに対
応したアドレスを利用し、５個ずつつ冗長回路のワード
線を選択するようにしてもよい。上記冗長回路の数は、
メインワードドライバの左右に１つのメモリマットに対
応した８ユニットずつを配置し、等価的に各メモリマッ
トに１個ずつの冗長回路を設けた場合と同じ構成にして
もよい。以上の実施例のように冗長回路の数とその配置
は、種々の実施形態を採ることができるものである。

【００１９】図５には、１つのメモリマットに対応した
プリデコーダ回路と１つのユニットに対応した単位デコ
ーダ回路の他の一実施例の回路図が示されている。同図
の論理ゲートや、回路素子に付された回路記号は、前記
第１図に示したものと一部重複しているが、基本的には
それぞれは別個のものであると理解されたい。プリデコ
ーダ回路ＰＤＣＲは、特に制限されないが、８つのメモ
リマットに共通に設けられる。前記のように約４Ｍビッ
トの記憶容量を持つ場合、カラム系のアドレス信号はＡ
０〜Ａ１０の１１ビットから構成される。例えば、ロウ
系とカラム系の最上位の２ビットを用いて、図４のメモ
リチップは上下左右に４分割される。図４において、左
右の分割により相補データ線は等価的に１／２の長さに
分割される。この左又は右に分割された３２個のメモリ
マットは、次位２ビットのアドレス信号Ａ９、Ａ８及び
Ａ７、Ａ６によりメインワードドライバを中心として左
右に配置される８個ずつのメモリマットに分割される。

【００２０】図外のプリデコーダ回路では、上記４ビッ
トのアドレス信号Ａ９〜Ａ６を２ビットずつに分けて２
つのデコーダ回路により４本ずつのプリデコード出力信
号を形成する。このうの１／４ずつのデコード出力ＣＡ
３とＣＡ２は、ナイドゲート回路Ｇ６に供給される。こ
れにより、８個のメモリマットに対応した選択信号が形
成される。この実施例では、各メモリマットにおける８
個のユニットに対応した多数のゲートが接続されること
による比較的大きな負荷を駆動するために、ＣＭＯＳイ
ンバータ回路Ｎ８，Ｎ９とバイポーラ型トランジスタＴ
２からなる駆動回路が用いられる。すなわち、インバー
タ回路Ｎ８はエミッタフォロワトランジスタＴ２のベー
スに供給される駆動信号を形成する。インバータ回路Ｎ
９は、その出力端子が上記トランジスタＴ２のエミッタ
に接続される。トランジスタＴ２は、インバータ回路Ｎ
８のロウレベルからハイレベルへの変化を受けて、その
出力信号を高速にハイレベルに立ち上げる。ただし、ト
ランジスタＴ２のエミッタから出力される出力電圧は、
ＶＣＣ−ＶBE（トランジスタＴ２のベース，エミッタ間
電圧）までとなる。この後は、そのエミッタに設けられ
たインバータ回路Ｎ９により電源電圧ＶＣＣまで立ち上
げられる。これにより、接地電位のようなロウレベルか
ら電源電圧ＶＣＣのようなハイレベルまで高速に立ち上
げることができる。

【００２１】上記ナンドゲート回路Ｇ６の出力信号は、
ＣＭＯＳインバータ回路Ｎ７を介してナンドゲート回路
Ｇ７の一方の入力に供給される。このナンドゲート回路
Ｇ７の他方のゲートにはライトイネーブル信号ＷＥが供
給される。このナンドゲート回路Ｇ７の出力信号はイン
バータ回路Ｎ１０を介して、次に説明するような８個か
らなるユニットにそれぞれ対応したデコーダ回路に共通
に供給される。

【００２２】単位のデコーダ回路には、残りのアドレス
信号Ａ５〜Ａ３の３ビットのアドレス信号から形成され
る１／８のプリデコード出力ＣＡ１が供給される。この
プリデコード出力ＣＡ１は、ナンドゲート回路Ｇ１に供
給される。このナンドゲート回路Ｇ１の他方の入力に
は、前記同様なヒューズ手段とＭＯＳＦＥＴＱ１，Ｑ２
及びインバータ回路Ｎ１，Ｎ２からなる制御回路により
形成れた制御信号ＩＮＨが供給される。この実施例で
は、ヒューズ手段Ｆに対して高抵抗値を持つようにされ
たプルダンウＭＯＳＦＥＴＱ１が設けられる。このナン
ドゲート回路Ｇ１の出力信号はＣＭＯＳインバータ回路
Ｎ３を介してナンドゲート回路Ｇ２，Ｇ３の一方の入力
に供給される。これらナンドゲート回路Ｇ３，Ｇ２は、
インバータ回路Ｎ８，Ｎ９と対応しており、その出力信
号が出力トランジスタＴ１のベースとエミッタに供給さ
れる。このトランジスタＴ１のエミッタからＮチャンネ
ル型のカラムスイッチトランジスタを制御する選択信号
ＹＳが形成され、インバータ回路Ｎ４を通してＰチャン
ネル型のカラムスイッチトランジスタを制御する選択信
号ＹＳが形成される。

【００２３】この実施例では、ＣＭＯＳ回路にあっては
出力信号のハイレベルがＰチャンネル型ＭＯＳＦＥＴの
導通により形成される。Ｐチャンネル型ＭＯＳＦＥＴ
は、単位サイズ当たりの電流駆動能力が小さい。それ
故、上記のようなバイポーラ型トランジスタを用いてア
クティブレベルがハイレベルとされる選択信号ＹＳの立
ち上がりを高速にする。これに対して、ロウレベルがア
クティブレベルとされる選択信号ＹＳは、単位サイズ当
たりの電流駆動能力が大きなＮチャンネル型ＭＯＳＦＥ
Ｔにより形成されるから上記ＣＭＯＳインバータ回路Ｎ
４により直接形成される。上記インバータ回路Ｎ３の出
力信号とプリデコーダ回路ＰＤＣＲのインバータ回路Ｎ
１０の出力信号とはアンドゲート回路Ｇ４に供給され
る。このアンドゲート回路Ｇ４の出力信号と、制御信号
ＩＮＨを受けるインバータ回路Ｎ５の出力信号とはノア
ゲート回路Ｇ５の入力に供給される。このノアゲート回
路Ｇ５の出力信号は、インバータ回路Ｎ６を通して負荷
ＭＯＳＦＥＴ（プルアップ）に供給される制御信号ＰＬ
して出力される。この場合でも、ロウレベルがアクティ
ブレベルにされる信号ＰＬを出力するものであるから、
前記同様にＣＭＯＳインバータ回路Ｎ６により出力信号
が形成される。

【００２４】上記プリデコーダＰＤＣＲにより形成され
たデコード出力は、上記１／８のプリデコード信号ＣＡ
１’を受ける他のデコーダ回路ＵＤＣＲ１等を含めて残
り７個のデコーダ回路に共通に供給される。１つのメモ
リマットにおける８個のデコーダ回路では、上記プリデ
コーダ回路ＰＤＣＲの出力を共通とし、３ビットのアド
レス信号Ａ５〜Ａ３から形成される８通りのデコード出
力のいずれかが供給されることにより、１つのユニット
に対応したカラム選択信号ＹＳ，ＹＳ及びライトイネー
ブル信号ＷＥにより、前記のように書き込みが行われる
ユニットの負荷ＭＯＳＦＥＴをオフ状態にする制御信号
ＰＬを形成することができる。そして、上記ヒューズＦ
を切断すると、その制御信号ＩＮＨのロウレベルによ
り、カラム選択信号ＹＳがロウレベルに、ＹＳがハイレ
ベルに固定されてカラムスイッチＭＯＳＦＥＴがオフ状
態に維持されるとともに、信号ＰＬがハイレベルに固定
されて負荷ＭＯＳＦＥＴがオフ状態に維持される。これ
により、不良セルにおいて相補データ線との間で直流電
流を流すような電流パスがあっても、上記のような相補
データ線を実質的に切り離すことにより直流電流が流れ
るのを阻止できるものとなる。残り３ビットのアドレス
信号Ａ０〜Ａ２は、上記ユニットの中の１つの相補デー
タ線を選択するために用いられる。例えば、８ビットの
単位でのメモリアクセスが行われるものでは、これらの
アドレス信号は縮退される。４ビットの単位でのメモリ
アクセスが行われるものでは下位２ビットのアドレス信
号Ａ０，Ａ１が縮退される。このようなビット構成は、
ボンディングオプション等により切り換え可能にされ
る。

【００２５】図６には、冗長回路に設けられるデコーダ
回路の一実施例の回路図が示されている。この実施例
は、上記図５に示した正規回路のデコーダ回路に対応し
ている。それ故、同じ論理機能を持つゲート回路には同
じ回路記号が付加されている。冗長回路は、正規回路と
は逆にヒューズ手段Ｆの切断により回路が活性化され
る。このため、前記ようなヒューズ回路の出力にインバ
ータ回路Ｎ１１を追加し、ヒューズ手段Ｆが切断される
と、ハイレベルのアクティブレベルにされる制御信号Ｅ
Ｎが形成される。不良ユニットのアドレスに対応したプ
リデコード出力信号が供給されるナンドゲート回路に
は、１／８のプリデコードのうちのいずれかを選択する
ための８個のヒューズ手段が設けられる。この８個のヒ
ューズ手段のうち不良ユニットのアドレスに対応したも
のを除く７個のヒューズが切断されることにより、その
アドレス記憶が行われる。この冗長回路を１６個のメモ
リマットのいずれかの不良ユニットの救済に用いること
ができるようにするため、ナンドゲート回路Ｇ６の入力
には、前記プリデコード出力ＣＡ３，ＣＡ２に対応して
それぞれ１／４ずつのプリデコード出力の選択を行う４
個ずつのヒューズ手段が設けられる。これにより、不良
ユニットが存在するメモリマットのアドレス記憶が行わ
れる。

【００２６】上記不良アドレス記憶を行うヒューズ手段
が切断されない状態において、前記プリデコード出力の
競合を防止するため、その入力側にスイッチが設けられ
る。このスイッチは、特に制限されないが、前記カラム
スイッチと同様にＮチャンネル型ＭＯＳＦＥＴとＰチャ
ンネル型ＭＯＳＦＥＴとを並列接続したＣＭＯＳスイッ
チ回路から構成される。このＣＭＯＳスイッチは上記制
御信号ＥＮによりスイッチ制御される。上記ヒューズ手
段Ｆを切断しない状態では、制御信号ＥＮがロウレベル
となって上記スイッチをオフ状態にする。これにより、
それぞれのプリデコード出力が不良アドレス記憶用のヒ
ューズ手段を介して競合してしまうこうとがない。そし
て、この冗長回路を欠陥救済に用いる場合には、上記ヒ
ューズ手段Ｆが切断されて制御信号ＥＮがハイレベルに
される。これにより、上記スイッチはオン状態にされ
る。このときには、それぞれのプリデコード出力に対し
て１つのヒューズ手段を残して、他のヒューズ手段が切
断されてアドレス記憶とともにその不良アドレスへのア
クセスが検出される。なお、上記スイッチはヒューズ手
段の出力側（共通接続点側）に設ける構成としてもよ
い。

【００２７】冗長回路を４個のメモリマットの何れかの
不良ユニットの救済に用いるようにする場合には、ナン
ドゲート回路Ｇ６の一方の入力には、アドレス信号Ａ９
とＡ７により形成されたプリデコード出力が固定的に供
給される。この構成では、１つの冗長回路に設けられる
ヒューズ手段の数を４個減らすことができる。このよう
に冗長回路の使用効率と、必要なヒューズ手段の数とは
相反する関係にある。したがって、冗長回路をどの範囲
までのメモリマットまで欠陥可能にするかは、不良発生
率とヒューズ手段に割り当て可能な専有面積から最適値
が選ばれるようにされる。

【００２８】不良ユニットに代えて使用される冗長回路
においても、ライトイネーブル信号ＷＥを入力し、その
冗長回路に書き込みが行われるときには負荷ＭＯＳＦＥ
Ｔをオフ状態にする。これにより、書き込みアンプによ
り形成された書き込み信号が共通相補データ線、カラム
スイッチを介して相補データ線に伝えられると、書き込
みアンプの出力インピーダンスをそれほど小さくするこ
となく、相補データ線の信号振幅を大きくできるから高
速書き込みが可能になる。また、書き込み後の相補デー
タ線のライトリカバリーは、負荷ＭＯＳＦＥＴのコンダ
クタンスを比較的大きく設定することにより書き込み終
了後の負荷ＭＯＳＦＥＴのオン状態により高速に行われ
る。このことは、正規回路の各ユニットにおいても同様
である。

【００２９】上記のような書き込み方式は、前記のよう
な欠陥救済技術とは独立して用いることができる。すな
わち、カラムスイッチに近接して負荷ＭＯＳＦＥＴを配
置するという構成を採ることにより、負荷ＭＯＳＦＥＴ
をカラムスイッチに供給される選択信号を形成するデコ
ーダの出力信号を利用して簡単に制御できるからであ
る。すなわち、前記実施例のようにデコーダ回路に書き
込み動作を指示するライトイネーブル信号ＷＥ等を供給
して上記カラム選択信号とを組み合わせることにより、
実際に書き込みが行われる相補データ線に対応した負荷
ＭＯＳＦＥＴをオフ状態にできる。これにより、相補デ
ータ線のそれぞれに１つの負荷ＭＯＳＦＥＴを用い、そ
のコンダクタンスを読み出しのみを考慮して比較的大き
く設定して読み出し時の信号振幅を制限して読み出しの
高速化を図りつつ、書き込み動作のときに負荷ＭＯＳＦ
ＥＴをオフ状態にして高速書き込みが可能になる。ま
た、上記のように負荷ＭＯＳＦＥＴのコンダクタンスが
比較的大きく設定されることにより、格別なライトリカ
バリ回路を設けることなく、書き込み後の読み出し動作
も高速にできる。

【００３０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 複数対の相補データ線からなるユニット単位で
それぞれ対応する相補データ線を共通相補データ線に接
続するカラム選択回路と、上記ユニットに対応した相補
データ線対とカラム選択回路からなる冗長回路とを設け
るとともに上記カラム選択回路側に近接して相補データ
線の負荷ＭＯＳＦＥＴ配置し、ヒューズ手段の切断によ
りデコーダ回路によるカラム選択動作を禁止するととも
に負荷ＭＯＳＦＥＴをオフ状態にし、ヒューズ手段の選
択的な切断により不良アドレスを記憶した冗長用デコー
ダにより不良アドレスへのアクセスを検出して冗長回路
のカラム選択回路の選択動作を行なわせる。この構成に
おいては、不良ユニットでは相補データ線が実質的に切
り離されるからそこでの直流リーク電流の発生を防止で
き、上記ユニット単位での冗長回路への切り換えを行う
ことにより、メモリアレイで相補データ線の配列を犠牲
にすることなく、上記のようなヒューズ手段を含む切り
換え回路を効率よく形成することができるという効果が
得られる。 （２） 冗長回路を複数のメモリマットに対して共通に
用いるようにすることより、冗長回路の使用効率、言い
換えるならば単位冗長回路による欠陥救済率を高くする
ことができるという効果が得られる。 （３） 不良発生時に負荷ＭＯＳＦＥＴをオフ状態にす
る信号線や論理回路を利用し、書き込み動作のときに実
際に書き込みが行われる負荷ＭＯＳＦＥＴをオフ状態に
することにより、書き込み動作の高速化が可能になると
いう効果が得られる。 （４） 負荷ＭＯＳＦＥＴをカラム選択回路側に近接し
て設けるとともにそのコンダクスタンスを読み出し動作
に対応して比較的大きく設定し、カラム選択を行うデコ
ーダ回路に書き込み制御信号も供給して書き込み動作の
ときに上記負荷ＭＯＳＦＥＴをオフ状態にすることによ
り、簡単な構成により書き込み／読み出しのメモリアク
セスの高速化が可能になるという効果が得られる。

【００３１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本願発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
不良アドレスはヒューズ手段の切断の有無により情報保
持を行うラッチ回路と、その記憶情報とアドレス信号と
を排他的論理和回路や論理和回路を用いたコンパレータ
により比較する構成を採るものであってもよい。ヒュー
ズ手段は、ポリシリコン層や細いアルミニュウム配線を
用い、それをレーザー光線等のようなエネルギービーム
により切断するもの他、ポリシリコン層に比較的大きな
電流を流して溶断させるもの、アルイハポリシリコン層
にレーザーアルニール施してその抵抗値を変化させるこ
とにより等価的に切断と同様な電気的特性の変化を生じ
しめるようにするもの等種々の実施例形態を採ることが
できる。

【００３２】スタティック型ＲＡＭの半導体チップ上の
レイアウトは前記実施例の他、メモリマット群をチップ
の中央部に配置し、周辺回路をチップの周辺に配置する
等種々の実施形態を採ることができる。スタティック型
ＲＡＭの周辺回路は、ＣＭＯＳ回路とバイポーラ型トラ
ンジスタを組み合わせたＢｉ−ＣＭＯＳ回路から構成さ
れてもよい。入出力インターフェイスは、ＣＭＯＳイン
ターフェイスの他、ＴＴＬインターフェイスあるいはＥ
ＣＬインターフェイスを採るものであってもよい。な
お、ＥＣＬインターフェイスを採る場合には、動作電圧
としては負電圧−ＶＥＥが用いられる。低消費電力化と
高速化のために内部回路の動作電圧は３Ｖ程度に低く設
定するものであってもよい。この場合、５Ｖ系のスタテ
ィック型ＲＡＭとの互換性を持たせるために、外部から
は５Ｖ系の電源電圧を供給し、それを内部降圧回路で降
圧して上記約３Ｖ程度の電圧にするものであってもよ
い。この場合には、入力バッファや出力バッファには、
５Ｖ系の信号に変換するめたのレベル変換機能が付加さ
れる。この発明は、スタティック型ＲＡＭとして広く利
用できる。

【００３３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数対の相補データ線から
なるユニット単位でそれぞれ対応する相補データ線を共
通相補データ線に接続するカラム選択回路と、上記ユニ
ットに対応した相補データ線対とカラム選択回路からな
る冗長回路とを設けるとともに上記カラム選択回路側に
近接して相補データ線の負荷ＭＯＳＦＥＴ配置し、ヒュ
ーズ手段の切断によりデコーダ回路によるカラム選択動
作を禁止するとともに負荷ＭＯＳＦＥＴをオフ状態に
し、ヒューズ手段の選択的な切断により不良アドレスを
記憶した冗長用デコーダにより不良アドレスへのアクセ
スを検出して冗長回路のカラム選択回路の選択動作を行
なわせる。この構成においては、不良ユニットでは相補
データ線が実質的に切り離されるからそこでの直流リー
ク電流の発生を防止でき、上記ユニット単位での冗長回
路への切り換えを行うことにより、メモリアレイで相補
データ線の配列を犠牲にすることなく、上記のようなヒ
ューズ手段を含む切り換え回路を効率よく形成すること
ができ、書き込み時に上記負荷ＭＯＳＦＥＴをオフ状態
にすることにより高速書き込みが可能になる。

【図面の簡単な説明】

【図１】この発明に係るスタティック型ＲＡＭの一実施
例を示す要図回路図である。

【図２】この発明に係るスタティック型ＲＡＭにおける
メモリマットの一実施例を示すレイアウト図である。

【図３】この発明に係るスタティック型ＲＡＭにおける
メインワードドライバを中心にしたメモリマットの一実
施例を示すレイアウト図である。

【図４】この発明に係るスタティック型ＲＡＭの一実施
例を示すチップレイアウト図である。

【図５】この発明に係るスタティック型ＲＡＭにおける
メモリマットに対応したプリデコーダ回路とデコーダ回
路の他の一実施例を示す回路図である。

【図６】この発明に係るスタティック型ＲＡＭにおける
冗長回路に対応したデコーダ回路の一実施例を示す回路
図である。

【符号の説明】

ＵＤＣＲ，ＵＤＣＲ０，ＵＤＣＲ１…単位デコーダ回
路、ＰＤＣＲ…プリデコーダ回路、ＭＣ…メモリセル、
ＤＬ０，ＤＬ０〜ＤＬ７，ＤＬ７…相補データ線、ＣＤ
Ｌ０，ＣＤＬ０〜ＣＤＬ７，ＣＤＬ７…共通相補データ
線、Ｑ１〜Ｑ８…ＭＯＳＦＥＴ、Ｇ１〜Ｇ7 …ゲート回
路、Ｎ１〜Ｎ１１…インバータ回路、Ｔ１，Ｔ２…バイ
ポーラ型トランジスタ、Ｆ…ヒューズ手段。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小口 聡 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 大熊 禎幸 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭59−135700（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/413 H01L 21/82 H01L 27/10

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数の相補データ線対
   との交点の各々に設けられた複数のメモリセルを備えた
   正規メモリアレイと、 前記 相補データ線対の複数を１単位とし、かかる複数の
   相補データ線対に一対一に対応して設けられた複数から
   なる共通相補データ線対に接続させるカラム選択回路
   と、前記カラム選択回路に隣接して設けられ、前記相補デー
   タ線と第１電圧端子との間に設けられた負荷 ＭＯＳＦＥ
   Ｔと、前記１単位の相補データ線対に対応して設けられ、 第１
   のヒューズ手段を備え、前記第１のヒューズ手段の非切
   断又は切断状態の一方のときにＹ系のアドレス信号に対
   応して上記カラム選択回路を選択状態にする第１動作
   と、非切断又は切断状態の他方のときにＹ系のアドレス
   信号に無関係にカラム選択回路を非選択状態にするとと
   もに上記負荷ＭＯＳＦＥＴをオフ状態にさせる第２動作
   とを行うカラムデコーダと、前記複数のワード線と前記複数の共通相補データ線対の
   数に対応された複数の予備相補データ線対との交点の各
   々に設けられた複数の予備メモリセルを備えた予備アレ
   イと、 前記予備アレイの複数の相補データ線対を一対一に対応
   して前記複数からなる共通相補データ線対に接続させる
   予備カラム選択回路と、前記予備カラム選択回路に隣接して設けられ、前記予備
   アレイの相補データ線と第１電圧端子との間に設けられ
   た予備負荷ＭＯＳＦＥＴと、 前記予備アレイに対応して設けられ、第２のヒューズ手
   段を備え、前記第２のヒューズ手段が非切断又は切断状
   態の一方のときに前記Ｙ系のアドレス信号に無関係に上
   記カラム選択回路を非選択状態にする第３動作と、非切
   断又は切断状態の他方のときに前記Ｙ系のアドレス信号
   と記憶された不良アドレスとを比較して、その一致信号
   に応答して上記予備カラム選択回路を選択状態にする第
   ４動作とを行う 冗長用カラムデコーダとを備えてなるこ
   とを特徴とするスタティック型ＲＡＭ。
2. 【請求項２】 請求項１において、前記予備アレイ、予備カラム選択回路、予備負荷ＭＯＳ
   ＦＥＴ及び冗長用カラムデコーダは、前記正規メモリア
   レイの複数単位の相補データ線対、カラム選択回路、負
   荷ＭＯＳＦＥＴ及びカラムデコーダのいずれか１単位に
   置き換え可能に設けられる ことを特徴とするスタティッ
   ク型ＲＡＭ。
3. 【請求項３】 請求項１又は２において、上記冗長用カラムデコーダは、複数からなる第３のヒュ
   ーズを備え、上記予備カラム選択回路を選択状態にする
   ための前記Ｙ系アドレスに対応した選択信号を伝えるヒ
   ューズ手段を残して他を切断することにより不良アドレ
   スの記憶を行ない、上記第３のヒューズ手段を伝達経路
   として前記Ｙ系の選択信号を伝えることにより上記一致
   信号を形成する ことを特徴とするスタティック型ＲＡ
   Ｍ。
4. 【請求項４】 請求項１ないし３のいずれかにおいて、 前記カラムデコーダ及び冗長用カラムデコーダは、前記
   メモリセルへのデータの書き込み動作のときに、書き込
   み制御信号に応答して選択される相補データ線の前記負
   荷ＭＯＳＦＥＴをオフ状態にするゲート回路を備えてな
   ることを特徴とするスタティック型ＲＡＭ。
5. 【請求項５】 請求項１ないし４のいずれかにおいて、 前記１単位に対応した複数の相補データ線対、カラム選
   択回路、負荷ＭＯＳＦＥＴ及びカラムデコーダの複数に
   より一つのメモリマットが構成され、 前記メモリマットに前記ワード線を選択するサブワード
   ドライバが設けられ、 前記メモリマット及びサブワードドライバの複数個に１
   つのメインワードドライバが設けられ、 前記複数のメモリマットの複数単位の相補データ線対、
   カラム選択回路、負荷ＭＯＳＦＥＴ及びカラムデコーダ
   のいずれか１単位に置き換え可能に前記予備アレイ、予
   備カラム選択回路、予備負荷ＭＯＳＦＥＴ及び冗長用カ
   ラムデコーダが設けられる ことを特徴とするスタティッ
   ク型ＲＡＭ。