JP2837433B2 - 半導体記憶装置における不良ビット救済回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置における不良ビットを救済
するための回路構成の改良に関する。

［従来の技術］ 一般に、半導体記憶装置においては、歩留り等の観点
から不良ビットを救済するためにメモリセルアレイに冗
長ロウ（行）および冗長カラム（列）を設けることが行
なわれる。

第15図に冗長ビット構成を有する従来の半導体記憶装
置の全体の概略構成を示す。

第15図を参照して従来の半導体記憶装置は、ｎ行ｎ列
に配列された複数個のメモリセルMCを有するメモリセル
アレイ１を含む。このメモリセルアレイ１には、各々に
１行のメモリセルが接続されるｎ本のロウR1〜Rnと、各
々に１列のメモリセルが接続されるｎ本のカラムC1〜Cn
が配設される。さらに不良ビットを救済するために、冗
長ロウSRおよび冗長カラムSCがメモリセルアレイ１の所
定の位置（第15図においては第１行目および第ｎ＋１列
目）に設けられる。

ロウR1〜Rnはそれぞれロウデコーダ３の出力信号線X1
〜Xnに接続される。ロウデコーダ３は外部から与えられ
るＸアドレス信号（ロウアドレス信号）A0〜Akをデコー
ドしその出力信号線X1〜Xnのいずれか１本を活性化す
る。

カラムC1〜Cnはそれぞれカラムデコーダ６の出力信号
線Y1〜Ynに接続される。カラムデコーダ６は、外部から
与えられるＹアドレス信号（カラムアドレス信号）B0〜
Bmをデコードし出力信号線Y1〜Ynのいずれか１本を選択
してその選択された出力信号線を活性化する。カラムデ
コーダ６の出力信号線Y1〜Ynは、カラムC1〜Cnをカラム
デコーダ６の出力信号に応答して共通データ線（図示せ
ず）に選択的に接続するために列選択ゲート90a,90bの
ゲートへ与えられる。カラム選択ゲート90aはカラムCj
（ｊ＝１〜ｎ）のビット線BLjを共通データ線へ接続
し、カラム選択ゲート90bはカラムCjの相補ビット線▲
▼を相補共通データ線へ接続する。このカラム選
択ゲート90a,90bからなるゲートのグループは列選択ゲ
ート９を構成する。カラムデコーダ６の出力信号はヒュ
ーズf1〜fnを介して列選択ゲート９へ伝達される。ヒュ
ーズf1〜fnはたとえばレーザ光線などにより溶断可能で
ある。ヒューズ溶断時にこの溶断されたヒューズに接続
されるカラムゲート90a,90bのゲート電位を設置電位レ
ベルに保持するために高抵抗ｒがヒューズf1〜fnの各々
と並列に設けられる。

不良ビット（メモリセル）を含むロウを救済するため
に、プログラム回路30,スペアロウデコーダ31およびス
ペアロウドライバSXDが設けられる。この構成の一例は
例えば1982 IEEE ISSCC ダイジェスト・オブ・テクニ
カル・ペーパーズ 1982年２月の第252頁ないし第253頁
にスミス等により開示されている。プログラム回路30は
不良ビットを含むロウのアドレスを記憶する。通常プロ
グラム回路30は、ロウデコーダ３を構成する単位ロウデ
コード回路と同様の構成を有しその不良ビットを含むロ
ウのアドレスを記憶するにはレーザ光線によりヒューズ
を溶断することにより行なわれることが多い。スペアロ
ウデコーダ31は、プログラム回路30からの活性化信号に
応答してロウデコーダ３を不活性状態とする信号NEDを
出力するとともに、スペアロウ選択信号を出力する。ロ
ウドライバSXDはスペアロウデコーダ31からのスペアロ
ウ選択信号に応答してスペアロウSRを駆動し、このスペ
アロウSRを選択状態にする。

スペアカラム（冗長カラム）SCを選択するために、プ
ログラム回路61およびスペアカラムデコーダ60が設けら
れる。プログラム回路61は不良ビットを含むカラムのア
ドレスを記憶し、外部からのＹアドレス信号B0〜Bmがこ
の不良ビットを含むカラムを指定しているときに活性化
信号を出力する。スペアカラムデコーダはプログラム回
路61からの活性化信号に応答してスペアカラムSCを選択
する信号を出力する。次に動作について説明する。

まず不良メモリセルが存在しないときの動作について
説明する。ロウデコーダ３は外部から与えられるＸアド
レス信号A0〜Akをデコードし、ロウR1〜Rnのいずれかを
選択する信号を出力信号線X1〜Xnのうちのいずれか１本
に出力する。これによりロウRi（選択ロウがRiとする）
の電位が立上がり、ロウRiが選択状態となる。これによ
り、この選択ロウRiに接続されるメモリセルMCの情報が
各カラムC1〜Cnに読出される。続いてカラムデコーダ６
からのＹアドレスデコード信号に応答して出力信号線Y1
〜Ynのうちのいずれか１本の信号電位が立上がる。今、
選択されるカラムをCiとする。このとき、カラムデコー
ダ６の出力信号線Yiの電位が立上がり、カラム選択ゲー
ト90a,90bがオン状態となりカラムCiが共通データ線に
接続される。この後、この選択されたロウRiと選択され
たカラムCiの交点に位置するメモリセルに対するデータ
の読出しまたは書込みが行なわれる。

今、ロウRiに接続されるメモリセルのうちに不良メモ
リセルが存在したとする。この不良メモリセルの存在・
不存在は半導体記憶装置装置の機能テストにより発見さ
れる。まずこのとき不良が存在するロウRiのアドレスが
ロウ救済用のプログラム回路30に書込まれる。このプロ
グラム回路30へのアドレスの書込みは前述のごとく通常
レーザによりヒューズを切断することにより行なわれ
る。外部から与えられるＸアドレス信号A0〜Akがこのロ
ウRiを指定すると、プログラム回路30が活性化され、ス
ペアロウデコーダ31が動作する。動作状態のスペアロウ
デコーダ31は、スペアロウドライバSXDを介してスペア
ロウSRを選択状態とするとともに信号NEDを活性化し、
これによりロウデコーダ３を非活性化する。これにより
不良メモリセルを含むロウRiがスペアロウSRに置換さ
れ、ロウRiに対する救済が行なわれる。

次に、カラムCiに不良メモリセルが存在した場合を考
える。この場合、ロウ救済と同様にして、カラム救済用
のプログラム回路61に不良メモリセルを含むカラムCiの
アドレスがたとえばヒューズの切断によって書込まれ
る。このとき不良メモリセルを含むカラムCiを選択する
ための出力信号線Yiに接続されるヒューズfiも切断さ
れ、カラムデコーダ６からこの不良カラムCiが切り離さ
れる。これにより不良メモリセルを含むカラムCiは常に
非選択状態となる。外部から与えられるＹアドレス信号
がカラムCiを指定するとプログラム回路61を介してスペ
アカラムデコーダ60が動作し、スペアカラムSCが選択さ
れる。これにより不良メモリセルを含むカラムCiはスペ
アカラムSCに置換され、不良カラムCiに対する救済が行
なわれる。

［発明が解決しようとする課題］ 従来の半導体記憶装置における不良ビット救済回路
は、上述のように構成されておりプログラム回路、スペ
ロウデコーダ、スペアカラムデコーダ等の回路を必要と
し、チップ面積の増大をもたらすという問題があった。
また、プログラム回路におけるアドレスのプログラムは
通常ヒューズの切断により行なわれるが、前述の文献に
一例として示されるようにこのプログラム回路に含まれ
るヒューズの数は多く、不良ロウまたはカラムをプログ
ラムするためのヒューズの切断回数が多く、この際、不
良ロウまたはカラムのプログラムは各チップごとに行な
われるシステムであるため救済作業におけるスループッ
トの低下およびヒューズ切断箇所の誤りなどが生じやす
く、救済成功率が低化し、半導体記憶装置の歩留りが低
下するという問題があった。

さらに、不良ロウが選択されたときのロウ救済時にお
いてはスペアロウデコーダからの信号NEDによりロウデ
コーダが非活性化される。すなわち、ロウデコーダは一
旦活性化された後信号NEDに応答して非活性化されるの
で、不良メモリセル（ビット）を含むロウも一旦選択さ
れることになる。このような不良ビットを含むロウの選
択状態の及ぼす影響を防止するためには選択ロウの信号
電位が確定した後に、選択メモリセルを共通データ線へ
接続する必要がありアクセス時間が増大するという問題
があった。

この発明の目的は上述のような従来の半導体記憶装置
のロウおよびカラム救済回路構成の有する欠点を除去す
る改良された不良ビット救済回路を提供することであ
る。

この発明の他の目的は、ロウまたはカラム救済作業に
おけるスループットおよび救済成功率を改善することの
できる不良ビット救済回路を提供することである。

この発明のさらに他の目的は、アクセス時間を短縮す
ることのできる不良ビット救済回路を提供することであ
る。

この発明のさらに他の目的は、不良ロウおよびカラム
救済のためのヒューズ切断箇所を減少し容易かつ正確に
ロウまたはカラム救済を行なうことのできる不良ビット
救済回路を提供することである。

［課題を解決するための手段］ 第１の発明に係る不良ビット救済回路は、行および列
のマトリクス状に配列される複数のメモリセルを有する
メモリセルアレイと、このメモリセルアレイの行または
列に対応して配置され、各々に対応の行または列のメモ
リセルが接続される（ｎ＋１）本の行または列線と、ｎ
本の出力信号線を有し、アドレス信号に従ってこのｎ本
の出力信号線のうちの出力信号線を選択状態へ駆動する
デコーダ手段とを含む。このデコーダ手段のｎ本の出力
線は、行または列線に不良メモリセルが存在しない場合
には、この（ｎ＋１）本の行または列線のうちの連続し
て隣接するｎ本の行または列線に対応付けられている。

第１の発明に係る不良ビット救済回路は、さらに、こ
のｎ本の出力信号線と（ｎ＋１）本の行または列線との
間に、ｎ本の出力信号線各々に対応して設けられ、かつ
各々が導通時対応の出力信号線を対応の行または列線へ
電気的に接続する第１導電型のスイッチングトランジス
タと、この第１の導電型のスイッチングトランジスタと
相補的に導通し、導通時対応の出力信号線を対応の行ま
たは列線に隣接する行または列線へ接続する第２導電型
のスイッチングトランジスタとを含む複数のスイッチン
グ素子と、第１の電源電位供給ノードと第２の電源電位
供給ノードとの間に結合され、かつｎ本の出力信号線お
よびスイッチング素子各々に対応して設けられかつ互い
に直列に接続される複数の溶断可能なヒューズ素子を含
む１本の電圧供給パスを備える。ヒューズ素子の各々の
一方側ノードの電圧が対応のスイッチング素子の第１お
よび第２のスイッチングトランジスタの制御電極へ与え
られる。

第２の発明に係る不良ビット救済回路は、行および列
のマトリクス状に配列される複数のメモリセルを有する
メモリセルアレイと、行または列の各々に対応して配置
され、各々に対応の行または列のメモリセルが接続され
る（ｎ＋２）本の行または列線と、ｎ本の出力信号線を
有し、アドレス信号に従ってこのｎ本の出力信号線の出
力信号線を選択状態へ駆動するデコーダ手段と、（ｎ＋
１）本のサブ出力線と、ｎ本の出力信号線と（ｎ＋１）
本のサブ出力線との間に、ｎ本の出力信号線各々に対応
して設けられ、かつ各々が、導通時対応の出力信号線を
対応のサブ出力線へ電気的に接続する第１導電型のスイ
ッチングトランジスタと、この第１導電型のスイッチン
グトランジスタと相補的に導通し、導通時対応の出力信
号線を対応のサブ出力線に隣接するサブ出力線へ伝達す
る第２の導電型のスイッチングトランジスタとを含む複
数の第１のスイッチング素子と、第１の電源電位が与え
られるノードと第２の電源電位が与えられるノードとの
間に結合され、ｎ本の出力信号線および第１のスイッチ
ング素子各々に対応して設けられかつ互いに直列に接続
される複数の溶断可能なヒューズ素子を含む１本の第１
の電圧供給パスを含む。この電圧供給パスのヒューズ素
子の各々の一方側ノードの電圧が対応の第１のスイッチ
ング素子の第１および第２のスイッチングトランジスタ
の制御電極へ与えられる。

この第２の発明に係る不良ビット救済回路は、さら
に、（ｎ＋１）本のサブ出力信号線と（ｎ＋２）本の行
または列線との間に、（ｎ＋１）本のサブ出力線それぞ
れに対応して設けられ、かつ各々が導通時対応のサブ出
力線を対応の行または列線へ電気的に接続する第１導電
型の第３のスイッチングトランジスタと、この第１導電
型の第３のスイッチングトランジスタと相補的に導通
し、導通時対応のサブ出力信号線を対応の行または列線
に隣接する行または列線へ接続する第２導電型の第４の
スイッチングトランジスタとを含む複数の第２のスイッ
チング素子と、第１の電源電位が与えられるノードと第
２の電源電位が与えられるノードとの間に結合され、か
つ（ｎ＋１）本のサブ出力信号線および第２のスイッチ
ング素子それぞれに対応して設けられかつ互いに直列に
接続される複数の溶断可能な第２のヒューズ素子を含む
１本の第２の電圧供給パスを備える。この第２のヒュー
ズ素子の各々の一方側ノードの電圧が対応の第２のスイ
ッチング素子の第３および第４のスイッチングトランジ
スタの制御電極へ与えられる。

第３の発明に係る不良ビット救済回路は、第１または
第２の発明における行または列線が、各々に対応の行の
メモリセルが接続されるワード線であり、さらに各ワー
ド線に対応して設けられ、対応のワード線がデコーダ手
段からスイッチング素子により分離されるとき、対応の
ワード線の電位を常時非選択状態の電位に固定するため
の抵抗素子を備える。

第４の発明に係る不良ビット救済回路は、第１または
第２の発明の不良ビット救済回路が、さらに、電圧供給
パスの第１の電位供給ノードに設けられ、アクセス検出
信号に応答してこの第１の電源電位供給ノードを第１の
電源電位供給源に接続しかつこの第１の電源電位供給ノ
ードの電位を保持する電位設定手段を備える。

第５の発明に係る不良ビット救済回路は、行列状に配
列される複数のメモリセルを有するメモリセルアレイ
と、このメモリセルアレイの各列に対応して配置されか
つ複数のグループに分割され、各々に対応の列のメモリ
セルが接続される複数の列線と、列グループ各々に対応
して設けられ、各々が対応のグループの選択列とデータ
の授受を行なう複数のデータ線と、複数の出力を有しア
ドレス信号に従って複数の列線から列を選択するための
列選択信号を対応の出力に出力するデコーダ手段と、デ
コーダ手段の出力それぞれに設けられ、対応の出力から
の列選択信号を連続して隣接する２つの列の一方へ択一
的に伝達する複数のスイッチング素子と、これら複数の
スイッチング素子の信号伝播経路を規定する伝播経路規
定手段を備える。この伝播経路規定手段は、不良列存在
時、不良列に対応するデコーダ手段の出力を含む連続的
に隣接するデコーダ手段の出力の第１のブロックと残り
のデコーダ手段の出力の第２のブロックとに分割し、第
１のブロックの出力それぞれに対応するスイッチング素
子の信号伝播経路を第２のブロックの出力それぞれに設
けられたスイッチング素子のそれと異ならせる。

第５の発明に係る不良ビット救済回路は、さらに、複
数の列各々に対応して設けられ、列選択信号に応答して
導通して、対応の列を対応のデータ線に結合する列選択
ゲートを備える。この列選択ゲートは、隣接する列グル
ープの境界において一方の列グループに設けられる境界
列に対応して設けられ、関連の隣接する２つのスイッチ
ング素子の一方のスイッチング素子からの列選択信号に
応答して導通して該境界列を隣接列グループの他方列グ
ループに対応して設けられるデータ線へ接続する第１の
接続ゲートと、関連の隣接する２つのスイッチング素子
の他方のスイッチング素子からの列選択信号に応答して
導通し、該境界列を隣接列グループの一方の列グループ
に対応して設けられたデータ線へ接続する第２の接続ゲ
ートを含む。

第６の発明に係る不良ビット救済回路は、ｎ本のデコ
ーダ回路出力信号線と（ｎ＋２）本の行または列線との
間に配設された選択回路を含む。この選択回路の各々
は、デコーダ回路出力信号線の各々に対応して設けられ
るスイッチング手段を含む。このスイッチング手段はデ
コーダ回路の一方側から数えてｉ番目の出力信号線をｉ
番目の行または列線と（ｉ＋２）番目の行または列線へ
択一的に接続する。この選択手段の接続経路を規定する
ための規定回路がさらに設けられる。この規定回路は、
ｉ番目の行または列線および（ｉ＋１）番目の行または
列線に不良メモリセルが存在するとき、ｉ番目のデコー
ダ回路出力信号線からｎ番目のデコーダ回路出力信号線
の各々に接続されるスイッチング手段の接続経路が１な
いし（ｉ−１）番目の出力信号線に接続されるスイッチ
ング手段の接続経路と相反するように設定する。

［作用］ 第１の発明においては、１本の電圧供給パスを用いて
デコーダ手段の出力信号の伝播経路を切換えるように構
成している。したがってデコーダ手段の出力信号の伝播
経路を切換えるための手段の占有面積が低減され、また
スイッチング素子の接続態様の切換えを少ないヒューズ
素子のプログラムにより容易に行なうことができる。

第２の発明においては、第１および第２のスイッチン
グ素子を縦列接続することにより、２つの行または列線
を救済することができる。またこれらの第１および第２
のスイッチング素子の接続態様の設定のためには、それ
ぞれ第１および第２の電圧供給パスを用いているが、こ
れら第１および第２の供給パスはそれぞれ１本であり、
少ないヒューズ素子の溶断により容易に第１および第２
のスイッチング素子の接続経路を設定することができ、
小占有面積で正確に不良ビット救済のプログラムを行な
うことができる。

第３の発明においては、不良ビットが存在するワード
線は、常時非選択状態の電位に抵抗素子により固定され
る。これにより、不良ワード線の電位が浮き上がり、選
択された正常メモリセルに対し悪影響を及ぼすのを防止
することができる。

第４の発明における電位設定手段は、電圧供給パスの
電位を第１の電源電位に設定しており、確実にスイッチ
ング素子を導通状態または非導通状態に設定することが
できる。

第５の発明においては、隣接列グループの境界に配置
される列線に対しては、異なるスイッチング素子を介し
て伝達される列選択信号に応答してそれぞれ導通して、
それぞれ別々のデータ線に対応の列を接続する選択ゲー
トを設けているため、デコーダ手段からの列先端信号伝
播経路が、スイッチング素子によるシフト動作により切
換えられて、１つのブロックの最終列への列選択信号が
隣接列の最初の列へ伝達される場合においても、確実に
この隣接列の最初の列（境界列）が確実に元のデータ線
に結合される。

第６の発明においては、１つのスイッチング素子が、
１本おきの２つの行または列線に行または列選択信号を
伝達するように構成しているため、連続して隣接する行
または列線がともに不良の場合においてもスイッチング
素子の信号伝播経路切換えることにより容易にその２つ
の隣接不良行または列を救済することができる。

［発明の実施例］ 第２図にこの発明の一実施例である半導体記憶装置の
全体の概略構成を示す。第２図を参照して、半導体記憶
装置は、メモリセルが行および列からなるマトリクス状
に配列されたメモリセルアレイ１を含む。このメモリセ
ルアレイ１は、後に詳細に説明するが、その位置が固定
されない冗長ロウおよび冗長カラムを含む。このメモリ
セルアレイ１の行を選択するために、ロウアドレスバッ
ファ2,ロウデコーダ３およびロウ救済回路４が設けられ
る。ロウアドレスバッファ２は、外部から与えられるロ
ウアドレス信号A0〜Akを受け、内部ロウアドレス信号を
発生する。ロウデコーダ３は、ロウアドレスバッファ２
からの内部アドレス信号をデコードし、メモリセルアレ
イ１の対応のロウを選択し、この選択されたロウへ活性
化信号を伝達する。ロウ救済回路４は、ロウデコーダ３
出力部とメモリセルアレイ１のロウとの間に設けられ、
不良ロウが常に非選択状態となるように、ロウデコーダ
３出力をメモリセルアレ１の各ロウへ伝達する。

メモリセルアレイ１のカラムを選択するために、カラ
ムアドレスバッファ５、カラムデコーダ６、カラム救済
回路７、センスアンプ＋I/Oブロック８、カラム選択ゲ
ート９が設けられる。カラムアドレスバッファ５は外部
から与えられるカラムアドレス信号B0〜Bmを受け、内部
カラムアドレス信号を発生する。カラムデコーダ６は、
カラムアドレスバッファ５からの内部カラムアドレス信
号をデコードし、メモリセルアレイ１の対応のカラムを
選択する信号を発生する。カラム救済回路７は、不良カ
ラムを常に非選択状態とし、かつカラムデコーダ６の出
力をカラム選択ゲート９へ伝達する。カラム選択ゲート
９は、カラム救済回路７から伝達された選択信号に応答
し、メモリセルアレイ１のうちの対応のカラムをブロッ
ク８の共通データ線へ接続する。ブロック８に含まれる
センスアンプは、この選択されたカラムの情報を増幅す
る。

データを外部装置と授受するために、データ入出力回
路10が設けられる。データ入出力回路10は、外部から与
えられる入力データDinを受け、ブロック８を介して選
択されたメモリセルへ伝達する。また、ブロック（セン
スアンプ）８で増幅されたデータを受け、出力データDo
utを出力する。

半導体記憶装置におけるロウ選択およびカラム選択タ
イミングを規定するために、アドレス遷移検出回路11が
設けられる。アドレス遷移検出回路11は、ロウアドレス
バッファ２からの内部ロウアドレスを監視し、その変化
時点を検出してロウアドレス変化検出信号▲▼
を発生する。また、アドレス遷移検出回路11は、カラム
アドレスバッファ５からの内部カラムアドレス信号を受
け、このカラムアドレス信号の変化時点を検出し、カラ
ムアドレス変化検出信号▲▼を出力する。

なおこの発明の実施例においては、半導体記憶装置が
スタティック型ランダム・アクセス・メモリの場合が示
されるが、この発明はダイナミック型ランダム・アクセ
ス・メモリに対しても適用することができるのみなら
ず、メモリセルがロウおよびカラムからなるマトリクス
状に配列されたあらゆる半導体記憶装置に対しても適用
可能である。

なお、第２図における破線のブロック100は、半導体
チップを示している。第１図に、第２図のロウ救済回路
４の具体的構成を示す。第１図を参照して、メモリセル
アレイは、１本の冗長ロウを含み、ｎ＋１本のロウ選択
線R1〜Rn＋１を含む。第１図において、１本のカラムCi
が代表的に示される。カラムCiは相補ビット線対BL,▲
▼を含む。カラムCiとロウ選択信号線R1〜Rn＋１の
各々の交点に、メモリセルMCが設けられる。カラムCiの
ビット線対BL,▲▼には、カラムデコーダ（第２図
の６）からのカラム選択信号Yiに応答してオン状態とな
るトランスファゲートトランジスタ90a,90bが設けられ
る。このトランスファゲートトランジスタ90a,90bがオ
ン状態となることにより、カラムCiが共通信号線を介し
てセンスアンプに接続される。各ロウR1〜Rn＋１の終端
部には、不良ロウを確実に接地電位レベルに保持するた
めの高抵抗ｒが設けられる。

ロウデコーダ３は、ｎ本の出力信号線X1〜Xnを有す
る。ロウ選択時においては、ロウデコーダ３のデコード
動作により、出力信号線X1〜Xnのうちの１本が選択さ
れ、活性化される。

ロウ救済回路４は、１本のロウデコーダ出力信号線を
２本のロウに接続可能なように配設されたｐチャネル絶
縁ゲート型電界効果トランジスタ（以下、ｐ型トランジ
スタと称す）QP1〜QPnと、ｎチャネル絶縁ゲート型電界
効果トランジスタ（以下、ｎ型トランジスタと称す）QN
1〜QNnを含む。ｐ型トランジスタQPj（ｊ＝１〜ｎ）と
ｎ型トランジスタQNjの一方導通端子はともに同一のロ
ウデコーダ出力信号線Xjに接続される。ｎ型トランジス
タQNjとｐ型トランジスタQPj＋１の他方導通端子は同一
のロウRj＋１に接続される。ｐ型トランジスタQP1はそ
の他方導通端子が１番目のロウR1に接続される。ｎ型ト
ランジスタQNnはｎ＋１番目のロウRn＋１にその他方導
通端子が接続される。

上述の構成により、ロウデコーダの出力信号Xj（以下
の説明においては出力信号線とその出力信号線上の信号
とを同一の参照符号で示す）が、２本のロウRjおよびRj
＋１上に伝達可能となる。

ｐ型トランジスタQP1〜QPnおよびｎ型トランジスタQN
1〜QNnのオン・オフ動作を制御するために、電圧供給パ
スＰが設けられる。電圧供給パスＰはその一方端が電源
電位Vccに接続され、その他方端が接地電位Vssに接続さ
れる。電圧供給パスＰは、互いに直列に接続された高抵
抗Z1およびヒューズf1〜fnを有する。高抵抗Z1はその一
方端が電源電位Vccに接続され、他方端はヒューズfnの
一方端およびトランジスタQPn,QNnトランジスタのゲー
トへ接続される。ヒューズf1〜fnはロウR1〜Rnに対応し
て設けられ、ヒューズf1〜fnが接地電位Vssと高抵抗Z1
との間にこの順に直列に接続される。ヒューズfjはその
一方端がトランジスタQPj,QNjのゲートに接続され、そ
の他方端がトランジスタQPj−1,QNj−１のゲートに接続
される。ヒューズf1〜fnはたとえばレーザ光線などを用
いて溶断可能である。この電圧供給パスＰは、ロウ選択
スイッチQP1〜QPn,QN1〜QNnとメモリセルアレイ１との
間に配設される。これは、電圧供給パスＰをロウデコー
ダ３側に設けた場合、ロウデコーダ出力信号線Xjと、電
圧供給パスからのトランジスタゲートQPj,QNjのゲート
へ接続される信号線とが重なり合うため、その信号線の
配設，製造工程およびレイアウトが複雑になるからであ
る。この図示のごとく、メモリセルアレイ側に電圧供給
パスＰを設ければ、ロウデコーダ出力信号線と電圧供給
パスＰから各トランジスタのゲートへ伝達される信号線
と同一ピッチで互いに重なり合うことなく配設すること
ができレイアウトおよび製造工程が簡略化される。次
に、第１図に示すロウ救済回路４の動作について説明す
る。

今、半導体記憶装置の機能テストにより、メモリセル
アレイに不良ビットが発見されなかった場合を考える。
この場合、ヒューズ素子f1〜fnはすべて導通状態にあ
る。したがって、電圧供給パスＰから、トランジスタQP
1〜QPn,QN1〜QNnのゲートへは、接地電位Vssレベルの電
位が伝達される。これにより、ｐ型トランジスタQP1〜Q
Pnがオン状態にあり、一方、ｎ型トランジスタQN1〜QNn
はすべてオフ状態にある。これにより、ロウデコーダ３
からの出力信号線X1〜Xnはそれぞれｐ型トランジスタQP
1〜QPnを介してロウR1〜Rnに接続される。ロウ選択時に
おいては、選択されたロウが活性化され、この選択され
たロウに接続されるメモリセルがカラムCiに接続され
る。

一方、半導体記憶装置のテストの結果、ロウRiに接続
されるメモリセルに不良メモリセルが発見された場合を
考える。このとき、たとえばレーザ等を用いてヒューズ
fiが切断される。この場合、ヒューズf1〜fi−１は接地
電位Vssに接続されている。したがって、ｐ型トランジ
スタQP1〜QPi−１およびｎ型トランジスタQN1〜QNi−１
のオン／オフ動作は正常時と同様である。すなわち、ｐ
型トランジスタQP1〜QPi−１がオン状態となり、ｎ型ト
ランジスタQN1〜QNi−１はオフ状態となっている。

一方、ｐ型トランジスタQPi〜QPnおよびｎ型トランジ
スタQNi〜QNnのゲートには、それぞれ高抵抗Z1を介して
電源電位Vccレベルの高電位が伝達される。これによ
り、ｐ型トランジスタQPi〜QPnはオフ状態、ｎ型トラン
ジスタQNi〜QNnがオン状態となる。したがってロウデコ
ーダ３の出力信号線X1〜Xi−１はロウR1〜Ri−１にそれ
ぞれｐ型トランジスタQP1〜QPi−１を介して接続される
が、一方、信号線Xi〜XnはロウRi＋１〜Rn＋１にそれぞ
れｎ型トランジスタQNi〜QNnを介して接続される。これ
により、不良メモリセルが接続されるロウRiは常に非選
択状態となり、不良メモリセルに対する救済が行なわれ
たことになる。なお、不良メモリセルを含むロウRiはロ
ウデコーダ３から電気的に切り離されても電気的なフロ
ーティング状態とならないように高抵抗ｒを介して接地
電位Vssに接続される。この高抵抗ｒを介して不良メモ
リセルを含むロウを接地電位に固定することにより、ノ
イズなどの影響により、この切り離された不良ロウRiの
電位が浮き上がり、選択状態となることが防止される。
この抵抗ｒを各ロウR1〜Rn＋１の終端部に接続したとし
ても、各ロウは、高抵抗を介して接地電位に接続されて
いるため、ロウ選択時におけるロウ充電動作に対し何ら
影響を及ぼすことはない。

上述の構成によりヒューズを１カ所切断するだけで、
不良ロウを救済することができる。またこの構成によれ
ばロウデコーダ３を非選択状態とし、スペアロウデコー
ダを動作させる必要がない。したがって、従来と異なり
不良メモリセルを含むロウRiが選択されることは全くな
く、信号NEDを発生させる必要もないため、アクセス時
間は増大することはなく、高速でロウ選択を行なうこと
が可能となる。

なお、第１図に示す構成においては、ロウ救済の場合
を示しているが、状の構成の救済回路をカラム救済に用
いることができることも言うまでもない。

第１図に示す構成においては、電圧供給パスＰに電源
電位Vccを供給する手段として、高抵抗Z1が用いられて
いる。しかしながら、電源投入時において電源電位が0V
からVccまで立上がったとしても、電圧供給パスＰには
高抵抗Z1を介して電圧が供給されるため、この電圧供給
パスＰにおける電位上昇に長時間を要することになる。
そこで、高速に電位供給パスＰに電源電位Vccを伝達す
るための構成を第３図に示す。

第３図を参照して、電圧供給パスＰに電源電位Vccを
供給するための電位設定回路７は、ｐ型トランジスタQS
1,QS2およびインバータI1を含む。トランジスタQS1はア
ドレス遷移検出回路11からのアドレス変位検出信号▲
▼に応答してオン状態となり、電圧供給パスＰに
電源電位Vccを伝達する。インバータI1は電圧供給パス
Ｐ上の電位を反転してＰ型トランジスタQS2のゲートへ
印加する。ｐ型トランジスタQS2はインバータＩ出力に
応答してオン状態となると電源電位Vccを電圧供給パス
Ｐに伝達する。このインバータI1およびｐ型トランジス
タQS2は電圧供給パスＰの電位をラッチするためのラッ
チ回路を構成する。ｐ型トランジスタQS1は、ヒューズ
を切断しない状態においては、電圧供給パスＰの電位が
ほとんど上昇しないようにそのオン抵抗は大きく設定さ
れる。次に動作について説明する。

半導体記憶装置においては外部から与えられるアドレ
ス信号が変化すると、アドレス遷移検出回路11（第２図
参照）からアドレス変化検出信号▲▼が発生さ
れる。このアドレス変化検出信号ATDxは、アドレス信号
の変化が検出されると“L"レベルに立下がる。したがっ
て、このアドレス変化検出信号▲▼に応答して
ｐ型トランジスタQS1はオン状態となり、電圧供給パス
Ｐの電位を上昇させようとする。ヒューズf1〜fnがすべ
て導通状態にある場合には、このｐ型トランジスタQS1
のオン抵抗は大きく設定されているため、電圧記供給パ
スＰの電位はほぼ接地電位Vssレベルにある。

一方、ヒューズf1〜fnのいずれかが切断された状態に
おいては、電圧供給パスＰにおいて接地電位Vssから切
り離された部分の電位が上昇する。この電圧供給パスＰ
における上昇電位が、インバータI1のしきい値を越える
と、インバータI1から接地電位Vssレベルの信号が出力
され、ｐ型トランジスタQS2のゲートへ印加される。こ
れにより、ｐ型トランジスタQS2がオン状態となり、電
圧供給パスＰへ電源電圧Vccを供給する。このｐ型トラ
ジスタQS2のオン抵抗はそれほど大きく設定されていな
いため、急速に電圧供給パスＰにおいて接地電位Vssか
ら切り離れされている部分の充電が行なわれ、この電圧
供給パスＰにおける接地電位Vssから切り離された部分
が急速に電位上昇する。このｐ型トランジスタQS2が一
旦オン状態となると、インバータI1出力は常に接地電位
Vssレベルであるため、このインバータI1およびｐ型ト
ランジスタQS2の回路部分により、電圧供給パスＰの所
定の部分の電圧がラッチされる。この電位設定回路17に
より、急速かつ安定に電圧供給パスＰに対して不良ロウ
救済時に電源電位Vccを供給することが可能となる。

なお、第３図に示す構成においてはアドレス遷移検出
回路11からのアドレス変化検出信号はロウアドレス信号
の変化地点を検出する信号ATDxを用いる構成としてい
る。しかしながら、これに代えて、アドレス遷移検出回
路11が、ロウアドレス信号およびカラムアドレス信号両
者における変化時点を検出し、１種類のアドレス変化検
出信号▲▼のみを導出する場合においても、その
アドレス変化検出信号をｐ型トランジスタQS1のゲート
へ印加する構成とすれば上記実施例と同様の効果を得る
ことができる。

なお第１図および第３図に示す構成においては、絶縁
ゲート型トランジスタを用いて行または列選択信号を伝
達する構成としている。この場合、絶縁ゲート型トラン
ジスタは、そのゲートに印加される電圧から自身のしき
い値電圧を引いた電圧の信号のみを伝達することがで
き、またそのオン抵抗により抵抗体としても機能する。
したがって、デコーダ出力振幅がこのトランジスタ部分
で損なわれた後、ロウまたはカラム選択線へ伝達され
る。このため、選択ロウまたは選択されたカラム選択線
上の信号電位が不十分な値となり、また立上がり／立下
がり時間が長くなることが考えられる。そこでこのよう
な救済回路によるロウまたはカラム選択信号における振
幅損失が生じることのない構成例を第４図に示す。第４
図の構成においては、カラム救済を一例として示すが、
この構成はロウ救済に対しても同様に適用可能である。

第４図を参照して、カラム救済回路７は、カラムデコ
ーダ６の出力信号線Y1〜Ynをそれぞれ不良メモリセルを
含むカラム（以下、不良カラムと称す）が選択されない
ようにカラムC1〜Cn＋１へ接続するトランスミッション
ゲートTA1〜TAnおよびTB1〜TBnを含む。トランスミッシ
ョンゲートTAj（ｊ＝１〜ｎ）およびTBj（ｊ＝１〜ｎ）
はともにｐ型トランジスタとｎ型トランジスタとが並列
に接続されたCMOSトランスミッションゲートにより構成
される。トランスミッションゲートTAjはカラムデコー
ダ６の出力信号線YiをカラムCj（正確にはカラム選択信
号線Dj）へ接続する。CMOSトランスミッションゲートTB
jはカラムデコーダ６の出力信号線YjをカラムCj＋１
（またはカラム選択線Dj＋１）へ接続する。すなわち、
第４図の構成は、第１図および第３図に示すｐ型トラン
ジスタQPjがCMOSトランスミッションゲートTAjで置換さ
れ、かつｎ型トランジスタQNjがCMOSトランスミッショ
ンゲートTBjで置換された構成となっている。

このCMOSトランスミッションゲートTAj,TBjを導通状
態とするために、２本の電圧供給パスPA,PBが配設され
る。電圧供給パスPAはその一方端が電源電位Vccに接続
され、他方端はｎ型トランジスタQTnに接続される。こ
の電圧供給パスPAの一方端とトランジスタQTNの間にカ
ラムC1〜Cnに対応してヒューズfA1〜fAnが直列に配設さ
れる。ｎ型トランジスタQTNのゲートは抵抗Z2を介して
電源電位Vccに接続されるとともに、ヒューズfTNを介し
て接地電位Vssに接続される。トランジスタQTnの他方の
導通端子は接地電位Vssに接続される。

電圧供給パスPBはその一方端が接地電位Vssに接続さ
れ、その他方端はｐ型トランジスタQTPの一方導通端子
に接続される。この電圧供給パスPBの一方端と他方端と
の間にカラムに対応してヒューズfB1〜fBnが直列に配列
される。ｐ型トランジスタQTPの他方導通端子は電源電
位Vccに接続され、そのゲートは抵抗Z3を介して接地電
位に、かつヒューズfTPを介し電源電位Vccに接続され
る。

抵抗Z2,Z3はともに、ヒューズfTN,fTPが導通状態のと
き、ヒューズfTn,fTPに電流がほとんど流れないような
値に設定される。

ヒューズfAjとヒューズfBjは対をなして配設される。
ヒューズfAjの一方端はCMOSトランスミッションゲートT
Ajのｎ型トランジスタおよびCMOSトランスミッションゲ
ートTBjのｐ型トランジスタのゲートに接続される。ヒ
ューズfAjの他方端は隣接するトランスミッションゲー
トTAj−１のｎ型トランジスタおよびトランスミッショ
ンゲートTBj−１のｐ型トランジスタのゲートに接続さ
れる。ヒューズfBjの一方端はCMOSトランスミッション
ゲートTAiのｐ型トランジスタおよびトランスミッショ
ンゲートTBjのｎ型トランジスタのゲートに接続され
る。ヒューズfBiの他方端はCMOSトランスミッションゲ
ートTAj−１のｐ型トランジスタのゲートおよびトラン
スミッションゲートTBj−１のｎ型トランジスタのゲー
トに接続される。

このトランスミッションゲートTAj,TBjは低インピー
ダンスであり、信号をその振幅を損なわずに伝達する機
能を有しており、確実にカラムデコーダ６の出力信号を
対応のラッチへ伝達することができる。

各列の選択信号線D1〜Dn＋１の他方端は高抵抗ｒを介
して接地電位Vssに接続される。これにより、不良カラ
ムがカラムデコーダ６から切り離された場合において
も、このカラム選択信号線がフローティング状態となっ
て、ノイズとの影響によりその電位が浮き上がり、誤っ
たカラム選択が行なわれることを防止する。次に動作に
ついて説明する。

不良メモリセルが存在しない場合には、、ヒューズfA
1〜fAn,fB1〜fBn、fTN,fTPはすべて導通状態にある。こ
の状態においてはｎ型トランジスタQTNおよびｐ型トラ
ンジスタQTPはともにオフ状態になる。これにより、電
圧供給パスPAは電源電位Vccレベルに、電圧供給パスPB
は接地電位Vssレベルに設定される。これにより、CMOS
トランスミッションゲートTA1〜TAnがオン状態となり、
一方CMOSトランスミッションゲートTB1〜TBnはオフ状態
である。したがってカラムデコーダ６からの出力信号線
Y1〜YnはそれぞれカラムC1〜Cnにトランスミッションゲ
ートTA1〜TAnを介して接続される。

カラムCi上に不良メモリセルが存在した場合を想定す
る。この場合、ヒューズfAi,fBiが切断されるととも
に、ヒューズfTN,fTPが切断される。これにより、ｎ型
トランジスタQTNおよびｐ型トランジスタQTPはともにオ
ン状態となる。これにより、電圧供給パスPAにおいて、
ヒューズfA1〜fAi−１の部分は電源電位Vccレベルに設
定されるとともに、ヒューズfAi＋１〜fAnの回路部分は
接地電位Vssレベルに設定される。

また電圧供給パスPBにおいては、ヒューズfB1〜fBi−
１の回路部分は接地電位Vssレベルに、ヒューズfBi＋１
〜fBnの回路部分は電源電位Vccレベルに設定される。

この結果、トランスミッションゲートTA1〜TAi−１が
オン状態、トランスミッションゲートTAi〜TAnがオフ状
態となる。一方、同時にトランスミッションゲートTB1
〜TBi−１はオフ状態、トランスミッションゲートTBi〜
TBnがオン状態となる。したがって、カラムデコーダ６
の出力信号線Y1〜ｉ−１はカラムC1〜Ci−１にトランス
ミッションゲートTA1〜TAi−１を介して接続され、かつ
出力信号線Yi〜YnはトランスミッションゲートTBi〜TBn
を介してカラムCi＋１〜Cn＋１に接続される。

この第４図に示す実施例においては、４カ所のヒュー
ズを切断するのみでカラム救済を行なうことができると
ともに、カラム選択信号振幅を損なうことなく確実に高
速でカラム選択を行なうことができる。

このカラム救済を行なうための構成は、当然ながらロ
ウ救済にも適用することができる。すなわち、カラム選
択信号線D1〜Dn＋１がロウR1〜Rn＋１に、カラムデコー
ダ６がロウデコーダ３に置換されるだけで、ロウ救済用
の構成が得られる。

また、第１図および第３図の構成においてはロウデコ
ーダ３はトランジスタQP1〜QPn,QN1〜QNnを介してロウR
1〜Rn＋１を駆動している。したがって、このトランジ
スタのオン抵抗により選択ロウの電位の立上がり／立上
がり時間が増大することになり、アクセス時間が増大す
る場合が生じる。

この場合、高速でロウを駆動するために、第５図に示
すように、トランジスタQP1〜QPn,QN1〜QNnと各ロウと
の間にドライバXD1〜XDn＋１を配設する。これにより、
選択ロウに対するドライブ能力が増大し、トランジスタ
QP1〜QPn,QN1〜QNnを介してロウをロウデコーダ３が駆
動しても、高速で選択ロウの電位の立上げおよび立下げ
を行なうことができる。ここで第５図に示す構成におい
てロウドライバXD1〜XDn＋１の各々はインバータバッフ
ァにより構成され、その入力部にはプルアップ抵抗r1が
接続されている。この構成はロウデコーダ３の出力が
“L"レベルとなったときにその対応のロウが選択された
場合の構成を示している。したがって、ロウデコーダ３
出力が“H"レベルになったときに対応のロウが選択され
る構成の場合には、このロウドライバXD1〜XDn＋１は単
なるバッファで構成され、かつ抵抗r1は接地電位Vssに
接続されるプルダウン抵抗となる。

ここで、最近の大容量スタティック型半導体記憶装置
においては、メモリセルアレイを複数のセクションに分
割し、各セクションごとにセンスアンプを設けこのセク
ション対応に設けられたセンスアンプ出力をさらにマル
チプレクスして第２のセンスアンプで増幅する構成が用
いられる。すなわち、大容量メモリセルアレイにおいて
は、一本のロウに接続されるメモリセルの数が多くな
り、応じて共通データ線に接続されるメモリセル数も増
大する。この場合、共通データ線も長くなり、データ伝
達時間が長くなるとともにこの共通データ線の電位を検
出するセンスアンプの入力負荷が大きくなり、高速でデ
ータの読出しを行なうことができなくなる。

そこで、第６図に示すように、メモリセルアレイの各
セクションごとに第１のセンスアンプを設け、この第１
のセンスンアンプ出力をマルチプレクスして第２のセン
スアンプで増幅することにより、共通データ線長の短
縮、センスアンプの入力負荷容量の低減が図られる。

ここで第６図を参照して、メモリセルアレイ１が16個
のセクションSE1〜SE16に分割された場合が一例として
示される。ロウデコーダ３はこのメモリセルアレイセク
ションS1〜S16の１行を選択する。この場合１行には１
つのメモリセルセクションまたは２つのセクションのメ
モリセルが接続される。カラムデコーダ６は、このメモ
リセルアレイ１のメモリセルセクションSE1〜SE16から
対応のカラムを選択する信号を出力する。カラム選択ゲ
ート９は、カラムデコーダ出力に応答して、各セクショ
ン対応に設けられた共通データ線へ選択されたカラムを
接続する。第１のセンスアンプ81は、メモリセルセクシ
ョンSE1〜SE16の各々に対応して設けられており、対応
のセクションからのデータを増幅する。セクションデコ
ーダ60は、選択されるべきメモリセルが含まれるメモリ
セルセクションを、外部から与えられるアドレス信号
（行アドレス信号および列アドレス信号の４ビット）を
デコードする。第２のセンスアンプ／マルチプレクサ82
はセクションデコーダ60からのセクション選択信号に応
答して、第１のセンスアンプ81の対応のセンスアンプ出
力を増幅して出力バッファ101へ伝達する。このセクシ
ョンデコーダ60は選択されたセクション対応のセンスア
ンプのみを活性化する。

上述のような構成に代えてさらに、メモリセルセクシ
ョンSE1〜SE16の各々において数カラムごとに共通デー
タ線を設け、この共通データ線対応に第１のセンスアン
プを設け、かつこの第１のセンスアンプ出力をセクショ
ン対応の設けられた第２のセンスアンプで増幅し、さら
にこの第２のセンスアンプ出力を第３のセンスアンプ出
力を用いて増幅する構成がとられる場合もある。

このような大容量のスタティック型半導体記憶装置に
単純に本発明を適用すると第７図に示すような構成が得
られる。第７図を参照して、カラムCjまでがセクション
Ｉに属し、カラムCj＋１以降のカラムがセクションIIに
属する。セクションＩに属する各カラムは共通データ線
CB1に接続され、セクションIIに属するカラムは共通デ
ータ線CB2に接続される。カラムデコーダ出力Ykはスイ
ッチング素子QAkまたはスイッチング素子QBkを介してカ
ラムCkまたはカラムCk＋１に接続される。ここで第７図
の構成においてはカラム救済用の回路構成を単純なスイ
ッチング素子で例示的に示す。

今、カラムCiに不良メモリセルが接続されている場合
を想定する。この場合、この実施例に従えば、カラムCi
はカラムデコーダ出力信号線Yiと切り離され、カラムデ
コーダ出力信号線YiはスイッチQBiを介してカラムCi＋
１へ接続され、カラムデコーダ出力信号線Yk（ｋ＞ｉ）
はスイッチング素子QBkを介してカラムCk＋１へ接続さ
れる。したがって、このセクションの境界部に位置する
カラムデコーダ出力信号線Yjの接続は、カラムCjからカ
ラムCj＋１に切換えられる。このカラムCjはセクション
Ｉに属し、一方カラムCj＋１はセクションIIに属してい
る。この結果、本来カラムデコーダの出力Yjにより選択
されたメモリセルデータは共通データ線CB1に出力され
るべきところが、異なる共通データ線CB2に出力されて
しまうことになり、正確なメモリセルデータの読出しを
行なうことができなくなってしまう。

そこで、カラムデコーダ出力信号とメモリセルセクシ
ョンとが、不良メモリセル救済時においても正確に対応
する構成をとる必要がある。第８図に、このカラムセク
ション方式の半導体記憶装置に対しても、正確にカラム
救済を行なうことのできる構成を示す。

第８図を参照して、セクションＩとセクションIIの境
界に位置するカラムCj＋１のビット線BLはトランスファ
ゲートTG1を介して共通データ線CB1に接続され、かつト
ランスファゲートTB2を介して共通データ線CB2に接続さ
れる。このカラムCj＋１の相補ビット線▲▼はトラ
ンスファゲートTB1′を介して共通データ線CB1へ接続さ
れ、かつトランスファゲートGB2′を介して共通データ
線CB2に接続される。トランスファゲートTG1,TG1′のゲ
ートはスイッチング素子QBjを介してカラムデコーダ出
力信号線Yjに接続される。トランスファゲートTG2,TG
2′のゲートはスイッチング素子QAj＋１を介してカラム
デコーダ出力信号線Yj＋１に接続される。この構成の場
合、スイッチング素子QBjが導通状態の場合、スイッチ
ング素子QAj＋１は非導通状態であるため、トランスフ
ァゲートTG1,TG1′を介してカラムCj＋１が共通データ
線CB1に接続される。一方、スイッチング素子QBjが非導
通状態にあり、スイッチング素子QAj＋１が導通状態の
場合には、カラムCj＋１はトランスファゲートTG2,TG
2′を介して共通データ線CB2に接続される。したがっ
て、たとえカラムCiが不良であり、カラムデコーダ出力
信号線Yj出力信号線がカラムCj＋１に接続されたとして
も、カラムCj＋１は、トランスファゲートTG1,TG1′に
よりセクションＩに接続することになり、正確にデータ
の読出しを行なうことが可能となる。

不良メモリセルが存在しない場合にはカラムCj＋１は
セクションIIに属し、カラムCj＋１はトランスファゲー
トTG2,TG2′を介して共通データ線CB2に接続される。

前述の実施例のの構成においては、不良ロウまたはカ
ラムに対応するヒューズを切断することによりこの不良
ロウまたはカラムをデコーダ出力から切り離し、かつデ
コーダ出力信号線を１行または１列ずつずらすことによ
り不良ロウまたはカラムの救済が行なわれている。しか
しながらこの構成では、１行また１列の救済しか行なう
ことができない。そこで次に複数行または複数列の救済
を行なうための構成を説明する。

第9A図および第9B図は本発明による２行を救済するた
めの構成を示す図である。第9A図および第9B図の構成に
おいては、第１図または第４図に示す救済回路が２段縦
続接続される。この第9A図および第9B図の構成において
切換手段を与えるトランジスタは単に機械的なスイッチ
ング素子Ｓで示されるが、各スイッチング素子の導通状
態の制御は第１図，第４図の実施例において示すものと
同様にヒューズの溶断により行なわれる。第9A図を参照
して、ロウデコーダ３の出力信号線X1〜Xnに対しｎ＋１
本のサブロウSX1〜SXn＋１が設けられ、かつｎ＋２本の
ロウR1〜Rn＋２が設けられる。ロウデコーダ出力信号線
X1〜XnとサブロウSX1〜SXn＋１との間にスイッチング素
子S1A1〜S1An,S1B1〜S1Bnが配設される。ロウデコーダ
出力信号線Xkはスイッチング素子S1Akを介してサブロウ
SXkに接続され、かつスイッチング素子S1Biを介してサ
ブロウSXk＋１に接続される。

サブロウSX1〜SXn＋１とロウR1〜Rn＋２との間にスイ
ッチング素子S2A1〜S2An＋1,S2B1〜S2Bn＋１が配設され
る。サブロウSXkはスイッチング素子S2Akを介してロウR
kに接続され、かつスイッチング素子S2Bkを介してロウR
k＋１に接続される。

半導体記憶装置において不良メモリセルが存在しない
場合には、スイッチング素子S1A1〜S1AnおよびS2A1〜S2
An＋１がオン状態である。したがって、ロウデコーダ出
力信号線X1〜Xnはそれぞれスイッチング素子S1A1〜S1An
を介してサブロウSX1〜SXnに接続される。またサブロウ
SX1〜SXnはそれぞれスイッチング素子S2A1〜S2Anを介し
てロウR1〜Rnに接続される。

今、ロウRiおよびRjに不良メモリセルが存在した場合
を考える。この場合、第9B図に示すように、まず、第１
図および第４図に示す場合と同様にしてロウデコーダ出
力信号線Xiに接続されるスイッチング素子S1Aiを遮断状
態としかつスイッチング素子S1Bi〜S1Bnのすべてを導通
状態とする。これによりロウデコーダ出力信号線X1〜Xi
−１はサブロウSX1〜SXi−１に接続され、かつ信号線Xi
〜Xnはスイッチング素子S1Bi〜S1Bnを介してサブロウSX
i＋１〜SXn＋１に接続される。

次いで、サブロウSXjとロウRjとの間に設けられたス
イッチング素子S2Aj〜S2An＋１を遮断状態、スイッチン
グ素子S2Bj〜S2Bn＋１をオン状態とする。これにより、
サブロウSX1〜SXj−１はロウR1〜Rj−１に接続され、サ
ブロウSXj〜SXn＋１はロウRj＋１〜Rn＋２に接続され
る。

このとき、サブロウSXiはロウRiに接続されるが、サ
ブロウSXiは既に出力信号線Xi−1,Xiと切り離されてロ
ウRiの救済が行なわれており、かつロウRjはサブロウSX
j−1,SXjと切り離されており、不良ロウRjに対する救済
が行なわれる。このとき、ロウデコーダ出力信号線X1〜
Xi−１はロウR1〜Ri−１に接続され、出力信号線Xiはロ
ウRi＋１に接続される。ロウデコーダ出力信号線Xi＋１
〜Xi−２はロウRi＋２〜Rj−１に接続される。ロウデコ
ーダ出力信号線Xj−１〜XnはロウRj＋１〜Rn＋２に接続
される。上述の構成により、２行の救済を行なうことが
できる。

第１のスイッチング手段S1および第２のスイッチング
手段S2に第１図で示す回路構成を用いると、切断すべき
ヒューズの数は２個で済み、また第４図に示す回路構成
を用いても８個で不良ロウまたはカラムの救済を行なう
ことができる。このスイッチング素子の縦続段数を増加
すれば、応じて救済ロウまたはカラムの数を増大させる
ことができる。

実際の半導体記憶装置における発生する不良モードと
しては隣接するカラム同士の短絡による２カラム不良が
生じる場合が多い。第9A図および第9B図に示す構成でも
隣接する２カラムの不良を救済することが可能である
が、より容易に隣接する２カラム不良を救済するための
構成を第10A図および第10B図に示す。

第10A図および第10B図においては、救済回路を構成す
るスイッチグ手段は単に機械的なスイッチング素子SA,S
Bで示されているが、これは第１図または第４図に示す
回路構成を用いて実現することができる。第10A図およ
び第10B図を参照して、ｎ本のカラムデコーダ出力信号
線Y1〜Ynに対してｎ＋２本のカラムC1〜Cn＋２が設けら
れる。第10A図および第10B図においては、一部のカラム
Ci−１〜Ci＋４とカラムデコーダ出力信号線Yi−２〜Yi
＋３のみが代表的に示される。カラムデコーダ６の出力
信号線Yk（ｋ＝１〜ｎ）はスイッチング素子SAkを介し
てカラムCkに接続され、かつスイッチング素子SBkを介
してカラムCk＋２に接続される。次にカラム救済方法に
ついて説明する。

メモリセルの不良が存在しない場合には、第10A図に
示すように、スイッチング素子SA1〜SAnが導通状態にあ
り、スイッチング素子SB1〜SBnがオフ状態にある。これ
により、カラムデコーダの出力信号線Y1〜YnはカラムC1
〜Cnにスイッチング素子SA1〜SAnを介して接続される。

今カラムCi,Ci＋１に不良が発生した場合を考える。
この場合、第10B図に示すように、カラムCiに接続され
るスイッチング素子SBi−2,SAiをオフ状態とし、かつカ
ラムCi＋１に接続されるスイッチング素子SBi−1,SAi＋
１をオフ状態にする必要がある。このため、スイッチン
グ素子SAi〜SAnをオフ状態とし、スイッチング素子SBi
〜SBnをオン状態とする。これによりカラムデコーダ出
力信号線Yi〜Ynはスイッチング素子SBi〜SBnを介してカ
ラムCi＋２〜SCn＋２にそれぞれ接続される。一方、カ
ラムデコーダ出力信号線Y1〜Yi−１は、スイッチング素
子SA1〜SAi−１を介してカラムC1〜Ci−１に接続され
る。この構成により隣接する２カラムの不良を救済する
ことができる。

なおこの隣接する２カラムの不良救済手法はロウに対
しても適用することができる。

なお、上述の実施例においては、１段のスイッチング
手段を介してデコーダ出力信号線は２本のロウまたは２
本のカラムに接続されており、これにより１行または１
列の救済が可能である。したがって、複数の行または複
数の列の救済を行なうためにはこのスイッチング手段を
多段に縦続接続する必要があり回路構成が複雑化し、か
つ救済回路の占有面積も大きくなる。そこで、１段のス
イッチング手段により２行または２列の救済が可能とな
る構成について以下に説明する。

第11図にこの発明のさらに他の実施例である救済回路
の構成を示す。第11図においては、カラム救済回路の構
成が示されるが、同一の構成はロウ救済回路にも適用す
ることができる。

第11図を参照して、カラムデコーダ６はｎ本の出力信
号線Y1〜Ynを有し、一方メモリセルアレイのカラムはｎ
＋２本のカラムC1〜Cn＋２を有する。カラムデコーダ６
の出力信号線Ykが３本のカラムCk,Ck＋１およびCk＋２
に接続可能なように、１組のｎ型トランジスタQAk,QBk
およびQCkが並列態様で設けられる。ｎ型トランジスタQ
A1〜QAnは、カラムデコーダ出力信号線Y1〜Ynをそれぞ
れカラムC1〜Cnに接続するスイッチング手段として機能
する。ｎ型トランジスタQB1〜QBnは、カラムデコーダ出
力信号線Y1〜YnをそれぞれカラムC2〜Cn＋１に接続する
スイッチング手段として機能する。ｎ型トランジスタQC
1〜QCnは、カラムデコーダ出力信号線Y1〜Ynをそれぞれ
カラムC3〜Cn＋２に接続するスイッチング手段として機
能する。

スイッチング手段としてのｎ型トランジスタQA1〜QA
n,QB1〜QBn,QC1〜QCnのオン／オフ動作を制御するため
に、電圧供給パスPC,PDおよびNOR回路N1〜Nnが設けられ
る。電圧供給パスPCはその一方端が接地電位に接続さ
れ、その他方端は高抵抗ZCを介して電源電位Vccに接続
される。電圧供給パスPCの一方端と高抵抗体ZCの一方端
との間にはヒューズfc1〜fcnが直列に接続される。ヒュ
ーズfc1の一方端は接地電位に接続され、他方端はヒュ
ーズfc2の一方端に接続される。ヒューズfcnの一方端は
高抵抗体ZCの一方端に接続され、その他方端はヒューズ
fnc−１の他方端に接続される。ヒューズfciの一方端は
ｎ型トランジスタQCiのゲートに接続され、その他方端
はｎ型トランジスタQCi−１のゲートに接続される。

電圧供給パスPDはその一方端が電源電位Vccに接続さ
れ、その他方端が高抵抗体ZDを介して接地電位Vssに接
続される。電圧供給パスPDの一方端と他方端との間にヒ
ューズfD1〜fDnが直列に配設される。ヒューズfD1の一
方端は電源電位に接続される。ヒューズfDnの他方端は
高抵抗体ZDの一方端へ接続される。ヒューズfDiの一方
端はｎ型トランジスタQAiのゲートに接続され、その他
方端はｎ型トランジスタQAi−１のゲートに接続され
る。

NOR回路Nk（ｋ＝１〜ｎ）はヒューズfckの一方端電位
とヒューズfDkの一方端の電位とを受け、その出力信号
をｎ型トランジスタQBkのゲートへ与える。すなわち、
電圧供給パスPCはｎ型トランジスタQC1〜QCnのオン／オ
フ動作を制御し、電圧供給パスPDはｎ型トランジスタQA
1〜QAnのオン・オフ動作を制御し、NOR回路N1〜Nnはｎ
型トランジスタQB1〜QBnのオン／オフ動作を制御する。
次に動作について説明する。メモリセルアレイにおいて
不良メモリが存在しない場合、ヒューズfc1〜fcnおよび
fD1〜fDnはすべて導通状態にある。したがって、電圧供
給パスPC上の電位が接地電位Vssレベル、電圧供給パスP
Dは電源電位Vccレベルにあり、NOR回路N1〜Nn出力は
“L"レベルにある。したがって、この状態においては、
ｎ型トランジスタQA1〜QAnがオン状態、ｎ型トランジス
タQB1〜QBn,QC1〜QCnがオフ状態である。これによりカ
ラムデコーダ出力信号線Y1〜Ynはそれぞれｎ型トランジ
スタQA1〜QAnを介してカラムC1〜Cnに接続される。

今、カラムCiに不良メモリセルが存在した場合を考え
る。このとき、電圧供給パスPDにおいてｎ型トランジス
タQAiに対して電源電位Vcc側に配設されているヒューズ
fDiが切断される。これにより電源電位Vccに接続される
電圧供給パスPD上の回路部分は電源電位Vccレベルに、
高抵抗体ZDに接続される部分は接地電位Vssレベルに設
定される。これにより、ｎ型トランジスタQAi〜QAnがす
べてオフ状態となる。また、このとき電圧供給パスPC上
の電位が接地電位Vssレベルにあるため、NOR回路Ni〜Nn
の出力はすべて“H"レベルに上昇する。これによりｎ型
トランジスタQBi〜QBnがオン状態となる。したがって、
カラムデコーダの出力信号線Y1〜Yi−１はｎ型トランジ
スタQA1〜QAi−１を介してカラムC1〜Ci−１に接続さ
れ、出力信号線Yi〜Ynはｎ型トランジスタQBi〜QBnを介
してカラムCi＋１〜Cn＋１に接続される。

さらに、カラムCiに加えてカラムCj（ｊ＞ｉ）にも不
良メモリセルが存在した場合を考える。この場合、電圧
供給パスPC上でｎ型トランジスタQCj−１よりも接地電
位Vss側に配設されているヒューズfcj−１をさらに切断
する。これにより、ｎ型トランジスタQCj−１〜QCnのゲ
ートには電源電位Vccレベルの高電位が高抵抗体ZCを介
して供給され、これによりｎ型トランジスタQCj−１〜Q
Cnがオン状態となる。またNOR回路Nj−１〜Nnはその入
力の一方が電源電位Vccレベルになるためその出力は接
地電位Vssレベルとなる。この結果、ｎ型トランジスタQ
Bj−１〜QBnがオフ状態となる。これによりｎ型トラン
ジスタQA1〜QAi−１、QBi〜QBj−２およびQCj−１〜QCn
がオン状態となる。この結果、カラムデコーダ出力信号
線Y1〜Yi−１はｎ型トランジスタQA1〜QAi−１を介して
カラムC1〜Ci−１に接続される。出力信号線Yi〜Yj−２
はｎ型トランジスタQBi〜QBj−２を介してカラムCi＋１
〜Cj−１に接続される。カラムデコーダ出力信号線Yj−
１〜Ynはｎ型トランジスタQCj−１〜QCnを介してカラム
Cj＋１〜Cn＋２に接続される。

上述の構成により不良メモリセルを含むカラムCi,Cj
はカラムデコーダ６から切り離されることになり、不良
カラム１本につきヒューズを１カ所切断するのみで不良
アドレスの救済が実現される。

第11図に示す構成においては、高抵抗体ZCおよびZDを
介して電圧供給パスPC,PDがそれぞれ電源電位Vcc、接地
電位Vssに接続されている。この場合、この高抵抗体ZC,
ZDに代えて第12図に示すような電位設定回路27,28を用
いてもよい。

第12図において、電圧供給パスPDの他方端に、電位設
定回路27が設けられる。電位設定回路27は、ｎ型トラン
ジスタQN10,QN20とインバータINを含む。ｎ型トランジ
スタQN10はアドレス変化検出信号ATDに応答してオン状
態となり電圧供給パスPDの他方端を接地電位Vssに接続
する。ｎ型トランジスタQN20はインバータINの出力に応
答してオン状態となり、電圧供給パスPDの他方端を接地
電位に接続する。インバータINは電源電圧供給パスPCの
他方端電位を反転してｎ型トランジスタQN20のゲートへ
与える。アドレス変化検出信号ATDはアドレス遷移検出
回路（第２図参照）においてアドレス変化時に発生され
る正の極性を有するパルス信号である。ｎ型トランジス
タQN10はヒューズfD1〜fDnがすべて導通状態にある場合
にたとえアドレス変化検出信号ATDが発生されても、電
圧供給パスPDの電位を降下させないようにするために大
きなオン抵抗を有している。次に動作について説明す
る。

電圧供給パスPDのヒューズfD1〜fDnがすべて導通状態
にある場合には、電圧供給パスPD上の電位は電源電位Vc
cレベルにある。このときアドレス変化検出信号ATDが発
生され、ｎ型トランジスタQN1がオン状態となり電圧供
給パスPD上の電位を接地電位Vssレベルへ低下させよう
とする。しかしかながら、このｎ型トランジスタQN1の
オン抵抗は大きく設定されているため、電圧供給パスPD
の電位降下はほとんど生じず、電圧供給パスPDの電位は
電源電位Vccレベルに保持される。

一方、電圧供給パスPDにおいて１個のヒューズfDkが
切断された場合を考える。この場合アドレス変化検出信
号ATDの発生に応答してｎ型トランジスタQN1がオン状態
となり、電源電位Vccから切り離された電圧供給パスPD
の部分の電位が接地電位Vssレベルへ降下する。この電
源電位Vccから切り離された部分の電位がインバータIN
のしきい値を越えると、インバータINの出力は“H"レベ
ルとなり、ｎ型トランジスタQN2がオン状態となり、急
速にこの分離された部分が電位が接地電位Vssレベルに
放電される。この電源電位Vccから切り離された部分の
電位はこのインバータINとｎ型トランジスタQN2とのラ
ッチ回路により設置電位Vssレベルにラッチされる。こ
れにより、電圧供給パスPDにおいて電源電位Vccから切
り離された回路部分は確実に接地電位Vssレベルに高速
で設定される。

電圧供給パスPCに対しては、電位設定回路28が設けら
れる。電位設定回路28はｐ型トランジスタQP10,QP20お
よびインバータIPを含む。ｐ型トランジスタPQ10は負極
性のアドレス変化検出信号ATDNに応答してオン状態とな
り電圧供給パスPCの他方端を電源電位Vccレベルに接続
する。ｐ型トランジスタQP20は電圧供給パスPCの他方端
を、インバータIPの出力に応答してオン状態となって電
源電圧Vccに接続する。インバータIPは電圧供給パスPC
の他方端電位を反転してｐ型トランジスタQP20のゲート
へ印加する。アドレス変化検出信号ATDNはアドレス変化
時に発生される負極性のパルス信号であり、アドレス変
化時点において“L"レベルに立下がる。このｐ型トラン
ジスタQP10のオン抵抗は大きく設定される。これによ
り、ヒューズfc1〜fcnのいずれもがオン状態の場合にお
いてもたとえｐ型トランジスタQP10がオン状態となって
も電圧供給バスPCの電位が上昇しないように設定され
る。ヒューズfc1〜fcnのいずれかが切断された場合には
ｐ型トランジスタQP10がアドレス変化検出信号ATDNに応
答してオン状態となり接地電位Vssから切り離された回
路部分の電位を上昇させる。この接地電位Vssから切り
離された部分の電位がインバータIPのしきい値を越える
と、ｐ型トランジスタQP20がオン状態となりこの部分を
高速で電源電位Vccレベルに充電する。ｐ型トランジス
タQP20とインバータIPはラッチ回路を構成しており、第
２電圧供給パスPCの接地電位Vssから切り離された部分
を電源電位Vccレベルに設定する。

これらの電位設定回路27,28により不良アドレス救済
時において第１および第２の電圧供給パスPC,PCに対し
てそれぞれ接地電位Vssおよび電源電位Vccを急速かつ安
定に供給することが可能となる。

第11図および第12図の構成においてはヒューズfD1〜f
Dnがすべて導通状態の場合、電圧供給パスPDの電位は電
源電位Vccに設定される。しかしながら、第13図に示す
ようにヒューズfD1〜fDnがすべて導通状態のときに電圧
供給パスPDの電位を接地電位Vssに設定する構成を用い
ることも可能である。

第13図を参照して、電圧供給パスPDは、その一方端が
高抵抗体ZDを介して電源電圧Vccに接続される。電圧供
給パスPDの一方端と接地電位Vssとの間にヒューズfD1〜
fDnが直列に接続される。電圧供給パスPCの構成は第11
図に示す構成と同様である。次に動作について説明す
る。

不良メモリセルが存在しない場合においては電圧供給
パスPDには常時、接地電位Vssが供給され、ｎ型トラン
ジスタQA1〜QAnはオフ状態となる。一方、NOR回路N1〜N
nは、その入力がともに接地電位Vssレベルにあるため、
電源電位Vssレベルの信号を出力する。これにより、ｎ
型トランジスタQB1〜QBnがオン状態となる。したがっ
て、カラムデコーダ出力信号線Y1〜Ynは、このｎ型トラ
ンジスタQB1〜QBnを介してカラムC2〜Cn＋１に接続され
る。

今、カラムCi上に不良メモリセルが存在した場合を考
える。この場合、電圧供給パスPD上のヒューズfDi−１
を切断する。これによりｎ型トランジスタQA1〜QA−１
のゲートには電源電位Vccが高抵抗体ZTを介して供給さ
れ、ｎ型トランジスタQA1〜QAi−１はオン状態となる。
また、NOR回路N1〜Ni−１は、その各々が、その入力の
一方が電源電位Vccに上昇するため、接地電位Vssレベル
の信号を出力する。これによりＮ型トランジスタQB1〜Q
Bi−１がオフ状態となる。これにより、カラムデコーダ
出力信号線Y1〜Yi−１は各々ｎ型トランジスタQA1〜QAi
−１を介してカラムC1〜Ci−１に接続される。このとき
残りのカラムデコーダ出力信号線Yi〜Ynは、オン状態の
ｎ型トランジスタQBi〜QBnを介してカラムCi＋１〜Cn＋
１に接続される。

さらに、カラムCj上（ｊ＞ｉ）上にも不良メモリセル
が存在した場合を考える。この場合第11図に示す場合と
同様にして電圧供給パスPC上のヒューズfCj−１をさら
に追加的に切断すればよい。これにより、NOR回路Nj−
１〜Nnの出力信号レベルは“L"レベルとなり、ｎ型トラ
ンジスタQBj−１〜QBnがすべてオフ状態となり、一方ｎ
型トランジスタQCj−１−QCnがオン状態となる。これに
よりカラムデコーダ出力信号線Y1〜Yi−１がｎ型トラン
ジスタQA1〜QAi−１を介してカラムC1〜Ci−１に接続さ
れる。また出力信号線YI〜Yj−２はｎ型トランジスタQB
i〜QBi−２を介してカラムCi〜Cj−１に接続される。出
力信号線Yj−Ynはｎ型トランジスタQCj−１〜QCnを介し
てカラムCj＋１〜Cn＋２に接続される。

この第13図に示す構成においても不良カラム１本につ
きヒューズを１箇所切断するのみで不良カラムを救済す
ることが可能となる。また、第13図に示す構成において
第１および第２の高抵抗体ZC,ZDの代わりに第12図に示
す電位設定回路28を用いることも可能である。

第11図ないし第13図においてはカラム救済を一例とし
て示したが、同一構成の救済回路をロウ救済に対し用い
ることも可能である。このロウ救済に用いた場合には、
ロウデコーダ３を信号NEDで非活性化する必要がなく、
したがって不良セルを含むロウが一旦選択されることが
全くないのでアクセス時間を短縮することができる。

第14図に第11図ないし第13図に示す構成をロウ救済に
用いた際の変更例を示す。第14図においてロウデコーダ
３は出力信号線X1〜Xnを有しており、これに対しｎ＋２
本のロウR1〜Rn＋２が設けられる。ロウデコーダ出力信
号線X1〜XnとロウR1〜Rn＋２との間には救済回路のスイ
ッチング素子QA1〜QAn,QB1〜QBnおよびQC1〜QCnが配設
される。スイッチング素子（ｎ型トランジスタ）QAkは
ロウデコーダ出力信号線XkをロウRkに接続する。ｎ型ト
ランジスタQBkはロウデコーダ出力信号線XkをロウRk＋
１に接続する。ｎ型トランジスタQCkはロウデコーダ出
力信号線XkをロウRk＋２に接続する。この構成において
は、スイッチング素子部分のみが示されているが、第11
図ないし第13図に示す構成と同様に電圧供給パスおよび
ヒューズおよびNOR回路が配設されている。このロウデ
コーダ３の出力はスイッチング素子QAk,QBk,QBkを介し
てロウR1〜Rn＋２を駆動しており、出力信号振幅が損な
われてロウを高速駆動することがでぎずアクス時間が低
下するという問題が生じることが考えられる。このた
め、各ロウR1〜Rn＋２とスイッチング素子QA1〜QAn,QB1
〜QBnおよびQC1〜QCnの間にロウドライバXD1〜SDn＋２
が配設される。このロウドライバXD1〜XDn＋２は通常の
バッファアンプで構成されており、このロウドライバXD
kを設けることによりロウデコーダ３出力に応答して高
速選択のロウを駆動することが可能となり、半導体記憶
装置の高速動作を実現することができる。

なお上述の実施例における救済回路のスイッチングト
ランジスタの導電型は電圧供給パスの電圧極性およびヒ
ューズの配置を異ならせることにより逆にすることも可
能である。

［発明の効果］ 以下のようにこの発明によれば、ロウまたはカラムデ
コーダ出力信号線の各々をスイッチング手段を介して複
数のロウまたはカラムに選択的に接続し、スイッチング
手段の接続態様を切換えるだけで不良ロウまたはカラム
を避けて正常なロウまたはカラムにデコード出力信号線
の各々が接続されるように構成しているので、ロウまた
はカラム救済に必要とされる不良ロウおよび不良カラム
を記憶するプログラム回路およびスペアロウまたはスペ
アカラムを選択するスペアデコーダが不必要となり、救
済回路に必要とされるチップ面積を低減することが可能
となり、集積度が高い半導体記憶装置を得ることができ
る。

また、ロウデコーダまたはカラムデコーダの活性化に
より不良ロウの選択が生じることはないため、高速でロ
ウ選択を行なえることができアクセス時間を低減するこ
とが可能となる。

さらに、スイッチング手段の接続態様の切換えは、数
箇所（最低１カ所）のヒューズの切断を行なうだけで実
行することができるので、救済作業におけるスループッ
トおよび救済成功率を向上することができ、半導体記憶
装置の歩留りを向上させることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるロウ救済回路の構成
の一例を示す図である。第２図はこの発明による半導体
記憶装置の全体の概略構成の一例を示す図である。第３
図はこの発明の第２の実施例であるロウ救済回路の具体
的構成を示す図である。第４図はこの発明の第３の実施
例であるカラム救済回路の具体的構成を示す図である。
第５図はこの発明の第４の実施例であるロウ救済下位の
具体的構成を示す図である。第６図は大容量スタティッ
ク型半導体記憶装置の全体の概略構成を示す図であり、
メモリセルアレイが複数のセクションに分割された構成
を示す図である。第７図はこの発明によるカラム救済回
路を単純に第６図に示すセクション方式のスタティック
型半導体記憶装置に適用した際の構成を示す図である。
第８図はこの発明の第５の実施例であるカラム救済回路
の構成を概略的に示す図であり、第７図に示すカラム救
済回路の改良例を示す図である。第9A図および第9B図は
この発明の第６の実施例であるロウ救済回路の構成を示
す図である。第10A図および第10B図はこの発明の第７の
実施例であるカラム救済回路の構成を概略的に示す図で
ある。第11図はこの発明の第８の実施例であるカラム救
済回路の構成を示す図である。第12図はこの発明の第９
の実施例であるカラム救済回路の構成を示す図である。
第13図はこの発明の第10の実施例であるカラム救済回路
の構成を示す図である。第14図はこの発明の第11の実施
例であるロウデコーダ救済回路の構成を示す図である。
第15図は従来の半導体記憶装置の全体の構成を概略的に
示す図である。 図において、１はメモリセルアレイ、３はロウデコー
ダ、４はロウ救済回路、６はカラムデコーダ、７はカラ
ム救済回路、９はカラム選択ゲート、X1〜Xnはロウデコ
ーダ出力信号線、R1〜Rn＋１はロウ、XD1〜XDn＋２はロ
ウドライバ、Y1〜Ynはカラムデコーダ出力信号線、C1〜
Cn＋２はカラム、17,27,28は電位設定回路、f1〜fn、fA
1〜fAn,fB1〜fBn,fC1〜fCn,fD1〜fDnはヒューズ、QP1,Q
Pn,QN1〜QNn,TA1,TAn,TB,QA1〜QAn,QB1〜QBn,SA1〜SAn,
SB1〜SBn,S1A1〜S1An,S2A1〜S2An,S1B1〜S1Bn,S2B1〜S2
Bnは救済回路を構成するスイッチング素子、N1〜NnはNO
R回路、PA,PB,PC,PD,Pは電圧供給パス、MCはメモリセ
ル、ZA,ZB,ZC,ZDは高抵抗体である。 なお、図中、同一符号は同一または相当部分を示す。

フロントページの続き (56)参考文献 特開 昭61−61300（ＪＰ，Ａ) 特開 昭64−27099（ＪＰ，Ａ) 特開 昭64−42099（ＪＰ，Ａ) 特開 昭58−175196（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】行および列のマトリクス状に配列される複
   数のメモリセルを有するメモリセルアレイと、 前記メモリセルアレイの行または列に対応して配置さ
   れ、各々に対応の行または列のメモリセルが接続される
   （ｎ＋１）本の行または列線と、 前記（ｎ＋１）本の行または列線上の不良メモリセルの
   非存在時、前記（ｎ＋１）本の行または列線のうちの連
   続して隣接するｎ本の行または列線に対応付けられるｎ
   本の出力信号線を有し、アドレス信号に従って前記ｎ本
   の出力信号線のうちの対応の出力信号線を選択状態へ駆
   動するデコーダ手段と、 前記（ｎ＋１）本の行または列線と前記ｎ本の出力信号
   線との間に、前記ｎ本の出力信号線各々に対応して設け
   られ、かつ各々が、導通時対応の出力信号線を対応の行
   または列線へ電気的に接続する第１導電型のスイッチン
   グトランジスタと、前記第１導電型のスイッチングトラ
   ンジスタと相補的に導通し、導通時対応の出力信号線を
   前記対応の行または列線と隣接する行または列線へ接続
   する第２導電型のスイッチングトランジスタを含むｎ個
   のスイッチング素子と、 第１の電源電位供給ノードと第２の電源電位供給ノード
   との間に結合されかつ前記ｎ本の出力信号線およびスイ
   ッチング素子各々に対応して設けられ、かつ互いに直接
   に接続されかつさらに各々の一方側ノードの電圧が対応
   のスイッチング素子の第１導電型のスイッチングトラン
   ジスタおよび第２導電型のスイッチングトランジスタ両
   者の制御電極で与えられるｎ個の溶断可能なヒューズ素
   子を含む１本の電圧供給パスとを備える、半導体記憶装
   置における不良ビット救済回路。
2. 【請求項２】行および列のマトリクス状に配列される複
   数のメモリセルを有するメモリセルアレイと、 前記行または列の各々に対応して配置され、各々に対応
   の行または列のメモリセルが接続される（ｎ＋２）本の
   行または列線と、 ｎ本の出力信号線を有し、アドレス信号に従って前記ｎ
   本の出力信号線の対応のものを選択状態へ駆動するデコ
   ーダ手段と、 前記ｎ本の出力信号線と（ｎ＋１）本のサブ出力信号線
   との間に前記ｎ本の出力信号線各々に対応して設けら
   れ、かつ各々が、導通時対応の出力信号線を対応のサブ
   出力信号線へ電気的に接続する第１導電型の第１のスイ
   ッチングトランジスタと、前記第１のスイッチングトラ
   ンジスタと相補的に導通し、導通時前記対応の出力信号
   線を前記対応のサブ出力線に隣接するサブ出力線へ電気
   的に接続する第２導電型の第２のスイッチングトランジ
   スタとを含む複数の第１のスイッチング素子と、 第１の電源電位の供給ノードと第２の電源電位の供給ノ
   ードとの間に結合され、かつ前記ｎ本の出力信号線およ
   び第１のスイッチング素子各々に対応して設けられ、か
   つ互いに直列に接続されかつさらに各々の一方側ノード
   の電圧が対応の第１のスイッチング素子の第１および第
   ２のスイッチングトランジスタの制御電圧へ共通に与え
   られるｎ個の溶断可能なヒューズ素子を含む１本の電圧
   供給パスと、 前記（ｎ＋１）本のサブ出力信号線と前記（ｎ＋２）本
   の行または列線との間に前記（ｎ＋１）本のサブ出力信
   号線それぞれに対応して設けられ、各々が導通時対応の
   サブ出力信号線を対応の行または列線へ電気的に接続す
   る前記第１導電型の第３のスイッチングトランジスタ
   と、前記第３のスイッチングトランジスタと相補的に導
   通し、導通時前記対応のサブ出力信号線を前記対応の行
   または列線と隣接する行または列線と電気的に接続する
   前記第２導電型の第４のスイッチングトランジスタとを
   含む複数の第２のスイッチング素子と、 前記第１の電源電位の供給ノードと前記第２の電源電位
   の供給ノードとの間に結合され、かつ前記（ｎ＋１）本
   のサブ出力信号線および第２のスイッチング素子それぞ
   れに対応して設けられ、かつ互いに直列に接続されかつ
   さらに各々の一方側ノードの電圧が対応の第２のスイッ
   チング素子の第３および第４のスイッチングトランジス
   タの制御電圧へ共通に与えられる（ｎ＋１）個の溶断可
   能なヒューズ素子を含む１本の第２の電圧供給パスを備
   える、半導体記憶装置における不良ビット救済回路。
3. 【請求項３】前記行または列線は、対応の行のメモリセ
   ルが接続されるワード線であり、 各前記ワード線に対応して設けられ、対応のワード線が
   前記スイッチング素子により前記デコーダ手段から分離
   されたとき対応のワード線の電位を常時非選択状態の電
   位に固定するための抵抗素子をさらに備える、請求項１
   または２に記載の半導体記憶装置における不良ビット救
   済回路。
4. 【請求項４】前記電圧供給パスの前記第１の電源電位供
   給ノードに設けられ、アクセス検出信号に応答して前記
   第１の電源電位供給ノードの電位を前記第１の電源電位
   に設定しかつ設定された電位を保持する電位設定／保持
   手段をさらに備える、請求項１ないし３のいずれかに記
   載の半導体記憶装置における不良ビット救済回路。
5. 【請求項５】行列状に配列される複数のメモリセルを有
   するメモリセルアレイと、 前記メモリセルアレイの各列に対応して配置されかつ複
   数のグループに分割され、各々に対応の列のメモリセル
   が接続される複数の列線と、 前記列グループ各々に対応して設けられ、各々が対応の
   列グループの選択列とデータの授受を行なう複数のデー
   タ線と、 複数の出力を有しアドレス信号に従って前記複数の列線
   からアドレス指定された列を選択するための列選択信号
   を対応の出力へ出力するデコーダ手段と、 前記デコーダ手段の出力それぞれに対応して設けられ、
   対応の出力からの列選択手段を連続して隣接する２つの
   列線の一方へ択一的に伝達する複数のスイッチング素子
   と、 前記複数のスイッチング素子の信号伝播経路を規定する
   伝播経路規定手段とを備え、前記伝播経路規定手段は、
   不良列存在時、この不良列に対応するデコーダ手段の出
   力を含む連続的に隣接するデコーダ手段の出力の第１の
   ブロックと残りのデコーダ手段の出力の第２のブロック
   とにデコーダ手段の出力を分割し、第１のブロックの出
   力に対応して設けられるスイッチング素子の信号伝播経
   路を第２のブロックの出力に対応して設けられるスイッ
   チング素子の信号伝播経路とを互いに異ならせる手段を
   含み、 前記複数の列線各々に対応して設けられ、列選択信号に
   応答して導通して、対応の列線を対応のデータ線に電気
   的に接続する列選択ゲートをさらに備え、前記列選択ゲ
   ートは、隣接列グループの境界において一方の列グルー
   プに設けられる境界列に対応して設けられ、関連の隣接
   する２つのスイッチング素子の一方のスイッチング素子
   からの列選択信号に応答して導通し、該境界剤を前記隣
   接列グループの他方の列グループに対応して設けられた
   データ線へ電気的に接続する第１の接続ゲートと、前記
   関連の隣接する２つのスイッチング素子の他方のスイッ
   チング素子から伝達される列選択信号に応答して導通し
   て、前記境界列を前記隣接列グループの前記一方の列グ
   ループに対応して設けられたデータ線へ電気的に接続す
   る第２の接続ゲートとを含む、半導体記憶装置における
   不良ビット救済回路。
6. 【請求項６】行および列からなるマトリクス状に配列さ
   れる複数のメモリセルを有するメモリセルアレイと、 各々が前記メモリセルアレイの行または列に対応して配
   置され、各々に対応の行または列のメモリセルが接続さ
   れる（ｎ＋２）本の行または列線と、 ｎ本の出力信号線を有し、アドレス信号に従って前記
   （ｎ＋２）本の行または列線から対応の行または列線を
   選択するためのデコーダ手段と、 前記デコーダ手段の出力信号線各々に対応して設けら
   れ、各々が対応のデコーダ手段の出力信号線を１本の行
   または列線を間において隣接する２本の行または列線の
   組の一方の行または列線に択一的に接続する複数のスイ
   ッチング手段と、 ２本の隣接する行または列線に不良ビットが存在すると
   き前記不良ビットを含む行または列線に対応する前記デ
   コーダ手段の出力信号線をともに含む第１の出力信号線
   の組の各々の出力信号線に対応して設けられたスイッチ
   ング手段の接続態様のみを前記不良ビットが存在しない
   ときの接続態様と相反するように前記接続手段の接続態
   様を規定する手段を含む、半導体記憶装置における不良
   ビット救済回路。