DE69033976T2

DE69033976T2 - Anordnung zur Reparatur eines fehlerhaften Bits in einer Halbleiterspeichervorrichtung und Verfahren zur Reparatur

Info

Publication number: DE69033976T2
Application number: DE69033976T
Authority: DE
Inventors: Kenji Anami; Shuji Murakami; Tomohisa Wada
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-06-05
Filing date: 1990-02-26
Publication date: 2002-10-02
Anticipated expiration: 2010-02-27
Also published as: EP0858033B1; DE69033912D1; EP0858032A3; JP2837433B2; EP0858033A3; JPH038200A; DE69033977D1; US5134585A; EP0858032B1; US5379258A; EP0401957A2; DE69033976D1; EP1197864A2; EP0858032A2; EP0858033A2; EP0856793A2; EP1197864A3; EP0856793A3; DE69033912T2; EP0856793B1

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Verbesserung einer Schaltungsstruktur zum Reparieren eines defekten Bit in einer Halbleiterspeichervorrichtung.

Beschreibung der Hintergrundstechnik

Allgemein sind in einer Halbleiterspeichervorrichtung Ersatzzeilen und Ersatzspalten in einem Speicherzellenfeld zum Reparieren defekter Bit so vorgesehen, daß die Produktionsausbeute verbessert wird.
Fig. 1 zeigt schematisch einen Gesamtaufbau einer herkömmlichen Halbleiterspeichervorrichtung mit einer redundanten Bitstruktur.
Es wird Bezug genommen auf Fig. 1, die herkömmliche Halbleiterspeichervorrichtung weist ein Speicherzellenfeld 1 mit einer Mehrzahl in n Zeilen und n Spalten angeordneten Speicherzellen MC, N Zeilen (Wortleitungen) R1 bis Rn, von denen jede damit eine Zeile von Speicherzellen verbunden aufweist, und n Spalten (Bitleitungspaare) C1 bis Cn, von denen jede damit verbunden eine Spalte von Speicherzellen aufweist, die in dem Speicherzellenfeld 1 angeordnet sind, auf. Eine Ersatzzeile SR und eine Ersatzspalte SC sind zum Reparieren eines defekten Bit (Speicherzelle) an vorgeschriebenen Positionen (in Fig. 1 an der ersten Zeile und der (n+1)ten) Spalte des Speicherzellenfeldes 1 vorgesehen.
Die Zeilen R1 bis Rn sind entsprechend mit Ausgangssignalleitungen X1 bis Xn eines Zeilendekoders 3 verbunden. Der Zeilendekoder 3 dekodiert extern angelegte X-Adreßsignale (Zeilenadreßsignale) A0 bis Ak zum Aktivieren einer der Ausgangssignalleitungen X1 bis Xn.
Die Spalten C1 bis Cn sind entsprechend mit Ausgangssignalleitungen Y1-Yn eines Spaltendekoders 6 verbunden. Der Spaltendekoder 6 dekodiert extern angelegte Y-Adreßsignale (Spaltenadreßsignale) B0 bis Bm zum Auswählen einer der Ausgangssignalleitungen. Y1 bis Yn zum Aktivieren der ausgewählten Ausgangssignalleitung. Die Ausgangssignale Y1 bis Yn des Spaltendekoders 6 werden an Gates von Spaltenauswahlgatter 90a, 90b zum selektiven Verbinden der Spalten C1 bis Cn mit einer gemeinsamen Datenleitung (nicht gezeigt) als Reaktion auf ein Ausgangssignal von dem Spaltendekoder 6 angelegt.
Das Spaltenauswahlgatter 90a verbindet eine Bitleitung BLj einer Spalte Cj (j = 1 bis n) mit der gemeinsamen Datenleitung, und das Spaltenauswahlgatter 90b verbindet eine komplementäre Bitleitung BLj der Spalte Cj mit einer komplementären gemeinsamen Datenleitung. Die Gruppe von Gattern, die aus den Spaltenauswahlgattern 90a und 90b gebildet ist, stellt ein Spaltenauswahlgatter 9 dar. Die Ausgangssignale von dem Spaltendekoder 6 werden zu dem Spaltenauswahlgatter 9 durch Sicherungen/Schmelzelemente (schmelzbare Elemente) f1 bis fn übertragen. Die Sicherungen f1 bis fn können zum Beispiel einen Laserstrahl geschmolzen werden. Ein hoher Widerstand r ist parallel zu jeder der Sicherungen f1 bis fn zum Aufrechterhalten, wenn die Sicherung geschmolzen ist, des Gatterpotentiales der Spaltengatter 90a und 90b, die mit der geschmolzenen Sicherung verbunden sind, auf dem Massepotentialpegel vorgesehen.
Zum Reparieren einer Zeile, die ein defektes Bit (Speicherzelle) enthält, sind eine Programmierschaltung 30, ein Ersatzzeilendekoder 31 und ein Ersatzzeilentreiber SXD vorgesehen. Ein Beispiel dieses Aufbaues ist zum Beispiel in 1982, IEEE ISSCC Digest of Technical Papers, Februar 1982, S. 252 bis 253 von Smith u. a. offenbart. Die Programmierschaltung 30 speichert die Adresse der Zeile, die das defekte Bit enthält. Allgemein weist die Programmierschaltung 30 den gleichen Aufbau wie eine Einheitszeilendekodierschaltung auf, die den Zeilendekoder 3 darstellt und in den meisten Fällen wird eine darin enthaltene Sicherung durch einen Laserstrahl so geschmolzen, daß die Adresse der das defekte Bit enthaltenden Zeile gespeichert wird. Der Ersatzzeilendekoder 31 gibt ein Ersatzzeilenauswahlsignal als auch ein Signal NED zum Inaktivmachen des Zeilendekoders 3 als Reaktion auf ein Aktivierungssignal von der Programmierschaltung 30 aus. Der Zeilentreiber SXD treibt die Ersatzzeile SR als Reaktion auf das Ersatzzeilenauswahlsignal von dem Ersatzzeilendekoder 31 zum Versetzen der Ersatzzeile SR in einen ausgewählten Zustand.
Eine Programmierschaltung 61 und ein Ersatzspaltendekoder 60 sind zum Auswählen einer Ersatzspalte (redundante Spalte) SC vorgesehen. Die Programmierschaltung 61 speichert die Adresse der ein defektes Bit enthaltenen Spalte, und wenn ein externes Y-Adreßsignal B0 bis Bm die das defekte Bit enthaltende Spalte bezeichnet, gibt sie ein Aktivierungssignal aus. Der Ersatzspaltendekoder 60 gibt ein Signal zum Auswählen der Ersatzspalte SC als Reaktion auf das Aktivierungssignal von der Programmierschaltung 61 aus. Der Betrieb wird im folgenden beschrieben.
Zuerst wird der Betrieb, bei dem es keine defekte Speicherzelle gibt, beschrieben. Der Zeilendekoder 3 dekodiert die extern angelegten X-Adreßsignale A0 bis Ak und gibt ein Signal zum Auswählen einer der Zeilen R1 bis Rn an eine der Ausgangssignalleitungen X1 bis Xn aus. Folglich steigt das Potential der Zeile Ri (die ausgewählte Zeile wird als Ri dargestellt) an, so daß die Zeile Ri in den ausgewählten Zustand versetzt wird. Folglich wird die Information in den mit der ausgewählten Zeile Ri verbundenen Speicherzellen zu jeder der Spalten C1 bis Cn ausgelesen. Dann steigt das Signalpotential von einer der Ausgangssignalleitungen Y1 bis Yn als Reaktion auf das dekodierte Y- Adreßsignal von dem Spaltendekoder 6 an. Nun wird die ausgewählte Spalte aus Ci dargestellt. Zu dieser Gelegenheit steigt das Potential der Ausgangssignalleitung Yi des Spaltendekoders 6 an, die Spaltenauswahlgatter 90a und 90b werden in einen Ein-Zustand versetzt, und die Spalte Ci wird mit der gemeinsamen Datenleitung verbunden. Danach wird das Lesen oder Schreiben von Daten von oder in die Speicherzelle, die an dem Schnittpunkt der ausgewählten Zeile Ri und der ausgewählten Spalte Ci positioniert ist, ausgeführt.
Nun sei angenommen, daß eine defekte Speicherzelle in den mit der Zeile Ri verbundenen Speicherzellen vorhanden ist. Das Vorhandensein/die Abwesenheit der defekten Speicherzelle wird durch einen Funktionstest der Halbleiterspeichervorrichtung gefunden. Zuerst wird die Adresse der Zeile Ri mit einem Defekt in die Programmierschaltung 30 zum Reparieren der Zeile geschrieben. Das Schreiben der Adresse in die Programmierschaltung 30 wird allgemein durch Durchtrennen einer Sicherung durch einen Laser ausgeführt, wie oben beschrieben wurde. Wenn die extern angelegten X-Adreßsignale A0 bis Ak die Zeile Ri bezeichnen, dann wird die Programmierschaltung 30 aktiviert, und der Ersatzzeilendekoder 31 wird tätig. Der Ersatzzeilendekoder 31 im Betrieb versetzt die Ersatzzeile SR in den ausgewählten Zustand durch den Ersatzzeilentreiber SXD und aktiviert das Signal NED, so daß der Zeilendekoder 3 inaktiviert wird. Folglich wird die die defekte Speicherzelle enthaltende Zeile Ri durch die Ersatzzeile SR ersetzt, wodurch die Zeile Ri repariert ist.
Es sei nun angenommen, daß eine defekte Speicherzelle in einer Spalte Ci vorhanden ist. In diesem Fall wird die Adresse der die defekte Speicherzelle enthaltenden Spalte Ci durch Durchtrennen einer Sicherung zum Beispiel in die Programmierschaltung 61 zum Reparieren der Spalte geschrieben, wie es in dem Fall des Reparierens der Zeile ist. Zu der Zeit wird auch die mit der Ausgangssignalleitung Yi zum Auswählen der Spalte Ci, die die defekte Speicherzelle enthält, verbundene Sicherung fi durchtrennt, so daß die defekte Spalte Ci von dem Spaltendekoder 6 abgetrennt wird. Folglich wird die die defekte Speicherzelle enthaltende Spalte Ci in dem nichtausgewählten Zustand gehalten. Wenn die extern angelegte Y-Adresse die Spalte Ci bezeichnet, wird der Ersatzspaltendekoder 60 durch die Programmierschaltung 61 tätig, wodurch die Ersatzspalte SC ausgewählt wird. Daher wird die die defekte Speicherzelle enthaltende Spalte Ci durch die Ersatzspalte SC ersetzt, und die defekte Spalte Ci ist repariert.
Die Defektbitreparaturschaltung in der herkömmlichen Halbleiterspeichervorrichtung ist wie oben beschrieben aufgebaut, bei der die Programmierschaltungen, der Ersatzzeilendekoder, der Ersatzspaltendekoder und ähnliches notwendig sind, wodurch die Fläche des Chips vergrößert wird.
Das Programmieren der Adresse in der Programmierschaltung wird allgemein durch Durchtrennen einer Sicherung ausgeführt. Wie jedoch als ein Beispiel in dem zuvor erwähnten Artikel gezeigt ist, gibt es eine große Zahl von Sicherungen, die in der Programmierschaltung enthalten sind, und eine Zahl von Sicherungen muß zum Programmieren einer defekten Zeile oder Spalte durchtrennt werden. Da das Programmieren einer defekten Zeile oder Spalte Chip für Chip in diesem System ausgeführt wird, kann der Durchsatz verringert werden und Fehler beim Schneiden der Sicherungen können während des Reparaturvorganges erzeugt werden, was zu einer niedrigeren Erfolgsrate bei der Reparatur führt und folglich zu einer verringerten Produktionsausbeute der Halbleiterspeichervorrichtung.
Wenn eine defekte Zeile ausgewählt ist und zu reparieren ist, wird der Zeilendekoder durch ein Signal NED von einem Ersatzzeilendekoder inaktiv gemacht. Der Zeilendekoder wird nämlich einmal aktiviert und danach inaktiviert als Reaktion auf das Signal NED, was bedeutet, daß die defekte Speicherzelle (Bit) enthaltende Zeile ebenfalls einmal ausgewählt wird. Zum Verhindern von Einflüssen, die durch den Zustand der Auswahl der die defekte Bitleitung enthaltenden Zeile bewirkt werden, ist es auch notwendig, eine ausgewählte Speicherzelle mit der gemeinsamen Datenleitung zu verbinden, nachdem das Signalpotential der ausgewählten Zeile stabil wird, was die Zugriffszeit erhöht.
Ein Redundanzschema zum Reparieren einer defekten Zelle in einer Speichervorrichtung ist offenbart in S.S. Eaton, Jr., US-Patent 4389715, "AN Ultralow Power 8K · 8-Bit Full CMOS RAM with a Six- Transistor Cell", von K. Ochii u. a., IEEE Journal of Solid-State Circuits, Bd. SC-17, Nr. 5, Oktober 1982, S. 798 bis 803 und in der Japanischen Patentveröffentlichung JP 61-35636 B.
Das US-Patent 4,389,715 offenbart eine Speichervorrichtung mit einer Schaltung zum Speichern einer Zeilen- oder Spaltenadresse einer defekten Speicherzelle, die für einen Adreßpuffer vorgesehen ist, einer Schaltung zum Vergleichen der Ausgabe von dem Adreßpuffer und der gespeicherten Adresse in der Speicherschaltung und einer Schaltung zum Auswählen von Ersatzzellen als Reaktion auf die Ausgabe von der Vergleichsschaltung.
Der Artikel von Ochii u. a. offenbart eine Redundanzschaltung von einer Zeile und zwei Spalten zum Reparieren defekter Zellen. Die Redundanzschaltung weist eine Programmierschaltung auf, in der eine Adresse einer defekten Zeile oder Spalte durch Durchtrennen einer Sicherung mittels eines Lasers programmiert ist. Die Programmierschaltung ist mit einer Ersatzfreigabeverriegelung zum Verhindern eines Gleichstromes versehen.
Die Japanische Patentveröffentlichung (Kokoku) 61-35636 offenbart eine Speichervorrichtung mit einem Schaltkreis, der zwischen einer Zeile oder einer Spalte und einem Dekoderausgangs vorgesehen ist. Der Schaltkreis weist eine Sicherung auf, und die Auswahl/Nichtauswahl der entsprechenden Zeile oder Spalte wird durch Durchtrennen dieser Sicherung bestimmt.
Es ist ein Anliegen der vorliegenden Erfindung, eine verbesserte Defektbitreparaturschaltung vorzusehen, die die Nachteile des oben beschriebenen herkömmlichen Zeilen- und Spaltenreparaturschaltungsaufbaues beseitigt.
Ein anderes Anliegen der vorliegenden Erfindung ist es, eine Defektbitreparaturschaltung vorzusehen, die einen Durchsatz und eine Erfolgsrate der Reparatur bei dem Zeilen- oder Spaltenreparaturvorgang verbessert.
Ein weiteres Anliegen der vorliegenden Erfindung ist es, eine Defektbitreparaturschaltung vorzusehen, die die Zugriffszeit verringern kann.
Ein noch weiteres Anliegen der vorliegenden Erfindung ist es, eine Defektbitreparaturschaltung vorzusehen, die eine Zeile oder Spalte genau und auf eine einfache Weise reparieren kann durch Verringern der Zahl von zu durchtrennenden Sicherungen zum Reparieren der defekten Zeilen und Spalten.
Ein noch weiteres Anliegen der vorliegenden Erfindung ist es ein verbessertes Verfahren des Reparierens von defekten Bit vorzusehen.
Die Europäische Patentveröffentlichung EP 0 090 331 A offenbart eine Halbleiterspeichervorrichtung mit einem Hauptspeicher, der zu einem Hilfsspeicher geschaltet werden kann durch Durchtrennen eines Verbindungsdrahtes zwischen einem Dekoder und dem Hauptspeicher.
Gemäß der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung vorgesehen, wie sie in Anspruch 1 angegeben ist.
Die vorangehenden und andere Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden ersichtlicher aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie in Zusammenhang mit den begleitenden Zeichnungen genommen wird.
leiterspeichervorrichtung weist ein Speicherzellenfeld 1 auf, in dem Speicherzellen in einer Matrix von Spalten und Zeilen angeordnet sind. Das Speicherzellenfeld 1 enthält Ersatzzeilen und - spalten, deren Positionen nicht fixiert sind, wie später im einzelnen beschrieben wird. Ein Zeilenadreßpuffer 2, ein Zeilendekoder 3 und eine Zeilenreparaturschaltung 4 sind zum Auswählen einer Zeile des Speicherzellenfeldes 1 vorgesehen. Der Zeilenadreßpuffer 2 empfängt extern angelegte Zeilenadreßsignale A0 bis Ak und erzeugt interne Zeilenadreßsignale. Der Zeilendekoder 3 dekodiert die internen Adreßsignale von dem Zeilenadreßpuffer 2, wählt eine entsprechende Zeile des Speicherzellenfeldes 1 aus und überträgt ein Aktivierungssignal an die ausgewählte Zeile. Die Zeilenreparaturschaltung 4 ist zwischen einem Ausgangsabschnitt des Zeilendekoders 3 und den Zeilen des Speicherzellenfeldes 1 vorgesehen und überträgt die Ausgabe von dem Zeilendekoder 3 zu jeder der Zeile des Speicherzellenfeldes 1, während eine defekte Zeile in einem nichtausgewählten Zustand gehalten wird.
Ein Spaltenadreßpuffer 5, ein Spaltendekoder 6, eine Spaltenreparaturschaltung 7, ein Leseverstärker- und I/O-Block 8 und ein Spaltenauswahlgatter 9 sind zum Auswählen einer Spalte des Speicherzellenfeldes 1 vorgesehen. Der Spaltenadreßpuffer 5 empfängt extern angelegte Spaltenadreßsignale B0 bis Bm und erzeugt interne Spaltenadreßsignale. Der Spaltendekoder 6 dekodiert die internen Spaltenadreßsignale von dem Spaltenadreßpuffer 5 und erzeugt ein Signal zum Auswählen einer entsprechenden Spalte des Speicherzellenfeldes 1. Die Spaltenreparaturschaltung 7 hält eine defekte Spalte in einem nichtausgewählten Zustand und überträgt die Ausgabe von dem Spaltendekoder 6 zu dem Spaltenauswahlgatter 9. Das Spaltenauswahlgatter 9 verbindet eine entsprechende Spalte des Speicherzellenfeldes 1 mit einer gemeinsamen Datenleitung in dem Block 8 als Reaktion auf das von der Spaltenreparaturschaltung 7 übertragene Auswahlsignal. Ein in dem Block 8 enthaltener Leseverstärker verstärkt die Information auf der ausgewählten Spalte.
Eine Dateneingangs/ausgangsschaltung 10 ist zum Empfangen und Liefern von Daten von und zu einer externen Vorrichtung vorgesehen. Die Dateneingangs/ausgangsschaltung 10 empfängt extern angelegte Eingangsdaten Din und überträgt dieselben zu einer ausgewählten Speicherzelle durch den Block 8. Sie empfängt Daten, die in dem Block (Leseverstärker) 8 verstärkt sind und gibt die Daten als Ausgangsdaten Dout aus.
Eine Adreßübergangserfassungsschaltung 11 ist zum Definieren von Zeilenauswahl- und Spaltenauswahlzeitpunkten in der Halbleiterspeichervorrichtung vorgesehen. Die Adreßübergangserfassungsschaltung 11 überwacht interne Zeilenadressen von dem Zeilenadreßpuffer 2, erfaßt den Zeitpunkt der Änderung davon und erzeugt ein Zeilenadreßänderungserfassungssignal ATDx. Die Adreßübergangserfassungsschaltung 11 empfängt interne Spaltenadreßsignale von dem Spaltenadreßpuffer 5, erfaßt den Zeitpunkt der Änderung der Spaltenadreßsignale und gibt ein Spaltenadreßänderungserfassungssignal ATDy aus.
Obwohl ein statischer Direktzugriffsspeicher als ein Beispiel einer Halbleiterspeichervorrichtung in der Ausführungsform der vorliegenden Erfindung gezeigt ist, kann die vorliegende Erfindung auf dynamische Direktzugriffsspeicher und auf irgendwelche Halbleiterspeichervorrichtungen angewendet werden, bei denen Speicherzellen in einer Matrix angeordnet sind, die aus Zeilen und Spalten besteht.
Ein Block 100 der gestrichelten Linien in Fig. 2 stellt einen Halbleiterchip dar.
Fig. 3 zeigt einen speziellen Aufbau der Zeilenreparaturschaltung 4 von Fig. 2. Es wird Bezug genommen auf Fig. 3, das Speicherzellenfeld weist eine Ersatzzeile auf. Daher weist es n+1 Zeilenauswahlleitungen R1 bis Rn+1 auf. Eine Spalte Ci ist repräsentativ in Fig. 3 gezeigt. Die Spalte Ci weist ein Paar von komplementären Bitleitungen BL und BL auf. Eine Speicherzelle MC ist an jedem der Schnittpunkte der Spalte Ci und der Zeilenauswahlsignalleitungen R1 bis Rn+1 vorgesehen, Übertragungsgattertransistoren 90a und 90b, die als Reaktion auf ein Spaltenauswahlsignal Yi von dem Spaltendekoder (6 in Fig. 2) eingeschaltet werden, sind für das Bitleitungspaar BL, BL der Spalte Ci vorgesehen. Wenn die Übertragungsgattertransistoren 90a und 90b in den Ein-Zustand versetzt sind, ist die Spalte Ci mit dem Leseverstärker durch eine gemeinsame Signalleitung verbunden. Ein hoher Widerstand r ist an dem Endabschnitt einer jeden der Zeilen Rl bis Rn+1 zum sicheren Halten der defekten Zeile auf dem Massepotentialpegel vorgesehen.
Der Zeilendekoder 3 weist n Ausgangssignalleitungen X1 bis Xn auf. Beim Auswählen einer Zeile wird eine der Ausgangssignalleitungen X1 bis Xn ausgewählt und aktiviert durch die Dekodiertätigkeit des Zeilendekoders 3.
Die Zeilenreparaturschaltung 4 weist p-Kanal-Feldeffekttransistoren von isolierten Gatetyp (hier im folgenden als p-Transistoren bezeichnet) QP1 bis QPN und n-Kanal-Feldeffekttransistoren vom isolierten Gatetyp (hier im folgenden als n-Transistoren bezeichnet) QN1 bis QNn auf, die zum Vorsehen von alternativen Verbindungen einer Zeilendekoderausgangssignalleitung mit zwei Zeilen vorgesehen sind. Ein Leitungsanschluß des p-Transistors QPj (j = 1 bis n) und der des n-Transistors QNj sind beide mit der gleichen Zeilendekoderausgangssignalleitung Xj verbunden. Der andere Leitungsanschluß des n-Transistors QNj und der des p- Transistors QPj+1 sind mit der gleichen Zeile Rj+1 verbunden. Der andere Leitungsabschnitt des p-Transistors QP1 ist mit der ersten Zeile R1 verbunden. Der andere Leitungsabschnitt des n- Transistors QNn ist mit der (n+1)ten Zeile Rn+1 verbunden.
Der oben beschriebene Aufbau ermöglicht die selektive Übertragung des Ausgangssignales Xj (in der folgenden Beschreibung werden die Ausgangssignalleitung und das Signal auf der Ausgangssignalleitung durch das gleiche Bezugszeichen bezeichnet) von dem Zeilendekoder zu zwei benachbarten Zeilen Rj und Rj+1.
Ein Spannungsversorgungspfad P ist zum Steuern der Aus-Tätigkeiten der p-Transistoren QP1 bis QPn und der n-Transistoren QN1 bis QNn vorgesehen. Der Spannungsversorgungspfad P weist ein Ende auf, das zum Empfangen des Stromversorgungspotentiales Vcc verbunden ist, und ein anderes Ende, das zum Empfangen des Massepotentiales Vss verbunden ist. Der Spannungsversorgungspfad P weist einen hohen Widerstand Z1 und Sicherungen f1 bis fn auf, die in Reihe miteinander verbunden sind. Ein Ende des hohen Widerstandes Z1 ist zum Empfangen des Stromversorgungspotentiales Vcc verbunden, und das andere Ende ist mit dem einen Ende der Sicherung und den Gates der Transistoren QPn und QNn verbunden. Die Sicherungen f1 bis fn sind entsprechend den Zeilen R1 bis Rn vorgesehen, und die Sicherungen f1 bis fn sind in Reihe in dieser Reihenfolge zwischen das massepotential Vss und den hohen Widerstand Z1 geschaltet. Ein Ende der Sicherung fj ist mit den Gates der Transistoren QPj und QNj verbunden, und das andere Ende ist mit den Gates der Transistoren QPj-1 und QNj-1 verbunden. Die Sicherungen f1 bis fn können geschmolzen und durchtrennt werden durch Benutzung zum Beispiel eines Laserstrahles.
Der Spannungsversorgungspfad P ist zwischen den Zeilenauswahlschaltern QP1 bis QPn und QN1 bis QNn und dem Speicherzellenfeld 1 angeordnet. Der Grund dafür ist der, daß, wenn der Stromversorgungspfad P auf der Seite des Zeilendekoders 3 vorgesehen ist, die Zeilendekoderausgangssignalleitung Xj und eine mit den Gates der Transistoren QPj und QNj von dem Spannungsversorgungspfad verbundene Signalleitung überlappen einander, wodurch die Anordnung, der Herstellungsvorgang und das Layout der Signalleitungen kompliziert wird. Wie in der Figur gezeigt ist, wenn der Spannungsversorgungspfad auf der Seite des Speicherzellenfeldes vorgesehen ist, können die Zeilendekoderausgangssignalleitung und die Signalleitung von dem Spannungsversorgungspfad P zu dem Gate eines jeden Transistors mit dem gleichen Abschnitt angeordnet werden, so daß sie nicht miteinander überlappen, wodurch das Layout und der Herstellungsvorgang vereinfacht werden. Der Betrieb der in Fig. 3 gezeigten Zeilenreparaturschaltung 4 wird nun im folgenden beschrieben.
Es sei nun angenommen, daß kein defektes Bit in dem Speicherzellenfeld durch einen Funktionstest der Halbleiterspeichervorrichtung gefunden wird. In diesem Fall sind die Sicherungselemente f1 bis fn alle in dem leitenden Zustand. Daher wird das Potential Vss auf dem Massepegel von dem Spannungsversorgungspfad P zu den Gates der Transistoren QP1 bis QPn von QN1 bis QNn übertragen. Folglich werden die p-Transistoren QP1 bis QPn in den Ein- Zustand versetzt, während die n-Transistoren QN1 bis QNn alle in den Aus-Zustand versetzt werden. Folglich sind die Ausgangssignalleitungen X1 bis Xn von dem Zeilendekoder 3 mit den Zeilen R1 bis Rn durch die entsprechenden p-Transistoren QP1 bis QPn verbunden. Wenn eine Zeile auszuwählen ist, wird die ausgewählte Zeile aktiviert, und die mit der ausgewählten Zeile verbundenen Speicherzellen werden mit den zugehörigen Spalten Ci verbunden.
Es sei nun angenommen, daß eine defekte Speicherzelle in den Speicherzellen gefunden wird, die mit der Zeile Ri verbunden sind, als Resultat eines Testes der Halbleiterspeichervorrichtung. Zu dieser Gelegenheit wird die Sicherung fi unter Benutzung zum Beispiel eines Lasers durchtrennt. In diesem Fall sind die Sicherungen f1 bis fi-1 mit dem Massepotential Vss verbunden. Daher sind die Ein/Aus-Tätigkeiten der p-Transistoren QP1 bis QPi-1 und der n-Transistoren QN1 bis QNi-1 die gleichen wie in dem normalen Zustand. Genauer, die p-Transistoren QP1 bis QPi-1 sind in den Ein-Zustand versetzt, während die n-Transistoren QN1 bis QNi-1 in den Aus-Zustand versetzt sind.
Weiterhin wird ein hohes Potential von dem Pegel des Stromversorgungspotentiales Vcc zu den Gates der p-Transistoren QPi bis QPn und zu den n-Transistoren QNi bis QNn durch den hohen Widerstand Z1 übertragen. Folglich werden die p-Transistoren QPi bis QPn in den Aus-Zustand versetzt, während die n-Transistoren QNi bis QNn in den Ein-Zustand versetzt werden. Folglich werden die Ausgangssignalleitungen X1 bis Xi-1 des Zeilendekoders 3 mit den Zeilen R1 bis Ri-1 durch die p-Transistoren QP1 bis QPi-1 verbunden, während die Signalleitungen Xi bis Xn mit den Zeilen Ri+1 bis Rn+1 durch die n-Transistoren QNi bis QNn verbunden werden. Folglich wird die Zeile Ri, mit der die defekte Speicherzelle verbunden ist, immer in dem nichtausgewählten Zustand gehalten, und somit ist die defekte Speicherzelle repariert.
Die die defekte Speicherzelle enthaltende Zeile Ri wird mit dem Massepotential Vss durch den hohen Widerstand R verbunden, so daß sie nicht in dem elektrisch schwebenden Zustand ist, selbst wenn sie elektrisch von dem Zeilendekoder 3 getrennt ist. Durch Fixieren des Potentiales der Zeile, die die defekte Speicherzelle enthält, auf dem Massepotential durch den hohen Widerstand r kann verhindert werden, daß das Potential der getrennten defekten Zeile Ri durch den Einfluß von Rauschen oder ähnliches in den ausgewählten Zustand versetzt wird. Selbst wenn der Widerstand r mit dem Anschlußendabschnitt einer jeden Zeile R1 bis Rn+1 verbunden ist, gibt es keinen Einfluß auf die Zeilenladetätigkeit beim Auswählen der Zeile, da jede Zeile mit dem Massepotential durch den hohen Widerstand verbunden ist.
Durch den oben beschriebenen Aufbau kann die defekte Zeile durch Durchtrennen nur einer Sicherung repariert werden. Zusätzlich ist es bei diesem Aufbau nicht notwendig, den Zeilendekoder 3 in den nichtausgewählten Zustand zu versetzen und den Ersatzzeilendekoder zu betätigen. Daher wird anders als bei dem herkömmlichen Aufbau die die defekte Speicherzelle enthaltende Zeile Ri nie ausgewählt, und es ist daher nicht notwendig, daß Signal NED zu erzeugen. Weiterhin wird die Zugriffszeit nicht vergrößert, und die Auswahl der Zeile kann mit hoher Geschwindigkeit realisiert werden.
Obwohl die Reparatur einer Zeile in dem Aufbau von Fig. 3 gezeigt ist, ist es unnötig zu sagen, daß die Reparaturschaltung mit dem gleichen Aufbau zum Reparieren einer Spalte benutzt werden kann.
Bei dem in Fig. 3 gezeigten Aufbau wird der hohe Widerstand Z1 als Mittel zum Liefern des Stromversorgungspotentiales Vcc zu dem Spannungsversorgungspfad P benutzt. Selbst wenn das Stromversorgungspotential von OV auf Vcc ansteigt, wenn der Strom eingeschaltet wird, wird die Spannung zu dem Spannungsversorgungspfad P durch den hohen Widerstand Z1 geliefert, so daß der Potentialanstieg in dem Spannungsversorgungspfad P eine lange Zeitdauer benötigt. Ein Aufbau zum schnellen Übertragen des Stromversorgungspotentiales Vcc zu dem Spannungsversorgungspfad P ist in Fig. 4 gezeigt.
Es wird Bezug genommen auf Fig. 4, die Potentialeinstellschaltung 7 zum Liefern des Stromversorgungspotentiales Vcc zu einem Spannungsversorgungspfad P weist p-Transistoren QS1 und QS2 und einen Inverter I1 auf. Der Transistor QS1 wird als Reaktion auf ein Adreßänderungserfassungssignal ATDx von der Adreßübergangserfassungsschaltung 11 eingeschaltet zum Übertragen des Stromversorgungspotentiales Vcc zu dem Spannungsversorgungspfad P. Der Inverter I1 invertiert das Potential auf dem Spannungsversorgungspfad P, um dasselbe um das Gate des p-Transistors QS2 anzulegen. Der p-Transistor QS2 wird als Reaktion auf die Ausgabe von dem Inverter I1 eingeschaltet und überträgt das Stromversorgungspotential Vcc zu dem Spannungsversorgungspfad P. Der Inverter I1 und der p-Transistor QS2 stellen eine Verriegelungsschaltung zum Verriegelndes Potentiales des Spannungsversorgungspfades P dar. Der Einwiderstand des p-Transistors QS1 ist groß eingestellt, damit sich das Potential des Spannungsversorgungspfades P kaum ändert, wenn eine Sicherung nicht durchtrennt ist. Der Betrieb wird im folgenden beschrieben.
Wenn bei einer Halbleiterspeichervorrichtung ein externes Adreßsignal geändert wird, wird ein Adreßänderungserfassungssignal ATDx von der Adreßübergangserfassungsschaltung 11 erzeugt (siehe Fig. 1). Das Adreßänderungserfassungssignal ATDx fällt auf den "L"-Pegel, wenn eine Änderung des Adreßsignales erfaßt wird. Daher wird als Reaktion auf das Adreßänderungserfassungssignal ATDx der p-Transistor QS1 eingeschaltet zum Anheben des Potentiales des Spannungsversorgungspfades P. Wenn alle Sicherungen f1 bis fn leitend sind, ist das Potential des Spannungsversorgungspfades P ungefähr auf dem Pegel des Massepotentiales Vss, da der Ein-Widerstand des p-Transistors QS1 groß eingestellt ist.
Wenn weiterhin irgendeine der Sicherungen f1 bis fn durchtrennt ist, wird das Potential des von dem Massepotential Vss abgeschnittenen Abschnittes des Spannungsversorgungspfades P angehoben. Wenn das angehobene Potential des Spannungsversorgungspfades P den Schwellenwert des Inverters I1 überschreitet, wird ein Signal des Pegels des Massepotentiales Vss von dem Inverter I1 ausgegeben, so daß es an das Gate des p-Transistors QS2 angelegt wird. Folglich wird der p-Transistor QS2 eingeschaltet zum Liefern der Stromversorgungsspannung Vcc an den Spannungsversorgungspfad P. Da der Ein-Widerstand des p-Transistors QS2 nicht sehr groß ist, wird der von dem Massepotential Vss abgeschnittene Abschnitt des Spannungsversorgungspfades P schnell aufgeladen, und das Potential davon steigt schnell an.
Sobald der p-Transistor QS2 in den Ein-Zustand versetzt ist, ist die Spannung eines vorgeschriebenen Abschnittes des Spannungsversorgungspfades P durch einen Schaltungsabschnitt des p- Transistors QS1 und den Inverter I1 verriegelt, da der Ausgang des Inverters I1 immer auf dem Pegel des Massepotentiales Vss ist. Durch solch eine Potentialeinstellschaltung 17 kann das Stromversorgungspotential Vcc schnell und stabil an den Spannungsversorgungspfad P bei dem Reparieren einer defekten Zeile angelegt werden.
Bei dem in Fig. 4 gezeigten Aufbau wird ein Signal ATDx, das den Zeitpunkt der Änderung eines Zeilenadreßsignales erfaßt, als das Adreßänderungserfassungssignal benutzt, das den Speicherzyklus definiert, von der Adreßübergangserfassungsschaltung 11. Wenn jedoch die Adreßübergangserfassungsschaltung 11 beide Zeitpunkte der Änderung der Zeilenadreß- und Spaltenadreßsignale erfaßt und nur ein Adreßänderungserfassungssignal ATD vorsieht, kann das Adreßänderungserfassungssignal an das Gate des p-Transistors QS1 angelegt werden zum Vorsehen des gleichen Effektes wie bei der oben beschriebenen Ausführungsform.
Bei den in Fig. 3 und 4 gezeigten Aufbauten wird das Zeilen- oder Spaltenauswahlsignal unter Benutzung eines Transistors vom isolierten Gatetyp übertragen. In dem Fall ist, was durch den Transistor vom isolierten Gatetyp übertragen werden kann, das Signal von nur dem Spannungspegel, der durch Abziehen der Schwellenspannung von ihm selbst von der an das Gate daran angelegten Spannung vorgesehen wird. Zusätzlich funktioniert der Transistor auch als ein Widerstand aufgrund des Widerstands von ihm selbst. Daher wird die Amplitude der Dekodierausgabe in diesem Transistorabschnitt verringert, die zu der Zeilen- oder Spaltenauswahlleitung zu übertragen ist. Daher weist das Signalpotential auf der ausgewählten Zeilen- oder Spaltenauswahlleitung einen unzureichenden Wert auf, und die Anstiegs/Abfallszeit kann länger sein. In Hinblick auf das Vorangehende ist ein Beispiel eines Aufbaues, der den Amplitudenverlust der Zeilen- oder Spaltenauswahlsignalleitung durch solch eine Reparaturschaltung verhindert, in Fig. 5 gezeigt. Bei dem Aufbau von Fig. 5 ist die Reparatur einer Spalte als ein Beispiel gezeigt. Der Aufbau ist jedoch auch auf die Reparatur von Zeilen anwendbar.
Es wird Bezug genommen auf Fig. 5, die Spaltenreparaturschaltung 7 weist Übertragungsgatter TA1 bis TAn und TB1 bis TBn zum Verbinden der Ausgangssignalleitungen Y1 bis Yn des Spaltendekoders 6 mit den Spalten C1 bis Cn+1 auf, so daß nicht eine Spalte ausgewählt wird, die eine defekte Speicherzelle enthält (hier im folgenden als defekte Spalte bezeichnet). Die Übertragungsgatter TAj (j = 1-n) und TBj (j = 1-n) bestehen jeweils aus einem CMOS- Übertragungsgatter, bei dem ein p-Transistor und ein n-Transistor parallel geschaltet sind. Das Übertragungsgatter TAj verbindet die Ausgangssignalleitung Yj des Spaltendekoders 6 mit einer Spalte Cj (genauer mit einer Spaltenauswahlsignalleitung Dj). Das CMOS-Übertragungsgatter TBj verbindet die Ausgangssignalleitung Yj des Spaltendekoders 6 mit der Spalte Cj+1 (oder mit der Spaltenauswahlleitung Dj+1). Es wird nämlich bei dem Aufbau von Fig. 5 der in Fig. 3 und 4 gezeigte p-Transistor QPj durch das CMOS-Übertragungsgatter TAj ersetzt, und der n- Transistor QNj wird durch das CMOS-Übertragungsgatter TBj ersetzt.
Zwei Spannungsversorgungspfade PA und PB sind zum Leitendmachen der CMOS-Übertragungsgatter TAj und TBj angeordnet. Der Spannungsversorgungspfad PA weist ein Ende auf, das mit dem Stromversorgungspotential Vcc verbunden ist, und ein anderes Ende, das mit dem n-Transistor QTN verbunden ist. Sicherungen fA1 bis fAn sind in Reihe entsprechend den Spalten C1 bis Cn zwischen dem einen Ende des Spannungsversorgungspfades PA und dem Transistor QTN angeordnet. Das Gate des n-Transistors QTN ist mit dem Stromversorgungspotential Vcc durch einen Widerstand Z2 und mit dem Massepotential Vss durch eine Sicherung fTN verbunden. Der andere Leitungsabschnitt des Transistors QTN ist mit dem Massepotential Vss verbunden.
Der Spannungsversorgungspfad PB weist ein Ende auf, das mit dem Massepotential Vss verbunden ist, und ein anderes Ende, das mit einem Leitungsabschnitt eines p-Transistors QTP verbunden ist. Sicherungen fB1 bis fBn sind in Reihe entsprechend den Spalten zwischen dem einen und dem anderen Ende des Spannungsversorgungspfades PB geschaltet. Der p-Transistor QTP weist einen anderen Leitungsabschnitt auf, der mit dem Stromversorgungspotential Vcc verbunden ist, und sein Gate ist mit dem Massepotential durch einen Widerstand 23 und mit dem Stromversorgungspotential Vcc durch eine Sicherung fTP verbunden.
Die Widerstände 22 und 23 sind beide so eingestellt, daß sie einen Wert aufweisen, der im wesentlichen Strom daran hindert, zu den Sicherungen fTN und fTP zu fließen, wenn die Sicherungen fTN und fTP leitend sind.
Die Sicherungen fAj und fBj sind in einem Paar angeordnet. Ein Ende der Sicherung fAj ist mit den Gates des n-Transistors des CMOS-Übertragungsgatters TAj und dem p-Transistor des CMOS-Übertragungsgatters TBj verbunden. Das andere Ende der Sicherung fAj ist mit den Gates des n-Transistors des Übertragungsgatters TAj- 1 und des p-Transistors des Übertragungsgatters TBj-1 verbunden. Ein Ende der Sicherung fBj ist mit den Gates des p-Transistors des CMOS-Übertragungsgatters TAj und des n-Transistors des Übertragungsgatters TBj verbunden. Das andere Ende der Sicherung fBi ist mit dem Gate des p-Transistors des CMOS-Übertragungsgatters TAj-1 und mit dem Gate des n-Transistors des Übertragungsgatters TBj-1 verbunden.
Die Übertragungsgatter TAj und TBj sind von niedriger Impedanz und weisen eine Funktion des Übertragens eines Signales auf, dessen Amplitude nicht verringert ist, so daß sie sicher die Ausgangssignale von dem Spaltendekoder 6 zu den entsprechenden Spalten übertragen können.
Das andere Ende einer jeden der Auswahlsignalleitungen D1 bis Dn+1 für jede Spalte ist mit dem Massepotential Vss durch einen hohen Widerstand r verbunden. Selbst wenn daher die defekte Spalte von dem Spaltendekoder 6 abgeschnitten ist, wird vermieden, daß die Spaltenauswahlsignalleitung in einen schwebenden Zustand versetzt wird zum Anheben des Potentiales davon durch den Einfluß von Rauschen, was zu einer fehlerhaften Spaltenauswahl führt. Der Betrieb wird im folgenden beschrieben.
Wenn es keine defekte Speicherzelle gibt, sind die Sicherungen fA1 bis fAn, fB1 bis fBn, fTN und fTP alle in dem leitenden Zustand. In diesem Zustand sind der n-Transistor QTN und der p- Transistor QTP beide aus. Folglich ist der Spannungsversorgungspfad PA auf den Pegel des Stromversorgungspotentiales Vcc gesetzt, während der Spannungsversorgungspfad PB auf den Pegel des Massepotentiales Vss gesetzt ist. Daher sind die CMOS-Übertragungsgatter TA1 bis TAn in den Ein-Zustand versetzt, während die CMOS-Übertragungsgatter TB1 bis TBn in den Aus-Zustand versetzt sind. Folglich sind die Ausgangssignalleitungen Y1 bis Yn von dem Spaltendekoder 6 mit den Spalten C1 bis Cn durch die Übertragungsgatter TA1 bis TAn verbunden.
Es sei angenommen, daß es eine defekte Speicherzelle auf der Spalte Ci gibt. In diesem Fall werden die Sicherungen fAi und fBi durchgetrennt, und die Sicherungen fTN und fTP werden ebenfalls durchgetrennt. Folglich werden der n-Transistor QTN und der p-Transistor QTP beide in den Ein-Zustand versetzt. Folglich wird der Abschnitt der Sicherungen fA1 bis fAi-1 auf den Pegel des Stromversorgungspotentiales Vcc gesetzt, und der Schaltungsabschnitt der Sicherungen fAi+1 bis fAn wird auf den Pegel des massepotentiales Vss gesetzt, in dem Spannungsversorgungspfad PA.
In dem Spannungsversorgungspfad PB wird der Schaltungsabschnitt der Sicherungen fB1 bis fBi-1 auf den Pegel des Massepotentiales Vss gesetzt, und der Schaltungsabschnitt der Sicherungen fBi+1 bis fBn wird auf den Pegel des Stromversorgungspotentiales Vcc gesetzt.
Als Resultat werden die Übertragungsgatter TA1 bis Tai-1 in den Ein-Zustand versetzt, und die Übertragungsgatter TAi bis TAn werden in den Aus-Zustand versetzt. Zu der gleichen Zeit werden die Übertragungsgatter TB1 bis TBi-1 in den Aus-Zustand versetzt, und die Übertragungsgatter TBi bis TBn werden in den Ein- Zustand versetzt. Daher werden die Ausgangssignalleitungen Y1 bis Yi-1 des Spaltendekoders 6 mit den Spalten C1 bis Ci-1 durch die Übertragungsgatter TA1 bis TAi-1 verbunden, während die Ausgangssignalleitungen Yi bis Yn mit den Spalten Ci+1 bis Cn+1 durch die Übertragungsgatter TBi bis TBn verbunden werden.
Bei der in Fig. 5 gezeigten Schaltung kann die Spalte repariert werden, indem nur vier Sicherungen durchtrennt werden, und die Spaltenauswahl kann zuverlässig mit hoher Geschwindigkeit ohne Verringern der Amplitude des Spaltenauswahlsignales durchgeführt werden.
Dieser Aufbau zum Reparieren der Spalte von Fig. 5 kann natürlich auf das Reparieren einer Zeile angewendet werden. Es kann nämlich ein Aufbau zum Reparieren der Zeile vorgesehen werden durch Ersetzen der Spaltenauswahlsignalleitungen D1 bis Dn+1 durch die Zeilen R1 bis Rn+1 und durch Ersetzen des Spaltendekoders 6 durch einen Zeilendekoder 3.
Wie oben beschrieben wurde, treibt in den Aufbauten von Fig. 3 und 4 der Zeilendekoder 3 die Zeilen R1 bis Rn+1 durch die Transistoren QP1 bis QPn und QN1 bis QNn. Daher wird wegen des Ein-Widerstandes der Transistoren die Anstiegs/Abfallszeit des Potentiales der ausgewählten Zeile länger, wodurch die Zugriffszeit vergrößert wird.
In diesem Fall werden Treiber XD1 bis XDn+1 zwischen den Transistoren QP1 bis QPn und QN1 bis QNn und den entsprechenden Zeilen angeordnet, wie in Fig. 6 gezeigt ist, zum Treiben der Zeilen mit hoher Geschwindigkeit. In dem dies getan wird, wird die Fähigkeit des Treibens der ausgewählten Zeile vergrößert, und das Potential der ausgewählten Zeile kann mit hoher Geschwindigkeit angehoben oder abgesenkt werden, selbst wenn die Zeile durch die Zeilendekoder durch die Transistoren QP1 bis QPn und QN1 bis QNn getrieben wird. Bei dem in Fig. 6 gezeigten Aufbau ist jeder der Zeilentreiber XD1 bis XDn+1 aus einem Inverterpuffer mit einem Hochziehwiderstand zusammengesetzt, der mit einem Eingangsabschnitt davon verbunden ist. Was hier gezeigt ist, ist ein Aufbau, bei dem eine Zeile ausgewählt wird, wenn eine Ausgabe von dem Zeilendekoder 3 den "L"-Pegel annimmt. Daher ist bei einem Aufbau, bei dem jede Zeile ausgewählt wird, wenn die Ausgabe von dem Zeilendekoder 3 den "H"-Pegel annimmt, jeder der Zeilentreiber XD1 bis XDn+1 durch einen einfachen Puffer aufgebaut, und der Widerstand r1 ist ein Pulldown-Widerstand, der mit dem Massepotential Vss verbunden ist.
Bei einer kürzlichen statischen Halbleiterspeichervorrichtung großer Kapazität ist das Speicherzellenfeld in eine Mehrzahl von Abschnitten unterteilt, ein Leseverstärker ist für jeden Abschnitt vorgesehen, und die. Ausgabe von dem entsprechend dem Abschnitt vorgesehenen Leseverstärker wird weiter gemultiplext zum Verstärken durch einen zweiten Leseverstärker. Bei einem Speicherzellenfeld großer Kapazität nämlich ist die Zahl der mit einer Zeile verbundenen Speicherzellen vergrößert, und folglich ist die Zahl der mit einer gemeinsamen Datenleitung verbundenen Speicherzelle ebenfalls vergrößert. In solch einem Fall wird die gemeinsame Datenleitung länger, die Zeit der Datenübertragung wird länger, und die Eingangslast des Leseverstärkers, der das Potential auf der gemeinsamen Datenleitung erfaßt, wird vergrößert, wodurch es schwierig wird, Daten mit hoher Geschwindigkeit zu lesen.
Daher ist, wie in Fig. 7 gezeigt ist, ein erster Leseverstärker in jedem Abschnitt des Speicherzellenfeldes vorgesehen, und die Ausgabe des ersten Leseverstärkers wird gemultiplext und weiter durch einen zweiten Verstärker verstärkt, so daß die Länge der gemeinsamen Datenleitung und die Eingangslastkapazität des Leseverstärkers verringert werden.
Es wird Bezug genommen auf Fig. 7, ein Speicherzellenfeld 1, das in 16 Abschnitte SE1 bis SE16 unterteilt ist, ist als ein Beispiel gezeigt. Der Zeilendekoder 3 wählt eine Zeile der Speicherzellenfeldabschnitte SE1 bis SE16 aus. In diesem Fall sind Speicherzellen eines Speicherabschnittes oder zweier Abschnitte mit einer Zeile verbunden. Der Spaltendekoder 6 gibt ein Signal zum Auswählen einer entsprechenden Spalte aus den Speicherabschnitten SE1 bis SE16 des Speicherzellenfeldes 1 aus. Das Spaltenauswahlgatter 9 verbindet eine ausgewählte Spalte mit der gemeinsamen Datenleitung, die entsprechend für jeden Abschnitt vorgesehen ist, als Reaktion auf die Spaltendekoderausgabe. Der erste Leseverstärker 81 ist entsprechend für jeden der Speicherzellenabschnitte SE1 bis SE16 zum Verstärken der Daten von dem entsprechenden Abschnitt vorgesehen. Ein Abschnittsdekoder 60 dekodiert ein externes Adreßsignal (4 Bit von Zeilenadreß- und Spaltenadreßsignalen) zur Auswahl des Speicherzellenabschnittes, in dem die auszuwählende Speicherzelle enthalten ist. Der zweite Leseverstärker/Multiplexer 82 verstärkt die Ausgabe des ausgewählten ersten Leseverstärkers 81, um dieselbe an einen Ausgangspuffer 101 als Reaktion auf ein Abschnittsauswahlsignal von dem Abschnittsdekoder 60 zu übertragen. Der Abschnittsdekoder 60 funktioniert auch zum Aktivieren nur des ersten Leseverstärkers entsprechend dem ausgewählten Abschnitt.
Anstelle des obigen Aufbaues wird manchmal ein Leseschaltungsaufbau benutzt, wobei der Aufbau gemeinsame Datenleitungen, die jeweils für mehrere Spalten in jedem der Speicherabschnitte SE1 bis SE16 vorgesehen sind, einen ersten Leseverstärker, der entsprechend für jede gemeinsame Datenleitung vorgesehen ist, einen zweiten Leseverstärker, der entsprechend für jeden Speicherabschnitt zum Verstärken der Ausgabe von dem ersten Leseverstärker vorgesehen ist, und einen dritten Leseverstärker, der gemeinsam für den zweiten Leseverstärker vorgesehen ist zum Verstärken der Ausgabe des zweiten Leseverstärkers, aufweist.
Ein Aufbau, wie er in Fig. 8 gezeigt ist, wird erhalten, wenn die obigen Beispiele auf eine statische Halbleiterspeichervorrichtung einer großen Kapazität angewendet werden, wie oben beschrieben wurde. Es wird Bezug genommen auf Fig. 8, Spalten bis Cj gehören zu dem Abschnitt I, und die Spalten von Cj+1 gehören zu dem Abschnitt II. Jede der zu dem Abschnitt I gehörenden Spalten ist mit der gemeinsamen Datenleitung CB1 verbunden, und die zu dem Abschnitt II gehörenden Spalten sind mit der gemeinsamen Datenleitung CB2 verbunden. Die Spaltendekoderausgabe Yk ist mit der Spalte Ck oder Ck+1 durch ein Schaltelement QAk oder ein Schaltelement QBk verbunden. Der Aufbau von Fig. 8 zeigt den Schaltungsaufbau zum Reparieren einer Spalte durch ein einfaches Schaltelement als ein Beispiel.
Es sei nun angenommen, daß eine defekte Speicherzelle mit der Spalte Ci verbunden ist. Wenn gemäß der Ausführungsform in diesem Fall die Spalte Ci von der Spaltendekoderausgangssignalleitung Yi abgetrennt wird, wird die Spaltendekoderausgangssignalleitung Yi mit der Spalte Ci+1 durch den Schalter QBi verbunden, und die Spaltendekoderausgangssignalleitung Yk (k> i) wird mit der Spalte Ck+1 durch ein Schaltelement QBk verbunden. Daher wird die Verbindung der Spaltendekoderausgangssignalleitung Yj, die an der Grenze dieses Abschnittes positioniert ist, von der Spalte Cj zu der Spalte Cj+1 geschaltet. Die Spalte Cj gehört zu dem Abschnitt I, während die Spalte Cj+1 zu dem Abschnitt II gehört. Folglich werden die Daten der Speicherzelle, die durch die Spaltendekoderausgabe Yj ausgewählt wird, die auf die gemeinsame Datenleitung CB1 ausgegeben werden soll, auf die andere gemeinsame Datenleitung CB2 ausgegeben, so daß genaues Lesen der Speicherzellendaten nicht ausgeführt werden kann.
In Hinblick auf das Vorangehende muß ein Aufbau vorgesehen werden, bei dem die Spaltendekoderausgangssignale und der Speicherzellenabschnitt richtig zueinander korrespondieren, wenn eine defekte Speicherzelle zu reparieren ist. Fig. 9 ist ein Aufbau gemäß der in der EP 0 858 033 A beanspruchten Erfindung, der richtig eine Spalte reparieren kann selbst in einer Halbleiterspeichervorrichtung vom Spaltenabschnittstyp.
Es wird Bezug genommen auf Fig. 9, die Bitleitung BL der Spalte Cj+1, die an der Grenze zwischen dem Abschnitt. I und dem Abschnitt II positioniert ist, ist mit der gemeinsamen Datenleitung CB1 durch das Übertragungsgatter TG1 und mit der gemeinsamen Datenleitung CB2 durch ein Übertragungsgatter TG2 verbunden. Die komplementäre Bitleitung BL der Spalte Cj+1 ist mit der gemeinsamen Datenleitung CB1 durch ein Übertragungsgatter TG1' und der gemeinsamen Datenleitung CB2 durch ein Übertragungsgatter TG2' verbunden. Die Gates der Übertragungsgatter TG1 und TG1' sind mit einer Spaltendekoderausgangssignalleitung Yj durch ein Schaltelement QBj verbunden. Die Gates der Übertragungsgatter TG2 und TG2' sind mit einer Spaltendekoderausgangssignalleitung Yj+1 durch ein Schaltelement QAj+1 verbunden.
Wenn bei diesem Aufbau das Schaltelement QBj leitend ist und das Schaltelement QAj+1 nicht leitend ist, ist die Spalte Cj+1 mit der gemeinsamen Datenleitung CB1 durch die Übertragungsgatter TG1 und TG1' verbunden. Wenn weiter das Schaltelement QBj nicht leitend ist und das Schaltelement QAj+1 leitend ist, ist die Spalte Cj+1 mit der gemeinsamen Datenleitung CB2 durch die Übertragungsgatter TG2 und TG2' verbunden. Wenn daher die Spalte Ci defekt ist und die Spaltendekoderausgangssignalleitung Yj mit der Spalte Cj+1 verbunden ist, ist die Spalte Cj+1 mit dem Abschnitt I durch die Übertragungsgatter TG1 und TG1' verbunden, wodurch genaues Lesen oder Schreiben der Daten ermöglicht wird.
Wenn es keine defekte Speicherzelle gibt, gehört die Spalte Cj+1 zu dem Abschnitt II, und daher ist die Spalte Cj+1 mit der gemeinsamen Datenleitung CB2 durch die Übertragungsgatter TG2 und TG2' verbunden.
Bei dem Aufbau eines jeden oben beschriebenen Beispieles wird eine Sicherung entsprechend einer defekten Zeile oder Spalte so durchtrennt, daß die defekte Zeile oder Spalte von dem Dekoderausgang getrennt wird, und die Dekoderausgangssignalleitung wird um eine Zeile oder eine Spalte verschoben, wodurch eine defekte Zeile oder Spalte repariert wird. Bei diesem Aufbau kann jedoch nur eine Zeile oder eine Spalte in einem Zellenfeld repariert werden. Ein Aufbau zum Reparieren einer Mehrzahl von Zeilen oder Spalten wird im folgenden beschrieben.
Fig. 10A und 10B zeigen einen Aufbau zum Reparieren zweier Zeilen. Bei der Struktur von Fig. 10A und 10B sind zwei Stufen der in Fig. 3 oder 5 gezeigten Reparaturschaltung in Kaskade verbunden. Bei der Struktur von Fig. 10A und 10B wird ein Transistor, der ein Schaltmittel vorsieht, einfach als ein mechanisches Schaltelement S dargestellt. Der Zustand der Leitung eines jeden Schaltelementes wird jedoch durch Durchtrennen einer Sicherung gesteuert wie bei der in Fig. 3 oder 5 gezeigten Ausführungsform.
Es wird Bezug genommen auf Fig. 10A, n+1 Unterzeilen SX1 bis SXn+1 und n+2 Zeilen R1 bis Rn+2 sind für Ausgangssignalleitungen X1 bis Xn des Zeilendekoders 3 vorgesehen. Schaltelemente S1A1 bis S1An und S1B1 bis S1Bn sind zwischen den Zeilendekoderausgangssignalleitungen X1 bis Xn und den Unterzeilen SX1 bis SXn+1 angeordnet. Die Zeilendekoderausgangssignalleitung Xk (k = 1 bis n) ist mit einer Unterzeile SXk durch das Schaltelement S1Ak und mit der Unterzeile SXk+1 durch das Schaltelement S1Bk verbunden.
Schaltelemente S2A1 bis S2An+1 und S2B1 bis S2Bn+1 sind zwischen den Unterzeilen SX1 bis SXn+1 und den Zeilen R1 bis Rn+2 angeordnet. Die Unterzeile SXk ist mit der Zeile RK durch das Schaltelement S2Ak und mit der Zeile Rk+1 durch das Schaltelement S2Bk verbunden.
Wenn es keine defekte Speicherzelle in der Halbleitervorrichtung gibt, sind die Schaltelemente S1A1 bis S1An und S2A1 bis S2An+1 alle in dem Ein-Zustand. Daher sind die Zeilendekoderausgangssignalleitungen X1 bis Xn mit den Unterzeilen SX1 bis SXn durch die Schaltelemente S1A1 bis S1An verbunden. Die Unterzeilen SX1 bis SXn sind mit den Zeilen R1 bis Rn durch die Schaltelemente S2A1 bis S2An verbunden.
Nun sei angenommen, daß es defekte Speicherzellen auf den Zeilen Ri und Rj gibt. In diesem Fall wird, wie in Fig. 10B gezeigt ist, das mit der Zeilendekoderausgangssignalleitung Xi verbundene Schaltelement S1Ai in den Aus-Zustand gebracht, und all die Schaltelemente S1Bi bis S1Bn werden in den Leitungszustand versetzt wie in dem in Fig. 3 oder 5 gezeigten Fall. Folglich werden die Zeilendekoderausgangssignalleitungen X1 bis Xi-1 mit den Unterzeilen SX1 bis Sxi-1 verbunden, und die Signalleitungen Xi bis Xn werden mit den Unterzeilen SXi+1 bis SXn+1 durch die Schaltelemente S1Bi bis S1Bn verbunden.
Danach werden die Schaltelemente von S2Aj, das zwischen der Unterzeile SXj und der Zeile Rj vorgesehen ist, bis S2An+1 in den Aus-Zustand versetzt, und die Schaltelemente S2Bj bis S2Bn+1 werden in den Ein-Zustand versetzt. Folglich werden die Unterzeilen SX1 bis SXj-1 mit den Zeilen R1 bis Rj-1 verbunden, und die Unterzeilen SXj bis SXn+1 werden mit den Zeilen Rj+1 bis Rn+2 verbunden.
In diesem Fall ist die Unterzeile SXi mit der Zeile Ri verbunden. Die Unterzeile SXi ist jedoch bereits von den Ausgangssignalleitungen Xi-1 und Xi abgeschnitten zum Reparieren der Zeile Ri, und die Zeile Rj ist abgeschnitten von den Unterzeilen SXj-1 und SXj zum Reparieren der defekten Zeile RJ. Unter dieser Bedingung werden die Zeilendekoderausgangssignalleitungen X1 bis Xi-1 mit den Zeilen R1 bis Ri-1 verbunden, und die Ausgangssignalleitung Xi wird mit der Zeile Ri+1 verbunden. Die Zeilendekoderausgangssignalleitungen Xi+1 bis Xj-2 werden mit den Zeilen Ri+2 bis Rj-1 verbunden. Die Zeilendekoderausgangssignalleitungen Xj-1 bis Xn werden mit den Zeilen Rj+1 bis Rn+2 verbunden. Durch den oben beschriebenen Aufbau können zwei Zeilen des Zellenfeldes repariert werden.
Wenn der in Fig. 3 gezeigte Schaltungsaufbau für das erste und zweite Schaltmittel S1 und S2 benutzt wird, ist die Zahl der zu durchtrennenden Sicherungen nur 2, und selbst wenn der in Fig. 5 gezeigte Schaltungsaufbau benutzt wird, können defekte Zeilen oder Spalten durch 8 Sicherungen repariert werden. Durch Erhöhen der Zahl von Stufen der Kaskade von verbundenen Schaltelementen können eine größere Zahl von Zeilen oder Spalten repariert werden.
Tatsächlich werden zwei Spaltendefekte hauptsächlich aufgrund eines Kurzschlusses zwischen benachbarten Spalten in den Halbleiterspeichervorrichtungen erzeugt. Solche Defekte von benachbarten zwei Spalten können durch den in Fig. 10A und 10B gezeigten Aufbau repariert werden. Ein Aufbau gemäß der in der EP 0 858 032 A beanspruchten Erfindung, der Defekte von benachbarten zwei Spalten auf eine einfache Weise reparieren kann, ist in Fig. 11A und 11B gezeigt.
Obwohl das Schaltmittel, das die Reparaturschaltung aufbaut, durch mechanische Schaltelemente SA und SB in Fig. 11A und 11B dargestellt ist, kann das Schaltmittel unter Benützung des in Fig. 3 oder 5 gezeigten Schaltungsaufbaues verwirklicht werden.
Es wird Bezug genommen auf Fig. 11A und 11B, n+2 Spalten C1 bis Cn+2 sind für n Spaltendekoderausgangssignalleitungen Y1 bis Yn vorgesehen. In Fig. 11A und 11B sind einige Spalten Ci-1 bis Ci+4 und einige Spaltendekoderausgangssignalleitungen Yi-2 bis Yi+3 als Repräsentanten gezeigt. Die Ausgangssignalleitung Yk (k = 1 bis n) des Spaltendekoders ist mit der Spalte Ck durch ein Schaltelement SAk und mit der Spalte Ck+2 durch ein Schaltelement SBk verbunden. Ein Verfahren zum Reparieren von Spalten wird nun im folgenden beschrieben.
Wenn es keine defekte Speicherzelle gibt, sind die Schaltelemente SA1 bis SAn leitend, und die Schaltelemente SB1 bis SBn sind in dem Aus-Zustand, wie in Fig. 11A gezeigt ist. Daher sind die Ausgangssignalleitungen Y1 bis Yn des Spaltendekoders mit den Spalten C1 bis Cn durch die Schaltelemente SA1 bis SAn verbunden.
Es sei angenommen, daß es Defekte gibt, die auf den Spalten Ci und Ci+1 erzeugt sind. In diesem Fall müssen die Schaltelemente SBi-2 und SAi, die mit der Spalte Ci verbunden sind, in den Aus- Zustand versetzt werden, und die Schaltelemente SBi-1 und SAi+1, die mit der Spalte Ci+1 verbunden sind, müssen in den Aus- Zustand versetzt werden, wie in Fig. 11B gezeigt ist. Daher werden die Schaltelemente SAi bis SAn ausgeschaltet, und die Schaltelemente SBi bis SBn werden eingeschaltet. Folglich werden die Spaltendekoderausgangssignalleitungen Yi bis Yn mit den Spalten Ci+2 bis Cn+2 durch die Schaltelemente SBi bis SBn verbunden. Weiterhin werden die Spaltendekoderausgangssignalleitungen Y1 bis Yi-1 mit den Spalten C1 bis Ci-1 durch die Schaltelemente SA1 bis SAi-1 verbunden. Durch diesen Aufbau können Defekte von benachbarten zwei Spalten repariert werden.
Das Verfahren zum Reparieren von Defekten von benachbarten zwei Spalten kann auf das Reparieren von Zeilen angewendet werden.
Bei dem Aufbau, der oben in Bezug auf Fig. 3 beschrieben worden ist, ist die Dekoderausgangssignalleitung mit zwei Zeilen oder zwei Spalten durch eine Stufe von Schaltmitteln verbunden, wodurch eine Zeile oder eine Spalte repariert werden kann. Daher müssen zum Reparieren einer Mehrzahl von Zeilen oder Spalten mehrere Stufen der Schaltmittel als Kaskade verbunden werden, wie z. B. in Fig. 10A und 10B, was den Schaltungsaufbau kompliziert macht und die durch die Reparaturschaltung belegte Fläche vergrößert. In Hinblick auf das Vorangehende wird ein Aufbau gemäß der vorliegenden Erfindung, der das Reparieren von zwei Zeilen oder zwei Spalten durch eine Stufe von Schaltmitteln ermöglicht, im folgenden beschrieben.
Ein Aufbau einer Reparaturschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung ist in Fig. 12 gezeigt.
Obwohl der Aufbau einer Spaltenreparaturschaltung in Fig. 12 gezeigt ist, kann der gleiche Aufbau auf eine Zeilenreparaturschaltung angewendet werden.
Es wird Bezug genommen auf Fig. 12, ein Spaltendekoder 6 weist n Ausgangssignalleitungen Y1 bis Yn auf, und es gibt n+2 Spalten C1 bis Cn+2 in dem Speicherzellenfeld. Ein Satz von n-Transistoren QAk, QBk und QCk ist parallel so vorgesehen, daß die Ausgangssignalleitung Yk des Spaltendekoders 6 selektiv mit drei Spalten Ck, Ck+1 und Ck+2 verbunden werden kann. Die n-Transistoren QA1 bis QAn dienen als Schaltmittel zum Verbinden der Spaltendekoderausgangssignalleitungen Y1 bis Yn mit den Spalten C1 bis Cn. Die n-Transistoren QB1 bis QBn dienen als Schaltmittel zum Verbinden der Spaltendekoderausgangssignalleitungen Y1 bis Yn mit den Spalten C2 bis Cn+1. Die n-Transistoren QC1 bis QCn dienen als Schaltmittel zum Verbinden der Spaltendekoderausgangssignalleitungen Y1 bis Yn mit den Spalten C3 bis Cn+2.
Zum Steuern der Ein/Aus-Tätigkeiten der n-Transistoren QA1 bis QAn, QB1 bis QBn und QC1 bis QCn, die als Schaltmittel dienen, sind Spannungsversorgungspfade PC und PD und NOR-Schaltungen N1 bis Nn vorgesehen. Der Spannungsversorgungspfad PC weist ein Ende auf, das mit dem Massepotential verbunden ist, und ein anderes Ende, das mit dem Stromversorgungspotential Vcc durch einen hohen Widerstand CZ verbunden ist. Sicherungen fC1 bis fCn sind in Reihe zwischen einem Ende des Spannungsversorgungspfades PC und einem Ende des hohen Widerstandes ZC geschaltet. Ein Ende der Sicherung fC1 ist mit dem Massepotential verbunden und das andere Ende ist mit einem Ende der Sicherung fC2 verbunden. Ein Ende der Sicherung fCn ist mit einem Ende des hohen Widerstandes ZC verbunden, und das andere Ende ist mit der Sicherung fCn-1 verbunden. Ein Ende der Sicherung fCi ist mit dem Gate des n- Transistors QCi verbunden, und das andere Ende ist mit dem. Gate des n-Transistors QCi-1 verbunden.
Der Spannungsversorgungspfad PD weist ein Ende auf, das mit dem Stromversorgungspotential Vcc verbunden ist, und das andere Ende ist mit dem Massepotential Vss durch einen hohen Widerstand ZD verbunden.
Sicherungen fD1 bis fDn sind in Reihe zwischen einem Ende und dem anderen Ende des Spannungsversorgungspfades PD angeordnet. Ein Ende der Sicherung fD1 ist mit dem Stromversorgungspotential verbunden. Das andere Ende der Sicherung fDn ist mit einem Ende des hohen Widerstandes ZD verbunden. Ein Ende der Sicherung fDi ist mit dem Gate des n-Transistors QAi verbunden und das andere mit dem Gate des n-Transistors QAi-1 verbunden.
Die NOR-Schaltung Nk (k = 1 bis n) empfängt an ihren Eingängen Potential an einem Ende der Sicherung fCk und Potential an dem anderen Ende der Sicherung fDk und legt ein Ausgangssignal an das Gate des n-Transistors QBk an. Der Spannungsversorgungspfad PC steuert nämlich die Ein/Aus-Tätigkeiten der n-Transistoren QC1 bis QCn, der Spannungsversorgungspfad PD steuert die Ein/Aus- Tätigkeiten der n-Transistoren QA1 bis QAn, und die NCR-Schaltungen N1 bis Nn steuern die Ein/Aus-Tätigkeit der n-Transistoren QB1 bis QBn. Der Betrieb wird im folgenden beschrieben.
Wenn es keinen defekten Speicher in dem Speicherzellenfeld gibt, sind die Sicherungen fC1 bis fen und fD1 bis FDn alle leitend. Daher ist das Potential auf dem Spannungsversorgungspfad PC auf dem Pegel des Massepotentiales Vss, und der Spannungsversorgungspfad PD ist auf dem Pegel des Stromversorgungspotentiales Vcc, und die Ausgänge der NCR-Schaltungen N1 bis Nn sind auf dem "L"-Pegel. Daher sind in diesem Zustand die n-Transistoren QA1 bis QAn ein, und die n-Transistoren QB1 bis QBn und QC1 bis QCn sind aus. Folglich sind die Spaltendekoderausgangssignalleitungen Y1 bis Yn mit den Spalten C1 bis Cn durch die n-Transistoren QA1 bis QAn verbunden.
Nun sei angenommen, daß es eine defekte Speicherzelle auf der Spalte C1 gibt. Zu dieser Gelegenheit wird die Sicherung fDi, die auf der Seite des Stromversorgungspotentiales Vcc relativ zu dem n-Transistor QAi in dem Spannungsversorgungspfad PD ist, durchgetrennt. Folglich wird der Abschnitt des Stromversorgungspfades PD, der mit dem Stromversorgungspotential Vcc verbunden ist, auf den Pegel des Stromversorgungspotentiales Vcc gesetzt, und der Abschnitt, der mit dem hohen Widerstand ZD verbunden ist, wird auf den Pegel des Massepotentiales Vss gesetzt. Folglich werden die n-Transistoren QAi bis QAn alle ausgeschaltet. Da das Potential auf dem Spannungsversorgungspfad PC auf dem Pegel des Massepotentiales Vss zu dieser Zeit ist, werden die Ausgänge der NOR-Schaltungen Ni bis Nn alle auf den "H"-Pegel angehoben zum Einschalten der n-Transistoren QBi bis QBn. Folglich werden die Ausgangssignalleitungen Y1 bis Yi-1 des Spaltendekoders mit den Spalten C1 bis C1-1 durch die n-Transistoren QA1 bis QAi-1 verbunden, und die Ausgangssignalleitungen Yi bis Yn werden mit den Spalten Ci+1 bis Cn+1 durch die n-Transistoren QBi bis QBn verbunden.
Nun sei angenommen, daß es eine defekte Speicherzelle auf der Spalte Cj (j> i) zusätzlich zu der auf der Spalte C1 gibt. In dem Fall wird die Sicherung fCj-1, die auf der Seite des Massepotentiales Vss relativ zu dem n-Transistor QCj-1 auf dem Spannungsversorgungspfad PC ist, weiter durchgetrennt. In dem das getan wird, wird ein hohes Potential des Pegels des Stromversorgungspotentiales Vcc durch den hohen Widerstand ZC an die Gates der n-Transistoren QCj-1 bis QCn angelegt, so daß die n-Transistoren QCj-1 bis QCn eingeschaltet werden. Da ein Eingang der NOR- Schaltungen Nj-1 bis Nn auf dem Pegel des Stromversorgungspotentiales Vcc gesetzt ist, nimmt der Ausgang davon den Pegel des Massepotentiales Vss an, und die n-Transistoren QBj-1 bis QBn werden in den Aus-Zustand versetzt. Weiterhin werden die n- Transistoren QA1 bis QAi-1, QBi bis QBj-2 uhd QCj-1 bis QCn in den Ein-Zustand versetzt. Folglich werden die Spaltendekoderausgangssignalleitungen Y1 bis Yi-1 mit den Spalten C1 bis Ci-1 durch die n-Transistoren QA1 bis QAi-1 verbunden. Die Ausgangssignalleitungen Yi bis Yj-2 werden mit den Spalten Ci+1 bis Cj-1 durch die n-Transistoren QBi bis QBj-2 verbunden. Die Spaltendekoderausgangssignalleitungen Yj-1 bis Yj werden mit den Spalten Cj+1 bis Cn+2 durch die n-Transistoren QCj-1 bis QCn verbunden.
Durch den oben beschriebenen Aufbau werden die Spalten Ci und Cj, die defekte Speicherzellen enthalten, von dem Spaltendekoder 6 getrennt, und die defekten Adressen können repariert werden, in dem nur eine Sicherung pro einer defekten Spalte durchgetrennt wird.
Bei dem in Fig. 12 gezeigten Aufbau sind die Spannungsversorgungspfade PC und PD mit dem Stromversorgungspotential Vcc und dem Massepotential Vss durch den hohen Widerstand ZC bzw. ZD verbunden. Anstelle der hohen Widerstände ZC und ZD können Potentialeinstellschaltungen 27 und 28, wie sie in Fig. 13 gezeigt sind, benutzt werden.
Es wird Bezug genommen auf Fig. 13, eine Potentialeinstellschaltung 27 ist an dem anderen Ende des Spannungsversorgungspfades PD vorgesehen. Die Potentialeinstellschaltung 27 weist n- Transistoren QN10, QN20 und einen Inverter IN auf. Der n-Transistor QN10 wird in den Ein-Zustand als Reaktion auf das Adreßänderungserfassungssignal ATD gesetzt, zum Verbinden des anderen Endes des Spannungsversorgungspfades PD mit dem Massepotential Vss. Der n-Transistor QN20 wird in den Ein-Zustand als Reaktion auf eine Ausgabe von dem Inverter IN versetzt, zum Verbinden des anderen Endes des Spannungsversorgungspfades PD mit dem Massepotential. Der Inverter IN invertiert das Potential auf dem anderen Ende des Spannungsversorgungspfades PC zum Anlegen desselben an das Gate des n-Transistors QN20. Das Adreßänderungserfassungssignal ATD ist ein Pulssignal mit einer positiven Polarität, das als Reaktion auf eine geänderte Adresse erzeugt wird, von der Adreßübergangserfassungsschaltung (siehe Fig. 2). Der n-Transistor QN10 weist einen großen Ein-Widerstand auf zum Verhindern des Absinkens des Potentiales des Spannungsversorgungspfades PD, selbst wenn das Adreßänderungserfassungssignal ATD erzeugt wird, wenn alle Sicherungen fD1 bis fDn leitend sind. Der Betrieb wird im folgenden beschrieben.
Wenn die Sicherungen fD1 bis fDn des Spannungsversorgungspfades PD alle leitend sind, ist das Potential auf dem Spannungsversorgungspfad PD auf dem Pegel des Stromversorgungspotentiales Vcc. Zu dieser Zeit wird das Adreßänderungserfassungssignal ATD erzeugt, und der n-Transistor QNC wird eingeschaltet zum Absenken des Potentiales auf dem Spannungsversorgungspfad PD auf den Pegel des massepotentiales Vss. Da der Ein-Widerstand des n- Transistors QN groß ist, wird das Potential auf dem Spannungsversorgungspfad PD kaum abgesenkt, und das Potential auf dem Spannungsversorgungspfad PD wird auf dem Pegel des Stromversorgungspotentiales Vcc gehalten.
Nun sei angenommen, daß eine Sicherung fDk in dem Spannungsversorgungspfad PD durchgetrennt ist. In diesem Fall wird der n- Transistor QN10 als Reaktion auf die Erzeugung des Adreßänderungserfassungssignales ATD eingeschaltet, und das Potential des Abschnittes des Spannungsversorgungspfades PD, der von dem Stromversorgungspotential Vcc abgeschnitten ist, wird auf den Pegel des Massepotentiales Vss gesenkt. Wenn das Potential des Abschnittes, der von dem Stromversorgungspotential Vcc abgeschnitten ist, den Schwellenwert des Inverters IN überschreitet, nimmt die Ausgabe von dem Inverter IN den "H"-Pegel an, der n- Transistor QN20 wird eingeschaltet, und das Potential des abgetrennten Abschnittes wird schnell zu dem Pegel des Massepotentiales Vss entladen. Das Potential des Abschnittes, der von dem Stromversorgungspotential Vcc abgeschnitten ist, wird auf den Pegel des Massepotentiales Vss durch eine Verriegelungsschaltung des Inverters IN und des n-Transistors QN20 verriegelt. Folglich wird der Schaltungsabschnitt, der von dem Stromversorgungspotential Vcc in dem Spannungsversorgungspfad PD abgeschnitten ist, sicher auf den Pegel des Massepotentiales Vss mit hoher Geschwindigkeit gesetzt.
Eine Potentialeinstellschaltung 28 ist für den Spannungsversorgungspfad PC vorgesehen. Die Potentialeinstellschaltung 28 weist p-Transistoren QP10 und QP20 und einen Inverter IP auf. Der p- Transistor QP10 Wird als Reaktion auf ein Adreßänderungserfassungssignal ATDN von negativer Polarität eingeschaltet zum Verbinden des anderen Endes des Spannungsversorgungspfades PC mit dem Pegel des Stromversorgungspotentiales Vcc. Der p-Transistor QP20 wird eingeschaltet als Reaktion auf eine Ausgabe von dem Inverter IP zum Verbinden des anderen Endes des Spannungsversorgungspfades PC mit dem Stromversorgungspotential Vcc. Der Inverter IP invertiert das Potential auf dem anderen Ende des Spannungsversorgungspfades PC zum Anlegen desselben an das Gate des p-Transistors QP20. Das Adreßänderungserfassungssignal ATDN ist ein Pulssignal negativer Polarität, das erzeugt wird, wenn es eine Änderung in der Adresse gibt, das auf dem "L"-Pegel zu der Zeit der Änderung der Adresse fällt. Der p-Transistor QP20 weist einen Ein-Widerstand auf. Folglich wird das Potential des Spannungsversorgungspfades PC nicht angehoben, selbst wenn der p- Transistor QP10 eingeschaltet wird, wenn alle Sicherungen fC1 bis fCn ein sind. Wenn irgendeine der Sicherungen fC1 bis fCn durchgetrennt ist, wird der p-Transistor QP10 als Reaktion auf das Adreßänderungserfassungssignal ATDN eingeschaltet zum Anheben des Potentiales des Schaltungsabschnittes, der von dem Massepotential Vss abgeschnitten ist. Wenn das Potential des Abschnittes, der von dem Massepotential Vss abgeschnitten ist, die Schwellenspannung des Inverters IP überschreitet, schaltet der p-Transistor QP20 ein zum schnellen Aufladen dieses Abschnittes auf den Pegel des Stromversorgungspotentiales Vcc. Der p-Transistor QP20 und der Inverter IP stellen eine Verriegelungsschaltung dar, die den Abschnitt, der von dem Massepotential Vss abgeschnitten ist, des zweiten Spannungsversorgungspfades PC auf den Pegel des Stromversorgungspotentiales Vcc.
Durch diese Potentialeinstellschaltungen 27 und 28 können das Massepotential Vss und das Stromversorgungspotential Vcc schnell und stabil an den ersten bzw. zweiten Spannungsversorgungspfad PD und PC bei dem Reparieren defekter Adressen geliefert werden.
Bei dem in Fig. 12 und 13 gezeigten Aufbau wird, wenn die Sicherungen fD1 bis fDn alle leitend sind, das Potential des Spannungsversorgungspfades PD auf das Stromversorgungspotential Vcc gesetzt. Es kann jedoch, wie in Fig. 14 gezeigt ist, ein Aufbau, bei dem das Potential des Spannungsversorgungspfades PD auf das Massepotential Vss gesetzt wird, benutzt werden, wenn alle Sicherungen fD1 bis fDn leitend sind.
Es wird Bezug genommen auf Fig. 14, ein Ende des Spannungsversorgungspfades PD ist mit dem Stromversorgungspotential Vcc durch einen hohen Widerstand ZD verbunden. Sicherungen fD1 bis fDn sind in Reihe zwischen einem Ende des Spannungsversorgungspfades PD und dem Massepotential Vss geschaltet. Der Aufbau des Spannungsversorgungspfades PC ist der gleiche wie der in Fig. 12 gezeigte. Der Betrieb wird im folgenden beschrieben.
Wenn es keine defekte Speicherzelle gibt, wird das Massepotential Vss immer an den Spannungsversorgungspfad PD geliefert, und die n-Transistoren QA1 bis QAn sind aus. Weiterhin geben die NOR-Schaltungen N1 bis Nn Signale des Pegels des ersten Potentiales Vss aus, da die Eingänge auf dem Pegel des massepotentiales Vss sind. Folglich sind die n-Transistoren QB1 bis QBn in den Ein-Zustand versetzt. Folglich sind die Spaltendekoderausgangssignalleitungen Y1 bis Yn mit den Spalten C2 bis Cn+1 durch die n-Transistoren QB1 bis QBn verbunden.
Es sei nun angenommen, daß es eine defekte Speicherzelle auf der Spalte Ci gibt. In diesem Fall wird die Sicherung fDi-1 auf dem Spannungsversorgungspfad PD durchtrennt. Folglich wird das Stromversorgungspotential Vcc durch den hohen Widerstand ZD an die Gates der n-Transistoren QA1 bis QAi-1 angelegt, so daß die n-Transistoren QA1 bis QAi-1 eingeschaltet werden. Jede der NOR- Schaltungen N1 bis Ni-1 gibt ein Signal auf dem Pegel des Massepotentiales Vss aus, da einer ihrer Eingänge durch das Stromversorgungspotential Vcc angehoben ist, so daß die n-Transistoren QB1 bis QBi-1 in den Aus-Zustand versetzt sind. Folglich werden die Spaltendekoderausgangssignalleitungen Y1 bis Yi-1 mit den Spalten C1 bis Ci-1 durch die n-Transistoren QA1 bis QAi-1 verbunden. Zu der Zeit sind die verbleibenden Spaltendekoderausgangssignalleitungen Yi bis Yn mit den Spalten Ci+1 bis Cn+1 durch die n-Transistoren QBi bis QBn verbunden, die in ihrem Ein-Zustand sind.
Es sei angenommen, daß es eine andere defekte Speicherzelle auf der Spalte Cj (j> i) gibt. In diesem Fall ist, was zu tun ist, nur die Sicherung fCj-1 des Spannungsversorgungspfades PC zu durchtrennen, wie in dem in Fig. 12 gezeigten Fall. Folglich nimmt der Ausgangssignalpegel von jeder der NOR-Schaltungen Nj-1 bis Nn den "L"-Pegel an, so daß die n-Transistoren QBj-1 bis QBn ausgeschaltet werden, während die n-Transistoren QCj-1 bis QCn alle eingeschaltet werden. Folglich werden die Spaltendekoderausgangssignalleitungen Y1 bis Yi-1 mit den Spalten C1 bis Ci-1 durch die n-Transistoren QAl bis QAi-1 verbunden. Die Ausgangssignalleitungen Yi bis Yj-2 werden mit den Spalten Ci bis Cj-1 durch die n-Transistoren QBi bis QBj-2 verbunden. Die Ausgangssignalleitungen Yj bis Yn werden mit den Spalten Cj+1 bis Cn+2 durch die n-Transistoren QCj-1 bis QCn verbunden.
Bei dem in Fig. 14 gezeigten Aufbau können die defekten Spalten repariert werden durch Durchtrennen einer Sicherung pro einer defekten Spalte. Bei dem in Fig. 14 gezeigten Aufbau kann die in Fig. 13 gezeigte Potentialeinstellschaltung 28 anstelle des ersten und des zweiten hohen Widerstandes ZC und ZD benutzt werden.
Obwohl die Reparatur von Spalten in Fig. 12 bis 14 gezeigt wurde, kann eine Reparaturschaltung mit dem gleichen Aufbau zum Reparieren von Zeilen benutzt werden. Wenn die Schaltung zum Reparieren von Zeilen benutzt wird, ist es nicht notwendig, den Zeilendekoder 3 durch das Signal NED zu inaktivieren, so daß die eine defekte Zelle enthaltende Zeile nie ausgewählt wird, wodurch die Zugriffszeit verringert wird.
Fig. 15 zeigt eine Modifikation des in Fig. 12 bis 14 gezeigten Aufbaues, der zum Reparieren von Zeilen benutzt wird. Es wird Bezug genommen auf Fig. 15, der Zeilendekoder 3 weist Ausgangssignalleitungen X1 bis Xn auf, und n+2 Zeilen R1 bis Rn+2 sind entsprechend dafür vorgesehen. Schaltelemente QA1 bis QAn, QB1 bis QBn und QC1 bis QCn für die Reparaturschaltung sind zwischen den Zeilendekoderausgangssignalleitungen X1 bis Xn und den Zeilen R1 bis Rn+2 angeordnet. Das Schaltelement (n-Transistor) QA1 verbindet die Zeilendekoderausgangssignalleitung Xk mit der Zeile Rk. Der n-Transistor QBk verbindet die Zeilendekoderausgangssignalleitung Xk mit der Zeile Rk+1. Der n-Transistor QCk verbindet die Zeilendekoderausgangssignalleitung Xk mit der Zeile Rk+2. Obwohl bei diesem Aufbau der Schaltelementabschnitt nur gezeigt ist, sind die Spannungsversorgungspfade, Sicherungen und NOR-Schaltungen angeordnet, wie bei dem in Fig. 12 bis 14 gezeigten Aufbau.
Die Ausgabe von dem Zeilendekoder 3 treibt die Zeilen R1 bis Rn+2 durch die Schaltelemente QAk, QBk und QCk, und daher kann es ein Problem der Zunahme der Zugriffszeit geben, da die Zeile nicht mit hoher Geschwindigkeit getrieben werden kann, wenn die Amplitude des Ausgangssignales verringert wird. In Hinblick auf das Vorangehende sind Zeilentreiber XD1 bis XDn+2 zwischen den entsprechenden Zeilen R1 bis Rn+2 und den Schaltelementen QA1 bis QAn, QB1 bis QBn und QC1 bis QCn angeordnet. Die Zeilentreiber XD1 bis XDn+2 sind gebildet unter Benutzung von Pufferverstärkern, die im Stand der Technik bekannt sind. Durch Vorsehen des Zeilentreibers XDk wird das Treiben der ausgewählten Zeile als Reaktion auf die Ausgabe von dem Zeilendekoder 3 mit hoher Geschwindigkeit möglich, wodurch ein Hochgeschwindigkeitsbetrieb der Halbleiterspeichervorrichtung realisiert wird.
Die Leitungstypen der Schalttransistoren in der Reparaturschaltung der oben beschriebenen Ausführungsformen kann zu dem entgegengesetzten Typ durch Ändern der Spannungspolarität der Spannungsversorgungspfade und der Anordnung der Sicherungen geändert werden.
Wie oben beschrieben wurde, wird jede der Zeilen- oder Spaltendekoderausgangssignalleitungen selektiv mit einer Mehrzahl von Zeilen oder Spalten durch Schaltmittel verbunden, und jede der Dekoderausgangssignalleitung ist mit einer normalen Zeile oder Spalte und nicht mit einer defekten Zeile oder Spalte durch einfaches Schalten der Weise der Verbindung des Schaltmittels verbunden, so daß eine Programmierschaltung, die die defekte Zeile oder die defekte Spalte speichert, und der Ersatzdekoder zum Wählen einer Ersatzzeile oder einer Ersatzspalte, die herkömmlicherweise zum Reparieren der Zeile oder Spalte notwendig waren, unnötig geworden, wodurch die Fläche des Chips, die für die Reparaturschaltung benötigt wird, verringert werden kann, und eine Halbleiterspeichervorrichtung mit einem höheren Integrationsgrad kann vorgesehen werden.
Zusätzlich wird eine Auswahl der defekten Zeile durch die Aktivierung des Zeilendekoders oder des Spaltendekoders nicht durchgeführt, so daß die Zeilenauswahl mit hoher Geschwindigkeit durchgeführt werden kann, wodurch die Zugriffszeit verringert wird.
Zusätzlich kann das Schalten der Art der Verbindung des Schaltmittels ausgeführt werden durch Durchtrennen mehrerer Sicherungen (eine im Minimum), so daß der Durchsatz und die Erfolgsrate des Reparierens bei dem Reparaturvorgang verbessert werden kann, wodurch die Produktionsausbeute der Halbleiterspeichervorrichtung verbessert wird.

Claims

1. Halbleiterspeichervorrichtung mit:

einer Mehrzahl von Speicherzellen (MC), die in einem Feld (1) von N + 2 Zeilen- oder Spaltenlinien angeordnet sind;

einem Decodermittel (3, 6) mit N Ausgängen, das ein angelegtes Adressignal decodiert, zum Auswählen eines der N Ausgänge;

einer Mehrzahl von Schaltmitteln (QAi-QAn, QBi-QBn, QCi-QCn), die entsprechend zu den entsprechenden Ausgängen (Y1, ..., Yn) des Decodermittels vorgesehen sind, wobei jeder Schaltkreis aufweist ein erstes Schaltelement (QAi), das zwischen einem entsprechenden Ausgang (Yi) des Decodermittels und einer entsprechenden Zeilen- oder Spaltenlinie (Ci) vorgesehen ist, wenn kein defektes Bit vorhanden ist, ein zweites Schaltelement (QBi), das zwischen dem entsprechenden Ausgang (Yi) des Decodermittels und einer unmittelbar benachbarten Zeilen- oder Spaltenlinie (Ci+1) benachbarte zu der entsprechenden Zeilen- oder Spaltenlinie (Ci) vorgesehen ist, und ein drittes Schaltelement (QCi), das zwischen dem entsprechenden Ausgang (Yi) des Decodermittels und einer nächsten benachbarten Zeilen- oder Spaltenlinie (Ci+2) benachbart zu der unmittelbar benachbarten Zeilen- oder Spaltenlinie (Ci+1) vorgesehen ist; und

einem Definierungsmittel (PC, PD, N1-Nn), das ein Spannungsanlegemittel enthält zum Anlegen einer Steuerspannung an die Steuerelektroden der Schaltelemente (QAi, QBi, QCi) der entsprechenden Schaltkreise zum Steuern der Leitungszustände der Schaltelemente zum Definieren der Verbindungspfade von jedem Schaltkreis derart, daß die ersten Schaltelemente (QAi) leitend gemacht werden zum Verbinden der entsprechenden Ausgänge (Yi) des Decodermittels mit den entsprechenden Zeilen- oder Spaltenlinien (Ci), wenn kein defektes Bit vorhanden ist, wobei das erste und das zweite Schaltelement (QAi, QBi) selektiv leitend gemacht sind zum Verbinden der N Ausgänge (Y1, ..., Yn) des Decodermittels mit den aufeinanderfolgenden benachbarten Zeilen- oder Spaltenlinien (Ci-1, Ci+1), wobei eine Zeilen- oder Spaltenlinie (Ci) mit einem defekten Bit ausgeschlossen ist, wenn ein einzelnes defektes Bit vorhanden ist, und wobei das erste, zweite und dritte Schaltelement (QAi, QBi, QCi) selektiv leitend gemacht sind zum Verbinden aufeinanderfolgend benachbarter Zeilen- oder Spaltenlinien (Ci-1, Ci+1, Cj-1, Cj+1), wobei Zeilen- oder Spaltenlinien (Ci, Cj) ausgeschlossen sind, die jeweils ein defektes Bit enthalten, wenn zwei defekte Zeilen- oder Spaltenlinien vorhanden sind, mit einem einzelnen Schaltelement, das in jedem Schaltkreis leitend gemacht ist.

2. Vorrichtung nach Anspruch 1, bei der das Definierungsmittel (PD, PC, N1-Nn) aufweist

ein erstes Definierungsmittel (PD), das gemeinsam für die Mehrzahl von Schaltmitteln (QA, QB, QC) vorgesehen ist zum Definieren des Ein- und Aus-Zustandes der ersten Schaltelemente (QA1-QAn), wobei das erste Definierungsmittel einen ersten Pfad zum Liefern eines ersten Potentiales aufweist,

ein zweites Definierungsmittel (PC), das gemeinsam für die Mehrzahl von Schaltmitteln zum Definieren des Ein- und Aus-Zustandes der dritten Schaltelemente (QC1- QCn) vorgesehen ist, wobei das zweite Definierungsmittel einen zweiten Pfad zum Liefern eines zweiten Potentiales, das von entgegengesetzer Polarität zu dem ersten Potential ist, aufweist, und

ein drittes Definierungsmittel (N1-Nn), das gemeinsam für die Mehrzahl von Schaltmitteln vorgesehen ist, zum Definieren des Ein- und Aus-Zustandes der zweiten Schaltelemente (QB1-QBn), wobei das dritte Definierungsmittel Gattermittel (N1-Nn) enthält, die für jedes zweite Schaltelement vorgesehen sind, die auf das Potential auf dem ersten Pfad und das Potential auf dem zweiten Pfad reagieren zum Definieren von ein und aus eines entsprechenden Schaltelementes,

wobei die Gattermittel ein Signal eines aktiven Pegels nur, wenn das Potential auf dem ersten Pfad und das Potential auf dem zweiten Pfad beide auf dem inaktiven Pegel sind, für das entsprechende zweite Schaltelement erzeugen, wodurch nur ein Schaltelement in einem Schaltmittel eingeschaltet wird.

3. Vorrichtung nach Anspruch 2, bei der

der erste Pfad (PD) aufweist ein Ende, das mit der ersten Potentialquelle (VCc) verbunden ist, n in Reihe geschaltete erste Schmelzelemente (fD1-fDn), von denen jedes einem Ausgang des Decodermittels entspricht, und ein Widerstandsmittel (ZD, 27), das das andere Ende des ersten Pfades mit der zweiten Potentialquelle (VSs) verbindet,

der zweite Pfad (PC) aufweist ein Ende, das mit der zweiten Potentialquelle (VSs) verbunden ist, n zweite Schmelzelemente (fC1-fCn), die jeweils einem Ausgang des Decodermittels entsprechen, und ein Widerstandsmittel (ZC, 28), das mit dem anderen Ende der ersten Potentialquelle (VCc) verbunden ist,

und worin das Gattermittel (N1-Nn) ein Gatter aufweist, das ein Potential auf einem Ende des entsprechenden ersten Schmelzelementes und das Potential auf einem Ende des entsprechenden Schmelzelementes empfängt, zum Vorsehen eines Signals eines aktiven Pegels für ein Steuergate eines entsprechenden zweiten Schaltelementes nur, wenn beide Eingangspotentiale auf dem inaktiven Pegel sind; und

ein Ende eines jeden der ersten Schmelzelemente und ein Ende eines jeden der zweiten Schmelzelemente an Steueranschlüsse der ersten bzw. zweiten Schaltelement des entsprechenden Schaltelementes angelegt sind.

4. Vorrichtung nach Anspruch 2, bei der

der zweite Pfad (PC) aufweist ein Ende, das mit der ersten Potentialquelle (VSs) verbunden ist, n in Reihe verbundene erste Schmelzelemente (fC1-fCn), von denen jedes einem Ausgang des Decodermittels entspricht, und worin ein Widerstand (ZC) das andere Ende des ersten Pfades mit der zweiten Potentialquelle (VCc) verbindet;

der erste Pfad (PD) aufweist ein Ende, ein Widerstandsmittel (CD), das das eine Ende mit der zweiten Potentialquelle (VCc) verbindet, das andere Ende, das mit der ersten Potentialquell (VSs) verbunden ist, und n in Reihe geschaltete zweite Schmelzelemente (fD1-fDn), die entsprechend zu jedem Ausgang des Decodermittels zwischen dem einen Ende und dem anderen Ende vorgesehen sind; und

das Gattermittel (N1-Nn) ein Logikgatter (N1-Nn) aufweist mit einem Eingang, der mit einem Ende eines entsprechenden ersten Schmelzelementes verbunden ist, und einem anderen Eingang, der mit einem entgegengesetzten Ende eines entsprechenden zweiten Schmelzelementes verbunden ist, zum Vorsehen eines Signals eines aktiven Pegels, nur wenn beide Eingänge auf dem inaktiven Pegel sind, für den Steueranschluß eines entsprechenden zweiten Schaltelementes.

5. Vorrichtung nach Anspruch 3, bei der das Widerstandsmittel (28) des zweiten Pfades (PC) ein Schaltmittel (QP 10), das auf ein Speicherzyklusstartbefehelssignal, zum Verbinden des anderen Endes mit der zweiten Potentialquelle (VCc) reagiert, und eine Verriegelung (IP, QP 20) zum Verriegeln eines Potentiales an dem anderen Ende enthält, und

das Widerstandsmittel (27) des ersten Pfades ein Schaltmittel (QN 10), das auf das Speicherzyklusstartbefehlssignal reagiert, zum Verbinden des anderen Endes mit der ersten Potentialquelle und eine Verriegelung (IN, QN 20) zum Verriegeln eines Potentiales an dem anderen Ende enthält.