JP2002008389A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 簡単な回路構成で、面積効率のよい冗長構成
を有する半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、複数の列グループ
（メモリブロックＭ１〜Ｍ９）、複数の列グループに対
応して設けられる列選択回路ＣＳ１〜ＣＳ９および読出
／書込回路ＲＷ１〜ＲＷ９、接続をずらすことにより読
出／書込回路との接続を選択する冗長選択回路ＳＣ１、
ならびに冗長選択回路ＳＣ１の入出力ノードとデータ入
出力線とを選択的に接続する入出力回路ＩＯ１，ＩＯ２
を備える。
を有する半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、複数の列グループ
（メモリブロックＭ１〜Ｍ９）、複数の列グループに対
応して設けられる列選択回路ＣＳ１〜ＣＳ９および読出
／書込回路ＲＷ１〜ＲＷ９、接続をずらすことにより読
出／書込回路との接続を選択する冗長選択回路ＳＣ１、
ならびに冗長選択回路ＳＣ１の入出力ノードとデータ入
出力線とを選択的に接続する入出力回路ＩＯ１，ＩＯ２
を備える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、冗長構成を有する半導体記憶装置の構成
に関する。
に関し、特に、冗長構成を有する半導体記憶装置の構成
に関する。
【０００２】
【従来の技術】従来より、半導体記憶装置においては、
歩留まり向上のため冗長回路を付加することが必須にな
っている。
歩留まり向上のため冗長回路を付加することが必須にな
っている。
【０００３】このような冗長回路構成の一例として、
「半導体記憶装置における不良ビット救済回路（特許第
２８３７４３３号）」がある（文献１）。この不良ビッ
ト救済回路は、不良メモリセルに接続される行または列
線以降の信号を、隣接する行または列線にずらし、不良
メモリセルを除外するものである。
「半導体記憶装置における不良ビット救済回路（特許第
２８３７４３３号）」がある（文献１）。この不良ビッ
ト救済回路は、不良メモリセルに接続される行または列
線以降の信号を、隣接する行または列線にずらし、不良
メモリセルを除外するものである。
【０００４】文献１に示される不良ビット救済回路の構
成を、図９に示す。図９において、Ｃｉ−１〜Ｃｊ＋３
は、カラムを、Ｙｉ−１〜Ｙｊ＋３は、カラムデコーダ
出力信号線を、ＱＡｉ−１，ＱＢｉ−１，ＱＡｉ，ＱＢ
ｉ，ＱＢｊ−１，ＱＡｊ，ＱＢｊ，ＱＡｊ＋１，ＱＢｊ
＋１は、スイッチング素子を、ＣＢ１，ＣＢ２は、共通
データ線を、ＭＣは、メモリセルを、ＢＬ，／ＢＬは互
いに相補なビット線を、９はカラム選択ゲートをそれぞ
れ示している。
成を、図９に示す。図９において、Ｃｉ−１〜Ｃｊ＋３
は、カラムを、Ｙｉ−１〜Ｙｊ＋３は、カラムデコーダ
出力信号線を、ＱＡｉ−１，ＱＢｉ−１，ＱＡｉ，ＱＢ
ｉ，ＱＢｊ−１，ＱＡｊ，ＱＢｊ，ＱＡｊ＋１，ＱＢｊ
＋１は、スイッチング素子を、ＣＢ１，ＣＢ２は、共通
データ線を、ＭＣは、メモリセルを、ＢＬ，／ＢＬは互
いに相補なビット線を、９はカラム選択ゲートをそれぞ
れ示している。
【０００５】セクションＩとセクションIIとの境界に位
置するカラムＣｊ＋１以外のカラムのビット線は、カラ
ム選択ゲートを介して２つの共通データ線のいずれか一
方と接続される。
置するカラムＣｊ＋１以外のカラムのビット線は、カラ
ム選択ゲートを介して２つの共通データ線のいずれか一
方と接続される。
【０００６】カラムＣｊ＋１のビット線ＢＬは、トラン
スファゲートＴＧ１を介して共通データ線ＣＢ１に接続
され、かつトランスファゲートＴＧ２を介して共通デー
タ線ＣＢ２に接続される。カラムＣｊ＋１の相補ビット
線／ＢＬは、トランスファゲートＴＧ１′を介して共通
データ線ＣＢ１に接続され、かつトランスファゲートＴ
Ｇ２′を介して共通データ線ＣＢ２に接続される。
スファゲートＴＧ１を介して共通データ線ＣＢ１に接続
され、かつトランスファゲートＴＧ２を介して共通デー
タ線ＣＢ２に接続される。カラムＣｊ＋１の相補ビット
線／ＢＬは、トランスファゲートＴＧ１′を介して共通
データ線ＣＢ１に接続され、かつトランスファゲートＴ
Ｇ２′を介して共通データ線ＣＢ２に接続される。
【０００７】トランスファゲートＴＧ１，ＴＧ１′のそ
れぞれのゲートは、スイッチング素子ＱＢｊを介してカ
ラムデコーダ出力信号線Ｙｊに接続される。トランスフ
ァゲートＴＧ２，ＴＧ２′のそれぞれのゲートは、スイ
ッチング素子ＱＡｊ＋１を介してカラムデコーダ出力信
号線Ｙｊ＋１に接続される。
れぞれのゲートは、スイッチング素子ＱＢｊを介してカ
ラムデコーダ出力信号線Ｙｊに接続される。トランスフ
ァゲートＴＧ２，ＴＧ２′のそれぞれのゲートは、スイ
ッチング素子ＱＡｊ＋１を介してカラムデコーダ出力信
号線Ｙｊ＋１に接続される。
【０００８】スイッチング素子ＱＢｊとＱＡｊ＋１とは
一方が導通状態であれば他方は非導通状態の関係にあ
る。
一方が導通状態であれば他方は非導通状態の関係にあ
る。
【０００９】カラムＣｉが不良になりカラムデコーダ出
力信号線ＹｊがカラムＣｊ＋１に接続された場合であっ
ても、カラムＣｊ＋１は、トランスファゲートＴＧ１，
ＴＧ１′によりセクションＩに接続される。
力信号線ＹｊがカラムＣｊ＋１に接続された場合であっ
ても、カラムＣｊ＋１は、トランスファゲートＴＧ１，
ＴＧ１′によりセクションＩに接続される。
【００１０】
【発明が解決しようとする課題】しかしながら、当該不
良ビット救済回路を半導体記憶装置の列線の救済に採用
すると、列線をシフトする必要があるため、セクション
（列グループ）の境界で複雑な構成が必要とされる。
良ビット救済回路を半導体記憶装置の列線の救済に採用
すると、列線をシフトする必要があるため、セクション
（列グループ）の境界で複雑な構成が必要とされる。
【００１１】これに対して、列グループの境界における
回路構成がより簡素化される冗長構成として、図１０に
示される半導体記憶装置９５００がある。図１０におい
て、ＸＭ１〜ＸＭ３は、行列上に配置される複数のメモ
リセルと複数の列線と複数の行線とを含むメモリブロッ
ク、９０１〜９０３は、メモリブロックＸＭ１〜ＸＭ３
のそれぞれに対応して設けられる列選択回路、９１１〜
９１３は、列選択回路９０１〜９０３のそれぞれに対応
して設けられる読出／書込回路、９２０は、冗長選択回
路、ＤＱ１，ＤＱ２は、冗長選択回路９２０から出力さ
れ、または冗長選択回路９２０に入力される入出力デー
タ信号を表わしている。
回路構成がより簡素化される冗長構成として、図１０に
示される半導体記憶装置９５００がある。図１０におい
て、ＸＭ１〜ＸＭ３は、行列上に配置される複数のメモ
リセルと複数の列線と複数の行線とを含むメモリブロッ
ク、９０１〜９０３は、メモリブロックＸＭ１〜ＸＭ３
のそれぞれに対応して設けられる列選択回路、９１１〜
９１３は、列選択回路９０１〜９０３のそれぞれに対応
して設けられる読出／書込回路、９２０は、冗長選択回
路、ＤＱ１，ＤＱ２は、冗長選択回路９２０から出力さ
れ、または冗長選択回路９２０に入力される入出力デー
タ信号を表わしている。
【００１２】メモリブロックＸＭ１〜ＸＭ３のそれぞれ
は、列グループを構成する。列選択回路９０１〜９０３
は、列選択信号Ｙ１〜Ｙｘに応じて、対応するメモリブ
ロックにおける複数の列線のうち１つを選択する。読出
／書込回路９１１〜９１３は、対応する列選択回路を介
してメモリセルからデータを読出し、またはデータを書
込むための回路を含む。読出／書込回路９１１〜９１３
は、読出制御信号ＳＥに応じて活性化し、または書込制
御信号ＷＥに応じて活性化する。
は、列グループを構成する。列選択回路９０１〜９０３
は、列選択信号Ｙ１〜Ｙｘに応じて、対応するメモリブ
ロックにおける複数の列線のうち１つを選択する。読出
／書込回路９１１〜９１３は、対応する列選択回路を介
してメモリセルからデータを読出し、またはデータを書
込むための回路を含む。読出／書込回路９１１〜９１３
は、読出制御信号ＳＥに応じて活性化し、または書込制
御信号ＷＥに応じて活性化する。
【００１３】冗長選択回路９２０は、読出／書込回路９
１１，９１２と接続されるノードＥ１，Ｅ２のいずれか
一方とノードＦ１とを接続し、読出／書込回路９１２，
９１３と接続されるノードＥ２，Ｅ３のいずれか一方と
ノードＦ２とを接続する。
１１，９１２と接続されるノードＥ１，Ｅ２のいずれか
一方とノードＦ１とを接続し、読出／書込回路９１２，
９１３と接続されるノードＥ２，Ｅ３のいずれか一方と
ノードＦ２とを接続する。
【００１４】冗長選択回路９２０は、冗長選択信号Ｒ
１，Ｒ２に応じてノードＦ１，Ｆ２の接続関係をシフト
させる。接続関係をずらすことにより、読出／書込回路
９１１〜９１３の出力のうち２つがノードＦ１，Ｆ２に
伝送される。
１，Ｒ２に応じてノードＦ１，Ｆ２の接続関係をシフト
させる。接続関係をずらすことにより、読出／書込回路
９１１〜９１３の出力のうち２つがノードＦ１，Ｆ２に
伝送される。
【００１５】このように、半導体記憶装置９５００は、
列グループ１つ分のスペアメモセルを含むメモリブロッ
クを用意し、列グループの出力を選択することにより不
良メモリセルを含む列グループ（メモリブロックＸＭ
２）を除外する。
列グループ１つ分のスペアメモセルを含むメモリブロッ
クを用意し、列グループの出力を選択することにより不
良メモリセルを含む列グループ（メモリブロックＸＭ
２）を除外する。
【００１６】しかしながら、このような半導体記憶装置
９５００の構成に従うと、列グループの境界における構
成は複雑化しないが、列グループ分の冗長メモリセルが
必要とされる。
９５００の構成に従うと、列グループの境界における構
成は複雑化しないが、列グループ分の冗長メモリセルが
必要とされる。
【００１７】列グループに含まれる列数が１６であれ
ば、１６列分の冗長メモリセルが必要になる。列グルー
プに含まれる列数が６４であれば、６４列分の冗長メモ
リセルが必要になる。したがって、列グループに含まれ
る列数が増加するに従い、面積効率が低下するという問
題が発生する。
ば、１６列分の冗長メモリセルが必要になる。列グルー
プに含まれる列数が６４であれば、６４列分の冗長メモ
リセルが必要になる。したがって、列グループに含まれ
る列数が増加するに従い、面積効率が低下するという問
題が発生する。
【００１８】そこで、この発明はかかる課題を解決する
ためになされたものであり、その目的は、簡単な回路構
成で、面積効率の良い冗長構成を有する半導体記憶装置
を提供する。
ためになされたものであり、その目的は、簡単な回路構
成で、面積効率の良い冗長構成を有する半導体記憶装置
を提供する。
【００１９】
【課題を解決するための手段】この発明のある局面によ
る半導体記憶装置は、各々が、行列状に配置される複数
のメモリセルと対応のメモリセルと接続されるｎ（ｎは
整数）本の列線とを有するｍ個（ｍは２以上の整数）の
メモリブロックを含むメモリセルアレイと、ｍ個のメモ
リブロックのそれぞれに対応して設けられ、各々が、対
応するメモリブロックに含まれるｎ本の列線のうちの１
本を選択するｍ個の第１選択回路と、ｍ個の第１選択回
路のそれぞれに対応して設けられ、各々が、対応する第
１選択回路からの読出データを増幅するための増幅回路
と対応する第１選択回路に書込データを出力するための
書込回路とを含むｍ個のデータ処理回路と、ｍ個のデー
タ処理回路のそれぞれとデータの授受を行なうためのｍ
個の第１ノードと、（ｍ−１）個の第２ノードとを含
み、ｍ個の第１ノードのうち１つを除いて接続をずらす
ことにより、（ｍ−１）個の第１ノードと前記（ｍ−
１）個の第２ノードとを選択的に接続する冗長選択回路
と、ｋ個（ｋ≦ｍ−１：ｋは整数）の第２ノードのうち
１つを選択して、データの授受を行なう第２選択回路と
を備える。
る半導体記憶装置は、各々が、行列状に配置される複数
のメモリセルと対応のメモリセルと接続されるｎ（ｎは
整数）本の列線とを有するｍ個（ｍは２以上の整数）の
メモリブロックを含むメモリセルアレイと、ｍ個のメモ
リブロックのそれぞれに対応して設けられ、各々が、対
応するメモリブロックに含まれるｎ本の列線のうちの１
本を選択するｍ個の第１選択回路と、ｍ個の第１選択回
路のそれぞれに対応して設けられ、各々が、対応する第
１選択回路からの読出データを増幅するための増幅回路
と対応する第１選択回路に書込データを出力するための
書込回路とを含むｍ個のデータ処理回路と、ｍ個のデー
タ処理回路のそれぞれとデータの授受を行なうためのｍ
個の第１ノードと、（ｍ−１）個の第２ノードとを含
み、ｍ個の第１ノードのうち１つを除いて接続をずらす
ことにより、（ｍ−１）個の第１ノードと前記（ｍ−
１）個の第２ノードとを選択的に接続する冗長選択回路
と、ｋ個（ｋ≦ｍ−１：ｋは整数）の第２ノードのうち
１つを選択して、データの授受を行なう第２選択回路と
を備える。
【００２０】好ましくは、メモリセルアレイからのデー
タ読出時においては、ｍ個の増幅回路のうち、（ｍ−
１）／ｋ個の前記増幅回路が活性化する。特に、増幅回
路は、対応するメモリブロックからのデータの読出時に
活性化する。
タ読出時においては、ｍ個の増幅回路のうち、（ｍ−
１）／ｋ個の前記増幅回路が活性化する。特に、増幅回
路は、対応するメモリブロックからのデータの読出時に
活性化する。
【００２１】好ましくは、メモリセルアレイへのデータ
書込時においては、ｍ個の書込回路のうち、（ｍ−１）
／ｋ個の書込回路が活性化する。特に、書込回路は、対
応するメモリブロックへのデータ書込時に活性化する。
書込時においては、ｍ個の書込回路のうち、（ｍ−１）
／ｋ個の書込回路が活性化する。特に、書込回路は、対
応するメモリブロックへのデータ書込時に活性化する。
【００２２】この発明のさらなる局面による半導体記憶
装置は、各々が、行列状に配置される複数のメモリセル
と対応のメモリセルと接続されるｎ（ｎは整数）本の列
線とを有するｍ個（ｍは２以上の整数）のメモリブロッ
クを含むメモリセルアレイと、ｍ個のメモリブロックの
それぞれに対応して設けられ、各々が、対応するメモリ
ブロックに含まれるｎ本の列線のうちの１本を選択する
ｍ個の第１選択回路と、ｍ個の第１選択回路のそれぞれ
とデータの授受を行なうためのｍ個の第１ノードと、
（ｍ−１）個の第２ノードとを含み、ｍ個の第１ノード
のうち１つを除いて接続をずらすことにより、（ｍ−
１）個の第１ノードと（ｍ−１）個の第２ノードとを選
択的に接続する冗長選択回路と、ｋ個（ｋ≦ｍ−１：ｋ
は整数）の第２ノードのうち１つを選択して、データの
授受を行なう第２選択回路と、第２選択回路から出力さ
れるデータを増幅するための増幅回路と、第２選択回路
にデータを出力するための書込回路とを備える。
装置は、各々が、行列状に配置される複数のメモリセル
と対応のメモリセルと接続されるｎ（ｎは整数）本の列
線とを有するｍ個（ｍは２以上の整数）のメモリブロッ
クを含むメモリセルアレイと、ｍ個のメモリブロックの
それぞれに対応して設けられ、各々が、対応するメモリ
ブロックに含まれるｎ本の列線のうちの１本を選択する
ｍ個の第１選択回路と、ｍ個の第１選択回路のそれぞれ
とデータの授受を行なうためのｍ個の第１ノードと、
（ｍ−１）個の第２ノードとを含み、ｍ個の第１ノード
のうち１つを除いて接続をずらすことにより、（ｍ−
１）個の第１ノードと（ｍ−１）個の第２ノードとを選
択的に接続する冗長選択回路と、ｋ個（ｋ≦ｍ−１：ｋ
は整数）の第２ノードのうち１つを選択して、データの
授受を行なう第２選択回路と、第２選択回路から出力さ
れるデータを増幅するための増幅回路と、第２選択回路
にデータを出力するための書込回路とを備える。
【００２３】好ましくは、第２選択回路は、ｋ個の第２
ノードのそれぞれに対応して配置され、増幅回路および
書込回路に接続される複数のゲートを含む。特に、前記
第２選択回路、書込回路および増幅回路は、複数個配置
され、複数個配置される書込回路のうち、データの書込
対象となるメモリブロックにデータを書込むための書込
回路のみが動作する。
ノードのそれぞれに対応して配置され、増幅回路および
書込回路に接続される複数のゲートを含む。特に、前記
第２選択回路、書込回路および増幅回路は、複数個配置
され、複数個配置される書込回路のうち、データの書込
対象となるメモリブロックにデータを書込むための書込
回路のみが動作する。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて詳細に説明する。図中同一部分または相
当部分には同一記号または符号を付し、その説明を省略
する。
て、図を用いて詳細に説明する。図中同一部分または相
当部分には同一記号または符号を付し、その説明を省略
する。
【００２５】［第１の実施の形態］第１の実施の形態に
よる半導体記憶装置１０００について、図１を用いて説
明する。半導体記憶装置１０００は、図１に示されるよ
うに、複数のメモリブロックＭ１〜Ｍ９、メモリブロッ
クのそれぞれに対応して設けられる列選択回路ＣＳ１〜
ＣＳ９、列選択回路ＣＳ１〜ＣＳ９のそれぞれに対応し
て設けられる読出／書込回路ＲＷ１〜ＲＷ９、冗長選択
回路ＳＣ１、および入出力回路ＩＯ１，ＩＯ２を備え
る。
よる半導体記憶装置１０００について、図１を用いて説
明する。半導体記憶装置１０００は、図１に示されるよ
うに、複数のメモリブロックＭ１〜Ｍ９、メモリブロッ
クのそれぞれに対応して設けられる列選択回路ＣＳ１〜
ＣＳ９、列選択回路ＣＳ１〜ＣＳ９のそれぞれに対応し
て設けられる読出／書込回路ＲＷ１〜ＲＷ９、冗長選択
回路ＳＣ１、および入出力回路ＩＯ１，ＩＯ２を備え
る。
【００２６】メモリブロックＭ１〜Ｍ９の各々は、行列
状に配置される複数のメモリセル、行方向に配置される
複数の行線および列方向に配置される複数の列線を含
む。一例として、メモリブロックのそれぞれは４列から
構成されるものとする。行線および列線により、対応す
るメモリセルが選択される。
状に配置される複数のメモリセル、行方向に配置される
複数の行線および列方向に配置される複数の列線を含
む。一例として、メモリブロックのそれぞれは４列から
構成されるものとする。行線および列線により、対応す
るメモリセルが選択される。
【００２７】列選択回路ＣＳ１〜ＣＳ９は、列選択信号
Ｙ１１〜Ｙ１４に応じて、対応するメモリブロックにお
ける４つの列線のうち１つを選択する。読出／書込回路
ＲＷ１〜ＲＷ９は、列選択回路を介してメモリセルから
データを読出し、またはデータを書込むための回路を含
む。読出／書込回路ＲＷ１〜ＲＷ９のそれぞれは、読出
動作を制御する読出制御信号ＳＥと書込動作を制御する
書込制御信号ＷＥとに応じて動作する。
Ｙ１１〜Ｙ１４に応じて、対応するメモリブロックにお
ける４つの列線のうち１つを選択する。読出／書込回路
ＲＷ１〜ＲＷ９は、列選択回路を介してメモリセルから
データを読出し、またはデータを書込むための回路を含
む。読出／書込回路ＲＷ１〜ＲＷ９のそれぞれは、読出
動作を制御する読出制御信号ＳＥと書込動作を制御する
書込制御信号ＷＥとに応じて動作する。
【００２８】読出／書込回路ＲＷ１，ＲＷ２，ＲＷ３，
ＲＷ４，ＲＷ５，ＲＷ６，ＲＷ７，ＲＷ８，ＲＷ９のそ
れぞれは、ノードＵ１，Ｕ２，Ｕ３，Ｕ４，Ｕ５，Ｕ
６，Ｕ７，Ｕ８，Ｕ９を介して入出力回路との間でデー
タの授受を行う。
ＲＷ４，ＲＷ５，ＲＷ６，ＲＷ７，ＲＷ８，ＲＷ９のそ
れぞれは、ノードＵ１，Ｕ２，Ｕ３，Ｕ４，Ｕ５，Ｕ
６，Ｕ７，Ｕ８，Ｕ９を介して入出力回路との間でデー
タの授受を行う。
【００２９】冗長選択回路ＳＣ１は、ノードＵ１，Ｕ２
のいずれか一方とノードＷ１とを接続し、ノードＵ２，
Ｕ３のいずれか一方とノードＷ２とを接続し、ノードＵ
３，Ｕ４のいずれか一方とノードＷ３とを接続し、ノー
ドＵ４，Ｕ５のいずれか一方とノードＷ４とを接続す
る。
のいずれか一方とノードＷ１とを接続し、ノードＵ２，
Ｕ３のいずれか一方とノードＷ２とを接続し、ノードＵ
３，Ｕ４のいずれか一方とノードＷ３とを接続し、ノー
ドＵ４，Ｕ５のいずれか一方とノードＷ４とを接続す
る。
【００３０】冗長選択回路ＳＣ１はさらに、ノードＵ
５，Ｕ６のいずれか一方とノードＷ５とを接続し、ノー
ドＵ６，Ｕ７のいずれか一方とノードＷ６とを接続し、
ノードＵ７，Ｕ８のいずれか一方とノードＷ７とを接続
し、ノードＵ８，Ｕ９のいずれか一方とノードＷ８とを
接続する。
５，Ｕ６のいずれか一方とノードＷ５とを接続し、ノー
ドＵ６，Ｕ７のいずれか一方とノードＷ６とを接続し、
ノードＵ７，Ｕ８のいずれか一方とノードＷ７とを接続
し、ノードＵ８，Ｕ９のいずれか一方とノードＷ８とを
接続する。
【００３１】冗長選択回路ＳＣ１は、冗長選択信号Ｒ１
〜Ｒ８に応じて、ノードＵ１〜Ｕ９のうちの１つを除い
て接続をずらす。ノードＵｉ（ｉ＝１〜９）のいずれか
１つを除いて、ノードＵｊ（ｊ≠ｉ）はノードＷｊまた
はＷｊ−１のいずれか一方と選択的に接続される。ただ
し、ノードＵ１は、ノードＷ１と接続されるかまたは未
接続状態になり、ノードＵ９は、ノードＷ８と接続され
るかまたは未接続状態になる。
〜Ｒ８に応じて、ノードＵ１〜Ｕ９のうちの１つを除い
て接続をずらす。ノードＵｉ（ｉ＝１〜９）のいずれか
１つを除いて、ノードＵｊ（ｊ≠ｉ）はノードＷｊまた
はＷｊ−１のいずれか一方と選択的に接続される。ただ
し、ノードＵ１は、ノードＷ１と接続されるかまたは未
接続状態になり、ノードＵ９は、ノードＷ８と接続され
るかまたは未接続状態になる。
【００３２】接続をずらすことにより、読出／書込回路
ＲＷ１〜ＲＷ９から出力される９つの信号のうち８つの
信号がノードＷ１〜Ｗ８に伝送され、またはノードＷ１
〜Ｗ８の８つの信号が、読出／書込回路ＲＷ１〜ＲＷ９
のうちの８つの回路に伝送される。
ＲＷ１〜ＲＷ９から出力される９つの信号のうち８つの
信号がノードＷ１〜Ｗ８に伝送され、またはノードＷ１
〜Ｗ８の８つの信号が、読出／書込回路ＲＷ１〜ＲＷ９
のうちの８つの回路に伝送される。
【００３３】ノードＷ１〜Ｗ８を介して、入出力選択信
号Ｙ２１〜Ｙ２４を読出／書込回路に伝送し、ノードＷ
１〜Ｗ８を介して、書込データまたは読出データの授受
を行う。
号Ｙ２１〜Ｙ２４を読出／書込回路に伝送し、ノードＷ
１〜Ｗ８を介して、書込データまたは読出データの授受
を行う。
【００３４】次に、第１の実施の形態による読出／書込
回路ＲＷｉ（ｉ＝１〜９）の詳細について、図２を用い
て説明する。図中記号Ｓｉは、読出／書込回路ＲＷｉと
列選択回路ＣＳｉとを接続する接続ノードを、Ｄ１は、
ノードＳｉのデータ信号をそれぞれ表わしている。ノー
ドＵｉ（ｉ＝１〜９）は、ノードＵｉ１およびノードＵ
ｉ２を含む。記号ＳＹは、ノードＵｉ１で受ける入出力
選択信号、Ｄ２は、ノードＵｉ２のデータ信号をそれぞ
れ表わしている。
回路ＲＷｉ（ｉ＝１〜９）の詳細について、図２を用い
て説明する。図中記号Ｓｉは、読出／書込回路ＲＷｉと
列選択回路ＣＳｉとを接続する接続ノードを、Ｄ１は、
ノードＳｉのデータ信号をそれぞれ表わしている。ノー
ドＵｉ（ｉ＝１〜９）は、ノードＵｉ１およびノードＵ
ｉ２を含む。記号ＳＹは、ノードＵｉ１で受ける入出力
選択信号、Ｄ２は、ノードＵｉ２のデータ信号をそれぞ
れ表わしている。
【００３５】図２に示される読出／書込回路ＲＷｉ（ｉ
＝１〜９）は、ＡＮＤ回路１，２、センスアンプＳＡお
よびライトドライバＷＤを含む。ＡＮＤ回路１は、読出
制御信号ＳＥと入出力選択信号ＳＹとを入力に受ける。
ＡＮＤ回路２は、書込制御信号ＷＥと入出力選択信号と
を入力に受ける。
＝１〜９）は、ＡＮＤ回路１，２、センスアンプＳＡお
よびライトドライバＷＤを含む。ＡＮＤ回路１は、読出
制御信号ＳＥと入出力選択信号ＳＹとを入力に受ける。
ＡＮＤ回路２は、書込制御信号ＷＥと入出力選択信号と
を入力に受ける。
【００３６】センスアンプＳＡは、ＡＮＤ回路１の出力
に応じて活性化し、データ信号Ｄ１を増幅してデータ信
号Ｄ２を出力する。センスアンプＳＡにより、選択され
た列線のデータ（読出データ）が、冗長選択回路側に出
力される。
に応じて活性化し、データ信号Ｄ１を増幅してデータ信
号Ｄ２を出力する。センスアンプＳＡにより、選択され
た列線のデータ（読出データ）が、冗長選択回路側に出
力される。
【００３７】ライトドライバＷＤは、ＡＮＤ回路２の出
力に応じて活性化し、データ信号Ｄ２に従って、データ
信号Ｄ１を出力する。ライトドライバＷＤにより、書込
データが選択された列線のメモリセルに書込まれる。
力に応じて活性化し、データ信号Ｄ２に従って、データ
信号Ｄ１を出力する。ライトドライバＷＤにより、書込
データが選択された列線のメモリセルに書込まれる。
【００３８】したがって、入出力選択信号ＳＹがＨレベ
ルになると、書込制御信号ＷＥまたは読出制御信号ＳＥ
に応じてセンスアンプＳＡまたはライトドライバＷＤが
動作する。
ルになると、書込制御信号ＷＥまたは読出制御信号ＳＥ
に応じてセンスアンプＳＡまたはライトドライバＷＤが
動作する。
【００３９】次に、第１の実施の形態による入出力回路
ＩＯｉ（ｉ＝１，２）の詳細について、図３を用いて説
明する。図中記号Ｗｊ１〜Ｗｊ４は、入出力回路ＩＯ１
であれば、図１に示すノードＷ１〜Ｗ４に相当し、入出
力回路ＩＯ２であれば、図１に示すノードＷ５〜Ｗ８に
相当する。ノードＷｊ１（Ｗ１，Ｗ５）は、ノードＷ１
ａおよびＷ１ｂを含む。ノードＷｊ２（Ｗ２，Ｗ６）
は、ノードＷ２ａおよびＷ２ｂを含む。ノードＷｊ３
（Ｗ３，Ｗ７）は、ノードＷ３ａおよびＷ３ｂを含む。
ノードＷｊ４（Ｗ４，Ｗ８）は、ノードＷ４ａおよびＷ
４ｂを含む。
ＩＯｉ（ｉ＝１，２）の詳細について、図３を用いて説
明する。図中記号Ｗｊ１〜Ｗｊ４は、入出力回路ＩＯ１
であれば、図１に示すノードＷ１〜Ｗ４に相当し、入出
力回路ＩＯ２であれば、図１に示すノードＷ５〜Ｗ８に
相当する。ノードＷｊ１（Ｗ１，Ｗ５）は、ノードＷ１
ａおよびＷ１ｂを含む。ノードＷｊ２（Ｗ２，Ｗ６）
は、ノードＷ２ａおよびＷ２ｂを含む。ノードＷｊ３
（Ｗ３，Ｗ７）は、ノードＷ３ａおよびＷ３ｂを含む。
ノードＷｊ４（Ｗ４，Ｗ８）は、ノードＷ４ａおよびＷ
４ｂを含む。
【００４０】記号Ｄ３１は、ノードＷ１ｂのデータ信号
を、Ｄ３２は、ノードＷ２ｂのデータ信号を、Ｄ３３
は、ノードＷ３ｂのデータ信号を、Ｄ３４は、ノードＷ
４ｂのデータ信号をそれぞれ表わしている。さらに、記
号ＤＱは、データ入出力線またはデータ信号であり、入
出力回路ＩＯ１であれば図１におけるＤＱ１、入出力回
路ＩＯ２であれば図１におけるＤＱ２を意味する。
を、Ｄ３２は、ノードＷ２ｂのデータ信号を、Ｄ３３
は、ノードＷ３ｂのデータ信号を、Ｄ３４は、ノードＷ
４ｂのデータ信号をそれぞれ表わしている。さらに、記
号ＤＱは、データ入出力線またはデータ信号であり、入
出力回路ＩＯ１であれば図１におけるＤＱ１、入出力回
路ＩＯ２であれば図１におけるＤＱ２を意味する。
【００４１】ノードＷｋａ（ｋ＝１〜４）を介して、読
出／書込回路に入出力選択信号が伝送される。具体的に
は、入出力選択信号Ｙ２１は、ノードＷ１ａ、入出力選
択信号Ｙ２２は、ノードＷ２ａ、入出力選択信号Ｙ２３
は、ノードＷ３ａ、入出力選択信号Ｙ２４は、ノードＷ
４ａを介して読出／書込回路に伝送される。
出／書込回路に入出力選択信号が伝送される。具体的に
は、入出力選択信号Ｙ２１は、ノードＷ１ａ、入出力選
択信号Ｙ２２は、ノードＷ２ａ、入出力選択信号Ｙ２３
は、ノードＷ３ａ、入出力選択信号Ｙ２４は、ノードＷ
４ａを介して読出／書込回路に伝送される。
【００４２】入出力回路ＩＯｉは、ゲートＧ１〜Ｇ４を
含む。ゲートＧ１〜Ｇ４のそれぞれは、トランジスタＴ
ｎおよびＴｐ、ならびにインバータ１４を含む。トラン
ジスタＴｐは、ＰＭＯＳトランジスタであり、トランジ
スタＴｎは、ＮＭＯＳトランジスタである。
含む。ゲートＧ１〜Ｇ４のそれぞれは、トランジスタＴ
ｎおよびＴｐ、ならびにインバータ１４を含む。トラン
ジスタＴｐは、ＰＭＯＳトランジスタであり、トランジ
スタＴｎは、ＮＭＯＳトランジスタである。
【００４３】ゲートＧ１には、入出力選択信号Ｙ２１
が、ゲートＧ２には、入出力選択信号Ｙ２２が、ゲート
Ｇ３には、入出力選択信号Ｙ２３が、ゲートＧ４には、
入出力選択信号Ｙ２４がそれぞれ供給される。ゲートＧ
１〜Ｇ４のインバータ１４は、対応する入出力選択信号
を反転する。ゲートＧｉ（ｉ＝１〜４）は、入出力選択
信号Ｙ２ｉとインバータ１４の出力とによりオン／オフ
する。
が、ゲートＧ２には、入出力選択信号Ｙ２２が、ゲート
Ｇ３には、入出力選択信号Ｙ２３が、ゲートＧ４には、
入出力選択信号Ｙ２４がそれぞれ供給される。ゲートＧ
１〜Ｇ４のインバータ１４は、対応する入出力選択信号
を反転する。ゲートＧｉ（ｉ＝１〜４）は、入出力選択
信号Ｙ２ｉとインバータ１４の出力とによりオン／オフ
する。
【００４４】ゲートＧ１がオンすることにより、ノード
Ｗ１ｂで受けたデータ信号Ｄ３１がデータ入出力線ＤＱ
に伝送され（データ信号ＤＱとなり）、またはデータ入
出力線ＤＱのデータ信号ＤＱが、データ信号Ｄ３１とし
て読出／書込回路に伝送される。
Ｗ１ｂで受けたデータ信号Ｄ３１がデータ入出力線ＤＱ
に伝送され（データ信号ＤＱとなり）、またはデータ入
出力線ＤＱのデータ信号ＤＱが、データ信号Ｄ３１とし
て読出／書込回路に伝送される。
【００４５】ゲートＧ２がオンすることにより、ノード
Ｗ２ｂで受けたデータ信号Ｄ３２がデータ入出力線ＤＱ
に伝送され（データ信号ＤＱとなり）、またはデータ入
出力線ＤＱのデータ信号ＤＱが、データ信号Ｄ３２とし
て読出／書込回路に伝送される。
Ｗ２ｂで受けたデータ信号Ｄ３２がデータ入出力線ＤＱ
に伝送され（データ信号ＤＱとなり）、またはデータ入
出力線ＤＱのデータ信号ＤＱが、データ信号Ｄ３２とし
て読出／書込回路に伝送される。
【００４６】ゲートＧ３がオンすることにより、ノード
Ｗ３ｂで受けたデータ信号Ｄ３３がデータ入出力線ＤＱ
に伝送され（データ信号ＤＱとなり）、またはデータ入
出力線ＤＱのデータ信号ＤＱが、データ信号Ｄ３３とし
て読出／書込回路に伝送される。
Ｗ３ｂで受けたデータ信号Ｄ３３がデータ入出力線ＤＱ
に伝送され（データ信号ＤＱとなり）、またはデータ入
出力線ＤＱのデータ信号ＤＱが、データ信号Ｄ３３とし
て読出／書込回路に伝送される。
【００４７】ゲートＧ４がオンすることにより、ノード
Ｗ４ｂで受けたデータ信号Ｄ３４がデータ入出力線ＤＱ
に伝送され（データ信号ＤＱとなり）、またはデータ入
出力線ＤＱのデータ信号ＤＱが、データ信号Ｄ３４とし
て読出／書込回路に伝送される。
Ｗ４ｂで受けたデータ信号Ｄ３４がデータ入出力線ＤＱ
に伝送され（データ信号ＤＱとなり）、またはデータ入
出力線ＤＱのデータ信号ＤＱが、データ信号Ｄ３４とし
て読出／書込回路に伝送される。
【００４８】第１の実施の形態による半導体記憶装置１
０００の全体構成を、図４に示す。半導体記憶装置１０
００は、図４に示されるように、メモリブロックＭ１〜
Ｍ９を含むメモリセルアレイ１００、アドレスを受ける
アドレスバッファ１０１、アドレスバッファ１０１の出
力をデコードして行線を選択するための内部ロウアドレ
スを出力するロウデコーダ１０２、アドレスバッファ１
０１の出力をデコードして列選択信号Ｙ１１〜Ｙ１４お
よび入出力選択信号Ｙ２１〜Ｙ２４を出力するカラムデ
コーダ１０３、ならびに内部動作を制御するためのコン
トローラ１０４を備える。
０００の全体構成を、図４に示す。半導体記憶装置１０
００は、図４に示されるように、メモリブロックＭ１〜
Ｍ９を含むメモリセルアレイ１００、アドレスを受ける
アドレスバッファ１０１、アドレスバッファ１０１の出
力をデコードして行線を選択するための内部ロウアドレ
スを出力するロウデコーダ１０２、アドレスバッファ１
０１の出力をデコードして列選択信号Ｙ１１〜Ｙ１４お
よび入出力選択信号Ｙ２１〜Ｙ２４を出力するカラムデ
コーダ１０３、ならびに内部動作を制御するためのコン
トローラ１０４を備える。
【００４９】半導体記憶装置１０００はさらに、列選択
回路ＣＳ１〜ＣＳ９を含むカラム選択部１０５、読出／
書込回路ＲＷ１〜ＲＷ９を含む読出／書込部１０６、冗
長選択回路ＳＣ１、ならびに入出力回路ＩＯ１およびＩ
Ｏ２を含むデータ入出力部１０７を備える。
回路ＣＳ１〜ＣＳ９を含むカラム選択部１０５、読出／
書込回路ＲＷ１〜ＲＷ９を含む読出／書込部１０６、冗
長選択回路ＳＣ１、ならびに入出力回路ＩＯ１およびＩ
Ｏ２を含むデータ入出力部１０７を備える。
【００５０】カラム選択部１０５は、カラムデコーダ１
０３から列選択信号Ｙ１１〜Ｙ１４を、データ入出力部
１０７は、カラムデコーダ１０３から入出力選択信号Ｙ
２１〜Ｙ２４をそれぞれ受ける。読出／書込部１０６
は、コントローラ１０４から読出制御信号ＳＥおよび書
込制御信号ＷＥを受ける。
０３から列選択信号Ｙ１１〜Ｙ１４を、データ入出力部
１０７は、カラムデコーダ１０３から入出力選択信号Ｙ
２１〜Ｙ２４をそれぞれ受ける。読出／書込部１０６
は、コントローラ１０４から読出制御信号ＳＥおよび書
込制御信号ＷＥを受ける。
【００５１】次に、第１の実施の形態による半導体記憶
装置１０００の動作について、図５を用いて説明する。
図５においては、メモリブロックＭ２に不良メモリセル
が存在するものとする。なお、図に示される記号Ｄ２３
からＤＱ１，記号Ｄ２７からＤＱ２への矢印は、特に読
出動作モードでのメモリセルから読出したデータの流れ
を示している。書込動作モードでは、当該矢印と逆方向
に書込データが流れる。
装置１０００の動作について、図５を用いて説明する。
図５においては、メモリブロックＭ２に不良メモリセル
が存在するものとする。なお、図に示される記号Ｄ２３
からＤＱ１，記号Ｄ２７からＤＱ２への矢印は、特に読
出動作モードでのメモリセルから読出したデータの流れ
を示している。書込動作モードでは、当該矢印と逆方向
に書込データが流れる。
【００５２】冗長選択回路ＳＣ１は、冗長選択信号Ｒ１
〜Ｒ８に応じて回路動作前に予め図３に示されるように
接続が設定されている。より具体的には、ノードＷ１は
ノードＵ１と、ノードＷ２はノードＵ３と、ノードＷ３
はノードＵ４と、ノードＷ４はノードＵ５と、ノードＷ
５はノードＵ６と、ノードＷ６はノードＵ７と、ノード
Ｗ７はノードＵ８と、ノードＷ８はノードＵ９とそれぞ
れ接続されている。ノードＵ２は、Ｌレベルに固定され
ている。
〜Ｒ８に応じて回路動作前に予め図３に示されるように
接続が設定されている。より具体的には、ノードＷ１は
ノードＵ１と、ノードＷ２はノードＵ３と、ノードＷ３
はノードＵ４と、ノードＷ４はノードＵ５と、ノードＷ
５はノードＵ６と、ノードＷ６はノードＵ７と、ノード
Ｗ７はノードＵ８と、ノードＷ８はノードＵ９とそれぞ
れ接続されている。ノードＵ２は、Ｌレベルに固定され
ている。
【００５３】読出動作モードでは、読出制御信号ＳＥを
Ｈレベル、書込制御信号ＷＥをＬレベルにする。列選択
信号Ｙ１１〜Ｙ１４、入出力選択信号Ｙ２１〜Ｙ２４と
して、読出対象であるメモリセルのアドレスが入力され
る。
Ｈレベル、書込制御信号ＷＥをＬレベルにする。列選択
信号Ｙ１１〜Ｙ１４、入出力選択信号Ｙ２１〜Ｙ２４と
して、読出対象であるメモリセルのアドレスが入力され
る。
【００５４】一例として、入出力選択信号Ｙ２１，Ｙ２
３，Ｙ２４をＬレベル、Ｙ２２をＨレベルにする。メモ
リブロックＭ３，Ｍ７のデータを読出すものとする。
３，Ｙ２４をＬレベル、Ｙ２２をＨレベルにする。メモ
リブロックＭ３，Ｍ７のデータを読出すものとする。
【００５５】入出力選択信号Ｙ２１〜Ｙ２４は、入出力
回路ＩＯ１，ＩＯ２を介して、冗長選択回路ＳＣ１に入
力される。さらに、ノードＷ１からノードＵ１、および
ノードＷ５からノードＵ６に、入出力選択信号Ｙ２１が
それぞれ伝送される。ノードＷ２からノードＵ３、およ
びノードＷ６からノードＵ７に、入出力選択信号Ｙ２２
がそれぞれ伝送される。ノードＷ３からノードＵ４、お
よびノードＷ７からノードＵ８に、入出力選択信号Ｙ２
３がそれぞれ伝送される。ノードＷ４からノードＵ５、
およびノードＷ８からノードＵ９に、入出力選択信号Ｙ
２４がそれぞれ伝送される。
回路ＩＯ１，ＩＯ２を介して、冗長選択回路ＳＣ１に入
力される。さらに、ノードＷ１からノードＵ１、および
ノードＷ５からノードＵ６に、入出力選択信号Ｙ２１が
それぞれ伝送される。ノードＷ２からノードＵ３、およ
びノードＷ６からノードＵ７に、入出力選択信号Ｙ２２
がそれぞれ伝送される。ノードＷ３からノードＵ４、お
よびノードＷ７からノードＵ８に、入出力選択信号Ｙ２
３がそれぞれ伝送される。ノードＷ４からノードＵ５、
およびノードＷ８からノードＵ９に、入出力選択信号Ｙ
２４がそれぞれ伝送される。
【００５６】読出／書込回路ＲＷ１，ＲＷ２，ＲＷ４〜
ＲＷ６，ＲＷ８，ＲＷ９は、Ｌレベルの入出力選択信号
（図２におけるＳＹに相当）を受ける。読出／書込回路
ＲＷ１，ＲＷ２，ＲＷ４〜ＲＷ６，ＲＷ８，ＲＷ９で
は、ＡＮＤ回路１の出力がＬレベルになるため、センス
アンプＳＡは動作しない（非活性状態）。
ＲＷ６，ＲＷ８，ＲＷ９は、Ｌレベルの入出力選択信号
（図２におけるＳＹに相当）を受ける。読出／書込回路
ＲＷ１，ＲＷ２，ＲＷ４〜ＲＷ６，ＲＷ８，ＲＷ９で
は、ＡＮＤ回路１の出力がＬレベルになるため、センス
アンプＳＡは動作しない（非活性状態）。
【００５７】一方、読出／書込回路ＲＷ３，ＲＷ７は、
Ｈレベルの入出力選択信号Ｙ２２（図２におけるＳＹに
相当）を受ける。読出／書込回路ＲＷ３，ＲＷ７では、
ＡＮＤ回路１の出力がＨレベルになるため、センスアン
プＳＡが動作状態になる（活性状態）。
Ｈレベルの入出力選択信号Ｙ２２（図２におけるＳＹに
相当）を受ける。読出／書込回路ＲＷ３，ＲＷ７では、
ＡＮＤ回路１の出力がＨレベルになるため、センスアン
プＳＡが動作状態になる（活性状態）。
【００５８】これにより、読出／書込回路ＲＷ３，ＲＷ
７のそれぞれは、対応する列選択回路ＣＳ３，ＣＳ７か
ら受けるデータ信号（図２におけるＤ１に相当）を増幅
して、データ信号Ｄ２３，Ｄ２７（図２におけるＤ２に
相当）を出力する。
７のそれぞれは、対応する列選択回路ＣＳ３，ＣＳ７か
ら受けるデータ信号（図２におけるＤ１に相当）を増幅
して、データ信号Ｄ２３，Ｄ２７（図２におけるＤ２に
相当）を出力する。
【００５９】読出／書込回路ＲＷ３から出力されるデー
タ信号Ｄ２３は、ノードＵ３（図２におけるＵｉ２）か
らノードＷ２（図３におけるＷ２ｂ）を介して、入出力
回路ＩＯ１に入力される。
タ信号Ｄ２３は、ノードＵ３（図２におけるＵｉ２）か
らノードＷ２（図３におけるＷ２ｂ）を介して、入出力
回路ＩＯ１に入力される。
【００６０】読出／書込回路ＲＷ７から出力されるデー
タ信号Ｄ２７は、ノードＵ７（図２におけるＵｉ２）か
らノードＷ６（図３におけるＷ２ｂ）を介して、入出力
回路ＩＯ２に入力される。
タ信号Ｄ２７は、ノードＵ７（図２におけるＵｉ２）か
らノードＷ６（図３におけるＷ２ｂ）を介して、入出力
回路ＩＯ２に入力される。
【００６１】入出力回路ＩＯ１は、入出力選択信号Ｙ２
１〜Ｙ２４に従い、ノードＷ１〜Ｗ４（図３におけるＷ
１ｂ〜Ｗ４ｂ）のうちの１つをデータ入出力線ＤＱ１と
接続する。入出力回路ＩＯ２は、入出力選択信号Ｙ２１
〜Ｙ２４に従い、ノードＷ５〜Ｗ８（図３におけるＷ１
ｂ〜Ｗ４ｂ）のうちの１つをデータ入出力線ＤＱ２と接
続する。この場合、ノードＷ２，Ｗ６で受けるデータ信
号Ｄ２３，Ｄ２７がそれぞれ、選択的にデータ入出力線
ＤＱ１，ＤＱ２に伝送される。これにより、メモリブロ
ックＭ３，Ｍ７から読出されたデータ信号ＤＱ１，ＤＱ
２が出力される。
１〜Ｙ２４に従い、ノードＷ１〜Ｗ４（図３におけるＷ
１ｂ〜Ｗ４ｂ）のうちの１つをデータ入出力線ＤＱ１と
接続する。入出力回路ＩＯ２は、入出力選択信号Ｙ２１
〜Ｙ２４に従い、ノードＷ５〜Ｗ８（図３におけるＷ１
ｂ〜Ｗ４ｂ）のうちの１つをデータ入出力線ＤＱ２と接
続する。この場合、ノードＷ２，Ｗ６で受けるデータ信
号Ｄ２３，Ｄ２７がそれぞれ、選択的にデータ入出力線
ＤＱ１，ＤＱ２に伝送される。これにより、メモリブロ
ックＭ３，Ｍ７から読出されたデータ信号ＤＱ１，ＤＱ
２が出力される。
【００６２】書込動作モードでは、読出制御信号ＳＥを
Ｌレベル、書込制御信号ＷＥをＨレベルにする。列選択
信号Ｙ１１〜Ｙ１４、入出力選択信号Ｙ２１〜Ｙ２４と
して、書込対象であるメモリセルのアドレスが入力され
る。
Ｌレベル、書込制御信号ＷＥをＨレベルにする。列選択
信号Ｙ１１〜Ｙ１４、入出力選択信号Ｙ２１〜Ｙ２４と
して、書込対象であるメモリセルのアドレスが入力され
る。
【００６３】一例として、入出力選択信号Ｙ２１，Ｙ２
３，Ｙ２４をＬレベル、Ｙ２２をＨレベルにする。メモ
リブロックＭ３，Ｍ７にデータを書込むものとする。
３，Ｙ２４をＬレベル、Ｙ２２をＨレベルにする。メモ
リブロックＭ３，Ｍ７にデータを書込むものとする。
【００６４】入出力選択信号Ｙ２１〜Ｙ２４は、入出力
回路ＩＯ１，ＩＯ２を介して、冗長選択回路ＳＣ１に入
力される。さらに、ノードＷ１からノードＵ１、および
ノードＷ５からノードＵ６に、入出力選択信号Ｙ２１が
それぞれ伝送される。ノードＷ２からノードＵ３、およ
びノードＷ６からノードＵ７に、入出力選択信号Ｙ２２
がそれぞれ伝送される。ノードＷ３からノードＵ４、お
よびノードＷ７からノードＵ８に、入出力選択信号Ｙ２
３がそれぞれ伝送される。ノードＷ４からノードＵ５、
およびノードＷ８からノードＵ９に、入出力選択信号Ｙ
２４がそれぞれ伝送される。
回路ＩＯ１，ＩＯ２を介して、冗長選択回路ＳＣ１に入
力される。さらに、ノードＷ１からノードＵ１、および
ノードＷ５からノードＵ６に、入出力選択信号Ｙ２１が
それぞれ伝送される。ノードＷ２からノードＵ３、およ
びノードＷ６からノードＵ７に、入出力選択信号Ｙ２２
がそれぞれ伝送される。ノードＷ３からノードＵ４、お
よびノードＷ７からノードＵ８に、入出力選択信号Ｙ２
３がそれぞれ伝送される。ノードＷ４からノードＵ５、
およびノードＷ８からノードＵ９に、入出力選択信号Ｙ
２４がそれぞれ伝送される。
【００６５】入出力回路ＩＯ１はさらに、入出力選択信
号Ｙ２１〜Ｙ２４に応じて、４つのノードＷ１〜Ｗ４
（Ｗ１ｂ〜Ｗ４ｂ）のうち１つにデータ入出力線ＤＱ１
のデータ信号ＤＱ１を出力する。入出力回路ＩＯ２はさ
らに、入出力選択信号Ｙ２１〜Ｙ２４に応じて、４つの
ノードＷ５〜Ｗ８（Ｗ１ｂ〜Ｗ４ｂ）のうち１つにデー
タ入出力線ＤＱ２のデータ信号ＤＱ２を出力する。図に
示される矢印方向と逆向きにデータ信号ＤＱ１，ＤＱ２
が伝送される。
号Ｙ２１〜Ｙ２４に応じて、４つのノードＷ１〜Ｗ４
（Ｗ１ｂ〜Ｗ４ｂ）のうち１つにデータ入出力線ＤＱ１
のデータ信号ＤＱ１を出力する。入出力回路ＩＯ２はさ
らに、入出力選択信号Ｙ２１〜Ｙ２４に応じて、４つの
ノードＷ５〜Ｗ８（Ｗ１ｂ〜Ｗ４ｂ）のうち１つにデー
タ入出力線ＤＱ２のデータ信号ＤＱ２を出力する。図に
示される矢印方向と逆向きにデータ信号ＤＱ１，ＤＱ２
が伝送される。
【００６６】読出／書込回路ＲＷ１，ＲＷ２，ＲＷ４〜
ＲＷ６，ＲＷ８，ＲＷ９は、Ｌレベルの入出力選択信号
（図２におけるＳＹに相当）を受ける。読出／書込回路
ＲＷ１，ＲＷ２，ＲＷ４〜ＲＷ６，ＲＷ８，ＲＷ９で
は、ＡＮＤ回路２の出力がＬレベルになるため、ライト
ドライバＷＤは動作しない（非活性状態）。
ＲＷ６，ＲＷ８，ＲＷ９は、Ｌレベルの入出力選択信号
（図２におけるＳＹに相当）を受ける。読出／書込回路
ＲＷ１，ＲＷ２，ＲＷ４〜ＲＷ６，ＲＷ８，ＲＷ９で
は、ＡＮＤ回路２の出力がＬレベルになるため、ライト
ドライバＷＤは動作しない（非活性状態）。
【００６７】一方、読出／書込回路ＲＷ３，ＲＷ７は、
Ｈレベルの入出力選択信号Ｙ２２（図２におけるＳＹに
相当）を受ける。読出／書込回路ＲＷ３，ＲＷ７では、
ＡＮＤ回路２の出力がＨレベルになるため、ライトドラ
イバＷＤが動作状態になる（活性状態）。
Ｈレベルの入出力選択信号Ｙ２２（図２におけるＳＹに
相当）を受ける。読出／書込回路ＲＷ３，ＲＷ７では、
ＡＮＤ回路２の出力がＨレベルになるため、ライトドラ
イバＷＤが動作状態になる（活性状態）。
【００６８】これにより、読出／書込回路ＲＷ３，ＲＷ
７のそれぞれのライトドライバＷＤが動作して、選択さ
れるメモリセルにデータが書込まれる。
７のそれぞれのライトドライバＷＤが動作して、選択さ
れるメモリセルにデータが書込まれる。
【００６９】このように、第１の実施の形態による半導
体記憶装置１０００によれば、各ブロックの境界での回
路構成が複雑化することはない。また、各列グループが
４列からなる場合には、４列のメモリセルアレイを付加
することにより冗長回路を構成することができる。
体記憶装置１０００によれば、各ブロックの境界での回
路構成が複雑化することはない。また、各列グループが
４列からなる場合には、４列のメモリセルアレイを付加
することにより冗長回路を構成することができる。
【００７０】具体的に比較する。メモリブロックＭ１〜
Ｍ９のそれぞれを１６列とすると、ノーマルメモリセル
を含むアレイ領域は、（１６×４）×２列であり、アレ
イ領域全体では１２８列＋１６列＝１４４列になる。こ
れに対応するように半導体記憶装置９５００を構成した
場合、メモリブロックＸＭ１〜ＸＭ３のそれぞれは６４
列になり、列数の総計は６４列×３＝１９２列になる。
したがって、第１の実施の形態による半導体記憶装置１
０００の方が、４８列分面積が小さくなる。
Ｍ９のそれぞれを１６列とすると、ノーマルメモリセル
を含むアレイ領域は、（１６×４）×２列であり、アレ
イ領域全体では１２８列＋１６列＝１４４列になる。こ
れに対応するように半導体記憶装置９５００を構成した
場合、メモリブロックＸＭ１〜ＸＭ３のそれぞれは６４
列になり、列数の総計は６４列×３＝１９２列になる。
したがって、第１の実施の形態による半導体記憶装置１
０００の方が、４８列分面積が小さくなる。
【００７１】［第２の実施の形態］第２の実施の形態に
よる半導体記憶装置２０００について、図６を用いて説
明する。半導体記憶装置２０００は、図６に示されるよ
うに、複数のメモリブロックＭ１〜Ｍ９、メモリブロッ
クのそれぞれに対応して設けられる列選択回路ＣＳ１〜
ＣＳ９、冗長選択回路ＳＣ２、および入出力回路ＲＷＩ
Ｏ１，ＲＷＩＯ２を備える。
よる半導体記憶装置２０００について、図６を用いて説
明する。半導体記憶装置２０００は、図６に示されるよ
うに、複数のメモリブロックＭ１〜Ｍ９、メモリブロッ
クのそれぞれに対応して設けられる列選択回路ＣＳ１〜
ＣＳ９、冗長選択回路ＳＣ２、および入出力回路ＲＷＩ
Ｏ１，ＲＷＩＯ２を備える。
【００７２】列選択回路ＣＳ１〜ＣＳ９のそれぞれは、
第１の実施の形態で説明したとおり、列選択信号Ｙ１１
〜Ｙ１４に応じて、対応するメモリブロックに含まれる
複数の列線のうち１つを選択する。
第１の実施の形態で説明したとおり、列選択信号Ｙ１１
〜Ｙ１４に応じて、対応するメモリブロックに含まれる
複数の列線のうち１つを選択する。
【００７３】列選択回路ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ
４，ＣＳ５，ＣＳ６，ＣＳ７，ＣＳ８，ＣＳ９のそれぞ
れは、ノードＶ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６，Ｖ
７，Ｖ８，Ｖ９を介して入出力回路との間でデータの授
受を行う。
４，ＣＳ５，ＣＳ６，ＣＳ７，ＣＳ８，ＣＳ９のそれぞ
れは、ノードＶ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６，Ｖ
７，Ｖ８，Ｖ９を介して入出力回路との間でデータの授
受を行う。
【００７４】冗長選択回路ＳＣ２は、ノードＶ１，Ｖ２
のいずれか一方とノードＺ１とを接続し、ノードＶ２，
Ｖ３のいずれか一方とノードＺ２とを接続し、ノードＶ
３，Ｖ４のいずれか一方とノードＺ３とを接続し、ノー
ドＶ４，Ｖ５のいずれか一方とノードＺ４とを接続す
る。
のいずれか一方とノードＺ１とを接続し、ノードＶ２，
Ｖ３のいずれか一方とノードＺ２とを接続し、ノードＶ
３，Ｖ４のいずれか一方とノードＺ３とを接続し、ノー
ドＶ４，Ｖ５のいずれか一方とノードＺ４とを接続す
る。
【００７５】冗長選択回路ＳＣ２はさらに、ノードＶ
５，Ｖ６のいずれか一方とノードＺ５とを接続し、ノー
ドＶ６，Ｖ７のいずれか一方とノードＺ６とを接続し、
ノードＶ７，Ｖ８のいずれか一方とノードＺ７とを接続
し、ノードＶ８，Ｖ９のいずれか一方とノードＺ８とを
接続する。
５，Ｖ６のいずれか一方とノードＺ５とを接続し、ノー
ドＶ６，Ｖ７のいずれか一方とノードＺ６とを接続し、
ノードＶ７，Ｖ８のいずれか一方とノードＺ７とを接続
し、ノードＶ８，Ｖ９のいずれか一方とノードＺ８とを
接続する。
【００７６】冗長選択回路ＳＣ２は、冗長選択信号Ｒ１
〜Ｒ８に応じて、ノードＶ１〜Ｖ９のうちの１つを除い
て接続をずらす。ノードＶｉ（ｉ＝１〜９）のいずれか
１つを除いて、ノードＶｊ（ｊ≠ｉ）は、ノードＺｊま
たはＺｊ−１のいずれか一方と選択的に接続される。た
だし、ノードＶ１は、ノードＺ１と接続されるかまたは
未接続状態になり、ノードＶ９は、ノードＶ８と接続さ
れるかまたは未接続状態になる。
〜Ｒ８に応じて、ノードＶ１〜Ｖ９のうちの１つを除い
て接続をずらす。ノードＶｉ（ｉ＝１〜９）のいずれか
１つを除いて、ノードＶｊ（ｊ≠ｉ）は、ノードＺｊま
たはＺｊ−１のいずれか一方と選択的に接続される。た
だし、ノードＶ１は、ノードＺ１と接続されるかまたは
未接続状態になり、ノードＶ９は、ノードＶ８と接続さ
れるかまたは未接続状態になる。
【００７７】接続関係をずらすことにより、列選択回路
ＣＳ１〜ＣＳ９から出力される９つの信号のうち８つの
信号がノードＺ１〜Ｚ８に伝送され、またはノードＺ１
〜Ｚ８の８つの信号が、列選択回路ＣＳ１〜ＣＳ９のう
ちの８つの回路に伝送される。
ＣＳ１〜ＣＳ９から出力される９つの信号のうち８つの
信号がノードＺ１〜Ｚ８に伝送され、またはノードＺ１
〜Ｚ８の８つの信号が、列選択回路ＣＳ１〜ＣＳ９のう
ちの８つの回路に伝送される。
【００７８】入出力回路ＲＷＩＯ１は、ノードＺ１〜Ｚ
４で受けるデータ信号のうちの１つに応じて、データ入
出力線ＤＱ１にデータ信号ＤＱ１を出力し、またはデー
タ入出力線ＤＱ１のデータ信号ＤＱ１に応じて、ノード
Ｚ１〜Ｚ４のうちの１つにデータ信号を出力する。
４で受けるデータ信号のうちの１つに応じて、データ入
出力線ＤＱ１にデータ信号ＤＱ１を出力し、またはデー
タ入出力線ＤＱ１のデータ信号ＤＱ１に応じて、ノード
Ｚ１〜Ｚ４のうちの１つにデータ信号を出力する。
【００７９】入出力回路ＲＷＩＯ２は、ノードＺ５〜Ｚ
８で受けるデータ信号のうちの１つに応じて、データ入
出力線ＤＱ２にデータ信号ＤＱ２を出力し、またはデー
タ入出力線ＤＱ２から受けるデータ信号ＤＱ２に応じ
て、ノードＺ５〜Ｚ８のうちの１つにデータ信号を出力
する。
８で受けるデータ信号のうちの１つに応じて、データ入
出力線ＤＱ２にデータ信号ＤＱ２を出力し、またはデー
タ入出力線ＤＱ２から受けるデータ信号ＤＱ２に応じ
て、ノードＺ５〜Ｚ８のうちの１つにデータ信号を出力
する。
【００８０】入出力回路ＲＷＩＯ１は、書込制御信号Ｗ
Ｅおよびビットライト信号ＢＷ１に応じて書込動作が制
御され、読出制御信号ＳＥに応じて読出動作が制御され
る。
Ｅおよびビットライト信号ＢＷ１に応じて書込動作が制
御され、読出制御信号ＳＥに応じて読出動作が制御され
る。
【００８１】入出力回路ＲＷＩＯ２は、書込制御信号Ｗ
Ｅおよびビットライト信号ＢＷ２に応じて書込動作が制
御され、読出制御信号ＳＥに応じて読出動作が制御され
る。
Ｅおよびビットライト信号ＢＷ２に応じて書込動作が制
御され、読出制御信号ＳＥに応じて読出動作が制御され
る。
【００８２】図６に示される入出力回路の詳細につい
て、図７を用いて説明する。図７に示される入出力回路
ＲＷＩＯｉ（ｉ＝１，２）は、ＡＮＤ回路１１、ＯＲ回
路１２、センスアンプＳＡ、ライトドライバＷＤおよび
ゲートＧ１１〜Ｇ１４を含む。
て、図７を用いて説明する。図７に示される入出力回路
ＲＷＩＯｉ（ｉ＝１，２）は、ＡＮＤ回路１１、ＯＲ回
路１２、センスアンプＳＡ、ライトドライバＷＤおよび
ゲートＧ１１〜Ｇ１４を含む。
【００８３】記号ＢＷは、ビットライト信号であり、入
出力回路ＲＷＩＯ１であれば図６におけるＢＷ１、入出
力回路ＲＷＩＯ２であれば図６におけるＢＷ２を意味す
る。また、記号ＤＱは、データ信号であり、入出力回路
ＲＷＩＯ１であれば図６におけるＤＱ１、入出力回路Ｒ
ＷＩＯ２であれば図６におけるＤＱ２を意味する。さら
に、記号Ｄ３１〜Ｄ３４のそれぞれは、データ信号を表
わしている。データ信号Ｄ３１〜Ｄ３４は、入出力回路
ＲＷＩＯ１であればノードＺ１〜Ｚ４の信号に、入出力
回路ＲＷＩＯ２であればノードＺ５〜Ｚ８の信号に相当
する。
出力回路ＲＷＩＯ１であれば図６におけるＢＷ１、入出
力回路ＲＷＩＯ２であれば図６におけるＢＷ２を意味す
る。また、記号ＤＱは、データ信号であり、入出力回路
ＲＷＩＯ１であれば図６におけるＤＱ１、入出力回路Ｒ
ＷＩＯ２であれば図６におけるＤＱ２を意味する。さら
に、記号Ｄ３１〜Ｄ３４のそれぞれは、データ信号を表
わしている。データ信号Ｄ３１〜Ｄ３４は、入出力回路
ＲＷＩＯ１であればノードＺ１〜Ｚ４の信号に、入出力
回路ＲＷＩＯ２であればノードＺ５〜Ｚ８の信号に相当
する。
【００８４】ＡＮＤ回路１１は、書込制御信号ＷＥと信
号ＢＷとを入力に受ける。ＯＲ回路１２は、読出制御信
号ＳＥとＡＮＤ回路１１の出力とを入力に受ける。
号ＢＷとを入力に受ける。ＯＲ回路１２は、読出制御信
号ＳＥとＡＮＤ回路１１の出力とを入力に受ける。
【００８５】センスアンプＳＡは、読出制御信号ＳＥに
応じて活性化し、ノードＤ４のデータ信号Ｄ４を増幅し
てデータ信号ＤＱを出力する。センスアンプＳＡによ
り、選択された列線のデータ（読出データ）が、データ
入出力線に出力される。
応じて活性化し、ノードＤ４のデータ信号Ｄ４を増幅し
てデータ信号ＤＱを出力する。センスアンプＳＡによ
り、選択された列線のデータ（読出データ）が、データ
入出力線に出力される。
【００８６】ライトドライバＷＤは、ＡＮＤ回路１１の
出力に応じて活性化し、データ信号ＤＱに従って、ノー
ドＤ４にデータ信号Ｄ４を出力する。
出力に応じて活性化し、データ信号ＤＱに従って、ノー
ドＤ４にデータ信号Ｄ４を出力する。
【００８７】ゲートＧ１１〜Ｇ１４のそれぞれは、ＡＮ
Ｄ回路１３、ＡＮＤ回路１３の出力を反転するインバー
タ１４、ＡＮＤ回路１３の出力をゲートに受けるトラン
ジスタＴｎおよびインバータ１４の出力をゲートに受け
るトランジスタＴｐを含む。トランジスタＴｐは、ＰＭ
ＯＳトランジスタであり、トランジスタＴｎは、ＮＭＯ
Ｓトランジスタである。
Ｄ回路１３、ＡＮＤ回路１３の出力を反転するインバー
タ１４、ＡＮＤ回路１３の出力をゲートに受けるトラン
ジスタＴｎおよびインバータ１４の出力をゲートに受け
るトランジスタＴｐを含む。トランジスタＴｐは、ＰＭ
ＯＳトランジスタであり、トランジスタＴｎは、ＮＭＯ
Ｓトランジスタである。
【００８８】ゲートＧ１１には、入出力選択信号Ｙ２１
が、ゲートＧ１２には、入出力選択信号Ｙ２２が、ゲー
トＧ１３には、入出力選択信号Ｙ２３が、ゲートＧ１４
には、入出力選択信号Ｙ２４がそれぞれ供給される。
が、ゲートＧ１２には、入出力選択信号Ｙ２２が、ゲー
トＧ１３には、入出力選択信号Ｙ２３が、ゲートＧ１４
には、入出力選択信号Ｙ２４がそれぞれ供給される。
【００８９】ゲートＧ１ｉ（ｉ＝１〜４）のＡＮＤ回路
１３は、ＯＲ回路１２の出力と対応する入出力選択信号
とを受ける。ＡＮＤ回路１３の出力およびこれを反転す
るインバータ１４の出力によりゲートがオン／オフす
る。
１３は、ＯＲ回路１２の出力と対応する入出力選択信号
とを受ける。ＡＮＤ回路１３の出力およびこれを反転す
るインバータ１４の出力によりゲートがオン／オフす
る。
【００９０】ゲートＧ１ｉがオンすることにより、ノー
ドＤ４のデータ信号Ｄ４がデータ信号Ｄ３ｉとして出力
され、またはデータ信号Ｄ３ｉがノードＤ４に伝送され
る。
ドＤ４のデータ信号Ｄ４がデータ信号Ｄ３ｉとして出力
され、またはデータ信号Ｄ３ｉがノードＤ４に伝送され
る。
【００９１】第２の実施の形態による半導体記憶装置２
０００の全体構成を、図８に示す。半導体記憶装置２０
００は、図８に示されるように、メモリブロックＭ１〜
Ｍ９を含むメモリセルアレイ１００、アドレスを受ける
アドレスバッファ１０１、アドレスバッファ１０１の出
力をデコードして内部ロウアドレスを出力するロウデコ
ーダ１０２、アドレスバッファ１０１の出力をデコード
して列選択信号Ｙ１１〜Ｙ１４，入出力選択信号Ｙ２１
〜Ｙ２４を出力するカラムデコーダ１０３、および内部
動作を制御するためのコントローラ１０４を備える。
０００の全体構成を、図８に示す。半導体記憶装置２０
００は、図８に示されるように、メモリブロックＭ１〜
Ｍ９を含むメモリセルアレイ１００、アドレスを受ける
アドレスバッファ１０１、アドレスバッファ１０１の出
力をデコードして内部ロウアドレスを出力するロウデコ
ーダ１０２、アドレスバッファ１０１の出力をデコード
して列選択信号Ｙ１１〜Ｙ１４，入出力選択信号Ｙ２１
〜Ｙ２４を出力するカラムデコーダ１０３、および内部
動作を制御するためのコントローラ１０４を備える。
【００９２】半導体記憶装置２０００はさらに、列選択
回路ＣＳ１〜ＣＳ９を含むカラム選択部１０５、冗長選
択回路ＳＣ２、ならびに入出力回路ＲＷＩＯ１およびＲ
ＷＩＯ２を含むデータ入出力部２０７を備える。
回路ＣＳ１〜ＣＳ９を含むカラム選択部１０５、冗長選
択回路ＳＣ２、ならびに入出力回路ＲＷＩＯ１およびＲ
ＷＩＯ２を含むデータ入出力部２０７を備える。
【００９３】カラム選択部１０５は、カラムデコーダ１
０３から列選択信号Ｙ１１〜Ｙ１４を受ける。データ入
出力部２０７は、カラムデコーダ１０３から入出力選択
信号Ｙ２１〜Ｙ２４を、コントローラ１０４から読出制
御信号ＳＥ、書込制御信号ＷＥを受ける。データ入出力
部２０７はさらにビットライト信号ＢＷを受ける。
０３から列選択信号Ｙ１１〜Ｙ１４を受ける。データ入
出力部２０７は、カラムデコーダ１０３から入出力選択
信号Ｙ２１〜Ｙ２４を、コントローラ１０４から読出制
御信号ＳＥ、書込制御信号ＷＥを受ける。データ入出力
部２０７はさらにビットライト信号ＢＷを受ける。
【００９４】次に、第２の実施の形態による半導体記憶
装置２０００の動作について、図６〜図８を用いて説明
する。メモリブロックＭ２に不良メモリセルが存在する
ものとする。
装置２０００の動作について、図６〜図８を用いて説明
する。メモリブロックＭ２に不良メモリセルが存在する
ものとする。
【００９５】冗長選択回路ＳＣ２は、冗長選択信号Ｒ１
〜Ｒ８に応じて回路動作前に予め図６に示されるように
接続が設定されている。より具体的には、ノードＺ１は
ノードＶ１と、ノードＺ２はノードＶ３と、ノードＺ３
はノードＶ４と、ノードＺ４はノードＶ５と、ノードＺ
５はノードＶ６と、ノードＺ６はノードＶ７と、ノード
Ｚ７はノードＶ８と、ノードＺ８はノードＶ９とそれぞ
れ接続関係にある。ノードＶ２は、Ｌレベルに固定され
ている。
〜Ｒ８に応じて回路動作前に予め図６に示されるように
接続が設定されている。より具体的には、ノードＺ１は
ノードＶ１と、ノードＺ２はノードＶ３と、ノードＺ３
はノードＶ４と、ノードＺ４はノードＶ５と、ノードＺ
５はノードＶ６と、ノードＺ６はノードＶ７と、ノード
Ｚ７はノードＶ８と、ノードＺ８はノードＶ９とそれぞ
れ接続関係にある。ノードＶ２は、Ｌレベルに固定され
ている。
【００９６】読出動作モードでは、読出制御信号ＳＥを
Ｈレベル、書込制御信号ＷＥをＬレベルにする。列選択
信号Ｙ１１〜Ｙ１４、入出力選択信号Ｙ２１〜Ｙ２４と
して、読出対象であるメモリセルのアドレスが入力され
る。
Ｈレベル、書込制御信号ＷＥをＬレベルにする。列選択
信号Ｙ１１〜Ｙ１４、入出力選択信号Ｙ２１〜Ｙ２４と
して、読出対象であるメモリセルのアドレスが入力され
る。
【００９７】一例として、入出力選択信号Ｙ２１，Ｙ２
３，Ｙ２４をＬレベル、Ｙ２２をＨレベルにする。メモ
リブロックＭ３，Ｍ７のデータを読出すものとする。
３，Ｙ２４をＬレベル、Ｙ２２をＨレベルにする。メモ
リブロックＭ３，Ｍ７のデータを読出すものとする。
【００９８】読出制御信号ＳＥがＨレベルであるため、
ＯＲ回路１２の出力がＨレベルになる。入出力回路ＲＷ
ＩＯ１，ＲＷＩＯ２におけるセンスアンプＳＡが動作可
能になる。入出力選択信号Ｙ２１〜Ｙ２４に従って、ゲ
ートがオン／オフする。データ信号Ｄ３１〜Ｄ３４のう
ちの１つが、ノードＤ４に伝送される。
ＯＲ回路１２の出力がＨレベルになる。入出力回路ＲＷ
ＩＯ１，ＲＷＩＯ２におけるセンスアンプＳＡが動作可
能になる。入出力選択信号Ｙ２１〜Ｙ２４に従って、ゲ
ートがオン／オフする。データ信号Ｄ３１〜Ｄ３４のう
ちの１つが、ノードＤ４に伝送される。
【００９９】上記例によれば、入出力選択信号Ｙ２２が
Ｈレベルであるため、データ信号Ｄ３２がノードＤ４に
伝送される。センスアンプＳＡは、ノードＤ４のデータ
信号Ｄ４を増幅して、データ信号ＤＱを出力する。
Ｈレベルであるため、データ信号Ｄ３２がノードＤ４に
伝送される。センスアンプＳＡは、ノードＤ４のデータ
信号Ｄ４を増幅して、データ信号ＤＱを出力する。
【０１００】書込動作モードでは、読出制御信号ＳＥを
Ｌレベル、書込制御信号ＷＥをＨレベルにする。列選択
信号Ｙ１１〜Ｙ１４、入出力選択信号Ｙ２１〜Ｙ２４と
して、書込対象であるメモリセルのアドレスが入力され
る。
Ｌレベル、書込制御信号ＷＥをＨレベルにする。列選択
信号Ｙ１１〜Ｙ１４、入出力選択信号Ｙ２１〜Ｙ２４と
して、書込対象であるメモリセルのアドレスが入力され
る。
【０１０１】一例として、入出力選択信号Ｙ２１，Ｙ２
３，Ｙ２４をＬレベル、Ｙ２２をＨレベルにする。これ
により、メモリブロックＭ３，Ｍ７が書込み対象の候補
となる。さらに、ビットライト信号ＢＷ１をＨレベル、
ビットライト信号ＢＷ２をＬレベルにする。これによ
り、メモリブロックＭ３が書込み対象になる。
３，Ｙ２４をＬレベル、Ｙ２２をＨレベルにする。これ
により、メモリブロックＭ３，Ｍ７が書込み対象の候補
となる。さらに、ビットライト信号ＢＷ１をＨレベル、
ビットライト信号ＢＷ２をＬレベルにする。これによ
り、メモリブロックＭ３が書込み対象になる。
【０１０２】入出力回路ＲＷＩＯ１においては、書込制
御信号ＷＥおよびビットライト信号ＢＷ１がＨレベルで
あるため、ＡＮＤ回路１１の出力がＨレベルになる。し
たがって、ライトドライバＷＤが動作状態になる（活性
状態）。活性化したライトドライバＷＤは、データ入出
力線ＤＱ１のデータ信号ＤＱ１に従い、ノードＤ４にデ
ータ信号Ｄ４を出力する。
御信号ＷＥおよびビットライト信号ＢＷ１がＨレベルで
あるため、ＡＮＤ回路１１の出力がＨレベルになる。し
たがって、ライトドライバＷＤが動作状態になる（活性
状態）。活性化したライトドライバＷＤは、データ入出
力線ＤＱ１のデータ信号ＤＱ１に従い、ノードＤ４にデ
ータ信号Ｄ４を出力する。
【０１０３】入出力回路ＲＷＩＯ１においてはさらに、
ＯＲ回路１２の出力がＨレベルになる。したがって、入
出力選択信号Ｙ２１〜Ｙ２４に従い、ゲートＧ１１〜Ｇ
１４のうちの１つがオンする。これにより、データ信号
Ｄ４がデータ信号Ｄ３１〜Ｄ３４のうちの１つとして出
力される。上記例では、ゲートＧ１２がオンするので、
データ信号Ｄ４がデータ信号Ｄ３２として出力される。
データ信号Ｄ３２は、ノードＶ３を介して列選択回路Ｃ
Ｓ３に伝送される。したがって、メモリブロックＭ３の
メモリセルにデータが書込まれる。
ＯＲ回路１２の出力がＨレベルになる。したがって、入
出力選択信号Ｙ２１〜Ｙ２４に従い、ゲートＧ１１〜Ｇ
１４のうちの１つがオンする。これにより、データ信号
Ｄ４がデータ信号Ｄ３１〜Ｄ３４のうちの１つとして出
力される。上記例では、ゲートＧ１２がオンするので、
データ信号Ｄ４がデータ信号Ｄ３２として出力される。
データ信号Ｄ３２は、ノードＶ３を介して列選択回路Ｃ
Ｓ３に伝送される。したがって、メモリブロックＭ３の
メモリセルにデータが書込まれる。
【０１０４】入出力回路ＲＷＩＯ２においては、書込制
御信号ＷＥがＨレベルであるが、ビットライト信号ＢＷ
２がＬレベルであるため、ＡＮＤ回路１１の出力がＬレ
ベルになる。したがって、ライトドライバＷＤは動作し
ない（非活性状態）。したがって、ノードＺ５〜Ｚ８か
らノードＶ６〜Ｖ９へデータ信号が伝送されず、メモリ
ブロックへの書込みが行なわれない。
御信号ＷＥがＨレベルであるが、ビットライト信号ＢＷ
２がＬレベルであるため、ＡＮＤ回路１１の出力がＬレ
ベルになる。したがって、ライトドライバＷＤは動作し
ない（非活性状態）。したがって、ノードＺ５〜Ｚ８か
らノードＶ６〜Ｖ９へデータ信号が伝送されず、メモリ
ブロックへの書込みが行なわれない。
【０１０５】このように、第２の実施の形態による半導
体記憶装置２０００によれば、各ブロックの境界での回
路構成が複雑化することはない。また、各列グループが
４列からなる場合には、４列のメモリセルアレイを付加
することにより冗長回路を構成することができる。
体記憶装置２０００によれば、各ブロックの境界での回
路構成が複雑化することはない。また、各列グループが
４列からなる場合には、４列のメモリセルアレイを付加
することにより冗長回路を構成することができる。
【０１０６】なお、センスアンプＳＡとライトドライバ
ＷＤとの位置は、第１の実施の形態または第２の実施の
形態に示される位置に限定されない。たとえば、センス
アンプＳＡは、第１の実施の形態に示されるように冗長
選択回路と列選択回路との間に配置し、ライトドライバ
ＷＤは、第２の実施の形態に示されるように冗長選択回
路とデータ入出力線との間に配置してもよい。いずれの
場合であっても、第１，第２の実施の形態と同様の効果
が得られる。
ＷＤとの位置は、第１の実施の形態または第２の実施の
形態に示される位置に限定されない。たとえば、センス
アンプＳＡは、第１の実施の形態に示されるように冗長
選択回路と列選択回路との間に配置し、ライトドライバ
ＷＤは、第２の実施の形態に示されるように冗長選択回
路とデータ入出力線との間に配置してもよい。いずれの
場合であっても、第１，第２の実施の形態と同様の効果
が得られる。
【０１０７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【０１０８】
【発明の効果】このように、本発明による半導体記憶装
置によれば、読出／書込回路と、読出／書込回路の入出
力ノードを選択する冗長選択回路と、冗長選択回路の入
出力ノードとデータ入出力線との接続を選択的に行なう
入出力回路とを備えることにより、簡単な回路構成でか
つ面積を抑えた置換を行なうことができる。
置によれば、読出／書込回路と、読出／書込回路の入出
力ノードを選択する冗長選択回路と、冗長選択回路の入
出力ノードとデータ入出力線との接続を選択的に行なう
入出力回路とを備えることにより、簡単な回路構成でか
つ面積を抑えた置換を行なうことができる。
【０１０９】さらに、本発明による半導体記憶装置によ
れば、列選択回路と、列選択回路の入出力ノードを選択
する冗長選択回路と、冗長選択回路の入出力ノードを選
択する選択回路とを備えることにより、簡単な回路構成
でかつ面積を抑えた置換を行なうことができる。
れば、列選択回路と、列選択回路の入出力ノードを選択
する冗長選択回路と、冗長選択回路の入出力ノードを選
択する選択回路とを備えることにより、簡単な回路構成
でかつ面積を抑えた置換を行なうことができる。
【図１】 第１の実施の形態による半導体記憶装置１０
００の主要部の構成を示す図である。
００の主要部の構成を示す図である。
【図２】 第１の実施の形態による読出／書込回路ＲＷ
ｉの構成を示す回路図である。
ｉの構成を示す回路図である。
【図３】 第１の実施の形態による入出力回路ＩＯｉの
構成を示す回路図である。
構成を示す回路図である。
【図４】 第１の実施の形態による半導体記憶装置１０
００の全体構成の概要を示すブロック図である。
００の全体構成の概要を示すブロック図である。
【図５】 第１の実施の形態による半導体記憶装置１０
００の動作を説明するための概念図である。
００の動作を説明するための概念図である。
【図６】 第２の実施の形態による半導体記憶装置２０
００の主要部の構成を示す図である。
００の主要部の構成を示す図である。
【図７】 第２の実施の形態による入出力回路ＲＷＩＯ
ｉの構成を示す回路図である。
ｉの構成を示す回路図である。
【図８】 第２の実施の形態による半導体記憶装置２０
００の全体構成の概要を示すブロック図である。
００の全体構成の概要を示すブロック図である。
【図９】 従来の冗長置換構成の一例を示す回路図であ
る。
る。
【図１０】 従来の冗長置換構成の他の一例を示す回路
図である。
図である。
１，１１，１３ ＡＮＤ回路、１２ ＯＲ回路、Ｇ１〜
Ｇ４，Ｇ１１〜Ｇ１４ゲート、１４ インバータ、１０
００，２０００ 半導体記憶装置、ＳＡ センスアン
プ、ＷＤ ライトドライバ、ＣＳ１〜ＣＳ９ 列選択回
路、ＩＯ１，ＩＯ２，ＲＷＩＯ１，ＲＷＩＯ２ 入出力
回路、Ｍ１〜Ｍ９ メモリブロック、ＲＷ１〜ＲＷ９
読出／書込回路、ＳＣ１，ＳＣ２ 冗長選択回路、Ｔ
ｎ，Ｔｐトランジスタ、１００ メモリセルアレイ、１
０１ アドレスバッファ、１０２ロウデコーダ、１０３
カラムデコーダ、１０４ コントローラ、１０５ カ
ラム選択部、１０６ 読出／書込部、１０７，２０７
データ入出力部。
Ｇ４，Ｇ１１〜Ｇ１４ゲート、１４ インバータ、１０
００，２０００ 半導体記憶装置、ＳＡ センスアン
プ、ＷＤ ライトドライバ、ＣＳ１〜ＣＳ９ 列選択回
路、ＩＯ１，ＩＯ２，ＲＷＩＯ１，ＲＷＩＯ２ 入出力
回路、Ｍ１〜Ｍ９ メモリブロック、ＲＷ１〜ＲＷ９
読出／書込回路、ＳＣ１，ＳＣ２ 冗長選択回路、Ｔ
ｎ，Ｔｐトランジスタ、１００ メモリセルアレイ、１
０１ アドレスバッファ、１０２ロウデコーダ、１０３
カラムデコーダ、１０４ コントローラ、１０５ カ
ラム選択部、１０６ 読出／書込部、１０７，２０７
データ入出力部。
Claims (8)
- 【請求項１】 各々が、行列状に配置される複数のメモ
リセルと対応のメモリセルと接続されるｎ（前記ｎは整
数）本の列線とを有するｍ個（前記ｍは２以上の整数）
のメモリブロックを含むメモリセルアレイと、 前記ｍ個のメモリブロックのそれぞれに対応して設けら
れ、各々が、対応するメモリブロックに含まれる前記ｎ
本の列線のうちの１本を選択するｍ個の第１選択回路
と、 前記ｍ個の第１選択回路のそれぞれに対応して設けら
れ、各々が、対応する第１選択回路からの読出データを
増幅するための増幅回路と対応する第１選択回路に書込
データを出力するための書込回路との両方または一方を
含むｍ個のデータ処理回路と、 前記ｍ個のデータ処理回路のそれぞれとデータの授受を
行なうためのｍ個の第１ノードと、（ｍ−１）個の第２
ノードとを含み、前記ｍ個の第１ノードのうち１つを除
いて接続をずらすことにより、（ｍ−１）個の第１ノー
ドと前記（ｍ−１）個の第２ノードとを選択的に接続す
る冗長選択回路と、 ｋ個（ｋ≦ｍ−１：前記ｋは整数）の第２ノードのうち
１つを選択して、データの授受を行なう第２選択回路と
を備える、半導体記憶装置。 - 【請求項２】 前記メモリセルアレイからのデータ読出
時においては、前記ｍ個の前記増幅回路のうち、（ｍ−
１）／ｋ個の前記増幅回路が活性化する、請求項１に記
載の半導体記憶装置。 - 【請求項３】 前記メモリセルアレイへのデータ書込時
においては、前記ｍ個の前記書込回路のうち、（ｍ−
１）／ｋ個の前記書込回路が活性化する、請求項１に記
載の半導体記憶装置。 - 【請求項４】 前記増幅回路は、 対応するメモリブロックからのデータの読出時に活性化
する、請求項２に記載の半導体記憶装置。 - 【請求項５】 前記書込回路は、 対応するメモリブロックへのデータ書込時に活性化す
る、請求項３に記載の半導体記憶装置。 - 【請求項６】 各々が、行列状に配置される複数のメモ
リセルと対応のメモリセルと接続されるｎ（前記ｎは整
数）本の列線とを有するｍ個（前記ｍは２以上の整数）
のメモリブロックを含むメモリセルアレイと、 前記ｍ個のメモリブロックのそれぞれに対応して設けら
れ、各々が、対応するメモリブロックに含まれる前記ｎ
本の列線のうちの１本を選択するｍ個の第１選択回路
と、 前記ｍ個の第１選択回路のそれぞれとデータの授受を行
なうためのｍ個の第１ノードと、（ｍ−１）個の第２ノ
ードとを含み、前記ｍ個の第１ノードのうち１つを除い
て接続をずらすことにより、（ｍ−１）個の第１ノード
と前記（ｍ−１）個の第２ノードとを選択的に接続する
冗長選択回路と、 ｋ個（ｋ≦ｍ−１：前記ｋは整数）の第２ノードのうち
１つを選択して、データの授受を行なう第２選択回路
と、 前記第２選択回路から出力されるデータを増幅するため
の増幅回路と前記第２選択回路にデータを出力するため
の書込回路との両方または一方とを備える、半導体記憶
装置。 - 【請求項７】 前記第２選択回路は、 前記ｋ個の第２ノードのそれぞれに対応して配置され、
前記増幅回路と前記書込回路とに接続される複数のゲー
トを含む、請求項６に記載の半導体記憶装置。 - 【請求項８】 前記第２選択回路、前記書込回路および
前記増幅回路は、複数個配置され、 前記複数個配置される前記書込回路のうち、データの書
込対象となるメモリブロックにデータを書込むための書
込回路のみが動作する、請求項７に記載の半導体記憶装
置。
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|---|---|---|---|
| JP2000184380A JP2002008389A (ja) | 2000-06-20 | 2000-06-20 | 半導体記憶装置 |
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