JP3296404B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
メモリセルを、アドレス信号に従って特定ワード幅で選
択し、選択されたワードのメモリセルの内の少なくとも
1つに対して、ビット線を経て書き込みアクセス、ある
いは読み出しアクセスを行うようにした半導体記憶装置
に係り、特に、メモリセルの数に対するスペアメモリセ
ルの数をより抑えることで、必要とするトランジスタな
どの素子数を減少し、作り込める記憶容量の増加や歩留
まりの向上を図ることができる半導体記憶装置に関す
る。
路図である。
Sは、いずれも(h+1)行(j+1)列のマトリック
ス状に配置されたメモリセルを用いている。あるいはメ
モリセルアレイMSSについては(h+1)以下の行数
であってもよい。これらメモリセルアレイMS0〜MS
Sでは、ワード線ドライバで駆動されたワード線によっ
て選択されたデータはビットデータ信号MDA0〜MD
Ajへと出力される。ここでメモリセルアレイMS0〜
MSiは通常用いられるものであり、一方、メモリセル
アレイMSSはこれらメモリセルアレイMS0〜MSi
の不良メモリセルに対処するためのスペアメモリであ
る。このようにメモリセルアレイMS0〜MSiを合計
(i+1)個用いることで、(j+1)のワード幅でア
クセスされる、〔(h+1)×(i+1)〕のアドレス
を有する半導体記憶装置を提供することができる。
れかが択一的にH状態となると、メモリセルアレイMS
0〜MSiのいずれか1つがビットデータ信号B0〜B
jへと接続され、書き込みアクセスあるいは読み出しア
クセスが可能となる。ここでこれらメモリセルアレイM
S0〜MSiにおいて、不良メモリセルが存在するアド
レスが選択されると、ブロック選択信号W0〜Wiのい
ずれもH状態とはならず、これに代わってブロック選択
信号WSがH状態となる。これによって、メモリセルア
レイMSSのメモリセルにより、不良メモリセルの置き
換えがなされることになる。
路図である。
〜MSjはいずれも、(h+1)行(i+2)列のマト
リックス状に配置されたメモリセルを用いて構成されて
いる。ここで本来(h+1)行(i+1)列とされると
ころ、このように(h+1)行(i+2)列とされてい
るのは、1列分、不良メモリセルに置き換えられるスペ
アメモリセルを備えるためである。又このようなメモリ
セルアレイMS0〜MSjを合計(j+1)個用いるこ
とで、(j+1)のワード幅でアクセスされる、〔(h
+1)×(i+1)〕のアドレスを有するメモリを提供
することができている。
イMS0〜MSjのいずれにおいても互いに同一の、M
OSトランジスタTN0〜TNiのいずれかが入力され
たアドレス信号によってオン状態となる。これによって
これらメモリセルアレイMS0〜MSjのビットデータ
信号MDA0〜MDAiのいずれかは対応するビットデ
ータ信号B0〜Bjへと接続され、書き込みアクセスあ
るいは読み出しアクセスが可能となる。
在すると、MOSトランジスタTN0〜TNiのいずれ
もオン状態とはならない。これに代わってMOSトラン
ジスタTNSがオン状態となることで、不良メモリセル
がスペアメモリセルへと置き換えられる。
例では、あるアドレスに不良メモリセルが存在したとし
ても、スペアメモリセルと置き換えることで不具合のな
い半導体記憶装置として用いることができる。
1従来例及び第2従来例では、あるアドレスにたとえ1
ビットだけ不良メモリセルが存在する場合でも、必ず特
定ワード幅でスペアメモリセルへの置き換えが行われ
る。このため、不良メモリセルが同一アドレスに存在す
る場合には同時にスペアメモリセルへと置き換えること
が可能である。
幅でビットデータ信号MDA0〜MDAjからアクセス
されるメモリセルで、たとえ1つだけメモリに不良があ
ったとしても、メモリセルアレイMSSの(j+1)個
のメモリセルを用い、このワード幅で不良メモリセルの
置き換えが行われている。又第2従来例についても、あ
る特定アドレスにたとえ1ビットだけの不良メモリセル
が存在する場合にも、メモリセルアレイMS0〜MSj
のいずれのMOSトランジスタTNSもオン状態とな
り、(j+1)のワード幅でスペアメモリセルへの置き
換えがなされることになる。
セルへ置き換える従来の半導体記憶装置では、第1従来
例や第2従来例のタイプや、その他のタイプのもので
も、不良メモリセルと同一のアドレスの他のメモリセル
では欠陥が無くても、スペアメモリセルへと置き換えら
れる。このような考え方でスペアメモリセルが用意され
ているため、メモリセルの数に対するスペアメモリセル
の数が増大してしまうという問題がある。
が増大すると、このようなスペアメモリセルによる回路
面積のオーバヘッドが増大してしまい、単位面積に作り
込める記憶容量が低下してしまったり、歩留まりが低下
してしまうという問題がある。又複数のアドレスに不良
メモリセルが存在する場合にも対処するためには、スペ
アメモリセルのアドレスを更に増加する必要があるた
め、このような回路面積のオーバヘッドの問題も増大す
る。
ルの数が多い等、欠陥数の多い半導体記憶装置製品につ
いては、IDDS不良である可能性が高く、この場合静
止電流が多くなり不良メモリセルを置き換えたとしても
製品として問題がある。このようなことを考えると、不
良メモリセルを不必要に多く置き換えるように構成する
ことは、回路面積のオーバヘッドの増大にもかかわらず
歩留まり向上の効果が低く、得策ということはできな
い。
くなされたもので、メモリセルの数に対するスペアメモ
リセルの数をより抑えることで、必要とするトランジス
タなどの素子数を減少し、作り込める記憶容量の増加や
歩留まりの向上を図ることができる半導体記憶装置を提
供することを目的とする。
記憶装置は、マトリックス状に配置されたメモリセル
を、アドレス信号に従って特定ワード幅で選択し、選択
されたワードのメモリセルの内の少なくとも1つに対し
て、ビット線を経て書き込みアクセス、あるいは読み出
しアクセスを行うようにした半導体記憶装置において、
複数のメモリセル列からなり、アドレス信号に従って当
該メモリセル列より1列を選択し、ビットデータを入出
力する、ワード幅数でワード配列されるメモリセルアレ
イと、メモリセルアレイの前記ワード配列の両端のいず
れか一方に配置され、スペアメモリセルを有する1つの
前記メモリセル列からなる、1つないしは2つのスペア
メモリセルアレイと、前記メモリセルアレイ毎に設けら
れた、当該メモリセルアレイに含まれるメモリセルの不
良を判定するシフト判定回路と、前記メモリセルアレイ
毎に設けられた、当該メモリセルアレイに含まれるメモ
リセルの不良、あるいは当該メモリセルアレイよりメモ
リリペア上流側のメモリセルアレイに含まれるメモリセ
ルの不良の際には、記憶データシフト信号を出力するシ
フト信号発生回路と、前記メモリセルアレイ毎に設けら
れた、前記記憶データシフト信号の出力時には、当該メ
モリセルアレイへのアクセスを、メモリリペア下流側の
隣接するメモリセルアレイへ振り替えるアクセスシフト
切替回路とを備え、不良メモリセルを含むメモリセルア
レイへのアクセスを、該メモリセルアレイよりメモリリ
ペア下流側のメモリセルアレイへのアクセスに順次振り
替え、最下流側のメモリセルアレイへのアクセスは、前
記スペアメモリセルアレイへのアクセスに振り替えるよ
うにしたことにより、前述した課題を解決したものであ
る。
トリックス状に配置されたメモリセルを、アドレス信号
に従って特定ワード幅で選択し、選択されたワードのメ
モリセルの内の少なくとも1つに対して、ビット線を経
て書き込みアクセス、あるいは読み出しアクセスを行う
ようにした半導体記憶装置において、複数のメモリセル
列からなり、アドレス信号に従って当該メモリセル列よ
り1列を選択し、ビットデータを入出力する、ワード幅
数でワード配列されるメモリセルアレイと、メモリセル
アレイの前記ワード配列の両端にそれぞれ配置され、ス
ペアメモリセルを有する1つの前記メモリセル列からな
る、2つのスペアメモリセルアレイと、前記メモリセル
アレイ毎に設けられた、当該メモリセルアレイに含まれ
るメモリセルの不良を判定すると共に、2つの前記スペ
アメモリセルアレイのいずれか一方へ至る、当該不良メ
モリセルへのアクセスの振替方向を判定するシフト判定
回路と、前記メモリセルアレイ毎に設けられた、当該メ
モリセルアレイに含まれるメモリセルの不良、あるいは
当該メモリセルアレイよりメモリリペア上流側のメモリ
セルアレイに含まれるメモリセルの不良の際には、前記
アクセス振替方向をも示す記憶データシフト信号を出力
するシフト信号発生回路と、前記メモリセルアレイ毎に
設けられた、前記記憶データシフト信号の出力時には、
当該メモリセルアレイへのアクセスを、前記アクセス振
替方向に応じたメモリリペア下流側の隣接するメモリセ
ルアレイへ振り替えるアクセスシフト切替回路とを備
え、不良メモリセルを含むメモリセルアレイへのアクセ
スを、該メモリセルアレイよりメモリリペア下流側のメ
モリセルアレイへのアクセスに順次振り替え、最下流側
のメモリセルアレイへのアクセスは、前記スペアメモリ
セルアレイへのアクセスに振り替えるようにしたことに
より、前記課題を解決すると共に、1ワード当たり、最
大2つの不良メモリセルをスペアメモリセルへと置き換
えられるようにしたものである。
単に説明する。
本的な考え方を示す半導体記憶装置の回路図である。
として前述の第2従来例がベースとなっており、入力さ
れたアドレスに従って、MOSトランジスタTN0〜T
Niのいずれか1つがオン状態となり、メモリセルアレ
イMS0〜MSjのそれぞれの1つのメモリセルが対応
するビットデータ信号B0〜Bjへと接続され、書き込
みアクセスあるいは読み出しアクセスが可能となる。
ではアクセスシフト切替回路と称し、この図3ではMO
SトランジスタTNAやTNBを備えるようにしてい
る。
Sjのいずれか1つで、アクセス中のメモリセルに不良
があると、そのメモリセルアレイ自体を含め右側のメモ
リセルアレイMS0〜MSjへと接続されているMOS
トランジスタTNBが全てオフ状態となり、MOSトラ
ンジスタTNAが全てオン状態となる。
アレイMSSが存在する側をメモリリペア下流側と称
し、反対側をメモリリペア上流側と称する。するとこの
ようにMOSトランジスタTNBがオフ状態となりMO
SトランジスタTNAがオン状態となると、不良メモリ
セルを含むメモリセルアレイへのアクセスを、該メモリ
セルアレイよりメモリリペア下流側のメモリセルアレイ
へのアクセスに順次振り替え、最下流側のメモリセルア
レイへのアクセスは、前記スペアメモリセルアレイへの
アクセスに振り替えられる。これにより、1ワード内で
の不良メモリセルへのアクセス、及び該不良メモリセル
よりメモリリペア下流側のメモリセルへのアクセスが、
これらメモリセルがあるメモリセルアレイよりメモリリ
ペア下流側の隣接するメモリセルアレイ内にあるそれぞ
れに対応するメモリセルへのアクセスへ順次振り替えら
れる。又、最下流側のメモリセルアレイMSjのメモリ
セルへのアクセスは、そのワードのスペアメモリセル、
即ちメモリセルアレイMSSのメモリセルへと振り替え
られる。
り1つないしは2つのみスペアメモリセルを備えるだけ
で、そのワード内のいかなるメモリセルが不良となって
も、このように順次振り替えることでスペアメモリセル
に置き換えることができ、半導体記憶装置としての動作
を保証することができる。なお前述の図3では1ワード
当たり1つのスペアメモリセルを備えているが、1ワー
ド当たり2つのスペアメモリセルを備えることも考えら
れ、例えばこれは後述する第2実施形態の通りである。
数に対するスペアメモリセルの数をより抑えることで、
必要とするトランジスタなどの素子数を減少し、作り込
める記憶容量の増加や歩留まりの向上を図ることができ
るという優れた効果を得ることができる。
本発明のスペアメモリセル及びアクセスシフト切替回路
についての説明のみとなっている。
メモリセル毎に設けられた、該当メモリセルの不良を判
定するものであり、これをROM(read only memory)
として、予め不良メモリセルを判別しこれに基づいて不
良メモリセルデータを書き込んだものとしてもよい。
セル毎に設けられた、該当メモリセルそれ自体の不良、
あるいは該メモリセルよりメモリリペア上流側のメモリ
セルの不良の際には、記憶データシフト信号を出力し、
前述のアクセスシフト切替回路を制御するものである。
該シフト信号発生回路は、基本的にはその該当メモリセ
ルのシフト判定回路や、メモリリペア上流側の隣接する
メモリセルが出力する記憶データシフト信号や該記憶デ
ータシフト信号により生成される信号や該記憶データシ
フト信号と同様に生成される信号に基づいて動作するも
のであり、アクセスシフト切替回路の構成に応じて論理
を構成すればよい。
モリセルが存在する場合、そのワードでメモリリペア下
流側のメモリセルへのアクセスに順次振り替えがなされ
るため、信号遅延という観点でも好ましくなっている。
不良メモリセルとスペアメモリセルとの距離がある場合
でも、信号遅延は比較的低く抑えることが可能となって
いる。
ルの数が多い等、欠陥数の多い半導体記憶装置製品につ
いては、IDDS不良である可能性が高く、この場合静
止電流が多くなり不良メモリセルを置き換えたとしても
製品として問題がある。従って本発明のごとく1ワード
あたり1ないし2の不良メモリセルに対処できれば大抵
の場合に十分である。一方、スペアメモリの数を抑えて
いるため、本発明の全体的な優れた価値は計り知れな
い。
形態を詳細に説明する。
置の第1実施形態の回路図である。
半導体記憶装置は、ビットデータ信号B0〜Bjにてア
クセスされる、(j+1)のワード幅で書き込みアクセ
スあるいは読み出しアクセスされるようになっている。
MS0〜MSjは、いずれも図5に示す通りである。又
メモリセルアレイMSSは、同じ図5においてメモリセ
ル列MSを1つのみとしたものであり、対応する1個の
MOSトランジスタTN0〜TNiと、1個のアドレス
デコーダDとにより構成されている。
SjをそれぞれMSkとすると、これらはそれぞれ、合
計(i+1)個のメモリセル列MSと、合計(i+1)
個のMOSトランジスタTN0〜TNiと、同じく合計
(i+1)個のアドレスデコーダDとにより構成されて
いる。ここでメモリセル列MSは1つが合計(h+1)
個のメモリセルで構成されているため、当該メモリセル
アレイMSk全体では、(h+1)行で(i+1)列の
マトリックス状に配列されたメモリセルが構成されてい
ることになる。
態のメモリセルアレイMSSや後述する第2実施形態の
メモリセルアレイMSS1やMSS2とされる場合、内
蔵するメモリセル列MSは(h+1)個以下のメモリセ
ルで構成してもよい。この場合必要なスペアメモリセル
は、アドレステーブル等を用いて割り付ければよい。
図示されないワード線ドライバで駆動されたワード線に
よって、合計(i+1)個のメモリセル列MSそれぞれ
について1つのメモリセルが選択される。又外部から入
力されるアドレス信号によって合計(i+1)個のアド
レスデコーダDのいずれか1つの出力がH状態となり、
MOSトランジスタTN0〜TNiのいずれかがオン状
態となって、これらメモリセル列MSの選択されたメモ
リセルのうちの1つがビットデータ信号MDとしてアク
セスできるようになる。当該メモリセルアレイMSkへ
は、このビットデータ信号MDによって書き込みアクセ
スあるいは読み出しアクセスが行われる。
ば、入力されるアドレス信号にかかわらずいずれのメモ
リセルもビットデータ信号MDには接続されなくなる。
ここでメモリ選択信号MEがL状態であればアドレスデ
コーダDの出力やMOSトランジスタTN0〜TNiの
動作が固定されるため、消費電力の低減が図られる。
タTNA及びTNB、又NANDゲートGD及びインバ
ータゲートGCは、後述する図6や図7に示される同符
号のものと同一である。
〜MSj毎に設けられているMOSトランジスタTNA
及びTNBによって、本発明のアクセスシフト切替回路
が構成されている。又同じくメモリセルアレイMS0〜
MSj毎に設けられている制御回路C0〜Cjの内部
で、本発明のシフト判定回路及びシフト信号発生回路が
構成されている。なお図4中にあるメモリセルアレイM
SSは本発明のスペアメモリセルに相当するものを内蔵
しており、1ワード当たり1つのスペアメモリセルを提
供し、該スペアメモリセルは不良メモリセルの置き換え
に用いられる。
は、第k番目のものを制御回路Ckとすれば、図6にお
いて破線内に示されるような内部回路構成となってい
る。即ち該制御回路Ckは、ORゲートGAと、AND
ゲートGB及びNANDゲートGDと、インバータゲー
トGCと、右シフトプログラム回路GEとによって構成
されている。
明のシフト判定回路に相当するものであり、メモリセル
アレイMSkに不良メモリセルがあるか否か判定する。
該右シフトプログラム回路GEへは、メモリセルアレイ
MSkを構成するメモリセルについて、不良メモリセル
があるか否かに関する情報が製造時に予め書き込まれて
いる。不良メモリセルがあれば該右シフトプログラム回
路GEはH状態を出力する。
インバータゲートGCによって、本発明のシフト信号発
生回路が構成されている。即ちまずORゲートGAは、
メモリセルアレイMSkのアクセス中の該当メモリセル
それ自体の不良が右シフトプログラム回路GEによって
示される場合か、あるいは前段の制御回路C(k−1)
から出力される右シフトイネーブル信号SER(k−
1)によってメモリリペア上流側のメモリセルの不良が
示される場合には、H状態の右シフトイネーブル信号S
ERkを出力する。又、該右シフトイネーブル信号SE
Rk、及び右シフトアドレスリペアイネーブル信号RE
Rに従って、ANDゲートGB及びインバータゲートG
Cは、MOSトランジスタTNA及びTNBを制御し、
メモリリペア下流側のメモリセルへのアクセスの振り替
えの制御を行う。ここで右シフトアドレスリペアイネー
ブル信号RERは、現在アクセス中の(j+1)のワー
ド幅のデータに不良メモリセルが存在する場合にH状態
となる信号である。
グラム回路GEが出力する信号、及び右シフトアドレス
リペアイネーブル信号RERに従ってメモリ選択信号M
Eを出力し、メモリセルアレイMSkでアクセスされる
メモリセルが不良であれば該メモリ選択信号MEをL状
態とすることで、該メモリセルアレイMSkの不必要な
動作を低下させ、消費電力の低減を図っている。
Skから出力されるビットデータ信号MDに接続される
MOSトランジスタTNAはメモリリペア上流側の隣接
する前段のものであるが、kが0であれば該MOSトラ
ンジスタTNAは存在しなくなる(図4参照)。又次段
のメモリセルアレイMS(k+1)のビットデータ信号
B(k+1)と該ビットデータ信号B(k+1)に接続
されるMOSトランジスタTNBとは、kが図4に示す
jであれば存在せず、即ち図7に示すような回路構成と
なる。
び該制御回路Ckによって制御されるMOSトランジス
タTNA及びTNBの動作は、まとめると図8に示す通
りとなる。
アクセス中のワードで不良メモリセルが存在する場合、
該不良メモリセルへのアクセスを、該不良メモリセルよ
りメモリリペア下流側のメモリセルへのアクセスに順次
振り替え、最下流側のメモリセルアレイMSjのメモリ
セルへのアクセスは、メモリセルアレイMSSにあるス
ペアメモリセルに振り替えることができる。このように
本実施形態に、アクセス中の(j+1)のワード幅のど
の位置のメモリセルに不良メモリセルが存在したとして
も、メモリセルアレイMSSにある1つのスペアメモリ
セルを結果的に振り替えることができる。従って本実施
形態によればメモリセルの数に対するスペアメモリセル
の数をより抑えることで、必要とするトランジスタなど
の素子数を減少し、作り込める記憶容量の増加や歩留ま
りの向上を図ることができるという優れた効果を得るこ
とができる。
体記憶装置の第2実施形態の回路図である。
いてはスペアメモリセルを提供するために用いるメモリ
セルアレイMSSが、メモリセルアレイMSjの右側に
配置されていた。これに対して本第2実施形態では図9
に示す通り、スペアメモリセルを提供するために用いる
メモリセルアレイMSS1がまずメモリセルアレイMS
jの右側に配置されていると共に、同じくスペアメモリ
セルを提供するために用いるメモリセルアレイMSS2
がメモリセルアレイMS0の左側に配置されている。
スされる(j+1)のワード幅の1ワード当たり、2つ
のスペアメモリセルアレイが配置されている。又これら
2つのスペアメモリセルアレイは、配列されたメモリセ
ルアレイMS0〜MSjの両端に設けられている。
いずれも前述した図5に示す通りの内部構成となってい
る。メモリセルアレイMSS1及びメモリセルアレイM
SS2については、前述のメモリセルアレイMMSと同
様に、同じ図5においてメモリセル列MSを1つのみと
したものであり、対応する1個のMOSトランジスタT
N0〜TNiと、1個のアドレスデコーダDとにより構
成されている。
0〜MSjそれぞれに対して、合計3個のMOSトラン
ジスタTNA1、TNA2及びTNBによって構成され
る、前記第1発明及び前記第2発明のアクセスシフト切
替回路に相当する回路が構成されている。1つのMOS
トランジスタTNBに対して2つのMOSトランジスタ
TNA1及びTNA2が配置されているため、メモリセ
ルの振替方向を、この図中において右側へも、あるいは
左側へも設定することが可能となっている。
に設けられている制御回路C0〜Cjは、図10に示す
ような内部回路構成となっている。ここで制御回路C0
〜Cj及びメモリセルアレイMS0〜MSjそれぞれに
ついて、第k番目のものをそれぞれ制御回路Ck、及び
メモリセルアレイMSkとする。
てORゲートGA1及びGA2と、ANDゲートGB1
及びGB2と、NORゲートGC1と、複合論理ゲート
GD1と、右シフトプログラム回路GE1及び左シフト
プログラム回路GE2とにより構成される。
B1、NORゲートGC1及び右シフトプログラム回路
GE1は、不良メモリセルを前述の図9において右側へ
シフトする際の制御に用いられる。一方ORゲートGA
2、ANDゲートGB2、NORゲートGC1及び左シ
フトプログラム回路GE2は、不良メモリセルを図9に
おいて左側にシフトする際の制御に用いられる。又複合
論理ゲートGD1は当該メモリセルアレイMSkのアク
セス中のメモリセルが不良メモリセルである場合メモリ
選択信号MEをL状態とし、該メモリセルアレイMSk
の消費電力低減に用いられる。
フトプログラム回路GE2は、当該メモリセルアレイM
Skのメモリセルに不良があるか判定すると共に、不良
メモリセルありと判定された場合に、右側へ振り替えを
行うか、左側へ振り替えを行うかも決定する。右シフト
プログラム信号PSRがH状態であれば右側へ不良メモ
リセルの振り替えがなされ、左シフトプログラム信号P
SLがH状態であれば左側へ不良メモリセルの振り替え
がなされる。ここでこれら右シフトプログラム回路GE
1及び左シフトプログラム回路GE2は、前述の図6の
右シフトプログラム回路GEと同様、製造時に書き込ま
れたデータによって不良メモリセルであるか否かが書き
込まれ、又結果としてこれら2つの書き込みによりその
不良メモリセルの振替方向を認識することもできる。
ゲートGB1及びGB2と、NORゲートGC1とによ
って、本発明のシフト信号発生回路が構成されている。
又本図10のORゲートGA1及びGA2の動作はそれ
ぞれ、前述の図6のORゲートGAの動作と同様であ
る。又ANDゲートGB1及びGB2のそれぞれの動作
は、ANDゲートGBの動作と同様である。NORゲー
トGC1の動作はインバータゲートGCの動作と同様で
あり、ANDゲートGB1及びGB2の2つの出力に依
存した動作を行う。
−1)は図9において左側のメモリリペア上流側から入
力される信号であり、右シフトイネーブル信号SERk
は右側のメモリリペア下流側へ出力する信号であり、メ
モリセルのアクセスの振り替えの有無を伝達する。一方
左シフトイネーブル信号SELkは前述の図9において
右側となるメモリリペア上流側から入力される信号であ
り、左シフトイネーブル信号SEL(k−1)は左側の
メモリリペア下流側へ出力する信号であり、メモリセル
のアクセスの振り替えの有無を伝達する。
リセルアレイMSk1つ当たりに1つのMOSトランジ
スタTNBと2つのMOSトランジスタTNA1及びT
NA2が設けられ、これらMOSトランジスタTNA
1、TNA2及びTNBによって、図8や図11に示さ
れるような不良メモリセルの振り替えを行うことができ
る。このように本実施形態については不良メモリセルの
振り替えを図9において右側へも左側へも2方向に行う
ことができ、1ワード当たり2つの不良メモリセルの置
き換えをなすことができる。
に設けられるスペアメモリセルは2つのみであるだけで
なく、これら2つのスペアメモリセルを効果的に用いる
ことができる。従って本実施形態によればメモリセルの
数に対するスペアメモリセルの数をより抑えることで、
必要とするトランジスタなどの素子数を減少し、作り込
める記憶容量の増加や歩留まりの向上を図ることができ
るという優れた効果を得ることができる。
記第2発明によれば、メモリセルの数に対するスペアメ
モリセルの数をより抑えることで、必要とするトランジ
スタなどの素子数を減少し、作り込める記憶容量の増加
や歩留まりの向上を図ることができる半導体記憶装置を
提供することができるという優れた効果を得ることがで
きる。
る機能を有する第1従来例の半導体記憶装置の回路図
る機能を有する第2従来例の半導体記憶装置の回路図
ための回路図
形態の回路図
イの回路図
の回路図
の回路図
形態の回路図
レイの回路図
SS1、MSS2…メモリセルアレイ MS…メモリセル列 TN0、TN1〜TNi、〜TNj、TNA、TNA
1、TNA2、TNB、TNS…MOSトランジスタ GE、GE1…右シフトプログラム回路 GE2…左シフトプログラム回路 GA、GA1、GA2…ORゲート GB、GB1、GB2…ANDゲート GD…NANDゲート GC…インバータゲート GC1…NORゲート GD1…複合論理ゲート C0、C1〜Ck〜Cj…制御回路 D…アドレスデコーダ W0〜Wi、WS…ワード選択信号 B0、B1〜Bj、MDA0〜MDAi、〜MDAj、
MD、Bk、B(k+1)…ビットデータ信号 ME…メモリ選択信号 RER…右シフトアドレスリペアイネーブル信号 REL…左シフトアドレスリペアイネーブル信号 SER、SER0、SER1〜SER(k−1)、SE
Rk〜SER(j−1)…右シフトイネーブル信号 SEL、SEL0、SEL1〜SEL(k−1)、SE
Lk〜SEL(j−1)…左シフトイネーブル信号 PSR…右シフトプログラム信号 PSL…左シフトプログラム信号
Claims (2)
- 【請求項1】マトリックス状に配置されたメモリセル
を、アドレス信号に従って特定ワード幅で選択し、選択
されたワードのメモリセルの内の少なくとも1つに対し
て、ビット線を経て書き込みアクセス、あるいは読み出
しアクセスを行うようにした半導体記憶装置において、複数のメモリセル列からなり、アドレス信号に従って当
該メモリセル列より1列を選択し、ビットデータを入出
力する、ワード幅数でワード配列されるメモリセルアレ
イと、 メモリセルアレイの前記ワード配列の両端のいずれか一
方に配置され、スペアメモリセルを有する1つの前記メ
モリセル列からなる、1つないしは2つのスペアメモリ
セルアレイと、 前記メモリセルアレイ毎に設けられた、当該メモリセル
アレイに含まれるメモリセルの不良を判定するシフト判
定回路と、 前記メモリセルアレイ毎に設けられた、当該メモリセル
アレイに含まれるメモリセルの不良、あるいは当該メモ
リセルアレイよりメモリリペア上流側のメモリセルアレ
イに含まれるメモリセルの不良の際には、記憶データシ
フト信号を出力するシフト信号発生回路と、 前記メモリセルアレイ毎に設けられた、前記記憶データ
シフト信号の出力時には、当該メモリセルアレイへのア
クセスを、メモリリペア下流側の隣接するメモリセルア
レイへ振り替えるアクセスシフト切替回路とを備え、 不良メモリセルを含むメモリセルアレイへのアクセス
を、該メモリセルアレイよりメモリリペア下流側のメモ
リセルアレイへのアクセスに順次振り替え、最下流側の
メモリセルアレイへのアクセスは、前記スペアメモリセ
ルアレイへのアクセスに振り替えるようにしたことを特
徴とする半導体記憶装置。 - 【請求項2】マトリックス状に配置されたメモリセル
を、アドレス信号に従って特定ワード幅で選択し、選択
されたワードのメモリセルの内の少なくとも1つに対し
て、ビット線を経て書き込みアクセス、あるいは読み出
しアクセスを行うようにした半導体記憶装置において、複数のメモリセル列からなり、アドレス信号に従って当
該メモリセル列より1列を選択し、ビットデータを入出
力する、ワード幅数でワード配列されるメモリセルアレ
イと、 メモリセルアレイの前記ワード配列の両端にそれぞれ配
置され、スペアメモリセルを有する1つの前記メモリセ
ル列からなる、2つのスペアメモリセルアレイと、 前記メモリセルアレイ毎に設けられた、当該メモリセル
アレイに含まれるメモリセルの不良を判定すると共に、
2つの前記スペアメモリセルアレイのいずれか一方へ至
る、当該不良メモリセルへのアクセスの振替方向を判定
するシフト判定回路と、 前記メモリセルアレイ毎に設けられた、当該メモリセル
アレイに含まれるメモリセルの不良、あるいは当該メモ
リセルアレイよりメモリリペア上流側のメモリセルアレ
イに含まれるメモリセルの不良の際には、前記アクセス
振替方向をも示す記憶データシフト信号を出力するシフ
ト信号発生回路と、 前記メモリセルアレイ毎に設けられた、前記記憶データ
シフト信号の出力時には、当該メモリセルアレイへのア
クセスを、前記アクセス振替方向に応じたメモリリペア
下流側の隣接するメモリセルアレイへ振り替えるアクセ
スシフト切替回路とを備え、 不良メモリセルを含むメモリセルアレイへのアクセス
を、該メモリセルアレイよりメモリリペア下流側のメモ
リセルアレイへのアクセスに順次振り替え、最下流側の
メモリセルアレイへのアクセスは、前記スペアメモリセ
ルアレイへのアクセスに振り替えるようにしたことを特
徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21473996A JP3296404B2 (ja) | 1996-08-14 | 1996-08-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21473996A JP3296404B2 (ja) | 1996-08-14 | 1996-08-14 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
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JPH1055692A JPH1055692A (ja) | 1998-02-24 |
JP3296404B2 true JP3296404B2 (ja) | 2002-07-02 |
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ID=16660801
Family Applications (1)
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---|---|---|---|
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KR20030017885A (ko) * | 2001-08-23 | 2003-03-04 | 플래시스 주식회사 | 반도체 메모리의 리페어 장치 및 방법 |
JP5206278B2 (ja) * | 2008-09-26 | 2013-06-12 | 富士通セミコンダクター株式会社 | 半導体メモリ |
-
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- 1996-08-14 JP JP21473996A patent/JP3296404B2/ja not_active Expired - Fee Related
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