JPH06309875A - 半導体メモリ装置のデコーディング回路及びデコーディング方法 - Google Patents
半導体メモリ装置のデコーディング回路及びデコーディング方法Info
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- JPH06309875A JPH06309875A JP6075567A JP7556794A JPH06309875A JP H06309875 A JPH06309875 A JP H06309875A JP 6075567 A JP6075567 A JP 6075567A JP 7556794 A JP7556794 A JP 7556794A JP H06309875 A JPH06309875 A JP H06309875A
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Abstract
(57)【要約】
【目的】大ブロックデコーディングと小ブロックデコー
ディングを独立的に遂行することで、アドレスデコーデ
ィングの時間短縮や回路構成の簡素化を可能とするデコ
ーディング回路を提供する。 【構成】小ブロック及びその列の選択に係る列アドレス
信号により列デコーダ９０でセルアレイ１０の各大ブロ
ックＬＢの小ブロックＳＢを１つずつ選択すると共に列
を選択する。そして、大ブロックプリデコーダ８０によ
り読出／書込回路Ｒ／Ｗを選択してエネーブルさせ、選
択に該当した大ブロックＬＢとデータ入／出力線Ｉ／Ｏ
を選択的に接続する。大ブロックＬＢ自体についての選
択は行わないので、その分デコーディングに関する論理
ゲートを減らすことができ、それにより、デコーディン
グ時間、レイアウト面積を減少させることができる。
ディングを独立的に遂行することで、アドレスデコーデ
ィングの時間短縮や回路構成の簡素化を可能とするデコ
ーディング回路を提供する。 【構成】小ブロック及びその列の選択に係る列アドレス
信号により列デコーダ９０でセルアレイ１０の各大ブロ
ックＬＢの小ブロックＳＢを１つずつ選択すると共に列
を選択する。そして、大ブロックプリデコーダ８０によ
り読出／書込回路Ｒ／Ｗを選択してエネーブルさせ、選
択に該当した大ブロックＬＢとデータ入／出力線Ｉ／Ｏ
を選択的に接続する。大ブロックＬＢ自体についての選
択は行わないので、その分デコーディングに関する論理
ゲートを減らすことができ、それにより、デコーディン
グ時間、レイアウト面積を減少させることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にメモリセルデータの読出及び書込のためのデコ
ーディング回路及びその方法に関するものである。
し、特にメモリセルデータの読出及び書込のためのデコ
ーディング回路及びその方法に関するものである。
【０００２】
【従来の技術】半導体メモリ装置ではその高集積化によ
り低電圧化が要求され、そしてこの要求を満たすために
メモリセルアレイの構成を多数の小アレイブロックに分
けるようになってきている。つまり、メモリセルの選択
時に該当メモリセルを含む小アレイブロックのみをエネ
ーブルさせることで電流消費を抑えるようにしている。
このような小アレイブロック化の傾向は、半導体メモリ
装置の高集積化に伴ってより一層加速されていくと思わ
れる。
り低電圧化が要求され、そしてこの要求を満たすために
メモリセルアレイの構成を多数の小アレイブロックに分
けるようになってきている。つまり、メモリセルの選択
時に該当メモリセルを含む小アレイブロックのみをエネ
ーブルさせることで電流消費を抑えるようにしている。
このような小アレイブロック化の傾向は、半導体メモリ
装置の高集積化に伴ってより一層加速されていくと思わ
れる。
【０００３】一方、半導体メモリ装置においてデータの
読出あるいは書込を行うときにメモリセルを選択するた
めには、まずアドレスの全てのビットをデコーディング
しなければならないが、このアドレスのデコーディング
に要する時間は半導体メモリ装置の動作速度を左右する
ことになる。したがって、半導体メモリ装置の動作速度
を減少させないようなアドレスデコーディング回路を設
けた半導体メモリ装置が求められている。
読出あるいは書込を行うときにメモリセルを選択するた
めには、まずアドレスの全てのビットをデコーディング
しなければならないが、このアドレスのデコーディング
に要する時間は半導体メモリ装置の動作速度を左右する
ことになる。したがって、半導体メモリ装置の動作速度
を減少させないようなアドレスデコーディング回路を設
けた半導体メモリ装置が求められている。
【０００４】これらに関連して図６に、従来における一
般的なデコーディング方法をもった半導体メモリ装置を
概略的にブロック図で示す。メモリセルアレイ１０はｎ
個の大ブロックＬＢ１〜ＬＢｎから構成され、さらに各
大ブロックＬＢはマトリックス形態にメモリセルを配し
たｍ個の小ブロックＳＢ（１１〜１ｍ、２１〜２ｍ、…
…、ｎ１〜ｎｍ）をそれぞれ有している。尚、図中、２
０は行アドレスバッファ、３０は行プリデコーダ、４０
は行デコーダ、５０は列アドレスバッファ、６０は列プ
リデコーダ、７０は小ブロックプリデコーダ、８０は大
ブロックプリデコーダ、９０は列デコーダ、そして１０
０は前記大ブロックＬＢ１〜ＬＢｎと同じ数となるｎ個
の読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎをそれぞれ示す。
般的なデコーディング方法をもった半導体メモリ装置を
概略的にブロック図で示す。メモリセルアレイ１０はｎ
個の大ブロックＬＢ１〜ＬＢｎから構成され、さらに各
大ブロックＬＢはマトリックス形態にメモリセルを配し
たｍ個の小ブロックＳＢ（１１〜１ｍ、２１〜２ｍ、…
…、ｎ１〜ｎｍ）をそれぞれ有している。尚、図中、２
０は行アドレスバッファ、３０は行プリデコーダ、４０
は行デコーダ、５０は列アドレスバッファ、６０は列プ
リデコーダ、７０は小ブロックプリデコーダ、８０は大
ブロックプリデコーダ、９０は列デコーダ、そして１０
０は前記大ブロックＬＢ１〜ＬＢｎと同じ数となるｎ個
の読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎをそれぞれ示す。
【０００５】この図６に示す回路の動作タイミングを表
す図７の波形図を参照して、そのデコーディング動作を
説明する。まず、行プリデコーダ３０は、行アドレスバ
ッファ２０を経て入力されるｉ個のアドレス信号Ａｘ１
〜Ａｘｉをプリデコーディングしてｈ個のアドレス信号
を行デコーダ４０に出力し、そして行デコーダ４０はｋ
個の行アドレス信号の１つを出力してメモリセルアレイ
１０に送る。
す図７の波形図を参照して、そのデコーディング動作を
説明する。まず、行プリデコーダ３０は、行アドレスバ
ッファ２０を経て入力されるｉ個のアドレス信号Ａｘ１
〜Ａｘｉをプリデコーディングしてｈ個のアドレス信号
を行デコーダ４０に出力し、そして行デコーダ４０はｋ
個の行アドレス信号の１つを出力してメモリセルアレイ
１０に送る。
【０００６】列アドレスバッファ５０は、入力されるｊ
個のアドレス信号Ａｙ１〜Ａｙｊをバッファリングした
後、列プリデコーダ６０、小ブロックプリデコーダ７
０、及び大ブロックプリデコーダ８０にそれぞれｐ、
ｑ、及びｒ個のアドレス信号を出力する。列プリデコー
ダ６０、小ブロックプリデコーダ７０、及び大ブロック
プリデコーダ８０は、それぞれ入力されるｐ、ｑ、及び
ｒ個のアドレス信号をプリデコーディングし、それぞれ
ｌ、ｍ、及びｎ個のアドレス信号を列デコーダ９０に出
力する。そして列デコーダ９０はｂ個のアドレス信号の
１つを出力してメモリセルアレイ１０に送る。
個のアドレス信号Ａｙ１〜Ａｙｊをバッファリングした
後、列プリデコーダ６０、小ブロックプリデコーダ７
０、及び大ブロックプリデコーダ８０にそれぞれｐ、
ｑ、及びｒ個のアドレス信号を出力する。列プリデコー
ダ６０、小ブロックプリデコーダ７０、及び大ブロック
プリデコーダ８０は、それぞれ入力されるｐ、ｑ、及び
ｒ個のアドレス信号をプリデコーディングし、それぞれ
ｌ、ｍ、及びｎ個のアドレス信号を列デコーダ９０に出
力する。そして列デコーダ９０はｂ個のアドレス信号の
１つを出力してメモリセルアレイ１０に送る。
【０００７】その結果、行デコーダ４０により所定のワ
ード線に接続されているメモリセルが選択され、そし
て、列デコーダ９０から出力されるアドレス信号の上位
ビットにより大ブロックＬＢが選択され、その次の上位
ビットにより、選択された大ブロックＬＢ内の小ブロッ
クＳＢが選択され、さらに当該小ブロックＳＢ内の列が
下位ビットによって最終的に選択される。
ード線に接続されているメモリセルが選択され、そし
て、列デコーダ９０から出力されるアドレス信号の上位
ビットにより大ブロックＬＢが選択され、その次の上位
ビットにより、選択された大ブロックＬＢ内の小ブロッ
クＳＢが選択され、さらに当該小ブロックＳＢ内の列が
下位ビットによって最終的に選択される。
【０００８】このようなメモリ装置においては通常、読
出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎも大ブロックＬＢ１〜
ＬＢｎと同様の単位で区分される（すなわち大ブロック
ＬＢ１〜ＬＢｎは読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎを
分割する単位となる）ので、各大ブロックＬＢと読出／
書込回路Ｒ／Ｗとの間でｄ個のデータビットがやりとり
される。
出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎも大ブロックＬＢ１〜
ＬＢｎと同様の単位で区分される（すなわち大ブロック
ＬＢ１〜ＬＢｎは読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎを
分割する単位となる）ので、各大ブロックＬＢと読出／
書込回路Ｒ／Ｗとの間でｄ個のデータビットがやりとり
される。
【０００９】したがって、データ読出時に上記のような
方法でメモリセルが選択されると、大ブロックプリデコ
ーダ８０から出力されるアドレス信号によって大ブロッ
クＬＢに対応する読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎも
選択され、選択されたメモリセルのデータが読出されて
データ入／出力経路であるデータ入／出力線Ｉ／Ｏに送
られる。その逆にデータを書込む場合のデータが書込ま
れるメモリセルも、上記のような方法で選択される。
方法でメモリセルが選択されると、大ブロックプリデコ
ーダ８０から出力されるアドレス信号によって大ブロッ
クＬＢに対応する読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎも
選択され、選択されたメモリセルのデータが読出されて
データ入／出力経路であるデータ入／出力線Ｉ／Ｏに送
られる。その逆にデータを書込む場合のデータが書込ま
れるメモリセルも、上記のような方法で選択される。
【００１０】図７に示すように、大ブロック選択アドレ
ス信号３０１により読出／書込回路選択信号３１１及び
大ブロック選択信号３１２がエネーブルされ、所定の読
出／書込回路Ｒ／Ｗと大ブロックＬＢが選択される。そ
して、大ブロック選択信号３１２と小ブロック選択アド
レス信号３０２により小ブロック選択信号３１３がエネ
ーブルされ、選択された大ブロック内の小ブロックが選
択される。その次に、小ブロック選択信号３１３と列選
択アドレス信号３０３により列選択信号３１４がエネー
ブルされることで、最終的に希望の列が選択される。
ス信号３０１により読出／書込回路選択信号３１１及び
大ブロック選択信号３１２がエネーブルされ、所定の読
出／書込回路Ｒ／Ｗと大ブロックＬＢが選択される。そ
して、大ブロック選択信号３１２と小ブロック選択アド
レス信号３０２により小ブロック選択信号３１３がエネ
ーブルされ、選択された大ブロック内の小ブロックが選
択される。その次に、小ブロック選択信号３１３と列選
択アドレス信号３０３により列選択信号３１４がエネー
ブルされることで、最終的に希望の列が選択される。
【００１１】以上のように、従来のデコーディング方法
での最終的な列選択は、まずアドレス信号の上位ビット
により大ブロックを選択し、その次の上位ビットによっ
て当該大ブロック内の小ブロックを選択してから、所定
の列を選択するようになっており、このとき、読出／書
込回路も大ブロックと同様の単位でデコーディングが行
われる。このためには、上述のように、大ブロックをデ
コーディングするアドレスビットを読出／書込回路にも
使用する必要がある。したがって、該当アドレスを全部
入力可能なデコーディングパスを大ブロックと読出／書
込回路の両方に対して構成する必要があるが、これは、
少なくない論理ゲートを経なければならないことから遅
延の発生要因となるし、また、それだけレイアウト（la
y -out）面積を占めることになるため高集積化に影響す
るというような不都合がある。
での最終的な列選択は、まずアドレス信号の上位ビット
により大ブロックを選択し、その次の上位ビットによっ
て当該大ブロック内の小ブロックを選択してから、所定
の列を選択するようになっており、このとき、読出／書
込回路も大ブロックと同様の単位でデコーディングが行
われる。このためには、上述のように、大ブロックをデ
コーディングするアドレスビットを読出／書込回路にも
使用する必要がある。したがって、該当アドレスを全部
入力可能なデコーディングパスを大ブロックと読出／書
込回路の両方に対して構成する必要があるが、これは、
少なくない論理ゲートを経なければならないことから遅
延の発生要因となるし、また、それだけレイアウト（la
y -out）面積を占めることになるため高集積化に影響す
るというような不都合がある。
【００１２】
【発明が解決しようとする課題】したがって本発明の目
的は、論理ゲートを多数備えることからくる遅延及びレ
イアウト面積の増加を解決できる半導体メモリ装置のデ
コーディング回路を提供することにある。また、列選択
を遂行するための回路構成をよりコンパクトにできる半
導体メモリ装置のデコーディング回路の提供を目的とす
る。また、多数の小ブロックを有してなる多数の大ブロ
ックから構成されるセルアレイをもつ半導体メモリ装置
について、大ブロック選択とは独立させて列アドレスの
入力から多数の小ブロックのうちの特定の小ブロックを
選択できる列デコーダを提供することで、デコーディン
グ段階のより簡素化を可能とするデコーディング回路の
提供を目的とする。またさらに、論理ゲートを多数備え
ることによる遅延及びレイアウト面積の増加を効果的に
解決できるようなデコーディング方法の提供を目的とす
る。加えて、最小限のデコーディング段階を経て列選択
を遂行できるようなデコーディング方法の提供を目的と
する。さらに加えて、多数の小ブロックをもつ多数の大
ブロックで構成されるセルアレイを有する半導体メモリ
装置について、大ブロック選択とは独立させて列アドレ
スの入力から多数の小ブロックのうちの特定の小ブロッ
クを選択できるような列デコーダを提供すると共に、デ
コーディング段階の簡略化を可能とするデコーディング
方法の提供を目的とする。
的は、論理ゲートを多数備えることからくる遅延及びレ
イアウト面積の増加を解決できる半導体メモリ装置のデ
コーディング回路を提供することにある。また、列選択
を遂行するための回路構成をよりコンパクトにできる半
導体メモリ装置のデコーディング回路の提供を目的とす
る。また、多数の小ブロックを有してなる多数の大ブロ
ックから構成されるセルアレイをもつ半導体メモリ装置
について、大ブロック選択とは独立させて列アドレスの
入力から多数の小ブロックのうちの特定の小ブロックを
選択できる列デコーダを提供することで、デコーディン
グ段階のより簡素化を可能とするデコーディング回路の
提供を目的とする。またさらに、論理ゲートを多数備え
ることによる遅延及びレイアウト面積の増加を効果的に
解決できるようなデコーディング方法の提供を目的とす
る。加えて、最小限のデコーディング段階を経て列選択
を遂行できるようなデコーディング方法の提供を目的と
する。さらに加えて、多数の小ブロックをもつ多数の大
ブロックで構成されるセルアレイを有する半導体メモリ
装置について、大ブロック選択とは独立させて列アドレ
スの入力から多数の小ブロックのうちの特定の小ブロッ
クを選択できるような列デコーダを提供すると共に、デ
コーディング段階の簡略化を可能とするデコーディング
方法の提供を目的とする。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明は、それぞれ多数の小ブロックを有する
複数の大ブロックから構成されるセルアレイと、各大ブ
ロック内の小ブロック及び小ブロック内の列を選択する
列デコーダと、大ブロックに対応させて設けられた読出
／書込回路とを有する半導体メモリ装置に関し、そのデ
コーディング回路について、システムから供給される列
アドレス信号を入力として内部用列アドレス信号に整形
する列アドレスバッファと、列アドレスバッファの出力
信号のうち小ブロックの選択に係る列アドレス信号をデ
コーディングする小ブロックプリデコーダと、列アドレ
スバッファの出力信号のうち列選択に係る列アドレス信
号をデコーディングする列プリデコーダと、小ブロック
プリデコーダ及び列プリデコーダの各出力信号を入力と
して小ブロック及び小ブロック内の列を選択する列デコ
ーダと、列アドレスバッファの出力信号のうち大ブロッ
クの選択に係る列アドレス信号をデコーディングして読
出／書込回路を選択する大ブロックプリデコーダと、を
備えるようにし、大ブロックプリデコーダにより読出／
書込回路を選択して大ブロックを選択的にデータ入／出
力線と接続することで大ブロックについての選択を行う
ようにすることを特徴とする。
るために本発明は、それぞれ多数の小ブロックを有する
複数の大ブロックから構成されるセルアレイと、各大ブ
ロック内の小ブロック及び小ブロック内の列を選択する
列デコーダと、大ブロックに対応させて設けられた読出
／書込回路とを有する半導体メモリ装置に関し、そのデ
コーディング回路について、システムから供給される列
アドレス信号を入力として内部用列アドレス信号に整形
する列アドレスバッファと、列アドレスバッファの出力
信号のうち小ブロックの選択に係る列アドレス信号をデ
コーディングする小ブロックプリデコーダと、列アドレ
スバッファの出力信号のうち列選択に係る列アドレス信
号をデコーディングする列プリデコーダと、小ブロック
プリデコーダ及び列プリデコーダの各出力信号を入力と
して小ブロック及び小ブロック内の列を選択する列デコ
ーダと、列アドレスバッファの出力信号のうち大ブロッ
クの選択に係る列アドレス信号をデコーディングして読
出／書込回路を選択する大ブロックプリデコーダと、を
備えるようにし、大ブロックプリデコーダにより読出／
書込回路を選択して大ブロックを選択的にデータ入／出
力線と接続することで大ブロックについての選択を行う
ようにすることを特徴とする。
【００１４】また、そのデコーディング方法は、小ブロ
ック及び列の選択に係る列アドレス信号に応じて各大ブ
ロック内の小ブロックを１つずつ同時に選択すると共に
選択された小ブロック内の列を選択する第１デコーディ
ング過程と、大ブロックの選択に係る列アドレス信号に
応じて読出／書込回路のみを選択するようにして１つの
大ブロックを選択的に入／出力経路へ接続する第２デコ
ーディング過程とを含んでメモリセル選択を行うことを
特徴とするものである。
ック及び列の選択に係る列アドレス信号に応じて各大ブ
ロック内の小ブロックを１つずつ同時に選択すると共に
選択された小ブロック内の列を選択する第１デコーディ
ング過程と、大ブロックの選択に係る列アドレス信号に
応じて読出／書込回路のみを選択するようにして１つの
大ブロックを選択的に入／出力経路へ接続する第２デコ
ーディング過程とを含んでメモリセル選択を行うことを
特徴とするものである。
【００１５】
【実施例】以下、添付の図面を参照して本発明の好適な
実施例を詳細に説明する。尚、図中の同じ構成要素に対
してはできるだけ同じ符号を使用している。
実施例を詳細に説明する。尚、図中の同じ構成要素に対
してはできるだけ同じ符号を使用している。
【００１６】以下の説明において、列アドレス、小ブロ
ックプリデコーダ回路、大ブロックプリデコーダなどに
ついて特定の詳細が多く述べられるが、本発明はこれら
に限られるものではなく、例えばこれら特定の詳細を適
切に変形しても本発明を実施可能であることは、この技
術分野における通常の知識を有する者であれば容易に理
解できるであろう。
ックプリデコーダ回路、大ブロックプリデコーダなどに
ついて特定の詳細が多く述べられるが、本発明はこれら
に限られるものではなく、例えばこれら特定の詳細を適
切に変形しても本発明を実施可能であることは、この技
術分野における通常の知識を有する者であれば容易に理
解できるであろう。
【００１７】ここでいう“大ブロック”とは、アドレス
信号の上位ビットの組合せによって選択可能なようにし
て、チップ内の行方向、列方向に分割的に多数配列され
たセルアレイ構成を有するブロックを意味する。また
“小ブロック”とは、大ブロック選択についてのアドレ
ス信号の上位ビットより下位のビットの組合せによって
選択可能なようにして、大ブロック内で分割的に多数配
列されたセルアレイ構成を有するブロックを意味する。
信号の上位ビットの組合せによって選択可能なようにし
て、チップ内の行方向、列方向に分割的に多数配列され
たセルアレイ構成を有するブロックを意味する。また
“小ブロック”とは、大ブロック選択についてのアドレ
ス信号の上位ビットより下位のビットの組合せによって
選択可能なようにして、大ブロック内で分割的に多数配
列されたセルアレイ構成を有するブロックを意味する。
【００１８】図１は本発明の容易な理解のために示す半
導体メモリ装置のブロック構成図である。同図に示す構
成は上述の図６に示した構成に比べて、大ブロックプリ
デコーダ８０の出力信号が読出／書込回路Ｒ／Ｗ１〜Ｒ
／Ｗｎのみに入力され、また、列デコーダ９０がｆ個の
アドレス信号を各大ブロックＬＢ１〜ＬＢｎに対して出
力するという違いがある。
導体メモリ装置のブロック構成図である。同図に示す構
成は上述の図６に示した構成に比べて、大ブロックプリ
デコーダ８０の出力信号が読出／書込回路Ｒ／Ｗ１〜Ｒ
／Ｗｎのみに入力され、また、列デコーダ９０がｆ個の
アドレス信号を各大ブロックＬＢ１〜ＬＢｎに対して出
力するという違いがある。
【００１９】すなわち、列デコーダ９０は大ブロックＬ
Ｂの選択に係るアドレス信号を入力としておらず、小ブ
ロックＳＢ及びその列の選択に係るアドレス信号から、
メモリセルアレイ１０の大ブロックＬＢ１〜ＬＢｎを構
成する小ブロックＳＢ１１〜ＳＢｎｍの選択及びその列
選択のみを担当するよになっている。これは、列デコー
ダ９０による大ブロックＬＢ１〜ＬＢｎの選択は行われ
ないということを意味している。そして、大ブロックプ
リデコーダ８０は、大ブロックＬＢの選択に関連するア
ドレス信号のみを入力とし、さらに、その出力信号を読
出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎにのみ供給するように
されており、メモリセルアレイ１０の大ブロックＬＢ１
〜ＬＢｎの選択については読出／書込回路Ｒ／Ｗ１〜Ｒ
／Ｗｎによって行うようになっている。つまり、図１に
示す構成上の特徴は、列デコーダ９０により、各大ブロ
ックＬＢ１〜ＬＢｎの所定の小ブロックＳＢ１１〜ＳＢ
ｎｍが独立的に選択され、選択された小ブロックＳＢの
属する大ブロックＬＢの選択については、読出／書込回
路Ｒ／Ｗ１〜Ｒ／Ｗｎによってなされる点にある。この
ような選択方式とする場合、列デコーダ９０によって同
時にエネーブルされた複数の小ブロックＳＢから出力さ
れたデータ、あるいはいずれかの小ブロックＳＢへ入力
されるべきデータが該当する回路に接続されたデータ線
にのることによるデータの衝突が予想されるが、これに
ついては後述の説明からその可能性のないことが明らか
になる。
Ｂの選択に係るアドレス信号を入力としておらず、小ブ
ロックＳＢ及びその列の選択に係るアドレス信号から、
メモリセルアレイ１０の大ブロックＬＢ１〜ＬＢｎを構
成する小ブロックＳＢ１１〜ＳＢｎｍの選択及びその列
選択のみを担当するよになっている。これは、列デコー
ダ９０による大ブロックＬＢ１〜ＬＢｎの選択は行われ
ないということを意味している。そして、大ブロックプ
リデコーダ８０は、大ブロックＬＢの選択に関連するア
ドレス信号のみを入力とし、さらに、その出力信号を読
出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎにのみ供給するように
されており、メモリセルアレイ１０の大ブロックＬＢ１
〜ＬＢｎの選択については読出／書込回路Ｒ／Ｗ１〜Ｒ
／Ｗｎによって行うようになっている。つまり、図１に
示す構成上の特徴は、列デコーダ９０により、各大ブロ
ックＬＢ１〜ＬＢｎの所定の小ブロックＳＢ１１〜ＳＢ
ｎｍが独立的に選択され、選択された小ブロックＳＢの
属する大ブロックＬＢの選択については、読出／書込回
路Ｒ／Ｗ１〜Ｒ／Ｗｎによってなされる点にある。この
ような選択方式とする場合、列デコーダ９０によって同
時にエネーブルされた複数の小ブロックＳＢから出力さ
れたデータ、あるいはいずれかの小ブロックＳＢへ入力
されるべきデータが該当する回路に接続されたデータ線
にのることによるデータの衝突が予想されるが、これに
ついては後述の説明からその可能性のないことが明らか
になる。
【００２０】図２は、本発明によるデコーディング回路
及びその方法に関する詳細な説明のために示すセルアレ
イの構成図である。同図には、セルアレイが４つの大ブ
ロックＬＢ１〜ＬＢ４で構成されると共に、１つの大ブ
ロック内に４つの小ブロックが構成された例を示してい
る。以下の回路構成の説明においてはこの図２に示す構
成を基にすることとし、したがって、各回路について、
１６個の小ブロックＳＢ１〜ＳＢ１６で構成されるセル
アレイを仮定したものを代表的に説明する。
及びその方法に関する詳細な説明のために示すセルアレ
イの構成図である。同図には、セルアレイが４つの大ブ
ロックＬＢ１〜ＬＢ４で構成されると共に、１つの大ブ
ロック内に４つの小ブロックが構成された例を示してい
る。以下の回路構成の説明においてはこの図２に示す構
成を基にすることとし、したがって、各回路について、
１６個の小ブロックＳＢ１〜ＳＢ１６で構成されるセル
アレイを仮定したものを代表的に説明する。
【００２１】図３に示すのは、図２の構成に基づいて実
施した小ブロックプリデコーダ７０の回路例で、図１に
おける符号７０で示す小ブロックプリデコーダに相当す
る回路である。図２の構成に基づいて必要となる図３に
示すような小ブロックプリデコーダ７０は全部で４個と
なるが、図３にはそのうちの１つを示している。また、
これら４個の小ブロックプリデコーダ７０のそれぞれに
は、列アドレス信号Ａ７、バーＡ７、Ａ８、バーＡ８が
２つずつ組合わせて入力される。
施した小ブロックプリデコーダ７０の回路例で、図１に
おける符号７０で示す小ブロックプリデコーダに相当す
る回路である。図２の構成に基づいて必要となる図３に
示すような小ブロックプリデコーダ７０は全部で４個と
なるが、図３にはそのうちの１つを示している。また、
これら４個の小ブロックプリデコーダ７０のそれぞれに
は、列アドレス信号Ａ７、バーＡ７、Ａ８、バーＡ８が
２つずつ組合わせて入力される。
【００２２】この図３の小ブロックプリデコーダ７０
は、列アドレスバッファ５０から出力されて小ブロック
ＳＢの選択に係る列アドレス信号Ａ７、バーＡ７、Ａ
８、バーＡ８のうちの２つを入力とするＮＡＮＤゲート
１０２と、このＮＡＮＤゲート１０２の出力及びチップ
エネーブル信号のデコーディング信号バーＣＳＤＥＣを
入力とし、小ブロック選択信号Ｉｉ（ｉ＝１〜４のいず
れか）を出力するＮＯＲゲート１０４とから構成され
る。ＮＯＲゲート１０４に入力される信号バーＣＳＤＥ
Ｃは、システムから供給されるチップ選択信号バーＣＳ
を内部信号に整形しデコーディングした信号である。
は、列アドレスバッファ５０から出力されて小ブロック
ＳＢの選択に係る列アドレス信号Ａ７、バーＡ７、Ａ
８、バーＡ８のうちの２つを入力とするＮＡＮＤゲート
１０２と、このＮＡＮＤゲート１０２の出力及びチップ
エネーブル信号のデコーディング信号バーＣＳＤＥＣを
入力とし、小ブロック選択信号Ｉｉ（ｉ＝１〜４のいず
れか）を出力するＮＯＲゲート１０４とから構成され
る。ＮＯＲゲート１０４に入力される信号バーＣＳＤＥ
Ｃは、システムから供給されるチップ選択信号バーＣＳ
を内部信号に整形しデコーディングした信号である。
【００２３】このような構成をもった小ブロックプリデ
コーダ７０から出力される４つの小ブロック選択信号Ｉ
ｉによってエネーブルされる小ブロックＳＢは、図２の
構成でいえば、例えばＳＢ１、ＳＢ５、ＳＢ９、ＳＢ１
３あるいはＳＢ２、ＳＢ６、ＳＢ１０、ＳＢ１４のよう
に同時に４個が選択される。尚、この実施例では上記ア
ドレス信号Ａ７、バーＡ７、Ａ８、バーＡ８を列アドレ
スとしているが、これはチップの設計方針に従って変更
可能なものである。
コーダ７０から出力される４つの小ブロック選択信号Ｉ
ｉによってエネーブルされる小ブロックＳＢは、図２の
構成でいえば、例えばＳＢ１、ＳＢ５、ＳＢ９、ＳＢ１
３あるいはＳＢ２、ＳＢ６、ＳＢ１０、ＳＢ１４のよう
に同時に４個が選択される。尚、この実施例では上記ア
ドレス信号Ａ７、バーＡ７、Ａ８、バーＡ８を列アドレ
スとしているが、これはチップの設計方針に従って変更
可能なものである。
【００２４】図４に示すのは、図２の構成に基づいて実
施した大ブロックプリデコーダ８０の回路例で、図１に
おける符号８０で示す大ブロックプリデコーダに相当す
る回路である。図２の構成に基づいて必要となる図４に
示すような大ブロックプリデコーダ８０は全部で４個と
なるが、図４にはそのうち１つを示している。また、こ
れら４個の大ブロックプリデコーダ８０のそれぞれに
は、列アドレス信号Ａ９、バーＡ９、Ａ１０、バーＡ１
０が２つずつ組合わせて入力される。
施した大ブロックプリデコーダ８０の回路例で、図１に
おける符号８０で示す大ブロックプリデコーダに相当す
る回路である。図２の構成に基づいて必要となる図４に
示すような大ブロックプリデコーダ８０は全部で４個と
なるが、図４にはそのうち１つを示している。また、こ
れら４個の大ブロックプリデコーダ８０のそれぞれに
は、列アドレス信号Ａ９、バーＡ９、Ａ１０、バーＡ１
０が２つずつ組合わせて入力される。
【００２５】この図４の大ブロックプリデコーダ８０
は、列アドレスバッファ５０から出力されて大ブロック
ＬＢの選択に係る列アドレス信号Ａ９、バーＡ９、Ａ１
０、バーＡ１０のうちの２つを入力とするＮＡＮＤゲー
ト１１２と、このＮＡＮＤゲート１１２の出力及びチッ
プエネーブル信号のデコーディング信号バーＣＳＤＥＣ
を入力とし、大ブロック選択信号Ｊｉ（ｉ＝１〜４のい
ずれか）を出力するＮＯＲゲート１１４とから構成され
る。
は、列アドレスバッファ５０から出力されて大ブロック
ＬＢの選択に係る列アドレス信号Ａ９、バーＡ９、Ａ１
０、バーＡ１０のうちの２つを入力とするＮＡＮＤゲー
ト１１２と、このＮＡＮＤゲート１１２の出力及びチッ
プエネーブル信号のデコーディング信号バーＣＳＤＥＣ
を入力とし、大ブロック選択信号Ｊｉ（ｉ＝１〜４のい
ずれか）を出力するＮＯＲゲート１１４とから構成され
る。
【００２６】このような構成をもった大ブロックプリデ
コーダ８０から出力される４つの大ブロック選択信号Ｊ
ｉに従ってエネーブルとされる大ブロックＬＢは、図２
の構成でいえば、大ブロックＬＢ１〜ＬＢ４のうちの１
つとなる（ただし大ブロックＬＢは直接的にエネーブル
とされるものではない）。
コーダ８０から出力される４つの大ブロック選択信号Ｊ
ｉに従ってエネーブルとされる大ブロックＬＢは、図２
の構成でいえば、大ブロックＬＢ１〜ＬＢ４のうちの１
つとなる（ただし大ブロックＬＢは直接的にエネーブル
とされるものではない）。
【００２７】つまり、図２に示すような構成のセルアレ
イにおける大ブロックＬＢの選択については、図４のよ
うな大ブロックプリデコーダ８０から出力されるアドレ
ス信号が図１に示す読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎ
に入力されて選択が行われることで、対応する大ブロッ
クＬＢ１〜４がデータ入／出力経路であるデータ入／出
力線Ｉ／Ｏと選択的に接続され、それにより大ブロック
ＬＢ１〜４の選択が行われるようになっている。このと
き、小ブロックＳＢが図３のような小ブロックプリデコ
ーダ７０によって選択され、また、このようにして選択
される大ブロックＬＢ及びそれに属する小ブロックＳＢ
内における列が、列デコーダ９０により選択される。そ
の結果、大ブロックＬＢ及び小ブロックＳＢのデコーデ
ィング過程が達成される。
イにおける大ブロックＬＢの選択については、図４のよ
うな大ブロックプリデコーダ８０から出力されるアドレ
ス信号が図１に示す読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎ
に入力されて選択が行われることで、対応する大ブロッ
クＬＢ１〜４がデータ入／出力経路であるデータ入／出
力線Ｉ／Ｏと選択的に接続され、それにより大ブロック
ＬＢ１〜４の選択が行われるようになっている。このと
き、小ブロックＳＢが図３のような小ブロックプリデコ
ーダ７０によって選択され、また、このようにして選択
される大ブロックＬＢ及びそれに属する小ブロックＳＢ
内における列が、列デコーダ９０により選択される。そ
の結果、大ブロックＬＢ及び小ブロックＳＢのデコーデ
ィング過程が達成される。
【００２８】このようなデコーディング過程について、
図５のタイミング図を参照して更に説明する。
図５のタイミング図を参照して更に説明する。
【００２９】行デコーダ４０により小ブロックＳＢの所
定のワード線が選択され、これに接続されているメモリ
セルが選択される。そして、アドレス信号の上位ビット
により列デコーダ９０が小ブロックＳＢの選択を行い、
またその下位ビットによって当該小ブロック内の列が選
択される。このとき、大ブロックＬＢに対するデコーデ
ィングを行っていないので、ｎ個の大ブロックＬＢにお
いて列デコーダ９０から出力されるアドレス信号に対応
して小ブロックＳＢが選択される。それにより、データ
線の複数選択による入／出力経路でのデータ衝突が予想
されるが、これは次のような理由から回避できる。
定のワード線が選択され、これに接続されているメモリ
セルが選択される。そして、アドレス信号の上位ビット
により列デコーダ９０が小ブロックＳＢの選択を行い、
またその下位ビットによって当該小ブロック内の列が選
択される。このとき、大ブロックＬＢに対するデコーデ
ィングを行っていないので、ｎ個の大ブロックＬＢにお
いて列デコーダ９０から出力されるアドレス信号に対応
して小ブロックＳＢが選択される。それにより、データ
線の複数選択による入／出力経路でのデータ衝突が予想
されるが、これは次のような理由から回避できる。
【００３０】すなわち、データ読出動作において、各大
ブロックＬＢごとに選択されたメモリセルのデータが該
当する読出／書込回路Ｒ／Ｗにそれぞれ至るとになる
が、ｎ個の読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎでは、大
ブロックプリデコーダ８０の出力信号Ｊｉにより１つの
読出／書込回路Ｒ／Ｗのみがエネーブルされているた
め、結局、デコーディングされる大ブロックＬＢを１つ
とできることになり、したがって選択に該当した１つの
大ブロックＬＢ内のメモリセルデータが読出されて出力
される。つまり、選択に該当していないデータが読出／
書込回路Ｒ／Ｗを通過することはなく、選択に該当した
データのみが最終的にデータ入／出力経路まで伝送され
る。一方、データ書込動作時にも同様にして、選択に該
当した読出／書込回路Ｒ／Ｗのみを入力データが通過で
きるので、該当する大ブロックＬＢ内のメモリセルにの
みデータが書込まれる。
ブロックＬＢごとに選択されたメモリセルのデータが該
当する読出／書込回路Ｒ／Ｗにそれぞれ至るとになる
が、ｎ個の読出／書込回路Ｒ／Ｗ１〜Ｒ／Ｗｎでは、大
ブロックプリデコーダ８０の出力信号Ｊｉにより１つの
読出／書込回路Ｒ／Ｗのみがエネーブルされているた
め、結局、デコーディングされる大ブロックＬＢを１つ
とできることになり、したがって選択に該当した１つの
大ブロックＬＢ内のメモリセルデータが読出されて出力
される。つまり、選択に該当していないデータが読出／
書込回路Ｒ／Ｗを通過することはなく、選択に該当した
データのみが最終的にデータ入／出力経路まで伝送され
る。一方、データ書込動作時にも同様にして、選択に該
当した読出／書込回路Ｒ／Ｗのみを入力データが通過で
きるので、該当する大ブロックＬＢ内のメモリセルにの
みデータが書込まれる。
【００３１】このようなデコーディング過程における各
信号の状態については、図５に示すようになる。すなわ
ち、大ブロック選択アドレス信号４０１により読出／書
込回路選択信号４０２がエネーブルされ、所定の読出／
書込回路Ｒ／Ｗが選択される。そして、小ブロック選択
アドレス信号４０３により小ブロック選択信号４０４が
エネーブルされ、全ての大ブロックＬＢ内の小ブロック
ＳＢが１つずつ選択される。さらに、小ブロック選択信
号４０４と列選択アドレス信号４０５により列選択信号
４０６がエネーブルされ、所定の列が選択される。
信号の状態については、図５に示すようになる。すなわ
ち、大ブロック選択アドレス信号４０１により読出／書
込回路選択信号４０２がエネーブルされ、所定の読出／
書込回路Ｒ／Ｗが選択される。そして、小ブロック選択
アドレス信号４０３により小ブロック選択信号４０４が
エネーブルされ、全ての大ブロックＬＢ内の小ブロック
ＳＢが１つずつ選択される。さらに、小ブロック選択信
号４０４と列選択アドレス信号４０５により列選択信号
４０６がエネーブルされ、所定の列が選択される。
【００３２】以上より分かるように、この実施例による
デコーディング回路及び方法では、大ブロックデコーデ
ィングを効率的に簡略化することができるので、アドレ
スデコーディング全体での遅延時間を減少させられ、さ
らに、大ブロック自体のデコーディングに係る論理ゲー
トを省略することができるので、デコーディング回路の
占めるレイアウト面積を減少させることが可能となる。
デコーディング回路及び方法では、大ブロックデコーデ
ィングを効率的に簡略化することができるので、アドレ
スデコーディング全体での遅延時間を減少させられ、さ
らに、大ブロック自体のデコーディングに係る論理ゲー
トを省略することができるので、デコーディング回路の
占めるレイアウト面積を減少させることが可能となる。
【００３３】図１乃至図４に示した回路構成などは、本
発明の技術的思想に立脚して実施した最適の実施例であ
るが、これは、当該技術分野で通常の知識を有する者な
ら分かるように、本発明の思想を達成するために示した
一例に過ぎず、本発明によるデコーディング方法は他の
各種セルアレイ及び回路構成をもっても実施可能であ
る。また、この実施例では特に示していないが、半導体
メモリ装置の歩留りを向上させるためにチップ内に備え
られる冗長セルアレイ及びそのデコーディング回路など
を考慮して本発明によるデコーディング回路及び方法を
実施することもでき、さらには、セルアレイとデータ入
／出力バッファとの間に接続される伝送手段としての入
／出力線や入／出力センスアンプなどが、各小ブロック
単位あるいは大ブロック単位で組み込み可能とされる。
発明の技術的思想に立脚して実施した最適の実施例であ
るが、これは、当該技術分野で通常の知識を有する者な
ら分かるように、本発明の思想を達成するために示した
一例に過ぎず、本発明によるデコーディング方法は他の
各種セルアレイ及び回路構成をもっても実施可能であ
る。また、この実施例では特に示していないが、半導体
メモリ装置の歩留りを向上させるためにチップ内に備え
られる冗長セルアレイ及びそのデコーディング回路など
を考慮して本発明によるデコーディング回路及び方法を
実施することもでき、さらには、セルアレイとデータ入
／出力バッファとの間に接続される伝送手段としての入
／出力線や入／出力センスアンプなどが、各小ブロック
単位あるいは大ブロック単位で組み込み可能とされる。
【００３４】
【発明の効果】以上述べてきたように本発明は、大ブロ
ックデコーディングと小ブロックデコーディングをそれ
ぞれ独立的に遂行できるようにして、より簡略化された
デコーディング方法及び回路を提供できるので、アドレ
スデコーディング全体にかかる時間を短縮でき、また、
デコーディング回路が占めるレイアウト面積を減少させ
られる。加えて、従来からの半導体メモリ装置における
デコーディングにも容易に適用させられるという利点が
ある。
ックデコーディングと小ブロックデコーディングをそれ
ぞれ独立的に遂行できるようにして、より簡略化された
デコーディング方法及び回路を提供できるので、アドレ
スデコーディング全体にかかる時間を短縮でき、また、
デコーディング回路が占めるレイアウト面積を減少させ
られる。加えて、従来からの半導体メモリ装置における
デコーディングにも容易に適用させられるという利点が
ある。
【図１】本発明によるデコーディング回路及び方法を採
用した半導体メモリ装置を概略的に示すブロック図。
用した半導体メモリ装置を概略的に示すブロック図。
【図２】本発明に係るセルアレイの説明図。
【図３】図１に示す小ブロックプリデコーダの実施例を
示す回路図。
示す回路図。
【図４】図１に示す大ブロックプリデコーダの実施例を
示す回路図。
示す回路図。
【図５】図２〜図４に示す回路構成を有した図１に示す
半導体メモリ装置における信号タイミング図。
半導体メモリ装置における信号タイミング図。
【図６】従来のデコーディング回路及び方法を用いた半
導体メモリ装置を概略的に示すブロック図。
導体メモリ装置を概略的に示すブロック図。
【図７】図６に示す半導体メモリ装置における信号タイ
ミング図。
ミング図。
１０ セルアレイ ５０ 列アドレスバッファ ６０ 列プリデコーダ ７０ 小ブロックプリデコーダ ８０ 大ブロックプリデコーダ ９０ 列デコーダ １００ 読出／書込回路 ＬＢ１〜ｎ 大ブロック ＳＢ１１〜ｎｍ 小ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 杜應 大韓民国龍仁郡器興邑農書理山24番地
Claims (4)
- 【請求項１】 マトリックス形態で配列された多数のメ
モリセルを含むｍ個（ｍ＝２、３、…）の小ブロックを
それぞれ有する多数の大ブロックから構成されたセルア
レイと、大ブロックに対応させて多数設けられた読出／
書込回路とを少なくとも備える半導体メモリ装置におい
て、 第１アドレス信号を入力とし、これに応じて各大ブロッ
ク内の小ブロックを１つずつ同時に選択する第１デコー
ディング回路と、第２アドレス信号を入力とし、これに
応じて読出／書込回路のうちの１つを選択する第２デコ
ーディング回路と、を備え、 第２デコーディング回路による読出／書込回路の選択で
大ブロックを選択的にデータ入／出力経路と接続するこ
とで大ブロックの選択がなされるようにしたことを特徴
とする半導体メモリ装置。 - 【請求項２】 第１アドレス信号及び第２アドレス信号
が列アドレスであり、且つ第２アドレス信号が第１アド
レス信号より上位ビットである請求項１記載の半導体メ
モリ装置。 - 【請求項３】 マトリックス形態で配列された多数のメ
モリセルを含むｍ個（ｍ＝２、３、…）の小ブロックを
それぞれ有する多数の大ブロックから構成されたセルア
レイを有する半導体メモリ装置において、 小ブロック及び小ブロック内の列を選択する列デコーダ
と、 小ブロック選択のために、小ブロック選択アドレス信号
をデコーディングして列デコーダに出力する小ブロック
プリデコーダと、 選択に該当した小ブロック内の列選択のために、列選択
アドレス信号をデコーディングして列デコーダに出力す
る列プリデコーダと、 大ブロック選択アドレス信号をデコーディングして大ブ
ロックに対応させて設けた読出／書込回路に対して出力
し、それにより読出／書込回路を選択的にエネーブルさ
せて大ブロックとデータ入／出力経路を選択的に接続可
能とする大ブロックプリデコーダと、を備えることを特
徴とする半導体メモリ装置。 - 【請求項４】 マトリックス形態で配列された多数のメ
モリセルを含むｍ個（ｍ＝２、３、…）の小ブロックを
それぞれ有する多数の大ブロックから構成されたセルア
レイと、大ブロックに対応させて多数設けられた読出／
書込回路とをを有する半導体メモリ装置のデコーディン
グ方法において、 小ブロック及び列の選択に係る第１アドレス信号に応じ
て各大ブロック内の小ブロックを１つずつ同時に選択す
ると共に選択された小ブロック内の列を選択する第１デ
コーディング過程と、 大ブロックの選択に係る第２アドレス信号に応じて読出
／書込回路のみを選択するようにして１つの大ブロック
を選択的にデータ入／出力経路へ接続する第２デコーデ
ィング過程と、を含んでメモリセル選択を行うことを特
徴とするデコーディング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930006413A KR960001859B1 (ko) | 1993-04-16 | 1993-04-16 | 반도체 메모리장치의 디코딩회로 및 그 방법 |
| KR1993P6413 | 1993-04-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06309875A true JPH06309875A (ja) | 1994-11-04 |
| JP3735822B2 JP3735822B2 (ja) | 2006-01-18 |
Family
ID=19354048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07556794A Expired - Lifetime JP3735822B2 (ja) | 1993-04-16 | 1994-04-14 | 半導体メモリ装置のデコーディング回路及びデコーディング方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5487050A (ja) |
| JP (1) | JP3735822B2 (ja) |
| KR (1) | KR960001859B1 (ja) |
| TW (1) | TW238387B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160751A (en) * | 1998-07-21 | 2000-12-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing efficient column selection |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| KR0145225B1 (ko) * | 1995-04-27 | 1998-08-17 | 김광호 | 블럭 단위로 스트레스 가능한 회로 |
| JP3247603B2 (ja) * | 1996-02-05 | 2002-01-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プレデコーダ回路及びデコーダ回路 |
| US6075743A (en) * | 1996-12-26 | 2000-06-13 | Rambus Inc. | Method and apparatus for sharing sense amplifiers between memory banks |
| US6134172A (en) * | 1996-12-26 | 2000-10-17 | Rambus Inc. | Apparatus for sharing sense amplifiers between memory banks |
| US6111807A (en) | 1998-07-17 | 2000-08-29 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device allowing easy and fast text |
| JP4260247B2 (ja) * | 1998-09-02 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180597A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
-
1993
- 1993-04-16 KR KR1019930006413A patent/KR960001859B1/ko not_active IP Right Cessation
-
1994
- 1994-04-14 JP JP07556794A patent/JP3735822B2/ja not_active Expired - Lifetime
- 1994-04-18 US US08/229,082 patent/US5487050A/en not_active Expired - Lifetime
- 1994-04-22 TW TW083103587A patent/TW238387B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160751A (en) * | 1998-07-21 | 2000-12-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing efficient column selection |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960001859B1 (ko) | 1996-02-06 |
| TW238387B (en) | 1995-01-11 |
| JP3735822B2 (ja) | 2006-01-18 |
| US5487050A (en) | 1996-01-23 |
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