JP3247603B2 - プレデコーダ回路及びデコーダ回路 - Google Patents
プレデコーダ回路及びデコーダ回路Info
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本願発明はＤＲＡＭで構成された
メモリシステムのカラムアドレスのプレデコーデイング
及びデコーデイングの方式に関するものである。
メモリシステムのカラムアドレスのプレデコーデイング
及びデコーデイングの方式に関するものである。
【０００２】
【従来技術】ＤＲＡＭによるメモリシステムはＤＲＡＭ
セルの構造が極めて簡易であり、従って、その消費面積
が小さく安価であるという理由から近年多用されてい
る。図１に示すように、ＤＲＡＭシステム（ＤＲＡＭを
用いたメモリシステム）は情報を記憶する部分であるＤ
ＲＡＭアレイ１（ＤＲＡＭセルによって構成されたメモ
リアレイ）と指定されたアドレスにアクセスするための
アドレスデコーダからなる。ＤＲＡＭアレイ１はＤＲＡ
Ｍセルが格子状に配列されたマトリックス形状をなして
おり、そのマトリックスの行と列に割り振られたアドレ
スによって所定のＤＲＡＭセル４を特定する。アドレス
はＣＰＵ等の外部から所定数のビット数を有するビット
列の入力アドレス１０として供給されるが、行プレデコ
ーダ１１とカラム（列）プレデコーダ１２によってそれ
ぞれ所定の数のビット列に分割される。例えば、入力ア
ドレス１０は１６ビット長であり、行プレデコーダ１１
にはそのうちの１１ビットが、カラムプレデコーダ１２
には残りの５ビットが入力される。しかし、これはＤＲ
ＡＭアレイ１の構成によって変わる。
セルの構造が極めて簡易であり、従って、その消費面積
が小さく安価であるという理由から近年多用されてい
る。図１に示すように、ＤＲＡＭシステム（ＤＲＡＭを
用いたメモリシステム）は情報を記憶する部分であるＤ
ＲＡＭアレイ１（ＤＲＡＭセルによって構成されたメモ
リアレイ）と指定されたアドレスにアクセスするための
アドレスデコーダからなる。ＤＲＡＭアレイ１はＤＲＡ
Ｍセルが格子状に配列されたマトリックス形状をなして
おり、そのマトリックスの行と列に割り振られたアドレ
スによって所定のＤＲＡＭセル４を特定する。アドレス
はＣＰＵ等の外部から所定数のビット数を有するビット
列の入力アドレス１０として供給されるが、行プレデコ
ーダ１１とカラム（列）プレデコーダ１２によってそれ
ぞれ所定の数のビット列に分割される。例えば、入力ア
ドレス１０は１６ビット長であり、行プレデコーダ１１
にはそのうちの１１ビットが、カラムプレデコーダ１２
には残りの５ビットが入力される。しかし、これはＤＲ
ＡＭアレイ１の構成によって変わる。
【０００３】行プレデコーダ１１及びカラムプレデコー
ダ１２に供給されたそれぞれのアドレスはその一部がデ
コーデイング（プレデコード）される。そして、このプ
レデコードされたアドレスがＤＲＡＭアレイ１に直結す
る行デコーダ２、カラムデコーダ３にそれぞれ供給さ
れ、最終的なアドレスを生成するためのデコーデイング
が行われる。この生成されたアドレスによって所望のビ
ット４をＤＲＡＭアレイ１内の所望のアドレスからアク
セスする。このように入力アドレスのデコーデイングを
数段階に分けて行うのはＤＲＡＭに係わる技術分野にお
いては周知である。
ダ１２に供給されたそれぞれのアドレスはその一部がデ
コーデイング（プレデコード）される。そして、このプ
レデコードされたアドレスがＤＲＡＭアレイ１に直結す
る行デコーダ２、カラムデコーダ３にそれぞれ供給さ
れ、最終的なアドレスを生成するためのデコーデイング
が行われる。この生成されたアドレスによって所望のビ
ット４をＤＲＡＭアレイ１内の所望のアドレスからアク
セスする。このように入力アドレスのデコーデイングを
数段階に分けて行うのはＤＲＡＭに係わる技術分野にお
いては周知である。
【０００４】図２にカラムプレデコーダ１２の詳細を示
す。この図では、カラムプレデコーダ１２には入力アド
レス１０に係わるビット列のうち、ＡＣ０〜ＡＣ４まで
の５ビットの信号が入力される。これらの信号はプレデ
コード手段１３、１４、１５によってプレデコーデイン
グされる。例えば、ＡＣ０とＡＣ１がプレデコード手段
１３によってＢＹ０〜ＢＹ３のいずれかの出力に変換さ
れる。ＡＣ２，ＡＣ３についてもプレデコード手段１４
によってＢＹ４〜ＢＹ７のいずれかに変換され、ＡＣ４
についてもプレデコード手段１５によってＢＹ８，ＢＹ
９のいずれかに変換される。
す。この図では、カラムプレデコーダ１２には入力アド
レス１０に係わるビット列のうち、ＡＣ０〜ＡＣ４まで
の５ビットの信号が入力される。これらの信号はプレデ
コード手段１３、１４、１５によってプレデコーデイン
グされる。例えば、ＡＣ０とＡＣ１がプレデコード手段
１３によってＢＹ０〜ＢＹ３のいずれかの出力に変換さ
れる。ＡＣ２，ＡＣ３についてもプレデコード手段１４
によってＢＹ４〜ＢＹ７のいずれかに変換され、ＡＣ４
についてもプレデコード手段１５によってＢＹ８，ＢＹ
９のいずれかに変換される。
【０００５】図３にカラムデコーダ３の詳細を示す。カ
ラムプレデコーダ１２によって生成されたＢＹ０〜ＢＹ
３間でのいずれかの出力（入力アドレスのＡＣ０，ＡＣ
１に対応する）、ＢＹ４〜ＢＹ７間でのいずれかの出力
（入力アドレスのＡＣ２，ＡＣ３に対応する）、およ
び、ＢＹ８またはＢＹ９のいずれかの出力（入力アドレ
スのＡＣ４に対応する）の３つの出力によって３２本の
ビットラインのうちいずかのビットラインが選択され
る。
ラムプレデコーダ１２によって生成されたＢＹ０〜ＢＹ
３間でのいずれかの出力（入力アドレスのＡＣ０，ＡＣ
１に対応する）、ＢＹ４〜ＢＹ７間でのいずれかの出力
（入力アドレスのＡＣ２，ＡＣ３に対応する）、およ
び、ＢＹ８またはＢＹ９のいずれかの出力（入力アドレ
スのＡＣ４に対応する）の３つの出力によって３２本の
ビットラインのうちいずかのビットラインが選択され
る。
【０００６】例えば、入力アドレスＡＣ４〜ＡＣ０がビ
ット列（０１０１１）だったとする。図２を参照してＡ
Ｃ４は０であるからＢＹ８が出力され、ＡＣ３，ＡＣ２
の組み合わせは（１０）だからＢＹ６が出力され、ＡＣ
１、ＡＣ０の組み合わせは（１１）だからＢＹ３が選択
される。この組み合わせ（ＢＹ８，ＢＹ６，ＢＹ３）の
出力によってそれぞれ対応する接点１５、１６、１７が
活性化され、結果として（１１）とアドレシングされた
ビットラインが選択される。なお、図３にはＡＣ４に対
応するビットが１（ＢＹ９が出力される）の場合のビッ
トラインのペアは省略されている。
ット列（０１０１１）だったとする。図２を参照してＡ
Ｃ４は０であるからＢＹ８が出力され、ＡＣ３，ＡＣ２
の組み合わせは（１０）だからＢＹ６が出力され、ＡＣ
１、ＡＣ０の組み合わせは（１１）だからＢＹ３が選択
される。この組み合わせ（ＢＹ８，ＢＹ６，ＢＹ３）の
出力によってそれぞれ対応する接点１５、１６、１７が
活性化され、結果として（１１）とアドレシングされた
ビットラインが選択される。なお、図３にはＡＣ４に対
応するビットが１（ＢＹ９が出力される）の場合のビッ
トラインのペアは省略されている。
【０００７】カラムアドレスの生成は以上のような手順
で行われるが、近年ＤＲＡＭシステムにおいてはバース
トモードによってデータを入出力する手法がよく用いら
れている。バーストモードとは連続した複数のカラムア
ドレスに係わるデータをクロックサイクル毎に連続して
入出力するモードである。このモードは画像データ等の
ようにデータが連続した物理アドレスに格納されている
場合には高速のデータ入出力が可能であるという点で、
ＤＲＡＭが本質的に有する動作速度の小ささを補う手法
として多用されるのである。
で行われるが、近年ＤＲＡＭシステムにおいてはバース
トモードによってデータを入出力する手法がよく用いら
れている。バーストモードとは連続した複数のカラムア
ドレスに係わるデータをクロックサイクル毎に連続して
入出力するモードである。このモードは画像データ等の
ようにデータが連続した物理アドレスに格納されている
場合には高速のデータ入出力が可能であるという点で、
ＤＲＡＭが本質的に有する動作速度の小ささを補う手法
として多用されるのである。
【０００８】バーストモードの前身がニブルモードと呼
ばれるものである。ニブルモードでは連続的なカラムア
ドレスに格納された４ビットをバースト出力する。この
方式ではＣＡＳの電位を上下させる（サイクリング）と
アドレスが変化するように回路構成がされている。そし
て、最初にアクセスされる１ビットについては通常のア
クセス方式を用い（従って、比較的長時間を要する）、
続く３ビットはＣＡＳをサイクリングさせることにより
連続的にバースト出力する。この方式によれば高速のバ
ースト出力が可能であるが、入力アドレスビットのうち
の上位ビットが固定されており、なんら手当がなされな
ければ、４ビットラインを一単位とするアドレス中でア
ドレシングが循環するだけである。つまり、ビットライ
ンのグループを跨ってバースト入出力することはできな
い。例えば、図３を参酌するとビットラインは入力アド
レスビットのうちの下位２ビットであるＡＣ０，ＡＣ１
によって４ビットラインづつにグループ分けされてい
る。このビットラインのグループの一つを以下、ブロッ
クという。従来技術によるバースト入出力については複
数のブロックに跨ってバースト入出力を行うことはでき
ない。つまり、先の例で”１１”というビットラインが
選択されると次のブロックに属する”１２”というビッ
トラインに対してはアクセスできない。従って、バース
ト出力は一つのブロック中で循環的になされ、１１＝＞
８＝＞９＝＞１０（ビットラインの番号）と行われる。
つまり、ニブルモードではＣＡＳのサイクリングによっ
てＢＹ０〜ＢＹ３までの接続が漸次行われるだけである
と言える。
ばれるものである。ニブルモードでは連続的なカラムア
ドレスに格納された４ビットをバースト出力する。この
方式ではＣＡＳの電位を上下させる（サイクリング）と
アドレスが変化するように回路構成がされている。そし
て、最初にアクセスされる１ビットについては通常のア
クセス方式を用い（従って、比較的長時間を要する）、
続く３ビットはＣＡＳをサイクリングさせることにより
連続的にバースト出力する。この方式によれば高速のバ
ースト出力が可能であるが、入力アドレスビットのうち
の上位ビットが固定されており、なんら手当がなされな
ければ、４ビットラインを一単位とするアドレス中でア
ドレシングが循環するだけである。つまり、ビットライ
ンのグループを跨ってバースト入出力することはできな
い。例えば、図３を参酌するとビットラインは入力アド
レスビットのうちの下位２ビットであるＡＣ０，ＡＣ１
によって４ビットラインづつにグループ分けされてい
る。このビットラインのグループの一つを以下、ブロッ
クという。従来技術によるバースト入出力については複
数のブロックに跨ってバースト入出力を行うことはでき
ない。つまり、先の例で”１１”というビットラインが
選択されると次のブロックに属する”１２”というビッ
トラインに対してはアクセスできない。従って、バース
ト出力は一つのブロック中で循環的になされ、１１＝＞
８＝＞９＝＞１０（ビットラインの番号）と行われる。
つまり、ニブルモードではＣＡＳのサイクリングによっ
てＢＹ０〜ＢＹ３までの接続が漸次行われるだけである
と言える。
【０００９】バーストモードはニブルモードを改良した
態様である。バーストモードにおいてはニブルモードと
は異なり、サイクル内のアドレスをさまざまな順序でア
クセス可能である。バースト入出力を行うためには連続
して配置されているビットラインがクロックサイクル毎
に選択される必要がある。このためにはいちいち外部か
らアドレス入力を行っていたのでは困難である。従っ
て、例えば最初アドレス入力がなされるとその後のアド
レスがＤＲＡＭシステムの内部で自動的に生成され、連
続的にバースト入出力を可能ならしめる技術が開発され
た。この技術においては、例えば、ＤＲＡＭ中にアドレ
スカウンタを用意し、バーストモードの何回目かのアク
セスかを検出する。そして、アドレスカウンタによって
検出されたアクセス回数に応じて、アドレス生成を外部
クロックに同期するタイミングで行う。しかし、現在知
られているバーストモードにおいてもブロックを跨がっ
て出力ができない。
態様である。バーストモードにおいてはニブルモードと
は異なり、サイクル内のアドレスをさまざまな順序でア
クセス可能である。バースト入出力を行うためには連続
して配置されているビットラインがクロックサイクル毎
に選択される必要がある。このためにはいちいち外部か
らアドレス入力を行っていたのでは困難である。従っ
て、例えば最初アドレス入力がなされるとその後のアド
レスがＤＲＡＭシステムの内部で自動的に生成され、連
続的にバースト入出力を可能ならしめる技術が開発され
た。この技術においては、例えば、ＤＲＡＭ中にアドレ
スカウンタを用意し、バーストモードの何回目かのアク
セスかを検出する。そして、アドレスカウンタによって
検出されたアクセス回数に応じて、アドレス生成を外部
クロックに同期するタイミングで行う。しかし、現在知
られているバーストモードにおいてもブロックを跨がっ
て出力ができない。
【００１０】このように従来技術においてはブロックを
跨ってバースト出力ができないという点が欠点である。
このことは例えば図３で６、７、８、９というビットラ
インに係わるデータを連続的に出力したい場合は２回の
バースト出力を行う必要があり、かつ、必要でない４、
５、１０、１１のビットラインに係わるデータを捨てる
必要があるという点で、高速化に対してマイナスに働
く。
跨ってバースト出力ができないという点が欠点である。
このことは例えば図３で６、７、８、９というビットラ
インに係わるデータを連続的に出力したい場合は２回の
バースト出力を行う必要があり、かつ、必要でない４、
５、１０、１１のビットラインに係わるデータを捨てる
必要があるという点で、高速化に対してマイナスに働
く。
【００１１】ブロック間を跨ってデータを出力するため
には従来の方式ではバースト転送時に変化する下位２ビ
ット以外の入力アドレスビットを変化させる必要があ
る。しかし、これを行うためにはバースト出力を中断す
る必要がある。このことは新たにＣＡＳのための時間を
要することになり、高速化を阻むことである。
には従来の方式ではバースト転送時に変化する下位２ビ
ット以外の入力アドレスビットを変化させる必要があ
る。しかし、これを行うためにはバースト出力を中断す
る必要がある。このことは新たにＣＡＳのための時間を
要することになり、高速化を阻むことである。
【００１２】また、従来の方式では一つの入力アドレス
が入力されると一つのアドレスの指定しかできなかっ
た。しかし、同時に複数のアドレス指定が可能になれ
ば、高速化に資することは明らかである。
が入力されると一つのアドレスの指定しかできなかっ
た。しかし、同時に複数のアドレス指定が可能になれ
ば、高速化に資することは明らかである。
【００１３】
【発明が解決しようとする課題】本願発明ではブロック
間に跨って任意の連続するカラムアドレスの選択が可能
なアドレシング方式を提供することを目的とする。
間に跨って任意の連続するカラムアドレスの選択が可能
なアドレシング方式を提供することを目的とする。
【００１４】本願発明では１つの入力アドレスの入力に
よって２つ以上のアドレスを指定することができ、１サ
イクルに２つ以上のデータを取り出すことが可能なＤＲ
ＡＭのアドレシング方式を提供することを目的とする。
よって２つ以上のアドレスを指定することができ、１サ
イクルに２つ以上のデータを取り出すことが可能なＤＲ
ＡＭのアドレシング方式を提供することを目的とする。
【００１５】
【課題を解決するための手段】本願発明の課題を解決す
るためには以下のプレデコーダ回路によることが必要で
ある。すなわち、本願発明に係わるプレデコーダ回路は
複数のアドレス線が所定数のアドレス線からなるブロッ
クに分割された環境で利用される。これらのブロックは
入力アドレスに係わるビット列の上位ビット列によって
規定される。また、入力アドレスに係わる下位ビット列
によりビット列の上位ビットによって規定されたアドレ
ス線グループ中に含まれるアドレス線の中から、同時に
第一のアドレス線と第二のアドレス線とを選択すること
が最終的な目的である。本願発明に係わるプレデコーダ
回路は、これに入力される入力アドレスの下位ビット列
のビット数に対応する本数の番号付けされた出力線と、
選択される第一のアドレス線に係わる第一のアドレスと
第二のアドレス線に係わる第二のアドレスとの大小関係
を指定する指定入力と、を最低限具備していることが特
徴である。本願発明に係わるプレデコーダ回路の動作は
以下のように場合分けされる。
るためには以下のプレデコーダ回路によることが必要で
ある。すなわち、本願発明に係わるプレデコーダ回路は
複数のアドレス線が所定数のアドレス線からなるブロッ
クに分割された環境で利用される。これらのブロックは
入力アドレスに係わるビット列の上位ビット列によって
規定される。また、入力アドレスに係わる下位ビット列
によりビット列の上位ビットによって規定されたアドレ
ス線グループ中に含まれるアドレス線の中から、同時に
第一のアドレス線と第二のアドレス線とを選択すること
が最終的な目的である。本願発明に係わるプレデコーダ
回路は、これに入力される入力アドレスの下位ビット列
のビット数に対応する本数の番号付けされた出力線と、
選択される第一のアドレス線に係わる第一のアドレスと
第二のアドレス線に係わる第二のアドレスとの大小関係
を指定する指定入力と、を最低限具備していることが特
徴である。本願発明に係わるプレデコーダ回路の動作は
以下のように場合分けされる。
【００１６】（１）指定入力により第二のアドレス線に
係わる第二のアドレスが第一のアドレス線に係わる第一
のアドレスよりも大きいことを指定した場合において、
第一のアドレスが一つのグループ中において最大である
ときは、最大番号に係わる第一の出力線と、最小番号に
係わる第二の出力線と、入力アドレスの上位ビットによ
って規定されるグループよりも上位の隣接するグループ
に桁上がるための信号線とを活性化する。 （２）（１）以外の場合、つまり、指定入力により第二
のアドレス線に係わる第二のアドレスが第一のアドレス
線に係わる第一のアドレスよりも大きいことを指定した
場合であって、第一のアドレスがグループ中において最
大でないときは、第一の出力線と、第一の出力線に係わ
る番号に連続し、かつ、より大きな番号を有する第二の
出力線とを活性化する。
係わる第二のアドレスが第一のアドレス線に係わる第一
のアドレスよりも大きいことを指定した場合において、
第一のアドレスが一つのグループ中において最大である
ときは、最大番号に係わる第一の出力線と、最小番号に
係わる第二の出力線と、入力アドレスの上位ビットによ
って規定されるグループよりも上位の隣接するグループ
に桁上がるための信号線とを活性化する。 （２）（１）以外の場合、つまり、指定入力により第二
のアドレス線に係わる第二のアドレスが第一のアドレス
線に係わる第一のアドレスよりも大きいことを指定した
場合であって、第一のアドレスがグループ中において最
大でないときは、第一の出力線と、第一の出力線に係わ
る番号に連続し、かつ、より大きな番号を有する第二の
出力線とを活性化する。
【００１７】なお、指定入力により第二のアドレス線に
係わる第二のアドレスが第一のアドレス線に係わる第一
のアドレスよりも小さいことを指定したときも上述した
ところとほぼパラレルに考えられる。実際は指定入力に
よって第二のアドレスが第一のアドレスよりも小さいこ
とを指定したときは、対応する信号が活性化され、ま
た、この活性化された信号と相補的な関係にある別の信
号を設けることが好ましい。この点については以下の実
施態様に詳細に説明される。
係わる第二のアドレスが第一のアドレス線に係わる第一
のアドレスよりも小さいことを指定したときも上述した
ところとほぼパラレルに考えられる。実際は指定入力に
よって第二のアドレスが第一のアドレスよりも小さいこ
とを指定したときは、対応する信号が活性化され、ま
た、この活性化された信号と相補的な関係にある別の信
号を設けることが好ましい。この点については以下の実
施態様に詳細に説明される。
【００１８】次に本願発明の目的を達成するためには上
述したプレデコーダ回路とＤＲＡＭアレイとの間に接続
されるデコーダ回路が必要である。このデコーダ回路
は、実際には複数のグループに分割されたアドレス線群
の中から、入力アドレスに係わる下位ビット列により同
時に第一のアドレス線と、前記第一のアドレス線に隣接
しより大きなアドレスを有する第二のアドレス線とを選
択するものである。本願発明に係わるデコーダ回路は、
プレデコーダ回路によって出力された信号線を入力する
複数の入力線と、桁上がりを示す信号を入力する第一の
入力線と、前記第一の入力線と相補的な第二の入力線
と、複数のアドレス線と、を具備するものである。そし
て、本願発明に係わるデコーダ回路は第一のアドレス線
に係わる第一のアドレスがそのグループ中において最大
であるときは、このグループよりも上位の隣接するグル
ープ中において最小なアドレスに係わる第二のアドレス
線を選択する。このために、もとのグループからこれに
隣接する上位のグループに線が延びており、この線が桁
上がりを示す第一の入力線によって活性化されることを
特徴とするものである。
述したプレデコーダ回路とＤＲＡＭアレイとの間に接続
されるデコーダ回路が必要である。このデコーダ回路
は、実際には複数のグループに分割されたアドレス線群
の中から、入力アドレスに係わる下位ビット列により同
時に第一のアドレス線と、前記第一のアドレス線に隣接
しより大きなアドレスを有する第二のアドレス線とを選
択するものである。本願発明に係わるデコーダ回路は、
プレデコーダ回路によって出力された信号線を入力する
複数の入力線と、桁上がりを示す信号を入力する第一の
入力線と、前記第一の入力線と相補的な第二の入力線
と、複数のアドレス線と、を具備するものである。そし
て、本願発明に係わるデコーダ回路は第一のアドレス線
に係わる第一のアドレスがそのグループ中において最大
であるときは、このグループよりも上位の隣接するグル
ープ中において最小なアドレスに係わる第二のアドレス
線を選択する。このために、もとのグループからこれに
隣接する上位のグループに線が延びており、この線が桁
上がりを示す第一の入力線によって活性化されることを
特徴とするものである。
【００１９】なお、第一のアドレス線に隣接しより小さ
なアドレスを有する第二のアドレス線を同時選択するデ
コーダ回路も上述したところとパラレルに構成できる。
なアドレスを有する第二のアドレス線を同時選択するデ
コーダ回路も上述したところとパラレルに構成できる。
【００２０】
【発明の実施の態様】本願発明に係わるプレデコーダを
図４に示す。図２に示すような従来技術に係わるプレデ
コーダとの差異は入力アドレスの下位２ビットに係わる
ビット列であるＡＣ０、ＡＣ１に対応するプレデコーダ
手段１３においてＩＮＣ，ＩＮＣＮ信号が入力されるこ
と、ＣＡＲＲＹ，ＢＯＲＲＯＷ信号が出力されること、
及び、これらの新しい信号を導入したことに基づく線間
の新規な接続の態様である。
図４に示す。図２に示すような従来技術に係わるプレデ
コーダとの差異は入力アドレスの下位２ビットに係わる
ビット列であるＡＣ０、ＡＣ１に対応するプレデコーダ
手段１３においてＩＮＣ，ＩＮＣＮ信号が入力されるこ
と、ＣＡＲＲＹ，ＢＯＲＲＯＷ信号が出力されること、
及び、これらの新しい信号を導入したことに基づく線間
の新規な接続の態様である。
【００２１】ここで、ＩＮＣ，ＩＮＣＮは互いに相補的
な値をとる。つまり、前者が高位であれば後者は低位で
あり、前者が低位であれば後者は高位となる。ここで、
ＩＮＣが高位の場合は２つのビットラインを指定する際
に、入力されたアドレスに係わるアドレスに＋１するこ
とを示す。また、ＩＮＣが低位の場合はＩＮＣＮが高位
であるから、この場合は２つのビットラインを指定する
際に、入力されたアドレスに係わるアドレスに−１する
ことを示す。ＩＮＣ、ＩＮＣＮはユーザによって入力さ
れることによって指定される。また、ＣＡＲＲＹは入力
アドレスにより規定されるブロックに隣接する上位のブ
ロックからビットラインを選択するための出力信号であ
り、ＢＯＲＲＯＷは入力アドレスにより規定されるブロ
ックに隣接する下位のブロックからビットラインを選択
するための出力信号である。また、図中線が導通する接
点は・または○の記号で示される。
な値をとる。つまり、前者が高位であれば後者は低位で
あり、前者が低位であれば後者は高位となる。ここで、
ＩＮＣが高位の場合は２つのビットラインを指定する際
に、入力されたアドレスに係わるアドレスに＋１するこ
とを示す。また、ＩＮＣが低位の場合はＩＮＣＮが高位
であるから、この場合は２つのビットラインを指定する
際に、入力されたアドレスに係わるアドレスに−１する
ことを示す。ＩＮＣ、ＩＮＣＮはユーザによって入力さ
れることによって指定される。また、ＣＡＲＲＹは入力
アドレスにより規定されるブロックに隣接する上位のブ
ロックからビットラインを選択するための出力信号であ
り、ＢＯＲＲＯＷは入力アドレスにより規定されるブロ
ックに隣接する下位のブロックからビットラインを選択
するための出力信号である。また、図中線が導通する接
点は・または○の記号で示される。
【００２２】以下、この作用を具体的に示す。まず、第
１のケースとして（ＡＣ１，ＡＣ０）＝（０，０）、Ｉ
ＮＣ＝高位の場合を考える。二つの隣接するビットライ
ンを同時に選択するという本願発明の目的に鑑みると、
（ＡＣ１，ＡＣ０）＝（０，０）、ＩＮＣ＝高位の条件
では、（ＡＣ１，ＡＣ０）＝（０，０）、（０，１）が
同時に指定されたことと同じとなり、結果としてＢＹ
０，ＢＹ１が出力されるべきである。図４の回路によっ
てこれがどのように実現されるかを説明する。まず、プ
レデコード手段１３によって線２１が選択される。線２
１の選択によって接点１０１、１０２に接続されている
線２５、２６、２７、２８が導通する。このうち線２５
と線２８についてはＩＮＣＮに接続されているが、ＩＮ
Ｃが高位の時はＩＮＣＮは低位であるからそれぞれ接点
１１１、１１９で遮断される。一方、線２６については
接点１２０を介してＢＹ０に接続される。従って、第一
の出力は入力アドレスの通りＢＹ０となる。線２７につ
いてはＩＮＣとの接点１１４はＩＮＣが高位だから導通
状態となっている。従って、接点１１４及び接点１２１
を介して線２７はＢＹ１（入力アドレス＋１）に接続さ
れる。このように、本願発明に係わるプレデコーダは一
つの入力アドレスによって、その入力アドレス通りの出
力と、入力アドレス＋１の出力を同時に行うものであ
る。
１のケースとして（ＡＣ１，ＡＣ０）＝（０，０）、Ｉ
ＮＣ＝高位の場合を考える。二つの隣接するビットライ
ンを同時に選択するという本願発明の目的に鑑みると、
（ＡＣ１，ＡＣ０）＝（０，０）、ＩＮＣ＝高位の条件
では、（ＡＣ１，ＡＣ０）＝（０，０）、（０，１）が
同時に指定されたことと同じとなり、結果としてＢＹ
０，ＢＹ１が出力されるべきである。図４の回路によっ
てこれがどのように実現されるかを説明する。まず、プ
レデコード手段１３によって線２１が選択される。線２
１の選択によって接点１０１、１０２に接続されている
線２５、２６、２７、２８が導通する。このうち線２５
と線２８についてはＩＮＣＮに接続されているが、ＩＮ
Ｃが高位の時はＩＮＣＮは低位であるからそれぞれ接点
１１１、１１９で遮断される。一方、線２６については
接点１２０を介してＢＹ０に接続される。従って、第一
の出力は入力アドレスの通りＢＹ０となる。線２７につ
いてはＩＮＣとの接点１１４はＩＮＣが高位だから導通
状態となっている。従って、接点１１４及び接点１２１
を介して線２７はＢＹ１（入力アドレス＋１）に接続さ
れる。このように、本願発明に係わるプレデコーダは一
つの入力アドレスによって、その入力アドレス通りの出
力と、入力アドレス＋１の出力を同時に行うものであ
る。
【００２３】次に、第２のケースとして（ＡＣ１，ＡＣ
０）＝（０，１）であり、ＩＮＣ＝高位である場合を考
える。この場合は、（ＡＣ１，ＡＣ０）＝（０，１），
（１，０）が同時に指定されたのと同じになり、ＢＹ
１，ＢＹ２が指定されるべきである。図４に係わる回路
によってこれを検証すると、まず、（ＡＣ１，ＡＣ０）
＝（０，１）の指定によって、線２２が選択され、接点
１０３を介して線２９、３０，３１に接続される。線２
９はＩＮＣと接続されておらず、ＩＮＣＮ＝低位なので
接点１１３によって遮断される。線３０はそのまま接点
１２１を介してＢＹ１が第一の出力となるが、これは入
力アドレス通りの結果である。次に、線３１については
ＩＮＣと接続されている接点１１６が活性化しているの
で（ＩＮＣ＝高位だから）、接点１２２を介してＢＹ２
（入力アドレス＋１）に接続される。ここでも、本願発
明に係わるプレデコーダは一つの入力アドレスによっ
て、その入力アドレス通りの出力と、入力アドレス＋１
の出力を同時に行うことができる。
０）＝（０，１）であり、ＩＮＣ＝高位である場合を考
える。この場合は、（ＡＣ１，ＡＣ０）＝（０，１），
（１，０）が同時に指定されたのと同じになり、ＢＹ
１，ＢＹ２が指定されるべきである。図４に係わる回路
によってこれを検証すると、まず、（ＡＣ１，ＡＣ０）
＝（０，１）の指定によって、線２２が選択され、接点
１０３を介して線２９、３０，３１に接続される。線２
９はＩＮＣと接続されておらず、ＩＮＣＮ＝低位なので
接点１１３によって遮断される。線３０はそのまま接点
１２１を介してＢＹ１が第一の出力となるが、これは入
力アドレス通りの結果である。次に、線３１については
ＩＮＣと接続されている接点１１６が活性化しているの
で（ＩＮＣ＝高位だから）、接点１２２を介してＢＹ２
（入力アドレス＋１）に接続される。ここでも、本願発
明に係わるプレデコーダは一つの入力アドレスによっ
て、その入力アドレス通りの出力と、入力アドレス＋１
の出力を同時に行うことができる。
【００２４】第３のケースとして（ＡＣ１，ＡＣ０）＝
（１，０）であり、ＩＮＣ＝高位である場合を考える。
この場合も同様に、線２３が選択され、接点１０４、線
３３、接点１２２を介して第一の出力はＢＹ２（入力ア
ドレス通り）となり、第二の出力は接点１０４、線３
４、接点１１８、接点１２３を介してＢＹ３となる。
（１，０）であり、ＩＮＣ＝高位である場合を考える。
この場合も同様に、線２３が選択され、接点１０４、線
３３、接点１２２を介して第一の出力はＢＹ２（入力ア
ドレス通り）となり、第二の出力は接点１０４、線３
４、接点１１８、接点１２３を介してＢＹ３となる。
【００２５】第４のケースとしてＩＮＣＮ＝高位の場合
を考える。例えば、（ＡＣ１，ＡＣ０）＝（１，０）で
あり、ＩＮＣＮ＝高位の場合は、（ＡＣＯ，ＡＣ１）＝
（１，０）、（０，１）が同時に指定されたのと同じで
あるから、出力はＢＹ２，ＢＹ１となるべきである。こ
の場合、線２３が選択され、接点１０４を介して線３
２、３３、３４に接続される。線３３は接点１２２を介
してＢＹ２を出力する（入力アドレス通り）。線３４は
ＩＮＣＮに接続されていないから遮断され、線３２のみ
がＩＮＣＮと接続されている接点１１５、及び、接点１
２１を介してＢＹ１を出力する（入力アドレス−１）。
ここでは、本願発明に係わるプレデコーダは一つの入力
アドレスによって、その入力アドレス通りの出力と、入
力アドレス−１の出力を同時に行うことができる。
を考える。例えば、（ＡＣ１，ＡＣ０）＝（１，０）で
あり、ＩＮＣＮ＝高位の場合は、（ＡＣＯ，ＡＣ１）＝
（１，０）、（０，１）が同時に指定されたのと同じで
あるから、出力はＢＹ２，ＢＹ１となるべきである。こ
の場合、線２３が選択され、接点１０４を介して線３
２、３３、３４に接続される。線３３は接点１２２を介
してＢＹ２を出力する（入力アドレス通り）。線３４は
ＩＮＣＮに接続されていないから遮断され、線３２のみ
がＩＮＣＮと接続されている接点１１５、及び、接点１
２１を介してＢＹ１を出力する（入力アドレス−１）。
ここでは、本願発明に係わるプレデコーダは一つの入力
アドレスによって、その入力アドレス通りの出力と、入
力アドレス−１の出力を同時に行うことができる。
【００２６】以上述べてきたように、本願発明に係わる
プレデコーダは同一のブロック内においてＢＹ０〜ＢＹ
３の出力のうち隣り合う二つを同時に出力することが可
能である。
プレデコーダは同一のブロック内においてＢＹ０〜ＢＹ
３の出力のうち隣り合う二つを同時に出力することが可
能である。
【００２７】次に、第５のケースとして、同一のブロッ
クの範囲から外れるようなアドレスとＩＮＣの指定がな
された場合を考える。例えば、（ＡＣ１，ＡＣ０）＝
（１，１）であり、ＩＮＣ＝高位の場合を考える。この
場合、入力アドレス通りの第一の出力は指定されたブロ
ックのＢＹ３となるはずであるが、第二の出力は隣接す
る上位ブロックのＢＹ０となるべきである。この場合、
まず、線２４が選択される。線２４は接点１０７を介し
て線３５、３６、３７、３８に接続されている。このう
ち、線３７はＩＮＣとの接続はないから接点１１７で遮
断される。線３８は接点１２３を介してＢＹ３を第一の
出力として出力する（入力アドレス通り）。次に、線３
５、３６はともにＩＮＣに接続されているから、それぞ
れ接点１１０、１１２を介して前者はＣＡＲＲＹを出力
し、後者は接点１２０を介してＢＹ０を出力する。この
ＣＡＲＲＹおよびＢＹ０の同時出力がプレデコード時点
での第二の出力である。あとで説明されるが、ＣＡＲＲ
Ｙは上位側の隣接ブロックを指定する出力信号であり、
第二の出力は隣接上位ブロックのＢＹ０を指定する結果
となる。このように、本願発明に係わるプレデコーダは
複数のブロックに跨るような場合においても一つの入力
アドレスによって、その入力アドレス通りの出力と、入
力アドレス＋１の出力（実際は隣接する上位のブロック
に含まれるアドレス）を同時に行うことができる。これ
は、隣接する上位のブロックに桁上がりするためのＣＡ
ＲＲＹを第二の出力とともに同時に出力するからであ
る。
クの範囲から外れるようなアドレスとＩＮＣの指定がな
された場合を考える。例えば、（ＡＣ１，ＡＣ０）＝
（１，１）であり、ＩＮＣ＝高位の場合を考える。この
場合、入力アドレス通りの第一の出力は指定されたブロ
ックのＢＹ３となるはずであるが、第二の出力は隣接す
る上位ブロックのＢＹ０となるべきである。この場合、
まず、線２４が選択される。線２４は接点１０７を介し
て線３５、３６、３７、３８に接続されている。このう
ち、線３７はＩＮＣとの接続はないから接点１１７で遮
断される。線３８は接点１２３を介してＢＹ３を第一の
出力として出力する（入力アドレス通り）。次に、線３
５、３６はともにＩＮＣに接続されているから、それぞ
れ接点１１０、１１２を介して前者はＣＡＲＲＹを出力
し、後者は接点１２０を介してＢＹ０を出力する。この
ＣＡＲＲＹおよびＢＹ０の同時出力がプレデコード時点
での第二の出力である。あとで説明されるが、ＣＡＲＲ
Ｙは上位側の隣接ブロックを指定する出力信号であり、
第二の出力は隣接上位ブロックのＢＹ０を指定する結果
となる。このように、本願発明に係わるプレデコーダは
複数のブロックに跨るような場合においても一つの入力
アドレスによって、その入力アドレス通りの出力と、入
力アドレス＋１の出力（実際は隣接する上位のブロック
に含まれるアドレス）を同時に行うことができる。これ
は、隣接する上位のブロックに桁上がりするためのＣＡ
ＲＲＹを第二の出力とともに同時に出力するからであ
る。
【００２８】第６のケースとして、同一のブロックの範
囲から外れるアドレスとＩＮＣＮの指定を考える。例え
ば、（ＡＣ１，ＡＣ０）＝（０，０）であり、ＩＮＣＮ
＝高位の場合が考えられる。この場合、入力アドレス通
りの第一の出力は指定されたブロックのＢＹ０となるべ
きであり、第二の出力は隣接する下位ブロックのＢＹ３
となるべきである。この場合、まず、線２１が選択され
る。線２１は接点１０１、１０２を介して線２５、２
６、２７、２８に接続される。このうち、線２７につい
てはＩＮＣＮとの接続がないので遮断される。次に、線
２６は接点１２０を介してＢＹ０を第一の出力として出
力する（入力アドレス通り）。さらに、線２５、２８に
ついてはＩＮＣＮと接点１１１、１１９で接続され、前
者はＢＯＲＲＯＷを出力し、後者は接点１２３を介して
ＢＹ３を第二の出力として出力する。従って、第二の出
力はここでもＢＯＲＲＯＷとＢＹ３の同時出力になる。
あとで説明されるが、ＢＯＲＲＯＷは下位側の隣接ブロ
ックを指定する出力信号であり、第二の出力は隣接下位
ブロックのＢＹ３を指定する結果となる。ここでも、本
願発明に係わるプレデコーダは複数のブロックに跨るよ
うな場合においても一つの入力アドレスによって、その
入力アドレス通りの出力と、入力アドレス−１の出力
（実際は隣接する上位のブロックに含まれるアドレス）
を同時に行うことができる。これは、隣接する下位のブ
ロックに桁下がりするためのＢＯＲＲＯＷを第二の出力
とともに同時に出力するからである。
囲から外れるアドレスとＩＮＣＮの指定を考える。例え
ば、（ＡＣ１，ＡＣ０）＝（０，０）であり、ＩＮＣＮ
＝高位の場合が考えられる。この場合、入力アドレス通
りの第一の出力は指定されたブロックのＢＹ０となるべ
きであり、第二の出力は隣接する下位ブロックのＢＹ３
となるべきである。この場合、まず、線２１が選択され
る。線２１は接点１０１、１０２を介して線２５、２
６、２７、２８に接続される。このうち、線２７につい
てはＩＮＣＮとの接続がないので遮断される。次に、線
２６は接点１２０を介してＢＹ０を第一の出力として出
力する（入力アドレス通り）。さらに、線２５、２８に
ついてはＩＮＣＮと接点１１１、１１９で接続され、前
者はＢＯＲＲＯＷを出力し、後者は接点１２３を介して
ＢＹ３を第二の出力として出力する。従って、第二の出
力はここでもＢＯＲＲＯＷとＢＹ３の同時出力になる。
あとで説明されるが、ＢＯＲＲＯＷは下位側の隣接ブロ
ックを指定する出力信号であり、第二の出力は隣接下位
ブロックのＢＹ３を指定する結果となる。ここでも、本
願発明に係わるプレデコーダは複数のブロックに跨るよ
うな場合においても一つの入力アドレスによって、その
入力アドレス通りの出力と、入力アドレス−１の出力
（実際は隣接する上位のブロックに含まれるアドレス）
を同時に行うことができる。これは、隣接する下位のブ
ロックに桁下がりするためのＢＯＲＲＯＷを第二の出力
とともに同時に出力するからである。
【００２９】図５に本願発明に係わるカラムデコーダを
示す。このカラムデコーダは図４に示したプレデコーダ
の出力に対応するものである。つまり、本願発明に係わ
るカラムデコーダは図３に示した従来技術に係わるもの
と比べて、ＣＡＲＲＹ，ＣＡＲＲＹＮ，ＢＯＲＲＯＷ，
ＢＯＲＲＯＷＮのプレデコーダからの出力信号がデコー
ダに入力される点、及び、これらの入力信号とそれぞれ
のビットラインとの接続の態様が新規な点である。な
お、ＣＡＲＲＹとＣＡＲＲＹＮ、及び、ＢＯＲＲＯＷと
ＢＯＲＲＯＷＮはそれぞれ相補的である。従って、それ
ぞれ前者が高位であれば後者は低位、前者が低位であれ
ば後者は高位の信号を自動的に出力する。
示す。このカラムデコーダは図４に示したプレデコーダ
の出力に対応するものである。つまり、本願発明に係わ
るカラムデコーダは図３に示した従来技術に係わるもの
と比べて、ＣＡＲＲＹ，ＣＡＲＲＹＮ，ＢＯＲＲＯＷ，
ＢＯＲＲＯＷＮのプレデコーダからの出力信号がデコー
ダに入力される点、及び、これらの入力信号とそれぞれ
のビットラインとの接続の態様が新規な点である。な
お、ＣＡＲＲＹとＣＡＲＲＹＮ、及び、ＢＯＲＲＯＷと
ＢＯＲＲＯＷＮはそれぞれ相補的である。従って、それ
ぞれ前者が高位であれば後者は低位、前者が低位であれ
ば後者は高位の信号を自動的に出力する。
【００３０】入力アドレスの上位ビット（ＡＣ４，ＡＣ
３，ＡＣ２）＝（０，０，１）であったと仮定する。こ
れを前提に以下、上述したケースのいくつかを利用して
本願発明に係わるデコーダの動作を具体的に図５に即し
て説明する。
３，ＡＣ２）＝（０，０，１）であったと仮定する。こ
れを前提に以下、上述したケースのいくつかを利用して
本願発明に係わるデコーダの動作を具体的に図５に即し
て説明する。
【００３１】例えば、プレデコーダの入力条件が前述し
た第１のケースの場合を考える。つまり、プレデコーダ
の入力条件が（ＡＣ１，ＡＣ０）＝（０，０）、ＩＮＣ
＝高位の条件だった場合、デコーダに対する入力はＢＹ
０，ＢＹ１，及び、ＣＡＲＲＹＮ＝高位、ＢＯＲＲＯＷ
Ｎ＝高位となる（プレデコーダでＣＡＲＲＹ，ＢＯＲＲ
ＯＷともに出力されないから）。この場合、５ビットの
入力アドレスビット列（ＡＣ４，ＡＣ３，ＡＣ２，ＡＣ
１，ＡＣ０）＝（００１００）となり、ＩＮＣ＝高位で
あるから、結果としてカラムアドレス４、５が同時に選
択されるはずである。この過程を図４、図５を用いて検
証する。まず、図４を参照して、上位ビットのプレデコ
ーデイングによってＡＣ４に対応してＢＹ８が、ＡＣ２
とＡＣ３に対応してＢＹ５が選択される。このとき、図
５によれば接点１２０、１２２を介してブロック２０２
に接続される。次に入力アドレスの下位２ビットによっ
てプレデコーダはＢＹ０，ＢＹ１，及び、ＣＡＲＲＹＮ
＝高位、ＢＯＲＲＯＷＮ＝高位を出力するから以下の通
りとなる。 （１）ブロック２０２への接続は接点２１１を介して行
われる。従って、接点２１８、２１９、２２０、２２１
を介して線４８、５０、５１、５２、５３、５５が接続
される。 （２）接点２１９、２２０にそれぞれ接続されている線
５１、５２については接点１４６、１４７によってそれ
ぞれＢＹ１とＢＹ２に接続されている。プレデコーダは
ＢＹ１のみを出力しており、ＢＹ２は出力していないか
ら、線５２は遮断され、線５１は接点１４６を介してビ
ットライン５が選択される。 （３）残りの線４８、５０、５３、５５についてＣＡＲ
ＲＹＮ＝高位、ＢＯＲＲＯＷＮ＝高位の時に接続される
のは、前者については接点１３０をもつ線５０であり、
後者については接点１３１をもつ線５３である。線５０
は接点１３０、２３２を介してＢＹ０との接点１４５に
延びる。プレデコーダはＢＹ０を出力しているから接点
１４５は線５３（６９）を遮断することなく、線６９を
介してビットライン４が選択される。一方、線５３につ
いては接点１３１、２３３を介してＢＹ３との接点であ
る接点１４８に延びる。プレデコーダはＢＹ３を出力し
ていないから線５３は接点１４８で遮断される。 （４）従って、この条件ではビットライン４及びビット
ライン５が同時に選択されることになる。これはカラム
アドレス４、５に対応するから、本実施例によれば二つ
のアドレスを同時選択できることが検証される。
た第１のケースの場合を考える。つまり、プレデコーダ
の入力条件が（ＡＣ１，ＡＣ０）＝（０，０）、ＩＮＣ
＝高位の条件だった場合、デコーダに対する入力はＢＹ
０，ＢＹ１，及び、ＣＡＲＲＹＮ＝高位、ＢＯＲＲＯＷ
Ｎ＝高位となる（プレデコーダでＣＡＲＲＹ，ＢＯＲＲ
ＯＷともに出力されないから）。この場合、５ビットの
入力アドレスビット列（ＡＣ４，ＡＣ３，ＡＣ２，ＡＣ
１，ＡＣ０）＝（００１００）となり、ＩＮＣ＝高位で
あるから、結果としてカラムアドレス４、５が同時に選
択されるはずである。この過程を図４、図５を用いて検
証する。まず、図４を参照して、上位ビットのプレデコ
ーデイングによってＡＣ４に対応してＢＹ８が、ＡＣ２
とＡＣ３に対応してＢＹ５が選択される。このとき、図
５によれば接点１２０、１２２を介してブロック２０２
に接続される。次に入力アドレスの下位２ビットによっ
てプレデコーダはＢＹ０，ＢＹ１，及び、ＣＡＲＲＹＮ
＝高位、ＢＯＲＲＯＷＮ＝高位を出力するから以下の通
りとなる。 （１）ブロック２０２への接続は接点２１１を介して行
われる。従って、接点２１８、２１９、２２０、２２１
を介して線４８、５０、５１、５２、５３、５５が接続
される。 （２）接点２１９、２２０にそれぞれ接続されている線
５１、５２については接点１４６、１４７によってそれ
ぞれＢＹ１とＢＹ２に接続されている。プレデコーダは
ＢＹ１のみを出力しており、ＢＹ２は出力していないか
ら、線５２は遮断され、線５１は接点１４６を介してビ
ットライン５が選択される。 （３）残りの線４８、５０、５３、５５についてＣＡＲ
ＲＹＮ＝高位、ＢＯＲＲＯＷＮ＝高位の時に接続される
のは、前者については接点１３０をもつ線５０であり、
後者については接点１３１をもつ線５３である。線５０
は接点１３０、２３２を介してＢＹ０との接点１４５に
延びる。プレデコーダはＢＹ０を出力しているから接点
１４５は線５３（６９）を遮断することなく、線６９を
介してビットライン４が選択される。一方、線５３につ
いては接点１３１、２３３を介してＢＹ３との接点であ
る接点１４８に延びる。プレデコーダはＢＹ３を出力し
ていないから線５３は接点１４８で遮断される。 （４）従って、この条件ではビットライン４及びビット
ライン５が同時に選択されることになる。これはカラム
アドレス４、５に対応するから、本実施例によれば二つ
のアドレスを同時選択できることが検証される。
【００３２】プレデコーダにおいて同一のブロックの範
囲から外れるようなアドレスとＩＮＣの指定がなされた
場合を次に考える。例えば、上述した第４のケースであ
る（ＡＣ１，ＡＣ０）＝（１，１）であり、ＩＮＣ＝高
位の場合を考える。この場合、プレデコーダの出力とし
ては上述の通り、ＣＡＲＲＹ＝高位，ＢＹ０，ＢＹ３で
ある。この場合、５ビットの入力アドレスビット列は
（００１１１）となり、ＩＮＣ＝高位であるから、結果
としてカラムアドレス７、８が同時に選択されるはずで
ある。この過程を図４、図５を用いて検証する。まず、
図４を参照して、上位ビットのプレデコーデイングによ
ってＡＣ４に対応してＢＹ８が、ＡＣ２とＡＣ３に対応
してＢＹ５が選択される。このとき、図５によれば接点
１２０、１２２を介してブロック２０２に接続される。
次に入力アドレスの下位２ビットによってプレデコーダ
はＢＹ０，ＢＹ３，及び、ＣＡＲＲＹ＝高位、ＢＯＲＲ
ＯＷＮ＝高位を出力するから以下の通りとなる。 （１）ブロック２０２への接続は接点２１１を介して行
われる。従って、接点２１８、２１９、２２０、２２１
を介して線４８、５０、５１、５２、５３、５５が接続
される。 （２）接点２１９、２２０にそれぞれ接続されている線
５１、５２については接点１４６、１４７によってそれ
ぞれＢＹ１とＢＹ２に接続されている。プレデコーダは
ＢＹ１、ＢＹ２は出力していないから、線５１、５２は
ともに遮断される。 （３）残りの線４８、５０、５３、５５についてＣＡＲ
ＲＹ＝高位、ＢＯＲＲＯＷＮ＝高位の時に接続されるの
は、前者については接点１３３をもつ線５５であり、後
者については接点１３１をもつ線５３である。線５５は
接点１３３、２３４を介してＢＹ０との接点１４９に延
びる。プレデコーダはＢＹ０を出力しているから接点１
４９は線５５（７１）を遮断することなく、線７１を介
してビットライン８が選択される。一方、線５３につい
ては接点１３１、２３３を介してＢＹ３との接点である
接点１４８に延びる。プレデコーダはＢＹ３を出力して
いるから線５３は接点１４８を介して線７０に接続さ
れ、ビットライン７が選択される。 （４）従って、この条件ではビットライン７及びビット
ライン８が同時に選択されることになる。これはカラム
アドレス７、８に対応し、前者はブロック２０２後者は
ブロック２０３に属するから、本実施例によればブロッ
クの異なる二つのアドレスを同時選択できることが検証
される。
囲から外れるようなアドレスとＩＮＣの指定がなされた
場合を次に考える。例えば、上述した第４のケースであ
る（ＡＣ１，ＡＣ０）＝（１，１）であり、ＩＮＣ＝高
位の場合を考える。この場合、プレデコーダの出力とし
ては上述の通り、ＣＡＲＲＹ＝高位，ＢＹ０，ＢＹ３で
ある。この場合、５ビットの入力アドレスビット列は
（００１１１）となり、ＩＮＣ＝高位であるから、結果
としてカラムアドレス７、８が同時に選択されるはずで
ある。この過程を図４、図５を用いて検証する。まず、
図４を参照して、上位ビットのプレデコーデイングによ
ってＡＣ４に対応してＢＹ８が、ＡＣ２とＡＣ３に対応
してＢＹ５が選択される。このとき、図５によれば接点
１２０、１２２を介してブロック２０２に接続される。
次に入力アドレスの下位２ビットによってプレデコーダ
はＢＹ０，ＢＹ３，及び、ＣＡＲＲＹ＝高位、ＢＯＲＲ
ＯＷＮ＝高位を出力するから以下の通りとなる。 （１）ブロック２０２への接続は接点２１１を介して行
われる。従って、接点２１８、２１９、２２０、２２１
を介して線４８、５０、５１、５２、５３、５５が接続
される。 （２）接点２１９、２２０にそれぞれ接続されている線
５１、５２については接点１４６、１４７によってそれ
ぞれＢＹ１とＢＹ２に接続されている。プレデコーダは
ＢＹ１、ＢＹ２は出力していないから、線５１、５２は
ともに遮断される。 （３）残りの線４８、５０、５３、５５についてＣＡＲ
ＲＹ＝高位、ＢＯＲＲＯＷＮ＝高位の時に接続されるの
は、前者については接点１３３をもつ線５５であり、後
者については接点１３１をもつ線５３である。線５５は
接点１３３、２３４を介してＢＹ０との接点１４９に延
びる。プレデコーダはＢＹ０を出力しているから接点１
４９は線５５（７１）を遮断することなく、線７１を介
してビットライン８が選択される。一方、線５３につい
ては接点１３１、２３３を介してＢＹ３との接点である
接点１４８に延びる。プレデコーダはＢＹ３を出力して
いるから線５３は接点１４８を介して線７０に接続さ
れ、ビットライン７が選択される。 （４）従って、この条件ではビットライン７及びビット
ライン８が同時に選択されることになる。これはカラム
アドレス７、８に対応し、前者はブロック２０２後者は
ブロック２０３に属するから、本実施例によればブロッ
クの異なる二つのアドレスを同時選択できることが検証
される。
【００３３】次に上述した第５のケースである（ＡＣ
１，ＡＣ０）＝（０，０）、ＩＮＣＮ＝高位の場合を考
える。この場合、上述したとおり、プレデコーダは第一
の出力としてＢＹ０を出力し、第二の出力としてＢＯＲ
ＲＯＷとＢＹ３の同時出力となる。この場合、５ビット
の入力アドレスビット列は（００１００）となり、ＩＮ
ＣＮ＝高位であるから、結果としてカラムアドレス３、
４が同時に選択されるはずである。この過程を図４、図
５を用いて検証する。まず、図４を参照して、上位ビッ
トのプレデコーデイングによってＡＣ４に対応してＢＹ
８が、ＡＣ２とＡＣ３に対応してＢＹ５が選択される。
このとき、図５によれば接点１２０、１２２を介してブ
ロック２０２に接続される。次に入力アドレスの下位２
ビットによってプレデコーダはＢＹ０，ＢＹ３，及び、
ＣＡＲＲＹＮ＝高位、ＢＯＲＲＯＷ＝高位を出力するか
ら以下の通りとなる。 （１）ブロック２０２への接続は接点２１１を介して行
われる。従って、接点２１８、２１９、２２０、２２１
を介して線４８、５０、５１、５２、５３、５５が接続
される。 （２）接点２１９、２２０にそれぞれ接続されている線
５１、５２については接点１４６、１４７によってそれ
ぞれＢＹ１とＢＹ２に接続されている。プレデコーダは
ＢＹ１、ＢＹ２は出力していないから、線５１、５２は
ともに遮断される。 （３）残りの線４８、５０、５３、５５についてＣＡＲ
ＲＹＮ＝高位、ＢＯＲＲＯＷ＝高位の時に接続されるの
は、前者については接点１３０をもつ線５０であり、後
者については接点１２８をもつ線４８である。線５０は
接点１３０、２３２を介してＢＹ０との接点１４５に延
びる。プレデコーダはＢＹ０を出力しているから接点１
４５は線５０（６９）を遮断することなく、線６９を介
してビットライン４が選択される。一方、線４８につい
ては接点１２８、２３１を介してＢＹ３との接点である
接点１４４に延びる。プレデコーダはＢＹ３を出力して
いるから線４８は接点１４４を介して線６８に接続さ
れ、ビットライン３が選択される。 （４）従って、この条件ではビットライン３及びビット
ライン４が同時に選択されることになる。これはカラム
アドレス３、４に対応し、前者はブロック２０１後者は
ブロック２０２に属するから、から、本実施例によれば
ブロックの異なる二つのアドレスを同時選択できること
が検証される。
１，ＡＣ０）＝（０，０）、ＩＮＣＮ＝高位の場合を考
える。この場合、上述したとおり、プレデコーダは第一
の出力としてＢＹ０を出力し、第二の出力としてＢＯＲ
ＲＯＷとＢＹ３の同時出力となる。この場合、５ビット
の入力アドレスビット列は（００１００）となり、ＩＮ
ＣＮ＝高位であるから、結果としてカラムアドレス３、
４が同時に選択されるはずである。この過程を図４、図
５を用いて検証する。まず、図４を参照して、上位ビッ
トのプレデコーデイングによってＡＣ４に対応してＢＹ
８が、ＡＣ２とＡＣ３に対応してＢＹ５が選択される。
このとき、図５によれば接点１２０、１２２を介してブ
ロック２０２に接続される。次に入力アドレスの下位２
ビットによってプレデコーダはＢＹ０，ＢＹ３，及び、
ＣＡＲＲＹＮ＝高位、ＢＯＲＲＯＷ＝高位を出力するか
ら以下の通りとなる。 （１）ブロック２０２への接続は接点２１１を介して行
われる。従って、接点２１８、２１９、２２０、２２１
を介して線４８、５０、５１、５２、５３、５５が接続
される。 （２）接点２１９、２２０にそれぞれ接続されている線
５１、５２については接点１４６、１４７によってそれ
ぞれＢＹ１とＢＹ２に接続されている。プレデコーダは
ＢＹ１、ＢＹ２は出力していないから、線５１、５２は
ともに遮断される。 （３）残りの線４８、５０、５３、５５についてＣＡＲ
ＲＹＮ＝高位、ＢＯＲＲＯＷ＝高位の時に接続されるの
は、前者については接点１３０をもつ線５０であり、後
者については接点１２８をもつ線４８である。線５０は
接点１３０、２３２を介してＢＹ０との接点１４５に延
びる。プレデコーダはＢＹ０を出力しているから接点１
４５は線５０（６９）を遮断することなく、線６９を介
してビットライン４が選択される。一方、線４８につい
ては接点１２８、２３１を介してＢＹ３との接点である
接点１４４に延びる。プレデコーダはＢＹ３を出力して
いるから線４８は接点１４４を介して線６８に接続さ
れ、ビットライン３が選択される。 （４）従って、この条件ではビットライン３及びビット
ライン４が同時に選択されることになる。これはカラム
アドレス３、４に対応し、前者はブロック２０１後者は
ブロック２０２に属するから、から、本実施例によれば
ブロックの異なる二つのアドレスを同時選択できること
が検証される。
【００３４】以上述べたように本願発明に係わるプレデ
コーダ、デコーダを使用すればＩＮＣまたはＩＮＣＮの
指定によって、第一の出力として入力アドレスを、第二
の出力として入力アドレスよりも１大きい、または、小
さい隣接するカラムアドレスを選択することができる。
なお、上述した実施の態様においてはＩＮＣ及びＩＮＣ
Ｎを同時に具備しているが、どちらか片方の具備でも本
願発明の目的を損なうものではない。
コーダ、デコーダを使用すればＩＮＣまたはＩＮＣＮの
指定によって、第一の出力として入力アドレスを、第二
の出力として入力アドレスよりも１大きい、または、小
さい隣接するカラムアドレスを選択することができる。
なお、上述した実施の態様においてはＩＮＣ及びＩＮＣ
Ｎを同時に具備しているが、どちらか片方の具備でも本
願発明の目的を損なうものではない。
【００３５】
【発明の効果】本願発明によれば以下の効果が期待でき
る。 （１）一つのサイクルで２つ以上のデータを読み出すこ
とが可能となるから、ＤＲＡＭシステムにおける大幅な
データ転送速度の向上が期待できる。 （２）ブロック間に跨って任意の連続するカラムアドレ
スを選択することが可能である。 （３）選択される２つのアドレスの関係としては第一の
アドレスに対して大きい、または、小さいとすることが
自由に可能である。桁上がり信号線と桁下がり信号線と
の両方を設ければ、いずれかを自由に選択することも可
能となる。 （４）１サイクルに２つのデータを取り出すので、消費
電力の低減が期待できる。
る。 （１）一つのサイクルで２つ以上のデータを読み出すこ
とが可能となるから、ＤＲＡＭシステムにおける大幅な
データ転送速度の向上が期待できる。 （２）ブロック間に跨って任意の連続するカラムアドレ
スを選択することが可能である。 （３）選択される２つのアドレスの関係としては第一の
アドレスに対して大きい、または、小さいとすることが
自由に可能である。桁上がり信号線と桁下がり信号線と
の両方を設ければ、いずれかを自由に選択することも可
能となる。 （４）１サイクルに２つのデータを取り出すので、消費
電力の低減が期待できる。
【図１】ＤＲＡＭシステムの概観図である。
【図２】従来技術に係わるプレデコーダの動作を示す図
である。
である。
【図３】従来技術に係わるデコーダの動作を示す図であ
る。
る。
【図４】本願発明に係わるプレデコーダの動作を示す図
である。
である。
【図５】本願発明に係わるデコーダの動作を示す図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 久忠 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲 事業所内 (56)参考文献 特開 平８−17184（ＪＰ，Ａ) 特開 平６−36560（ＪＰ，Ａ) 特開 平６−5070（ＪＰ，Ａ) 特開 平４−162286（ＪＰ，Ａ) 特開 平４−42490（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (8)
- 【請求項１】所定数のアドレス線からなるアドレス線グ
ループに分割され、前記アドレス線グループが入力アド
レスに係わるビット列の上位ビット列によって規定され
る、複数のアドレス線の中から、前記入力アドレスに係
わるビット列の下位ビット列により規定される第一のア
ドレス線と第二のアドレス線とを選択するデコーダ回路
に接続されるプレデコーダ回路であって、 前記プレデコーダ回路に入力される前記下位ビット列の
ビット数に対応する本数の番号付けされた出力線と、 前記第一のアドレス線に係わる第一のアドレスと前記第
二のアドレス線に係わる第二のアドレスとの大小関係を
指定する指定入力と、 上位の前記アドレス線グループに桁上がるための桁上が
り信号線と、 を具備しており、 （１）前記指定入力により前記第二のアドレスが前記第
一のアドレスよりも大きいことを指定した場合におい
て、前記第一のアドレスが前記アドレス線グループ中に
おいて最大であるときは、最大番号に係わる第一の出力
線と、最小番号に係わる第二の出力線と、前記桁上がり
信号線とを活性化し、 （２）前記指定入力により前記第二のアドレスが前記第
一のアドレスよりも大きいことを指定した場合におい
て、前記第一のアドレスが前記アドレス線グループ中に
おいて最大でないときは、前記下位ビットに対応する第
一の出力線と、前記第一の出力線の番号に連続し、か
つ、より大きな番号を有する第二の出力線とを活性化す
る、プレデコーダ回路。 - 【請求項２】所定数のアドレス線からなるアドレス線グ
ループに分割され、前記アドレス線グループが入力アド
レスに係わるビット列の上位ビット列によって規定され
る、複数のアドレス線の中から、前記入力アドレスに係
わるビット列の下位ビット列により規定される第一のア
ドレス線と第二のアドレス線とを選択するデコーダ回路
に接続されるプレデコーダ回路であって、 前記プレデコーダ回路に入力される前記下位ビット列の
ビット数に対応する本数の番号付けされた出力線と、 前記第一のアドレス線に係わる第一のアドレスと前記第
二のアドレス線に係わる第二のアドレスとの大小関係を
指定する指定入力と、 下位の前記アドレス線グループに桁下がるための桁下が
り信号線と、 を具備しており、 （１）前記指定入力により前記第二のアドレスが前記第
一のアドレスよりも小さいことを指定した場合におい
て、前記第一のアドレスが前記アドレス線グループ中に
おいて最小であるときは、最小番号に係わる第一の出力
線と、最大番号に係わる第二の出力線と、前記桁下がり
信号線とを活性化し、 （２）前記指定入力により前記第二のアドレスが前記第
一のアドレスよりも小さいことを指定した場合におい
て、前記第一のアドレスが前記アドレス線グループ中に
おいて最小でないときは、前記下位ビットに対応する第
一の出力線と、前記第一の出力線の番号に連続し、か
つ、より小さな番号を有する第二の出力線とを活性化す
る、プレデコーダ回路。 - 【請求項３】所定数のアドレス線からなるアドレス線グ
ループに分割され、前記アドレス線グループが入力アド
レスに係わるビット列の上位ビット列によって規定され
る、複数のアドレス線の中から、前記入力アドレスに係
わる下位ビット列により規定される第一のアドレス線
と、前記第一のアドレス線に隣接しより大きなアドレス
を有する第二のアドレス線とを選択するためのデコーダ
回路であって、 プレデコーダ回路によって出力された入力アドレスに係
わる信号を入力する複数の入力線と、 桁上がりを示す信号を入力する第一の入力線と、 複数のアドレス線とを具備し、 前記第一のアドレス線に係わる第一のアドレスが第一の
アドレス線グループ中において最大であるときは、前記
第一のアドレス線グループよりも上位の隣接する第二の
アドレス線グループ中において最小である第二のアドレ
スに係わる第二のアドレス線を選択するために、前記第
一のアドレス線グループから前記第二のアドレス線グル
ープに延びる線が前記第一の入力線によって活性化され
ることを特徴とするデコーダ回路。 - 【請求項４】前記第一の入力線と相補的な第二の入力線
を具備し、前記第一のアドレスが前記第一のアドレス線
グループにおいて最大でないときに、前記第二の入力線
は同一の前記アドレス線グループ内のアドレス線を活性
化することを特徴とする請求項３のデコーダ回路。 - 【請求項５】所定数のアドレス線からなるアドレス線グ
ループに分割され、前記アドレス線グループが入力アド
レスに係わるビット列の上位ビット列によって規定され
る、複数のアドレス線の中から、前記入力アドレスに係
わる下位ビット列により規定される第一のアドレス線
と、前記第一のアドレス線に隣接しより小さなアドレス
を有する第二のアドレス線とを選択するためのデコーダ
回路であって、 プレデコーダ回路によって出力された入力アドレスに係
わる信号を入力する複数の入力線と、 桁下がりを示す信号を入力する第一の入力線と、 複数のアドレス線とを具備し、 前記第一のアドレス線に係わる第一のアドレスが第一の
アドレス線グループ中において最小であるときは、前記
第一のアドレス線グループよりも下位の隣接する第二の
アドレス線グループ中において最大である第二のアドレ
スに係わる第二のアドレス線を選択するために、前記第
一のアドレス線グループから前記第二のアドレス線グル
ープに延びる線が前記第一の入力線によって活性化され
ることを特徴とするデコーダ回路。 - 【請求項６】前記第一の入力線と相補的な第二の入力線
を具備し、前記第一のアドレスが前記第一のアドレス線
グループにおいて最小でないときに、前記第二の入力線
は同一の前記アドレス線グループ内のアドレス線を活性
化することを特徴とする請求項５のデコーダ回路。 - 【請求項７】ＤＲＡＭシステムであって、 ＤＲＡＭセルアレイからなるメモリセルアレイと、 前記メモリセルアレイに接続される行アドレスデコーダ
と、 前記メモリセルアレイに接続されるカラムアドレスデコ
ーダ手段とを具備し、 前記カラムアドレスデコーダ手段は請求項１に該当する
プレデコーダ回路と、請求項３に該当するデコーダ回路
とからなることを特徴とする、ＤＲＡＭシステム。 - 【請求項８】ＤＲＡＭシステムであって、 ＤＲＡＭセルアレイからなるメモリセルアレイと、 前記メモリセルアレイに接続される行アドレスデコーダ
と、 前記メモリセルアレイに接続されるカラムアドレスデコ
ーダ手段とを具備し、 前記カラムアドレスデコーダ手段は請求項２に該当する
プレデコーダ回路と、請求項５に該当するデコーダ回路
とからなることを特徴とする、ＤＲＡＭシステム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01893096A JP3247603B2 (ja) | 1996-02-05 | 1996-02-05 | プレデコーダ回路及びデコーダ回路 |
| KR1019960055505A KR100218201B1 (ko) | 1996-02-05 | 1996-11-15 | 프리 디코더 회로 및 디코더 회로 |
| US08/773,150 US5805521A (en) | 1996-02-05 | 1996-12-26 | DRAM memory system |
| EP97300611A EP0788112A3 (en) | 1996-02-05 | 1997-01-30 | Memory addressing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01893096A JP3247603B2 (ja) | 1996-02-05 | 1996-02-05 | プレデコーダ回路及びデコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213075A JPH09213075A (ja) | 1997-08-15 |
| JP3247603B2 true JP3247603B2 (ja) | 2002-01-21 |
Family
ID=11985364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01893096A Expired - Fee Related JP3247603B2 (ja) | 1996-02-05 | 1996-02-05 | プレデコーダ回路及びデコーダ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5805521A (ja) |
| EP (1) | EP0788112A3 (ja) |
| JP (1) | JP3247603B2 (ja) |
| KR (1) | KR100218201B1 (ja) |
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|---|---|---|---|---|
| WO2002045430A2 (en) * | 2000-11-28 | 2002-06-06 | Seachange International, Inc. | Content/service handling and delivery |
| US6714467B2 (en) * | 2002-03-19 | 2004-03-30 | Broadcom Corporation | Block redundancy implementation in heirarchical RAM's |
| KR100543448B1 (ko) * | 2003-04-03 | 2006-01-23 | 삼성전자주식회사 | 버스트 읽기 동작 모드를 갖는 플래시 메모리 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3231842B2 (ja) * | 1992-06-23 | 2001-11-26 | 株式会社 沖マイクロデザイン | シリアルアクセスメモリ |
| JPH0636560A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR960001859B1 (ko) * | 1993-04-16 | 1996-02-06 | 삼성전자주식회사 | 반도체 메모리장치의 디코딩회로 및 그 방법 |
| KR100309800B1 (ko) * | 1993-11-08 | 2001-12-15 | 윤종용 | 동기랜덤액세스메모리장치 |
| US5574880A (en) * | 1994-03-11 | 1996-11-12 | Intel Corporation | Mechanism for performing wrap-around reads during split-wordline reads |
| JP2982618B2 (ja) * | 1994-06-28 | 1999-11-29 | 日本電気株式会社 | メモリ選択回路 |
| US5513139A (en) * | 1994-11-04 | 1996-04-30 | General Instruments Corp. | Random access memory with circuitry for concurrently and sequentially writing-in and reading-out data at different rates |
| US5586080A (en) * | 1995-06-26 | 1996-12-17 | Micron Technology, Inc. | Local word line phase driver |
-
1996
- 1996-02-05 JP JP01893096A patent/JP3247603B2/ja not_active Expired - Fee Related
- 1996-11-15 KR KR1019960055505A patent/KR100218201B1/ko not_active IP Right Cessation
- 1996-12-26 US US08/773,150 patent/US5805521A/en not_active Expired - Fee Related
-
1997
- 1997-01-30 EP EP97300611A patent/EP0788112A3/en not_active Withdrawn
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| Publication number | Publication date |
|---|---|
| US5805521A (en) | 1998-09-08 |
| KR100218201B1 (ko) | 1999-09-01 |
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| EP0788112A3 (en) | 1999-01-27 |
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