JPH10289571A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10289571A JPH10289571A JP9094150A JP9415097A JPH10289571A JP H10289571 A JPH10289571 A JP H10289571A JP 9094150 A JP9094150 A JP 9094150A JP 9415097 A JP9415097 A JP 9415097A JP H10289571 A JPH10289571 A JP H10289571A
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- bank
- banks
- signal
- memory array
- address signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】設定し得る各バンクの個数の種類を多くして、
各バンクの個数に自由度を持たせても、チップ面積の増
大を招かずに済む半導体記憶装置を提供する。 【解決手段】各ヒューズ回路２２〜２５のいずれもが接
続されているときには、各アドレス信号Ａ9〜Ａ11と各
反転アドレス信号／Ａ9〜／Ａ11が３入力ナンド回路群
２１に入力され、インバータ群２６の各出力のうちの１
つがハイレベルとなる。これによって、各メモリアレイ
１１ａ，１１ｂ〜１４ａ，１４ｂが８つの第１乃至第８
バンク#１〜#８に分割され、各バンク#１〜#８のいずれ
かが選択される。また、各ヒューズ回路２２，２４を切
断したときには、アドレス信号Ａ9と反転アドレス信号
／Ａ9がハイレベルに固定され、インバータ群２６の各
出力のうちの２つがハイレベルとなる。これによって、
各メモリアレイが４つの第１乃至第４バンク#１〜#４に
分割され、各バンク#１〜#４のいずれかが選択される。
各バンクの個数に自由度を持たせても、チップ面積の増
大を招かずに済む半導体記憶装置を提供する。 【解決手段】各ヒューズ回路２２〜２５のいずれもが接
続されているときには、各アドレス信号Ａ9〜Ａ11と各
反転アドレス信号／Ａ9〜／Ａ11が３入力ナンド回路群
２１に入力され、インバータ群２６の各出力のうちの１
つがハイレベルとなる。これによって、各メモリアレイ
１１ａ，１１ｂ〜１４ａ，１４ｂが８つの第１乃至第８
バンク#１〜#８に分割され、各バンク#１〜#８のいずれ
かが選択される。また、各ヒューズ回路２２，２４を切
断したときには、アドレス信号Ａ9と反転アドレス信号
／Ａ9がハイレベルに固定され、インバータ群２６の各
出力のうちの２つがハイレベルとなる。これによって、
各メモリアレイが４つの第１乃至第４バンク#１〜#４に
分割され、各バンク#１〜#４のいずれかが選択される。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリアレイを
複数のバンクに分割し、これらのバンク毎に、メモリセ
ルをアクセスする半導体記憶装置に関する。
複数のバンクに分割し、これらのバンク毎に、メモリセ
ルをアクセスする半導体記憶装置に関する。
【０００２】
【従来の技術】この種の半導体記憶装置としては、例え
ば特開平６−７６５６７号公報に記載されたものがあ
る。この従来の装置では、例えばデータの入出力を８ビ
ット単位（×８構成）及び４ビット単位（×４構成）の
いずれで行うかに応じて、メモリアレイを２つのバンク
又は４つのバンクに分割している。あるいは、１つのデ
ータのビット数に応じて各バンクの個数を設定する代わ
りに、１度のアドレス入力によってアクセスされる一連
の各データの数（ラップ長）に応じて、各バンクの個数
を定めている。こうしてメモリアレイを複数のバンクに
分割すれば、各バンクを交互にアクセスすると言うイン
ターリーブ動作を行うことによって、データの転送速度
を速めることができる。
ば特開平６−７６５６７号公報に記載されたものがあ
る。この従来の装置では、例えばデータの入出力を８ビ
ット単位（×８構成）及び４ビット単位（×４構成）の
いずれで行うかに応じて、メモリアレイを２つのバンク
又は４つのバンクに分割している。あるいは、１つのデ
ータのビット数に応じて各バンクの個数を設定する代わ
りに、１度のアドレス入力によってアクセスされる一連
の各データの数（ラップ長）に応じて、各バンクの個数
を定めている。こうしてメモリアレイを複数のバンクに
分割すれば、各バンクを交互にアクセスすると言うイン
ターリーブ動作を行うことによって、データの転送速度
を速めることができる。
【０００３】図６は、各バンクの個数を切り換え設定す
るための制御系であって、上記公報において一例として
挙げられた制御系を示している。同図において、パッド
ＰＤは、ワイヤボンディングによって電源電位Ｖcc又は
接地電位Ｖssに接続される。パッド電位検出回路１００
は、このパッドＰＤの電位を検出し、“Ｈ”の信号又は
“Ｌ”の信号を出力する。バンク選択回路１０２は、こ
のパッド電位検出回路１００からの信号電位に応答し
て、２ビットデコード又は１ビットデコード動作を行っ
て、バンク選択信号を発生する。
るための制御系であって、上記公報において一例として
挙げられた制御系を示している。同図において、パッド
ＰＤは、ワイヤボンディングによって電源電位Ｖcc又は
接地電位Ｖssに接続される。パッド電位検出回路１００
は、このパッドＰＤの電位を検出し、“Ｈ”の信号又は
“Ｌ”の信号を出力する。バンク選択回路１０２は、こ
のパッド電位検出回路１００からの信号電位に応答し
て、２ビットデコード又は１ビットデコード動作を行っ
て、バンク選択信号を発生する。
【０００４】バンク選択回路１０２へは、２ビットの選
択アドレス信号Ａ11及びＡ10が与えられており、パッド
電位検出回路１００の出力信号が×４構成を示している
場合には、バンク選択回路１０２は、この２ビットの信
号Ａ11及びＡ10をデコードして４ビットのバンク選択信
号ＢＡ0〜ＢＡ3のうちのいずれかを選択状態とする。つ
まり、４つの各バンクを設定するために、４ビットのバ
ンク選択信号ＢＡ0〜ＢＡ3を発生し、このバンク選択信
号によって各バンクを逐次選択して活性化させる。
択アドレス信号Ａ11及びＡ10が与えられており、パッド
電位検出回路１００の出力信号が×４構成を示している
場合には、バンク選択回路１０２は、この２ビットの信
号Ａ11及びＡ10をデコードして４ビットのバンク選択信
号ＢＡ0〜ＢＡ3のうちのいずれかを選択状態とする。つ
まり、４つの各バンクを設定するために、４ビットのバ
ンク選択信号ＢＡ0〜ＢＡ3を発生し、このバンク選択信
号によって各バンクを逐次選択して活性化させる。
【０００５】また、パッド電位検出回路１００の出力信
号が×８構成を示している場合には、バンク選択回路１
０２は、一方のアドレス信号Ａ10を無効にして、他方の
アドレス信号Ａ11に従って２ビットのバンク選択信号Ｂ
0〜Ｂ1を発生する。つまり、２つの各バンクを設定する
ために、２ビットのバンク選択信号Ｂ0〜Ｂ1を発生し、
このバンク選択信号によって各バンクを逐次選択して活
性化させる。
号が×８構成を示している場合には、バンク選択回路１
０２は、一方のアドレス信号Ａ10を無効にして、他方の
アドレス信号Ａ11に従って２ビットのバンク選択信号Ｂ
0〜Ｂ1を発生する。つまり、２つの各バンクを設定する
ために、２ビットのバンク選択信号Ｂ0〜Ｂ1を発生し、
このバンク選択信号によって各バンクを逐次選択して活
性化させる。
【０００６】勿論、ラップ長に応じて各バンクの個数を
定める場合にも、図６の制御系を適用することができ
る。すなわち、ラップ長が８及び４のいずれであるかに
応じて、パッドＰＤをワイヤボンディングを通じて電源
電位Ｖcc又は接地電位Ｖssに接続し、パッド電位検出回
路１００そのものをラップ長設定回路として利用すると
共に、バンク選択回路１０２によってバンク選択信号を
発生させる。
定める場合にも、図６の制御系を適用することができ
る。すなわち、ラップ長が８及び４のいずれであるかに
応じて、パッドＰＤをワイヤボンディングを通じて電源
電位Ｖcc又は接地電位Ｖssに接続し、パッド電位検出回
路１００そのものをラップ長設定回路として利用すると
共に、バンク選択回路１０２によってバンク選択信号を
発生させる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の装置の様にパッドの電位をワイヤボンディングを通
じて定めることによって、各バンクの個数を設定する場
合、設定し得る各バンクの個数の種類が多くなる程、各
パッドの個数を増やさねばならない。例えば、先に述べ
た様に１つのパッドが有れば、各バンクの個数を２通り
に設定することができ、また２つのパッドが有れば、各
バンクの個数を４通りに設定することができる。
来の装置の様にパッドの電位をワイヤボンディングを通
じて定めることによって、各バンクの個数を設定する場
合、設定し得る各バンクの個数の種類が多くなる程、各
パッドの個数を増やさねばならない。例えば、先に述べ
た様に１つのパッドが有れば、各バンクの個数を２通り
に設定することができ、また２つのパッドが有れば、各
バンクの個数を４通りに設定することができる。
【０００８】したがって、設定し得る各バンクの個数の
種類を増やし、各バンクの個数に自由度を持たせるなら
ば、各パッドの個数を増やさねばならず、これに伴って
半導体記憶装置を構築するチップ面積の増大を招くと言
う問題が発生した。
種類を増やし、各バンクの個数に自由度を持たせるなら
ば、各パッドの個数を増やさねばならず、これに伴って
半導体記憶装置を構築するチップ面積の増大を招くと言
う問題が発生した。
【０００９】そこで、この発明は、この様な従来技術の
課題を解決するものであって、設定し得る各バンクの個
数の種類を多くして、各バンクの個数に自由度を持たせ
ても、チップ面積の増大を招かずに済む半導体記憶装置
を提供することを目的とする。
課題を解決するものであって、設定し得る各バンクの個
数の種類を多くして、各バンクの個数に自由度を持たせ
ても、チップ面積の増大を招かずに済む半導体記憶装置
を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、各メモリセルを配列してなるメモリア
レイを備え、このメモリアレイを複数のバンクに分割
し、これらのバンク毎に、メモリセルをアクセスする半
導体記憶装置において、複数のヒューズを有し、これら
のヒューズの接続と切断の組み合わせに応じて予め定め
られた各個数のいずれかを選択し、この選択された個数
の各バンクにメモリアレイを分割するバンク数設定手段
と、アドレスに応答して、バンク数設定手段によって分
割された各バンクのいずれかを選択する制御手段とを備
えている。
に、この発明は、各メモリセルを配列してなるメモリア
レイを備え、このメモリアレイを複数のバンクに分割
し、これらのバンク毎に、メモリセルをアクセスする半
導体記憶装置において、複数のヒューズを有し、これら
のヒューズの接続と切断の組み合わせに応じて予め定め
られた各個数のいずれかを選択し、この選択された個数
の各バンクにメモリアレイを分割するバンク数設定手段
と、アドレスに応答して、バンク数設定手段によって分
割された各バンクのいずれかを選択する制御手段とを備
えている。
【００１１】この様な構成によれば、各ヒューズを選択
的に切断して、予め定められた各個数のいずれかを選択
すると、この選択された個数の各バンクにメモリアレイ
が分割される。この状態で、アドレスを指定すると、こ
のアドレスに応答して、各バンクのいずれかが選択され
る。
的に切断して、予め定められた各個数のいずれかを選択
すると、この選択された個数の各バンクにメモリアレイ
が分割される。この状態で、アドレスを指定すると、こ
のアドレスに応答して、各バンクのいずれかが選択され
る。
【００１２】各ヒューズは、半導体記憶装置の回路に含
ませて形成することができ、従来装置のパッドに比べる
と、その占有面積が小さいので、チップ面積の増大を招
かずに済む。
ませて形成することができ、従来装置のパッドに比べる
と、その占有面積が小さいので、チップ面積の増大を招
かずに済む。
【００１３】請求項２に記載の様に、各ヒューズの接続
と切断は、この半導体記憶装置の製造に際してのマスキ
ングによって設定することができる。つまり、マスキン
グしてパターニングを行うことによって回路を形成する
ときに、各ヒューズの接続と切断を設定する。
と切断は、この半導体記憶装置の製造に際してのマスキ
ングによって設定することができる。つまり、マスキン
グしてパターニングを行うことによって回路を形成する
ときに、各ヒューズの接続と切断を設定する。
【００１４】
【発明の実施の形態】まず、この発明が適用される半導
体記憶装置の概略構成を図１を参照して説明する。この
図１に示す半導体記憶装置は、１６Ｍビットシンクロナ
スＤＲＡＭであり、１Ｍワード×１６ビットの記憶容量
を有する。第１乃至第４メモリアレイ１１〜１４は、そ
れぞれ４Ｍビットの記憶容量を有しており、これらのメ
モリアレイ１１〜１４を２つのバンク、４つのバンク、
８つのバンクのいずれかに分割する。
体記憶装置の概略構成を図１を参照して説明する。この
図１に示す半導体記憶装置は、１６Ｍビットシンクロナ
スＤＲＡＭであり、１Ｍワード×１６ビットの記憶容量
を有する。第１乃至第４メモリアレイ１１〜１４は、そ
れぞれ４Ｍビットの記憶容量を有しており、これらのメ
モリアレイ１１〜１４を２つのバンク、４つのバンク、
８つのバンクのいずれかに分割する。
【００１５】例えば、第１乃至第４メモリアレイ１１〜
１４を２つのバンクに分割する場合、第１及び第２メモ
リアレイ１１，１２を第１バンク#１とし、第３及び第
４メモリアレイ１３，１４を第２バンク#２とする。
１４を２つのバンクに分割する場合、第１及び第２メモ
リアレイ１１，１２を第１バンク#１とし、第３及び第
４メモリアレイ１３，１４を第２バンク#２とする。
【００１６】ここで、各アドレスが順次指定される度
に、第１及び第２バンク#１，#２を交互にアクセスすれ
ば、データの転送速度を速めることができる。つまり、
第１バンク#１を活性化中に（メモリセルのデータの書
き込み及び読み出し）、第２バンク#２をプリチャージ
状態（行の選択）から活性化状態へと移行させ、第１バ
ンク#１をプリチャージ状態から活性化状態へと移行さ
せているときに、第２バンク#２を活性化中にすると言
う様に、データの書き込み及び読み出しを第１及び第２
バンク#１，#２間で交互に行えば、データの転送速度を
速めることができる。これをインターリーブ機能と称し
ている。
に、第１及び第２バンク#１，#２を交互にアクセスすれ
ば、データの転送速度を速めることができる。つまり、
第１バンク#１を活性化中に（メモリセルのデータの書
き込み及び読み出し）、第２バンク#２をプリチャージ
状態（行の選択）から活性化状態へと移行させ、第１バ
ンク#１をプリチャージ状態から活性化状態へと移行さ
せているときに、第２バンク#２を活性化中にすると言
う様に、データの書き込み及び読み出しを第１及び第２
バンク#１，#２間で交互に行えば、データの転送速度を
速めることができる。これをインターリーブ機能と称し
ている。
【００１７】また、第１乃至第４メモリアレイ１１〜１
４を４つのバンクに分割した場合は、各バンクをプリチ
ャージ状態から活性化状態へと順次移行させ、データの
書き込み及び読み出しを各バンクで順次行えば、データ
の転送速度を更に速めることができる。
４を４つのバンクに分割した場合は、各バンクをプリチ
ャージ状態から活性化状態へと順次移行させ、データの
書き込み及び読み出しを各バンクで順次行えば、データ
の転送速度を更に速めることができる。
【００１８】更に、第１乃至第４メモリアレイ１１〜１
４を８つのバンクに分割して、データの書き込み及び読
み出しを各バンクで順次行えば、データの転送速度をよ
り速めることができる。
４を８つのバンクに分割して、データの書き込み及び読
み出しを各バンクで順次行えば、データの転送速度をよ
り速めることができる。
【００１９】例えば、図２（ａ）に示す様にメモリアレ
イ１５を各メモリアレイ１〜（ｉ／２）からなる第１バ
ンク#１と、各メモリアレイ（ｉ／２）＋１〜ｉからな
る第２バンク#２に分割する。このメモリセル１５にお
いて、指定された各行アドレスＲＡ1，ＲＡ2が第１バン
ク#１に共に存在し、これらの行アドレスＲＡ1，ＲＡ2
に連続してアクセスするとき、インターリーブ機能を用
いることができず、各行アドレスＲＡ1，ＲＡ2毎に、プ
リチャージ状態から活性化状態への設定を繰り返すの
で、データ転送速度を速くすることができない。
イ１５を各メモリアレイ１〜（ｉ／２）からなる第１バ
ンク#１と、各メモリアレイ（ｉ／２）＋１〜ｉからな
る第２バンク#２に分割する。このメモリセル１５にお
いて、指定された各行アドレスＲＡ1，ＲＡ2が第１バン
ク#１に共に存在し、これらの行アドレスＲＡ1，ＲＡ2
に連続してアクセスするとき、インターリーブ機能を用
いることができず、各行アドレスＲＡ1，ＲＡ2毎に、プ
リチャージ状態から活性化状態への設定を繰り返すの
で、データ転送速度を速くすることができない。
【００２０】ところが、図２（ｂ）に示す様にメモリセ
ルアレイ１５を各メモリアレイ１〜（ｉ／４）からなる
第１バンク#１と、各メモリアレイ（ｉ／４）＋１〜
（ｉ／２）からなる第２バンク#２と、各メモリアレイ
（ｉ／２）＋１〜（ｉ／４）×３からなる第３バンク#
３と、各メモリアレイ（ｉ／４）×３＋１〜ｉからなる
第４バンク#４に分割すると、各行アドレスＲＡ1，ＲＡ
2が第１バンク#１と第２バンク#２に振り分けられるの
で、インターリーブ機能を用いることができ、データ転
送速度を十分に速くすることができる。
ルアレイ１５を各メモリアレイ１〜（ｉ／４）からなる
第１バンク#１と、各メモリアレイ（ｉ／４）＋１〜
（ｉ／２）からなる第２バンク#２と、各メモリアレイ
（ｉ／２）＋１〜（ｉ／４）×３からなる第３バンク#
３と、各メモリアレイ（ｉ／４）×３＋１〜ｉからなる
第４バンク#４に分割すると、各行アドレスＲＡ1，ＲＡ
2が第１バンク#１と第２バンク#２に振り分けられるの
で、インターリーブ機能を用いることができ、データ転
送速度を十分に速くすることができる。
【００２１】すなわち、各バンクの行を順次選択し、こ
れらのバンクの行毎に、メモリセルのデータの書き込み
及び読み出しを行えば、１つバンクの行について書き込
み及び読み出しを行っているときに、次のバンクの行を
プリチャージ状態から活性化状態へと移行させることが
できるので、データ転送速度を十分に速くすることがで
きる。これに対して、１つのバンクにおける各行を順次
アクセスする場合は、各行毎に、プリチャージ状態から
活性化状態への設定を繰り返すので、データ転送速度を
速くすることができない。
れらのバンクの行毎に、メモリセルのデータの書き込み
及び読み出しを行えば、１つバンクの行について書き込
み及び読み出しを行っているときに、次のバンクの行を
プリチャージ状態から活性化状態へと移行させることが
できるので、データ転送速度を十分に速くすることがで
きる。これに対して、１つのバンクにおける各行を順次
アクセスする場合は、各行毎に、プリチャージ状態から
活性化状態への設定を繰り返すので、データ転送速度を
速くすることができない。
【００２２】図３は、この発明の半導体記憶装置の第１
実施形態を示すブロック図である。ここでは、先に述べ
た様に各メモリアレイ１１〜１４を２つのバンク、４つ
のバンク、８つのバンクのいずれかに分割するので、便
宜上、これらのメモリアレイ１１〜１４を８つの部分、
つまり各メモリアレイ１１ａ，１１ｂ，１２ａ，１２
ｂ，１３ａ，１３ｂ，１４ａ，１４ｂに分割して示して
いる。各バンクの個数を設定して、これらのバンクのい
ずれかを選択するために、３ビットのアドレス信号Ａ
9，Ａ10，Ａ11と、各反転アドレス信号／Ａ9，／Ａ10，
／Ａ11を入力している。
実施形態を示すブロック図である。ここでは、先に述べ
た様に各メモリアレイ１１〜１４を２つのバンク、４つ
のバンク、８つのバンクのいずれかに分割するので、便
宜上、これらのメモリアレイ１１〜１４を８つの部分、
つまり各メモリアレイ１１ａ，１１ｂ，１２ａ，１２
ｂ，１３ａ，１３ｂ，１４ａ，１４ｂに分割して示して
いる。各バンクの個数を設定して、これらのバンクのい
ずれかを選択するために、３ビットのアドレス信号Ａ
9，Ａ10，Ａ11と、各反転アドレス信号／Ａ9，／Ａ10，
／Ａ11を入力している。
【００２３】３ビットの各アドレス信号のうちの１つの
信号Ａ11を、かつ各反転アドレス信号のうちの１つの信
号／Ａ11を３入力ナンド回路群２１に直接入力し、また
各アドレス信号のうちの２つの信号Ａ9，Ａ10を各ヒュ
ーズ回路２２，２３を介して、かつ各反転アドレス信号
のうちの２つの信号／Ａ9，／Ａ10を各ヒューズ回路２
４，２５を介して３入力ナンド回路群２１に入力する。
この３入力ナンド回路群２１の各出力をインバータ群２
６によって反転し、各バンク選択信号ＢＡ1〜ＢＡ8を第
１乃至第８バンク#１〜#８に振り分ける。
信号Ａ11を、かつ各反転アドレス信号のうちの１つの信
号／Ａ11を３入力ナンド回路群２１に直接入力し、また
各アドレス信号のうちの２つの信号Ａ9，Ａ10を各ヒュ
ーズ回路２２，２３を介して、かつ各反転アドレス信号
のうちの２つの信号／Ａ9，／Ａ10を各ヒューズ回路２
４，２５を介して３入力ナンド回路群２１に入力する。
この３入力ナンド回路群２１の各出力をインバータ群２
６によって反転し、各バンク選択信号ＢＡ1〜ＢＡ8を第
１乃至第８バンク#１〜#８に振り分ける。
【００２４】各ヒューズ回路２２，２３，２４，２５の
いずれもが接続されているときには、各アドレス信号Ａ
9，Ａ10，Ａ11と、各反転アドレス信号／Ａ9，／Ａ10，
／Ａ11が３入力ナンド回路群２１に入力され、これに伴
ってインバータ群２６から出力される各バンク選択信号
ＢＡ1〜ＢＡ8のうちの１つが選択的にハイレベルとな
り、各メモリアレイ１１ａ，１１ｂ〜１４ａ，１４ｂの
いずれかが選択される。すなわち、各メモリアレイ１１
ａ，１１ｂ〜１４ａ，１４ｂが８つの第１乃至第８バン
ク#１〜#８に分割され、これらのバンク#１〜#８のいず
れかが選択されることになる。
いずれもが接続されているときには、各アドレス信号Ａ
9，Ａ10，Ａ11と、各反転アドレス信号／Ａ9，／Ａ10，
／Ａ11が３入力ナンド回路群２１に入力され、これに伴
ってインバータ群２６から出力される各バンク選択信号
ＢＡ1〜ＢＡ8のうちの１つが選択的にハイレベルとな
り、各メモリアレイ１１ａ，１１ｂ〜１４ａ，１４ｂの
いずれかが選択される。すなわち、各メモリアレイ１１
ａ，１１ｂ〜１４ａ，１４ｂが８つの第１乃至第８バン
ク#１〜#８に分割され、これらのバンク#１〜#８のいず
れかが選択されることになる。
【００２５】また、各ヒューズ回路２２，２４を切断し
たときには、アドレス信号Ａ9及び反転アドレス信号／
Ａ9がハイレベルに固定され、この状態で、各アドレス
信号Ａ9，Ａ10，Ａ11と、各反転アドレス信号／Ａ9，／
Ａ10，／Ａ11が３入力ナンド回路群２１に入力されるの
で、インバータ群２６から出力される各バンク選択信号
ＢＡ1〜ＢＡ8のうちの２つが選択的にハイレベルとな
り、各メモリアレイ１１ａ，１１ｂ〜１４ａ，１４ｂの
うちの２つが選択される。すなわち、各メモリアレイ１
１ａ，１１ｂ〜１４ａ，１４ｂが４つの第１乃至第４バ
ンク#１〜#４に分割され、これらのバンク#１〜#４のい
ずれかが選択されることになる。
たときには、アドレス信号Ａ9及び反転アドレス信号／
Ａ9がハイレベルに固定され、この状態で、各アドレス
信号Ａ9，Ａ10，Ａ11と、各反転アドレス信号／Ａ9，／
Ａ10，／Ａ11が３入力ナンド回路群２１に入力されるの
で、インバータ群２６から出力される各バンク選択信号
ＢＡ1〜ＢＡ8のうちの２つが選択的にハイレベルとな
り、各メモリアレイ１１ａ，１１ｂ〜１４ａ，１４ｂの
うちの２つが選択される。すなわち、各メモリアレイ１
１ａ，１１ｂ〜１４ａ，１４ｂが４つの第１乃至第４バ
ンク#１〜#４に分割され、これらのバンク#１〜#４のい
ずれかが選択されることになる。
【００２６】更に、各ヒューズ回路２２，２３，２４，
２５を全て切断したときには、各アドレス信号Ａ9，Ａ1
0及び反転アドレス信号／Ａ9，／Ａ10がハイレベルに固
定され、この状態で、各アドレス信号Ａ9，Ａ10，Ａ11
と、各反転アドレス信号／Ａ9，／Ａ10，／Ａ11が３入
力ナンド回路群２１に入力されるので、インバータ群２
６から出力される各バンク選択信号ＢＡ1〜ＢＡ8のうち
の４つが選択的にハイレベルとなり、各メモリアレイ１
１ａ，１１ｂ〜１４ａ，１４ｂのうちの４つが選択され
る。すなわち、各メモリアレイ１１ａ，１１ｂ〜１４
ａ，１４ｂが２つの第１乃至第２バンク#１〜#２に分割
され、これらのバンク#１〜#２のいずれかが選択される
ことになる。
２５を全て切断したときには、各アドレス信号Ａ9，Ａ1
0及び反転アドレス信号／Ａ9，／Ａ10がハイレベルに固
定され、この状態で、各アドレス信号Ａ9，Ａ10，Ａ11
と、各反転アドレス信号／Ａ9，／Ａ10，／Ａ11が３入
力ナンド回路群２１に入力されるので、インバータ群２
６から出力される各バンク選択信号ＢＡ1〜ＢＡ8のうち
の４つが選択的にハイレベルとなり、各メモリアレイ１
１ａ，１１ｂ〜１４ａ，１４ｂのうちの４つが選択され
る。すなわち、各メモリアレイ１１ａ，１１ｂ〜１４
ａ，１４ｂが２つの第１乃至第２バンク#１〜#２に分割
され、これらのバンク#１〜#２のいずれかが選択される
ことになる。
【００２７】この様な各バンクの設定動作を次の表１に
整理して示す。
整理して示す。
【００２８】
【表１】
【００２９】各メモリアレイ１１ａ，１１ｂ〜１４ａ，
１４ｂは、各行デコーダ及び各列デコーダを含んでお
り、各バンクに対しては、各行デコーダ及び各列デコー
ダが与えられる。このため、図３のインバータ群２６か
らのバンク選択信号、メモリアレイにおけるメモリセル
の行列を指定するアドレス信号及び周辺回路からの制御
信号によって、各バンクを個別にアクセスすることがで
きる。
１４ｂは、各行デコーダ及び各列デコーダを含んでお
り、各バンクに対しては、各行デコーダ及び各列デコー
ダが与えられる。このため、図３のインバータ群２６か
らのバンク選択信号、メモリアレイにおけるメモリセル
の行列を指定するアドレス信号及び周辺回路からの制御
信号によって、各バンクを個別にアクセスすることがで
きる。
【００３０】図３のインバータ群２６からのバンク選択
信号は、各バンクのうちのプリチャージ状態にされる行
を含むものを指定する。例えば、各メモリアレイ１１
ａ，１１ｂ〜１４ａ，１４ｂを８つの第１乃至第８バン
ク#１〜#８に分割している場合は、これらのバンクのう
ちの１つを選択して、このバンクの行をプリチャージ状
態にして活性化状態へと移行させ、１つ前の他のバンク
の行についての読み出し及び書き込みが終了した直後
に、このバンクの行についての読み出し及び書き込みを
行い、インターリーブ機能を果たす。
信号は、各バンクのうちのプリチャージ状態にされる行
を含むものを指定する。例えば、各メモリアレイ１１
ａ，１１ｂ〜１４ａ，１４ｂを８つの第１乃至第８バン
ク#１〜#８に分割している場合は、これらのバンクのう
ちの１つを選択して、このバンクの行をプリチャージ状
態にして活性化状態へと移行させ、１つ前の他のバンク
の行についての読み出し及び書き込みが終了した直後
に、このバンクの行についての読み出し及び書き込みを
行い、インターリーブ機能を果たす。
【００３１】同様に、各メモリアレイ１１ａ，１１ｂ〜
１４ａ，１４ｂを４つの各バンクに分割している場合、
各メモリアレイ１１ａ，１１ｂ〜１４ａ，１４ｂを２つ
の各バンクに分割している場合も、各バンクのうちの１
つを選択して、このバンクの行をプリチャージ状態にし
て活性化状態へと移行させ、１つ前の他のバンクの行に
ついての読み出し及び書き込みの終了に引き続いて、こ
のバンクの行についての読み出し及び書き込みを行う。
１４ａ，１４ｂを４つの各バンクに分割している場合、
各メモリアレイ１１ａ，１１ｂ〜１４ａ，１４ｂを２つ
の各バンクに分割している場合も、各バンクのうちの１
つを選択して、このバンクの行をプリチャージ状態にし
て活性化状態へと移行させ、１つ前の他のバンクの行に
ついての読み出し及び書き込みの終了に引き続いて、こ
のバンクの行についての読み出し及び書き込みを行う。
【００３２】図４は、図３の各ヒューズ回路２２，２
３，２４，２５の回路構成を示している。同図におい
て、アドレス信号（又は反転アドレス信号）は、Ｐチャ
ネルトランジスタＰ１及びＮチャネルトランジスタＮ1
からなるインバータによって反転され、更にインバータ
Ｉ1によって再び反転され、入力したときと同論理で、
このインバータＩ1から出力される。
３，２４，２５の回路構成を示している。同図におい
て、アドレス信号（又は反転アドレス信号）は、Ｐチャ
ネルトランジスタＰ１及びＮチャネルトランジスタＮ1
からなるインバータによって反転され、更にインバータ
Ｉ1によって再び反転され、入力したときと同論理で、
このインバータＩ1から出力される。
【００３３】ヒューズ２７を切断した場合は、この半導
体記憶装置の電源投入時に、リセット信号がＮチャネル
トランジスタＮ2に加えられて、インバータＩ1の入力が
ローレベルに設定されるので、アドレス信号（又は反転
アドレス信号）に応じてＮチャネルトランジスタＮ1が
オンオフしようとも、このインバータＩ1からはハイレ
ベルの信号が出力され続ける。
体記憶装置の電源投入時に、リセット信号がＮチャネル
トランジスタＮ2に加えられて、インバータＩ1の入力が
ローレベルに設定されるので、アドレス信号（又は反転
アドレス信号）に応じてＮチャネルトランジスタＮ1が
オンオフしようとも、このインバータＩ1からはハイレ
ベルの信号が出力され続ける。
【００３４】したがって、ヒューズ２７を切断すれば、
各ヒューズ回路２２，２３，２４，２５の出力をハイレ
ベルに固定することができる。
各ヒューズ回路２２，２３，２４，２５の出力をハイレ
ベルに固定することができる。
【００３５】これらのヒューズ回路２２，２３，２４，
２５は、半導体記憶装置の製造工程で、この半導体記憶
装置に容易に組み込むことができ、同時に該各ヒューズ
回路のヒューズ２７を選択的に切断することができる。
２５は、半導体記憶装置の製造工程で、この半導体記憶
装置に容易に組み込むことができ、同時に該各ヒューズ
回路のヒューズ２７を選択的に切断することができる。
【００３６】この様に第１実施形態では、各ヒューズ回
路によって、各メモリアレイ１１〜１４を２つのバン
ク、４つのバンク、８つのバンクのいずれかに分割して
いる。これらのヒューズ回路は、半導体記憶装置の回路
の一部として組み込むことができ、従来装置のワイヤボ
ンディングを通じて電源電位又は接地電位に設定される
パッドに比べて、その占有面積が小さく、チップ面積の
増大を招かずに済む。
路によって、各メモリアレイ１１〜１４を２つのバン
ク、４つのバンク、８つのバンクのいずれかに分割して
いる。これらのヒューズ回路は、半導体記憶装置の回路
の一部として組み込むことができ、従来装置のワイヤボ
ンディングを通じて電源電位又は接地電位に設定される
パッドに比べて、その占有面積が小さく、チップ面積の
増大を招かずに済む。
【００３７】図５（ａ），（ｂ）は、ヒューズ回路の他
の例を示している。図５（ａ）においては、信号線３１
と電源供給線３２を平行に設けており、信号線３１を通
じてアドレス信号（又は反転アドレス信号）を図３の３
入力ナンド回路群２１へと伝達している。
の例を示している。図５（ａ）においては、信号線３１
と電源供給線３２を平行に設けており、信号線３１を通
じてアドレス信号（又は反転アドレス信号）を図３の３
入力ナンド回路群２１へと伝達している。
【００３８】また、図５（ｂ）においては、信号線３１
を部分３１ａで切断すると共に、この信号線３１の右側
部分と電源供給線３２を短絡線３３を介して接続してお
り、信号線３１を通じてのアドレス信号（又は反転アド
レス信号）の伝達を部分３１ａで遮断し、かつ信号線３
１の右側部分に電源供給線３２の電圧を供給して、この
信号線３１の右側部分から図３の３入力ナンド回路群２
１へとハイレベルの信号を伝達している。
を部分３１ａで切断すると共に、この信号線３１の右側
部分と電源供給線３２を短絡線３３を介して接続してお
り、信号線３１を通じてのアドレス信号（又は反転アド
レス信号）の伝達を部分３１ａで遮断し、かつ信号線３
１の右側部分に電源供給線３２の電圧を供給して、この
信号線３１の右側部分から図３の３入力ナンド回路群２
１へとハイレベルの信号を伝達している。
【００３９】なお、電源供給線３２の代わりに、ハイレ
ベルに常に設定されている信号線を用いても構わない。
ベルに常に設定されている信号線を用いても構わない。
【００４０】この様な信号線３１、電源供給線３２、短
絡線３３等は、半導体記憶装置の製造工程で、これらの
線をマスキングしてパターニングすることによって容易
に形成することができる。
絡線３３等は、半導体記憶装置の製造工程で、これらの
線をマスキングしてパターニングすることによって容易
に形成することができる。
【００４１】
【発明の効果】以上説明した様に、この発明の半導体記
憶装置によれば、各ヒューズを選択的に切断して、予め
定められた各個数のいずれかを選択すると、この選択さ
れた個数の各バンクにメモリアレイが分割される。この
状態で、アドレスを指定すると、このアドレスに応答し
て、各バンクのいずれかが選択される。
憶装置によれば、各ヒューズを選択的に切断して、予め
定められた各個数のいずれかを選択すると、この選択さ
れた個数の各バンクにメモリアレイが分割される。この
状態で、アドレスを指定すると、このアドレスに応答し
て、各バンクのいずれかが選択される。
【００４２】これらのヒューズは、半導体記憶装置の回
路に含ませて形成することができ、従来装置のパッドに
比べると、その占有面積が小さいので、チップ面積の増
大を招かずに済む。
路に含ませて形成することができ、従来装置のパッドに
比べると、その占有面積が小さいので、チップ面積の増
大を招かずに済む。
【図１】この発明が適用される半導体記憶装置の概略構
成を示す図
成を示す図
【図２】（ａ）及び（ｂ）はメモリアレイの分割による
効果を説明するために用いた図
効果を説明するために用いた図
【図３】この発明の半導体記憶装置の第１実施形態を示
すブロック図
すブロック図
【図４】図３のヒューズ回路の構成を示す回路図
【図５】（ａ）及び（ｂ）はヒューズ回路の他の例を示
す平面図
す平面図
【図６】従来の半導体記憶装置におけるメモリアレイの
制御系を示すブロック図
制御系を示すブロック図
１１ 第１メモリアレイ １２ 第２メモリアレイ １３ 第３メモリアレイ １４ 第４メモリアレイ １５ メモリアレイ ２１ ３入力ナンド回路群 ２２，２３，２４，２５ ヒューズ回路 ２６ インバータ群 ２７ ヒューズ Ｎ1，Ｎ2 Ｎチャネルトランジスタ Ｐ1 Ｐチャネルトランジスタ Ｉ1，Ｉ2 インバータ ３１ 信号線 ３２ 電源供給線 ３３ 短絡線
Claims (2)
- 【請求項１】 各メモリセルを配列してなるメモリアレ
イを備え、このメモリアレイを複数のバンクに分割し、
これらのバンク毎に、メモリセルをアクセスする半導体
記憶装置において、 複数のヒューズを有し、これらのヒューズの接続と切断
の組み合わせに応じて予め定められた各個数のいずれか
を選択し、この選択された個数の各バンクにメモリアレ
イを分割するバンク数設定手段と、 アドレスに応答して、バンク数設定手段によって分割さ
れた各バンクのいずれかを選択する制御手段とを備える
半導体記憶装置。 - 【請求項２】 各ヒューズの接続と切断は、この半導体
記憶装置の製造に際してのマスキングによって設定され
る請求項１に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9094150A JPH10289571A (ja) | 1997-04-11 | 1997-04-11 | 半導体記憶装置 |
| US09/056,282 US6185146B1 (en) | 1997-04-11 | 1998-04-07 | Semiconductor memory device and method for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9094150A JPH10289571A (ja) | 1997-04-11 | 1997-04-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289571A true JPH10289571A (ja) | 1998-10-27 |
Family
ID=14102364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9094150A Pending JPH10289571A (ja) | 1997-04-11 | 1997-04-11 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6185146B1 (ja) |
| JP (1) | JPH10289571A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379338B1 (ko) * | 2000-12-30 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 뱅크선택장치 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6539487B1 (en) * | 1999-11-09 | 2003-03-25 | International Business Machines Corporation | System for dynamically selecting maximum number of accessible banks of memory per cycle by monitoring actual power to each of the banks to determine the number of accessible banks |
| US6647455B2 (en) * | 2001-06-27 | 2003-11-11 | Intel Corporation | On-die cache memory with repeaters |
| US6662271B2 (en) * | 2001-06-27 | 2003-12-09 | Intel Corporation | Cache architecture with redundant sub array |
| US6631444B2 (en) | 2001-06-27 | 2003-10-07 | Intel Corporation | Cache architecture for pipelined operation with on-die processor |
| US6674684B1 (en) * | 2003-06-11 | 2004-01-06 | Infineon Technologies North America Corp. | Multi-bank chip compatible with a controller designed for a lesser number of banks and method of operating |
| US7830734B2 (en) | 2008-03-14 | 2010-11-09 | Promos Technologies Pte. Ltd. | Asymetric data path position and delays technique enabling high speed access in integrated circuit memory devices |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4677742A (en) * | 1983-01-18 | 1987-07-07 | Energy Conversion Devices, Inc. | Electronic matrix arrays and method for making the same |
| US5384745A (en) | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| US5387311A (en) * | 1993-02-16 | 1995-02-07 | Vlsi Technology, Inc. | Method for manufacturing anti-fuse structures |
| JPH07230686A (ja) * | 1994-02-18 | 1995-08-29 | Toshiba Corp | 半導体記憶装置 |
-
1997
- 1997-04-11 JP JP9094150A patent/JPH10289571A/ja active Pending
-
1998
- 1998-04-07 US US09/056,282 patent/US6185146B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379338B1 (ko) * | 2000-12-30 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 뱅크선택장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6185146B1 (en) | 2001-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020802 |