JPH0520173A - キヤツシユメモリ回路 - Google Patents
キヤツシユメモリ回路Info
- Publication number
- JPH0520173A JPH0520173A JP3176429A JP17642991A JPH0520173A JP H0520173 A JPH0520173 A JP H0520173A JP 3176429 A JP3176429 A JP 3176429A JP 17642991 A JP17642991 A JP 17642991A JP H0520173 A JPH0520173 A JP H0520173A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- data
- access
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 データアクセス幅を跨ぐ範囲でのアクセスで
あっても１回のメモリアクセスでデータの読み出しを可
能にする。 【構成】 入力されたアドレス信号の上位ビットをデコ
ードするロウアドレスデコード回路１０３と、デコード
回路の出力信号でアクセスされるメモリセルプレーン１
０５と、アドレス信号の下位ビット及びデータアクセス
幅信号とでアクセスされるデータのアドレス境界単位に
カラムアドレスを生成するカラムアドレスデコード回路
１０７と、カラムアドレスデコード回路の出力によって
制御されるカラムマルチプレクス回路１０９とを有する
ことを特徴とするキャッシュメモリ回路。
あっても１回のメモリアクセスでデータの読み出しを可
能にする。 【構成】 入力されたアドレス信号の上位ビットをデコ
ードするロウアドレスデコード回路１０３と、デコード
回路の出力信号でアクセスされるメモリセルプレーン１
０５と、アドレス信号の下位ビット及びデータアクセス
幅信号とでアクセスされるデータのアドレス境界単位に
カラムアドレスを生成するカラムアドレスデコード回路
１０７と、カラムアドレスデコード回路の出力によって
制御されるカラムマルチプレクス回路１０９とを有する
ことを特徴とするキャッシュメモリ回路。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ回路に
関する。
関する。
【０００２】
【従来の技術】従来のキャッシュメモリ回路は、データ
部を構成するメモリの読出しは図３に示すように、その
メモリのアクセス幅単位で行なっている。従って、図２
に示すようにデータアクセス幅を跨ぐデータ範囲２０３
をアクセスする場合には、入力アドレス１０１に対し
て、（ａ〜ａ＋３），（ａ＋４〜ａ＋７）のデータ範囲
の２回の読出を行ない、出力レジスタ書込制御回路３３
２制御により、選択的に出力レジスタ１１３への書込み
を選択的に行なうことにより、所望のデータアクセスが
実現される。
部を構成するメモリの読出しは図３に示すように、その
メモリのアクセス幅単位で行なっている。従って、図２
に示すようにデータアクセス幅を跨ぐデータ範囲２０３
をアクセスする場合には、入力アドレス１０１に対し
て、（ａ〜ａ＋３），（ａ＋４〜ａ＋７）のデータ範囲
の２回の読出を行ない、出力レジスタ書込制御回路３３
２制御により、選択的に出力レジスタ１１３への書込み
を選択的に行なうことにより、所望のデータアクセスが
実現される。
【０００３】図４は、図２のアドレス（ａ，ａ＋４，ａ
＋８，ａ＋１２），（ａ＋１，ａ＋５，ａ＋９，ａ＋１
３），（ａ＋２，ａ＋６，ａ＋１０，ａ＋１４），（ａ
＋３，ａ＋７，ａ＋１１，ａ＋１５）の各々に対応する
データ部を別々のメモリで構成した例である。各メモリ
は独立したアドレスでアクセスされるため、図２のデー
タ範囲２０３へのデータアクセスも１度に読み出すこと
ができる。
＋８，ａ＋１２），（ａ＋１，ａ＋５，ａ＋９，ａ＋１
３），（ａ＋２，ａ＋６，ａ＋１０，ａ＋１４），（ａ
＋３，ａ＋７，ａ＋１１，ａ＋１５）の各々に対応する
データ部を別々のメモリで構成した例である。各メモリ
は独立したアドレスでアクセスされるため、図２のデー
タ範囲２０３へのデータアクセスも１度に読み出すこと
ができる。
【０００４】
【発明が解決しようとする課題】この従来のキャッシュ
メモリ回路では、データアクセス範囲がデータ部を構成
するメモリの読出し幅境界を越えていると、メモリへの
アクセスを２回行ない、両者の出力を合成する必要があ
るため、データアクセスに時間を要するという問題点が
あった。
メモリ回路では、データアクセス範囲がデータ部を構成
するメモリの読出し幅境界を越えていると、メモリへの
アクセスを２回行ない、両者の出力を合成する必要があ
るため、データアクセスに時間を要するという問題点が
あった。
【０００５】また、データ部をアクセスアドレスの単位
ごとに分ける構造では、単体のメモリで構成されている
場合に比べて、ロウアドレスデコード回路２２１等の周
辺回路が個々のメモリにつくため、面積が大きくなると
いう問題点があった。
ごとに分ける構造では、単体のメモリで構成されている
場合に比べて、ロウアドレスデコード回路２２１等の周
辺回路が個々のメモリにつくため、面積が大きくなると
いう問題点があった。
【０００６】
【課題を解決するための手段】本発明のキャッシュメモ
リ回路は、入力されたアドレス信号の上位ビットをデコ
ードするロウアドレスデコード回路と、前記デコード回
路の出力信号でアクセスされるメモリセルプレーンと、
前記アドレス信号の下位ビット及びデータアクセス幅信
号とでアクセスされるデータのアドレス境界単位にカラ
ムアドレスを生成するカラムアドレスデコード回路と、
前記カラムアドレスデコード回路の出力によって制御さ
れるカラムマルチプレクス回路とを有することを特徴と
する。
リ回路は、入力されたアドレス信号の上位ビットをデコ
ードするロウアドレスデコード回路と、前記デコード回
路の出力信号でアクセスされるメモリセルプレーンと、
前記アドレス信号の下位ビット及びデータアクセス幅信
号とでアクセスされるデータのアドレス境界単位にカラ
ムアドレスを生成するカラムアドレスデコード回路と、
前記カラムアドレスデコード回路の出力によって制御さ
れるカラムマルチプレクス回路とを有することを特徴と
する。
【０００７】
【実施例】次に本発明について図面を用いて説明する。
【０００８】図１は本発明の一実施例のキャッシュメモ
リ回路のデータメモリ部のブロック図である。
リ回路のデータメモリ部のブロック図である。
【０００９】入力アドレス１０１のうち上位ビット（セ
ルプレーンのロウ数に相当するビット数）は、ロウアド
レスデコード回路１０３へ送られる。デコード結果はワ
ード線１０４で選択されたセルプレーン１０５の内容が
ディジット線１０６に読み出され、カラムマルチプレク
ス回路１０９で選択されて、アライン回路１１１を経て
出力レジスタ１１３へ格納される。
ルプレーンのロウ数に相当するビット数）は、ロウアド
レスデコード回路１０３へ送られる。デコード結果はワ
ード線１０４で選択されたセルプレーン１０５の内容が
ディジット線１０６に読み出され、カラムマルチプレク
ス回路１０９で選択されて、アライン回路１１１を経て
出力レジスタ１１３へ格納される。
【００１０】この際、カラムマルチプレクス回路１０９
は、アクセスされるアドレス境界単位（一般にバイト単
位、つまり８ビット単位）ごとに独立して制御されるよ
うになっている。これらは入力アドレスの１０１の下位
ビット及び入力アクセス幅１０２とから、カラムアドレ
スデコード回路１０７により制御される。
は、アクセスされるアドレス境界単位（一般にバイト単
位、つまり８ビット単位）ごとに独立して制御されるよ
うになっている。これらは入力アドレスの１０１の下位
ビット及び入力アクセス幅１０２とから、カラムアドレ
スデコード回路１０７により制御される。
【００１１】次に、メモリ中のデータがアクセスされる
様子を図２に示す。本図に示すのは、データメモリのア
クセス幅は４バイトとした例である。
様子を図２に示す。本図に示すのは、データメモリのア
クセス幅は４バイトとした例である。
【００１２】図２はメモリ中の１６の倍数の、アドレス
ａからアドレス（ａ＋１５）までの１６バイトが格納さ
れている様子を示す。アドレスａから１６バイト分はロ
ウアドレスで選択される範囲であり、アドレス範囲ａ〜
ａ＋３，ａ＋４〜ａ＋７，ａ＋８〜ａ＋１１，ａ＋１２
〜ａ＋１５は、カラムアドレスで指定される範囲であ
る。
ａからアドレス（ａ＋１５）までの１６バイトが格納さ
れている様子を示す。アドレスａから１６バイト分はロ
ウアドレスで選択される範囲であり、アドレス範囲ａ〜
ａ＋３，ａ＋４〜ａ＋７，ａ＋８〜ａ＋１１，ａ＋１２
〜ａ＋１５は、カラムアドレスで指定される範囲であ
る。
【００１３】いま、データのアクセスがアドレス（ａ＋
３）から２バイト幅で行なわれた場合、アドレス群
（ａ，ａ＋４，ａ＋８，ａ＋１２）のアドレスから１つ
を選択するカラムマルチプレクス回路１０９は．アドレ
ス（ａ＋４）を選択し、アドレス群（ａ，ａ＋１，ａ＋
２，ａ＋３）から選択するカラムマルチプレクス回路１
０９はアドレスａ＋３を選択する。
３）から２バイト幅で行なわれた場合、アドレス群
（ａ，ａ＋４，ａ＋８，ａ＋１２）のアドレスから１つ
を選択するカラムマルチプレクス回路１０９は．アドレ
ス（ａ＋４）を選択し、アドレス群（ａ，ａ＋１，ａ＋
２，ａ＋３）から選択するカラムマルチプレクス回路１
０９はアドレスａ＋３を選択する。
【００１４】これらのアドレスから読み出されたデータ
はアライン回路１１１で右ないし左にそろえられて出力
レジスタ１１３に収められる。
はアライン回路１１１で右ないし左にそろえられて出力
レジスタ１１３に収められる。
【００１５】従って、データアクセス幅が４バイトのメ
モリ回路に於いて、４バイト境界をまたぐデータアクセ
スを、ロウアドレスの範囲をまたがない限り、１回のメ
モリアクセスで行なえる。
モリ回路に於いて、４バイト境界をまたぐデータアクセ
スを、ロウアドレスの範囲をまたがない限り、１回のメ
モリアクセスで行なえる。
【００１６】
【発明の効果】以上説明したように、本発明は、データ
部を構成するメモリのカラムマルチプレクス回路をアク
セスアドレス境界に対応して、アクセスアドレスの下位
ビットとデータアクセス幅とから生成する信号で独立に
制御することにより、ロウアドレスの範囲にアクセスが
収まっている限り、データアクセス幅を跨ぐ範囲でのア
クセスであっても１回のメモリアクセスでデータを読み
出すことが可能になる。
部を構成するメモリのカラムマルチプレクス回路をアク
セスアドレス境界に対応して、アクセスアドレスの下位
ビットとデータアクセス幅とから生成する信号で独立に
制御することにより、ロウアドレスの範囲にアクセスが
収まっている限り、データアクセス幅を跨ぐ範囲でのア
クセスであっても１回のメモリアクセスでデータを読み
出すことが可能になる。
【図１】本発明の一実施例のブロック図である。
【図２】メモリ中データアクセス幅を跨ぐデータ範囲の
例を示す図である。
例を示す図である。
【図３】単一構成のメモリを用いた従来例のブロック図
である。
である。
【図４】アクセスアドレス対応にデータメモリを独立さ
せた従来例のブロック図を示す。
せた従来例のブロック図を示す。
１０１ 入力アドレス １０２ 入力アクセス幅 １０３ ロウアドレスデコード回路 １０４ ワード線 １０５ セルプレーン １０６ ディジット線 １０７ カラムアドレスデコード回路 １０８ カラム選択線 １０９ カラムマルチプレクス回路 １１０ メモリ回路出力線 １１１ アライン回路 １１２ データ出力 １１３ 出力レジスタ ２０３ データ範囲 ２２１ ロウアドレスデコード回路 ３３１ アドレスデコード回路 ３３２ 出力レジスタ書込制御回路 ４４１ アドレス生成回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 入力されたアドレス信号の上位ビットを
デコードするロウアドレスデコード回路と、 前記デコード回路の出力信号でアクセスされるメモリセ
ルプレーンと、 前記アドレス信号の下位ビット及びデータアクセス幅信
号とでアクセスされるデータのアドレス境界単位にカラ
ムアドレスを生成するカラムアドレスデコード回路と、 前記カラムアドレスデコード回路の出力によって制御さ
れるカラムマルチプレクス回路とを有することを特徴と
するキャッシュメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176429A JPH0520173A (ja) | 1991-07-17 | 1991-07-17 | キヤツシユメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176429A JPH0520173A (ja) | 1991-07-17 | 1991-07-17 | キヤツシユメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520173A true JPH0520173A (ja) | 1993-01-29 |
Family
ID=16013552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176429A Pending JPH0520173A (ja) | 1991-07-17 | 1991-07-17 | キヤツシユメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520173A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707750B2 (en) | 2002-04-24 | 2004-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor storing device for reading out or writing data from/in memory cells |
| US6944087B2 (en) * | 2001-02-24 | 2005-09-13 | Intel Corporation | Method and apparatus for off boundary memory access |
| JP2011210295A (ja) * | 2010-03-29 | 2011-10-20 | Renesas Electronics Corp | メモリ装置、メモリ装置を備えたメモリシステム及びマイクロコントローラ、並びに、メモリ制御装置 |
-
1991
- 1991-07-17 JP JP3176429A patent/JPH0520173A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944087B2 (en) * | 2001-02-24 | 2005-09-13 | Intel Corporation | Method and apparatus for off boundary memory access |
| US6707750B2 (en) | 2002-04-24 | 2004-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor storing device for reading out or writing data from/in memory cells |
| JP2011210295A (ja) * | 2010-03-29 | 2011-10-20 | Renesas Electronics Corp | メモリ装置、メモリ装置を備えたメモリシステム及びマイクロコントローラ、並びに、メモリ制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0481597A1 (en) | Memory controller for direct or interleave memory accessing | |
| JPH05274879A (ja) | 半導体装置 | |
| US6512716B2 (en) | Memory device with support for unaligned access | |
| JPH07282581A (ja) | 半導体記憶装置 | |
| JPH0255878B2 (ja) | ||
| US6035381A (en) | Memory device including main memory storage and distinct key storage accessed using only a row address | |
| JPS63163937A (ja) | メモリ制御装置 | |
| JP3169814B2 (ja) | 半導体記憶装置 | |
| JP2001236264A (ja) | 書き込み読み出しメモリおよび該メモリの作動方法 | |
| JPH09198862A (ja) | 半導体メモリ | |
| JPH0520173A (ja) | キヤツシユメモリ回路 | |
| JPH07114794A (ja) | 半導体記憶装置 | |
| JPS6076094A (ja) | 読み出し専用メモリ | |
| JPH0512883A (ja) | シーケンシヤルメモリ | |
| JPS6155755A (ja) | メモリ制御装置 | |
| JP2507103B2 (ja) | メモリシステム | |
| JPH0696583A (ja) | 半導体記憶装置 | |
| JPH09320259A (ja) | 半導体記憶装置 | |
| JP2517126B2 (ja) | 半導体記憶装置 | |
| JPS60254477A (ja) | メモリシステム | |
| JPH06150643A (ja) | 半導体記憶装置 | |
| JPH0955082A (ja) | 半導体記憶装置 | |
| JPH06301629A (ja) | 主記憶装置 | |
| JPH08171511A (ja) | アドレス発生回路およびプロセッサ | |
| JPH01305451A (ja) | メモリ高速ライト方式 |