JPH07282581A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07282581A
JPH07282581A JP6074549A JP7454994A JPH07282581A JP H07282581 A JPH07282581 A JP H07282581A JP 6074549 A JP6074549 A JP 6074549A JP 7454994 A JP7454994 A JP 7454994A JP H07282581 A JPH07282581 A JP H07282581A
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信治 宮野
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勝彦 佐藤
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】複数のカラムデコーダの出力の論理和をとって
カラムを選択することにより複数カラムを同時にアクセ
スする方式を採用する場合に、メモリセルアレイの一端
に位置するカラムについても、このカラムに対応するカ
ラムデコーダの出力と別のカラムデコーダの出力との論
理和をとってアクセスできるようにする。 【構成】メモリセルアレイのカラムアドレス数より多数
のカラムデコーダ１２とカラムアドレス数と同数の論理
回路（１３、１４）を設け、論理回路により、互いに異
なるカラムアドレスをデコードする複数のカラムデコー
ダの出力の論理和をとって対応するカラムのカラムゲー
トをスイッチ制御するようにしたことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、読み出し・書込み可能
な半導体記憶装置に係り、特にメモリセルアレイのカラ
ム選択手段に関する。
【０００２】
【従来の技術】図６は、従来の汎用のＤＲＡＭにおける
メモリコア部の構成の一部を示す。このメモリコア部に
おいて、メモリセル１０は行列状に配列されてメモリセ
ルアレイを形成しており、このセルアレイの各カラムの
ビット線対にはセンスアンプ１１が接続されている。各
カラムのビット線対（２１、２２）、（２３、２４）、
…は対応するカラム選択ゲート対（３１、３２）、（３
３、３４）、…を経て共通の入出力データ線対（４１、
４２）に接続されている。そして、各カラムに対応して
カラムデコーダ１２…が設けられており、各カラムのカ
ラム選択ゲート対（３１、３２）、（３３、３４）、…
は対応するカラムデコーダ１２の出力によりスイッチ制
御される。これにより、各カラムは、書込み時、読み出
し時ともそれぞれ対応するカラムデコーダの出力により
選択制御される。
【０００３】上記したようなＤＲＡＭを始めとする従来
の読み出し・書込み可能な半導体メモリは、カラムアド
レス数と同数のカラムデコーダを設けておき、読み出し
時と書込み時とで同数のカラムを選択するアーキテクチ
ャーを採用している。
【０００４】一方、最近のコンピュータシステムにおい
ては、データ処理機能の一部を読み出し・書込み可能な
メモリと同一チップ上に搭載するシステム・オン・チッ
プ化の傾向がある。このシステム・オン・チップ化をさ
らに進めてメモリ内部にデータ処理機能の一部を持たせ
る場合、あるいは、用途を限定した専用メモリを実現す
る場合に、メモリセルアレイのカラム選択に関して前記
した従来のアーキテクチャーとは異なる新しいアーキテ
クチャーを導入し、読み出し時のカラム選択数と書込み
時のカラム選択数とが実質的に異なるようにすることが
考えられる。
【０００５】図７は、上記したように読み出し時と書込
み時とでカラム選択数を異ならせるアーキテクチャー
を、カラムアドレス数と同数のカラムデコーダを設けた
従来のＤＲＡＭに導入した場合に考えられるメモリコア
部の構成の一部を示している。
【０００６】このメモリコア部においては、２ビットデ
ータを同時に読み出し得るように２組の入出力データ線
対（４１、４２）、（４３、４４）が設けられており、
奇数番目のカラムのビット線対は対応するカラム選択ゲ
ート対を経て上記２組の入出力データ線対のうちの第１
の入出力データ線対（４１、４２）に接続され、偶数番
目のカラムのビット線対は対応するカラム選択ゲート対
を経て上記２組の入出力データ線対のうちの第２の入出
力データ線対（４３、４４）に接続されている。さら
に、各カラムのカラム選択ゲート対（３１、３２）、
（３３、３４）、…に対応して二入力オアゲート１３お
よび二入力アンドゲート１４が設けられている。
【０００７】そして、上記複数の二入力オアゲート１３
の各一方の入力として、対応するカラムデコーダ１２の
出力が入力し、上記複数の二入力オアゲート１２の各他
方の入力として、対応する二入力アンドゲート１４の出
力が入力する。そして、上記複数の二入力アンドゲート
１４の各一方の入力として書込みイネーブル信号（／Ｗ
Ｅ）が入力し、上記複数の二入力アンドゲート１４の各
他方の入力として、対応するカラムデコーダ１２の隣り
のカラムデコーダ１２の出力が入力する。
【０００８】上記構成において、書込み時には、／ＷＥ
信号が“Ｌ”レベルになり、各カラムのアンドゲート１
４の出力が“Ｌ”レベルになる。そして、各カラムは、
対応するカラムデコーダ１２の出力が“Ｈ”レベルにな
った時に対応する二入力オアゲート１３が“Ｈ”レベル
になって対応するカラム選択ゲート対がスイッチ制御さ
れることにより選択制御され、対応する入出力データ線
対（４１、４２）または（４３、４４）からデータが入
力し、１ビットデータの書込みが可能になる。
【０００９】読み出し時には、／ＷＥ信号が“Ｈ”レベ
ルになり、各カラムのアンドゲート１４の出力は、カラ
ムデコーダ群の配列内の一方向側の隣りのカラムデコー
ダ１２からの入力が“Ｈ”レベルの場合に“Ｈ”レベル
になる。従って、あるカラムに着目すると、対応するカ
ラムデコーダ１２の出力が“Ｈ”レベルになった時に対
応する二入力オアゲート１４が“Ｈ”レベルになって対
応するカラム選択ゲート対がスイッチ制御されることに
より選択制御されるだけでなく、隣りのカラムデコーダ
１２の出力が“Ｈ”レベルになった時に対応する二入力
オアゲート１３が“Ｈ”レベルになって対応するカラム
選択ゲート対がスイッチ制御されることにより選択制御
される。
【００１０】換言すれば、読み出し時には、あるカラム
デコーダ１２の出力が“Ｈ”レベルになると、対応する
カラムと隣りのカラムデコーダに対応するカラム、つま
り、隣り合う２カラムを同時に選択制御するので、２ビ
ットのデータが２組の入出力データ線対（４１、４
２）、（４３、４４）に同時に読み出される。
【００１１】ところで、上記したようにカラムアドレス
数と同数設けられたカラムデコーダ１２のうちの隣り合
う２個のカラムデコーダの出力の論理和をとって、１つ
のカラムをアクセスする２カラムアクセス方式を採用し
ようとすると、メモリセルアレイ（複数ブロックに分割
されている場合にはサブアレイ）の一端に位置するカラ
ムについては、対応する１個のカラムデコーダ１２の出
力によって１カラムしか選択されなくなり、２ビットデ
ータの同時読み出しが不可能になるという問題がある。
【００１２】即ち、例えば図８に示すように、メモリセ
ルアレイの一端に位置するカラム（カラムアドレスの例
えば最上位に対応するカラム）については、対応するカ
ラムデコーダ１２は存在するものの、このカラムデコー
ダ１２に対してカラムデコーダの配列方向の一端側で隣
り合うカラムデコーダが存在しないので、他のカラムの
ように隣りのカラムデコーダの出力が“Ｈ”レベルにな
った時にも選択するように論理ゲートを組むことが不可
能になる。これにより、読み出し時にカラムアドレスの
最上位が指定された時には、この最上位に対応するカラ
ムしか選択されないので、１ビットデータしか読み出さ
れなくなる。
【００１３】このような問題を解決するために、メモリ
セルアレイの両端に位置するカラムに対応する２個のカ
ラムデコーダ、つまり、カラムデコーダ配列の両端に位
置する２個のカラムデコーダの出力の論理和をとってメ
モリセルアレイの一端のカラムをアクセスするように構
成することが考えられる。
【００１４】しかし、この場合、カラムデコーダ配列の
一端に位置するカラムデコーダの出力を分岐してカラム
デコーダ配列の他端に位置するカラムデコーダの出力側
の論理ゲートの入力ノードの付近まで取り出すために信
号配線を引き回す必要があり、この信号配線による信号
の遅延などの問題が生じる。
【００１５】また、上記したように引き回される信号配
線の寄生容量が大きくなるので、この信号配線に出力を
供給するカラムデコーダの駆動能力を他のカラムデコー
ダの駆動能力よりも大きくする必要があり、カラムデコ
ーダ配列のパターンの規則性が保たれなくなる。また、
上記したように信号配線を引き回す場合には、カラムデ
コーダ配列のパターンレイアウト上の制約が大きくな
る。
【００１６】
【発明が解決しようとする課題】上記したようにカラム
デコーダがカラム数と同数だけ設けられた従来の半導体
記憶装置は、複数個のカラムデコーダの出力の論理和を
とってカラムを選択することにより複数カラムを同時に
アクセスする方式を採用することを考えた場合に、メモ
リセルアレイの一端に位置するカラムについては対応す
る１個のカラムデコーダの出力によって１カラムしか選
択されなくなり、複数カラムアクセス方式を実現するこ
とが困難であるという問題があった。
【００１７】本発明は上記の問題点を解決すべくなされ
たもので、複数のカラムデコーダの出力の論理和をとっ
てカラムを選択することにより複数カラムを同時にアク
セスする方式を採用する場合に、メモリセルアレイの一
端に位置するカラムについても、このカラムに対応する
カラムデコーダの出力と別のカラムデコーダの出力との
論理和をとってアクセスすることが可能になる半導体記
憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルが行列状に配列されたメモリセルアレイ
と、上記メモリセルアレイの各カラムに対応して接続さ
れた複数のカラムゲートと、前記メモリセルアレイの複
数のグループに分けられたカラムの各グループに対応し
て設けられ、それぞれ対応するグループの各カラムのカ
ラムゲートの一端側に共通に接続された複数のデータ線
と、前記メモリセルアレイのカラムを指定するカラムア
ドレス信号をデコードするカラムデコーダが前記メモリ
セルアレイのカラムアドレス数より多数設けられて配列
されたカラムデコーダ群と、前記メモリセルアレイにお
ける異なるカラムアドレスのカラムに対応してカラムア
ドレス数と同数設けられ、前記カラムデコーダ群のうち
の互いに異なるカラムアドレスをデコードする所定の複
数のカラムデコーダの出力の論理和をとって対応するカ
ラムのカラムゲートをスイッチ制御する複数の論理回路
とを具備することを特徴とする。
【００１９】
【作用】メモリセルアレイのカラムを指定するためのカ
ラムアドレスをデコードするカラムデコーダがカラムア
ドレス数より多数設けられており、互いに異なるカラム
アドレスをデコードする複数のカラムデコーダの出力の
論理和をとって１つのカラムアドレスに対応するカラム
を選択することが可能になる。
【００２０】これにより、メモリセルアレイの一端に位
置するカラムについても、このカラムに対応するカラム
デコーダの出力と別のカラムデコーダの出力との論理和
をとってアクセスすることが可能になる。
【００２１】また、読み出し／書込みに応じて論理レベ
ルが異なる制御信号により前記論理回路を制御すること
により、読み出し時のカラム選択数と書込み時のカラム
選択数とを異ならせることが可能になる。
【００２２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＤＲＡ
Ｍのメモリコア部の構成の一部を示している。
【００２３】１０はメモリセルであり、行列状に配列さ
れてメモリセルアレイを形成している。（２１、２
２）、（２３、２４）、…は上記メモリセルアレイの各
カラムのビット線対、ＷＬは上記メモリセルアレイの同
一ロウのメモリセルに共通に接続されたワード線、１１
は上記各カラムのビット線対に対応して接続されたセン
スアンプ、（３１、３２）、（３３、３４）、…は上記
各カラムのビット線対に対応して接続された複数のカラ
ムゲート対である。
【００２４】１２は前記メモリセルアレイのカラムを指
定するカラムアドレス信号をデコードするカラムデコー
ダであり、前記メモリセルアレイのカラムアドレス数よ
り多数設けられて配列されている。
【００２５】本例のカラムデコーダ１２群は、メモリセ
ルアレイの各カラムに対応して設けられた複数のカラム
デコーダ（０〜Ｎ）およびこれとは別に余分に１個設け
られた付加カラムデコーダ（Ｎ）とからなる。この付加
カラムデコーダ（Ｎ）は、前記メモリセルアレイの一端
のカラム（カラムアドレスの例えば最上位に対応するカ
ラム）を指定するカラムアドレスをデコードするための
ものであり、換言すれば、メモリセルアレイの一端のカ
ラムを指定するカラムアドレスをデコードするためのカ
ラムデコーダ（Ｎ）が、カラムデコーダ１２群の配列の
一端および他端にそれぞれ１個づつ設けられている。
【００２６】さらに、前記メモリセルアレイにおける異
なるカラムアドレスのカラムに対応してカラムアドレス
数と同数の論理回路が設けられている。この複数の論理
回路は、前記カラムデコーダ群のうちの互いに異なるカ
ラムアドレスをデコードする所定の複数のカラムデコー
ダ（対応するカラムのカラムデコーダを含む）の出力の
論理和をとって対応するカラムのカラム選択ゲートをス
イッチ制御するものである。
【００２７】本例では、上記論理回路は、前記メモリセ
ルアレイの各カラムに対応して設けられ、上記カラムデ
コーダ群の配列内で隣り合う２個のカラムデコーダの出
力の論理和をとる。具体例としては、各カラムのカラム
選択ゲート対（３１、３２）、（３３、３４）、…に対
応して二入力の論理和回路（オアゲート）１３および二
入力の論理積回路（アンドゲート）１４が設けられてい
る。そして、上記二入力アンドゲート１４の各一方の入
力として、読み出し／書込みに応じて論理レベルが異な
る制御信号である書込みイネーブル信号（／ＷＥ）が入
力し、上記二入力アンドゲート１４の各他方の入力とし
て、対応するカラムのカラムアドレスをデコードするカ
ラムデコーダとは別（隣り）のカラムデコーダ１２の出
力が入力する。そして、上記二入力オアゲート１３の各
一方の入力として、対応するカラムのカラムアドレスを
デコードする１個のカラムデコーダ１２の出力が入力
し、上記二入力オアゲート１３の各他方の入力として、
対応する二入力アンドゲート１４の出力が入力する。
【００２８】前記メモリセルアレイの複数のグループに
分けられたカラムの各グループに対応してデータ線対が
設けられており、この複数のデータ線対は、それぞれ対
応するグループの各カラムのカラム選択ゲート対（３
１、３２）、（３３、３４）、…の一端側に共通に接続
されている。本例では、２ビットデータを同時に読み出
し得るように２組の入出力データ線対（４１、４２）、
（４３、４４）が設けられている。そして、奇数番目の
カラムのビット線対は対応するカラム選択ゲート対を経
て上記２組の入出力データ線対のうちの第１の入出力デ
ータ線対（４１、４２）に接続され、偶数番目のカラム
のビット線対は対応するカラム選択ゲート対を経て上記
２組の入出力データ線対のうちの第２の入出力データ線
対（４３、４４）に接続されている。
【００２９】上記構成において、書込み時には、／ＷＥ
信号が“Ｌ”レベルになり、各カラムのアンドゲート１
４の出力が“Ｌ”レベルになる。そして、各カラムは、
対応するカラムデコーダ１２の出力が“Ｈ”レベルにな
った時に対応する二入力オアゲート１３が“Ｈ”レベル
になって対応するカラム選択ゲート対がスイッチ制御さ
れることにより選択制御され、対応する第１の入出力デ
ータ線対（４１、４２）からデータが入力し、１ビット
データの書込みが可能になる。
【００３０】読み出し時には、／ＷＥ信号が“Ｈ”レベ
ルになり、各カラムのアンドゲート１４の出力は、カラ
ムデコーダ群の配列内の一方向側の隣りのカラムデコー
ダ１２からの入力が“Ｈ”レベルの場合に“Ｈ”レベル
になる。従って、あるカラムに着目すると、対応するカ
ラムデコーダ１２の出力が“Ｈ”レベルになった時に対
応する二入力オアゲート１３が“Ｈ”レベルになって対
応するカラム選択ゲート対がスイッチ制御されることに
より選択制御されるだけでなく、上記隣りのカラムデコ
ーダ１２の出力が“Ｈ”レベルになった時に対応する二
入力オアゲート１３が“Ｈ”レベルになって対応するカ
ラム選択ゲート対がスイッチ制御されることにより選択
制御される。
【００３１】換言すれば、読み出し時には、あるカラム
デコーダ１２の出力が“Ｈ”レベルになると、対応する
カラムと隣りのカラムデコーダに対応するカラム、つま
り、隣り合う２カラムを同時に選択制御するので、２ビ
ットのデータが２組の入出力データ線対（４１、４
２）、（４３、４４）に同時に読み出される。
【００３２】即ち、上記実施例のＤＲＡＭによれば、メ
モリセルアレイのカラムを指定するためのカラムアドレ
スをデコードするカラムデコーダ１２がカラムアドレス
数より多数設けられており、互いに異なるカラムアドレ
スをデコードする隣り合う２個のカラムデコーダ１２の
出力の論理和をとって１つのカラムアドレスに対応する
カラムを選択することが可能になる。
【００３３】これにより、メモリセルアレイの一端に位
置するカラムについても、このカラムに対応するカラム
デコーダ１２とこれに隣り合う別の１個のカラムデコー
ダ１２の出力との論理和をとってアクセスすることが可
能になる。
【００３４】また、読み出し／書込みに応じて論理レベ
ルが異なる制御信号により論理回路を制御することによ
り、読み出し時のカラム選択数と書込み時のカラム選択
数とを異ならせることが可能になる。
【００３５】なお、上記実施例では、メモリセルアレイ
の一端のカラム（カラムアドレスの例えば最上位に対応
するカラム）を指定するカラムアドレスをデコードする
ために付加カラムデコーダ（Ｎ）を設けたが、図２に示
すように変形実施が可能である。
【００３６】図２に示すメモリコア部は、メモリセルア
レイの他端のカラム（カラムアドレスの例えば最下位に
対応するカラム）を指定するカラムアドレスをデコード
するために付加カラムデコーダ（０）を設けるようにし
たものであり、図１中と同一部分には同一符号を付して
いる。
【００３７】また、上記実施例では、カラムデコーダ群
の配列内で隣り合う２個のカラムデコーダの出力の論理
和をとった出力によりカラム選択を行う例を示したが、
カラムデコーダ群の配列内で近傍の複数個のカラムデコ
ーダの出力の論理和をとった出力によりカラム選択を行
うようにした変形例を図３に示す。
【００３８】図３に示すメモリコア部は、図１に示した
メモリコア部と比べて、カラムデコーダ群および論理回
路が異なり、その他は同じであるので図１中と同一符号
を付している。
【００３９】即ち、カラムデコーダ１２群は、メモリセ
ルアレイの各カラムに対応して設けられた複数のカラム
デコーダ（０〜Ｎ）の配列の一端に２個の付加カラムデ
コーダ（０）（１）が設けられている。この２個の付加
カラムデコーダ（０）（１）は、前記メモリセルアレイ
の一端側の２個のカラムをそれぞれ指定する２つのカラ
ムアドレスを対応してデコードするためのものである。
【００４０】そして、論理回路（１３、１４）は、カラ
ムデコーダ群の配列内の例えば１個おきの２個のカラム
デコーダ１２の出力の論理和をとるように接続されてい
る。図４は、本発明の第２実施例に係るＤＲＡＭのメモ
リコア部の構成の一部を示している。このメモリコア部
は、図１に示したメモリコア部と比べて、メモリセルア
レイが複数のブロック（サブアレイ）５１に分割されて
おり、２個のサブアレイに対して共通に使用される１個
のカラムデコーダ群５２が上記２個のサブアレイ間の領
域に形成されている点が異なり、その他は同じである。
【００４１】即ち、上記サブアレイ５１とカラムデコー
ダ群５２との関係は、図１乃至図３のいずれかに示した
メモリコア部におけるメモリセルアレイとカラムデコー
ダ群との関係と同じである。
【００４２】図５は、本発明の第３実施例に係るＤＲＡ
Ｍのメモリコア部の構成の一部を示している。このメモ
リコア部は、図１乃至図３のいずれかに示したメモリコ
ア部と比べて、８ビットの同時書込み、１６ビットの同
時読み出しが可能となるように、１つのカラムアドレス
に８カラムが対応している点が異なり、その他は同じで
あるので図１中と同一符号を付している。即ち、この８
カラムに対応して１個の論理回路（１３、１４）および
１個のカラムデコーダ１２が設けられている。
【００４３】この第３実施例によれば、書込み時には１
バイトのデータを書込み、読み出し時には２バイトのデ
ータを読み出すようなアーキテクチャーを導入した多ビ
ット構成のＤＲＡＭを実現でき、以下に例示するような
機能を実現できる。
【００４４】（１）２バイトのコードデータを１バイト
づつに分けて別々のカラムに順次書込み、さらに、コー
ド変換のために１バイトデータを書き換えた後、２バイ
トのコードデータを同時に読み出す機能。この機能を用
いれば、１バイトのコードデータを２バイトのコードデ
ータに変換することが可能になる。
【００４５】（２）フラグビットを含む２バイトデータ
を１バイトづつに分けて別々のカラムに順次書込み、さ
らに、フラグビットを含む１バイトデータを書き換えた
後、２バイトデータを同時に読み出す機能。この機能を
用いれば、データの書き換えに伴ってアクセスするビッ
ト数を減少させることが可能になる。
【００４６】（３）カラー画像を構成するＲＧＢデータ
と輝度データとからなる２バイトデータを１バイトづつ
に分けて別々のカラムに順次書込み、さらに、カラー画
像の色調を調整するために輝度データを含む１バイトデ
ータを書き換えた後、２バイトデータを同時に読み出す
機能。この機能を用いれば、データの書き換えに伴って
アクセスするビット数を減少させることが可能になる。
【００４７】（４）同じ１バイトデータを別々のカラム
に順次書込んだ後、この２回分の１バイトデータを同時
に読み出す機能。この機能を用いれば、２個の１バイト
データが一致するか否かを検出することにより、読み出
しデータの信頼度をチェックすることが可能になる。
【００４８】（５）インターレース走査により得られた
２枚のフィールド画像のデータを別々のカラムに順次書
込んだ後、上記２枚のフィールド画像のデータを同時に
読み出す機能。この機能を用いれば、ノンインターレー
ス形式の１枚のフレーム画像データを得たり、２枚のフ
ィールド画像間の相関を求めることが可能になる。
【００４９】なお、上記各実施例では、読み出し時のカ
ラム選択数を書込み時のカラム選択数より多くするよう
にしたが、逆に、書込み時のカラム選択数を読み出し時
のカラム選択数より多くするように変更することも可能
である。
【００５０】なお、上記各実施例に示したＤＲＡＭにお
ける各カラムの構成は種々の変形実施が可能であり、本
発明は、ＤＲＡＭに限らず、他の半導体メモリにも適用
できることはいうまでもない。
【００５１】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、複数のカラムデコーダの出力の論理和をとっ
てカラムを選択することにより複数カラムを同時にアク
セスする方式を採用する場合に、メモリセルアレイの一
端に位置するカラムについても、このカラムに対応する
カラムデコーダの出力と別のカラムデコーダの出力との
論理和をとってアクセスすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＤＲＡＭのメモリコ
ア部の一部を示す回路図。
【図２】図１のメモリコア部の一変形例を示す回路図。
【図３】図１のメモリコア部の他の変形例を示す回路
図。
【図４】本発明の第２実施例に係るＤＲＡＭのメモリコ
ア部の一部を示す回路図。
【図５】本発明の第３実施例に係るＤＲＡＭのメモリコ
ア部の一部を示す回路図。
【図６】従来の汎用のＤＲＡＭにおけるメモリコア部の
一部を示す回路図。
【図７】従来のＤＲＡＭに読み出し時と書込み時とでカ
ラム選択数を異ならせるアーキテクチャーを導入した場
合に考えられるメモリコア部の一部を示す回路図。
【図８】図７中のカラムデコーダ群の全体を示すブロッ
ク図。
【符号の説明】
１０…メモリセル、１１…センスアンプ、１２…カラム
デコーダ、１３…オアゲート、１４…アンドゲート。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルが行列状に配列されたメモリ
    セルアレイと、 上記メモリセルアレイの各カラムに対応して接続された
    複数のカラムゲートと、前記メモリセルアレイの複数の
    グループに分けられたカラムの各グループに対応して設
    けられ、それぞれ対応するグループの各カラムのカラム
    ゲートの一端側に共通に接続された複数のデータ線と、 前記メモリセルアレイのカラムを指定するカラムアドレ
    ス信号をデコードするカラムデコーダが前記メモリセル
    アレイのカラムアドレス数より多数設けられて配列され
    たカラムデコーダ群と、 前記メモリセルアレイにおける異なるカラムアドレスの
    カラムに対応してカラムアドレス数と同数設けられ、前
    記カラムデコーダ群のうちの互いに異なるカラムアドレ
    スをデコードする所定の複数のカラムデコーダの出力の
    論理和をとって対応するカラムのカラムゲートをスイッ
    チ制御する複数の論理回路とを具備することを特徴とす
    る半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、 前記カラムデコーダ群は、前記メモリセルアレイの一端
    側のカラムを指定するカラムアドレスをデコードするカ
    ラムデコーダが、カラムデコーダ群の配列の一端側およ
    び他端側にそれぞれ設けられていることを特徴とする半
    導体記憶装置。
  3. 【請求項３】 請求項１または２記載の半導体記憶装置
    において、 前記論理回路は、前記カラムデコーダ群の配列内で隣り
    合う１組の複数のカラムデコーダの出力の論理和をとる
    ことを特徴とする半導体記憶装置。
  4. 【請求項４】 請求項３記載の半導体記憶装置におい
    て、 前記カラムデコーダ群は、前記メモリセルアレイの一端
    のカラムを指定するカラムアドレスをデコードするカラ
    ムデコーダが、カラムデコーダ群の配列の一端および他
    端にそれぞれ１個づつ設けられており、 前記論理回路は、前記カラムデコーダ群の配列内で隣り
    合う２個のカラムデコーダの出力の論理和をとることを
    特徴とする半導体記憶装置。
  5. 【請求項５】 請求項１乃至４のいずれか１つに記載の
    半導体記憶装置において、前記論理回路は、 当該論理回路に対応するカラムのカラムアドレスをデコ
    ードするカラムデコーダとは別の所定数のカラムデコー
    ダの出力信号および読み出し／書込みに応じて論理レベ
    ルが異なる制御信号の論理積をとる論理積回路と、 当該論理回路に対応するカラムのカラムアドレスをデコ
    ードする１個のカラムデコーダの出力および上記論理積
    回路の出力の論理和をとる論理和回路とを有することを
    特徴とする半導体記憶装置。
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