DE69512700T2

DE69512700T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69512700T2
Application number: DE69512700T
Authority: DE
Inventors: Shinji Miyano; Katsuhiko Sato; Tomoaki Yabe
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-04-13
Filing date: 1995-04-12
Publication date: 2000-03-09
Anticipated expiration: 2015-04-13
Also published as: JP3048498B2; DE69512700D1; US5590084A; JPH07282581A; CN1041250C; KR0159465B1; CN1120224A; KR950030151A; EP0678872B1; EP0678872A1

Description

Die vorliegende Erfindung betrifft allgemein eine Halbleiterspeichereinrichtung mit wahlfreiem Zugriff (RAM), und insbesondere eine Verbesserung der Spaltenauswahl in einem Speicherzellenfeld.
Fig. 6 zeigt einen Teil einer Struktur eines Speicherkernabschnitts in einem üblichen Universal DRAM.
In dem Speicherkernabschnitt sind Speicherzellen 10 in einer Matrix unter Bildung eines Speicherzellenfeldes angeordnet. Ein Leseverstärker 11 ist mit einem Paar von Bitleitungen in jeder Spalte des Zellfeldes verbunden. Das Paar der Bitleitungen (21, 22; 23, 24; ...) in jeder Spalte ist mit einem Paar von gemeinsamen Eingabe/Ausgabedatenleitungen verbunden, und zwar über ein zugeordnetes Paar von Spaltenauswahlgatters. Spaltendekoder 12 sind mit den jeweiligen Spalten verbunden. Das Paar der Spaltenauswahlgatters (31, 32; 33, 34; ...) in jeder Spalte wird durch eine Ausgabegröße eines zugeordneten Spaltendekoders 12 gesteuert. Im Ergebnis läßt sich jede Spalte durch eine Ausgangsgröße des zugeordneten Spaltendekoders sowohl für Schreib- als auch für Lesebetriebsschritte auswählen.
Ein üblicher Halbleiterspeicher mit wahlfreiem Zugriff, beispielsweise der zuvor erwähnte DRAM, weist eine Architektur auf, bei der die Zahl der Spaltendekoder die gleiche ist wie derjenige der Spaltenadressen, so daß sich dieselbe Zahl der Spalten sowohl bei Lese- als auch Schreibbetriebsschritten auswählen läßt.
Für ein Computersystem besteht in den zurückliegenden Jahren die Tendenz, daß es als sogenanntes "System auf einem Chip" ausgebildet wird, derart, daß ein Speicherabschnitt und ein Datenverarbeitungs-Funktionsabschnitt auf demselben Halbleiterchip montiert sind. Wird das "System auf einem Chip" so verbessert, daß der Speicher selbst den Datenverarbeitungs-Funktionsabschnitt aufweist oder daß ein exklusiver Speicher für einen eingeschränkten Zweck zu realisieren ist, so läßt sich eine neue Architektur, die sich von der oben beschriebenen üblichen Architektur unterscheidet, im Hinblick auf die Auswahl einer Spalte des Speicherzellenfeldes einführen, und in diesem Fall kann die Zahl der bei einem Lesebetrieb ausgewählten Spalten unterschiedlich gegenüber der Zahl der bei einem Schreibbetrieb ausgewählten Spalten sein.
Fig. 7 zeigt eine Struktur eines Speicherkernabschnitts in einem Fall, bei dem eine Architektur, bei der die Zahl der ausgewählten Spalten unterschiedlich bei Lese- und Schreibbetriebsschritten ist, auf einen üblichen DRAM mit Spaltendekodern einer Zahl angewandt wird, die mit der Zahl der Spaltenadressen übereinstimmt.
Der Spaltenkernabschnitt weist zwei Paare von Eingabe/Ausgabe-Datenleitungen (41, 42 und 43, 44) auf, so daß sich Daten von zweit Bit gleichzetig lesen lassen. Insbesondere ist das Paar der Bitleitungen einer ungeradzahligen Spalte mit einem ersten Paar von Eingabe/Ausgabe-Datenleitungen (41 und 42) über ein zugeordnetes Paar von Spaltenauswahlgatters verbunden, wohingehend das Paar von Bitleitungen einer geraden Spalte mit zweiten Eingabe/Ausgabe-Datenleitungen (43 und 44) über ein zugeordnetes Paar von Spaltenauswahlgatters verbunden ist. Der Speicherkernabschnitt enthält ferner eine Gatterschaltung mit einem ODER-Gatter mit zwei Eingängen 13 und einem UND-Gatter mit zwei Eingängen 14, was einem Paar von Spaltenauswahlgatters (31, 32; 33, 34; ...) in jeder Spalte entspricht.
Eine Ausgangsgröße des jeweiligen Spaltendekoders 12 wird bei einem Eingang jedes der ODER-Gatter mit zwei Eingängen 13 eingegeben, und eine Ausgangsgröße des jeweiligen UND-Gatters mit zwei Eingängen 14 wird bei dem anderen Eingang der Gatter 13 eingegeben. Ein Schreibfreigabesignal (/WE) wird bei einem Eingang jedes der UND-Gatter mit zwei Eingängen 14 eingegeben, und eine Ausgangsgröße eines Spaltendekoders (beispielsweise "i+1"ten) benachbart zu den jeweiligen Spaltendekoder 12 (dem "i"-ten) wird bei dem anderen Eingang es Gatters 14 eingegeben.
Bei der obigen Struktur liegt während einem Schreibbetrieb das Signal /WE auf "L"-Pegel, mit dem Ergebnis, daß die Ausgangsgröße des UND-Gatters 14 bei jeder Spalte den Wert "L" annimmt. Wenn eine Ausgangsgröße des Spaltendekoders 12 den "H"-Pegel annimmt, nimmt eine Ausgangsgröße des ODER- Gatters mit zwei Eingängen 13 den "H"-Pegel an, wodurch ein Paar der Spaltenauswahlgatter angeschaltet wird, so daß die zugeordnete Spalte ausgewählt wird. Im Ergebnis werden Daten zu der ausgewählten Spalte über das Paar der Eingabe/Ausgabe- Datenleitungen (41, 42; oder 43, 44) eingegeben, so daß sich ein Ein-Bit-Datenwert in die Speicherzelle der Spalte schreiben läßt.
Während eines Lesebetriebs liegt das Signal /WE auf einem "H"-Pegel. Eine Ausgangsgröße von dem Gatter jeder Spalte liegt bei dem "H"-Pegel, wenn eine Eingangsgröße von einem Spaltendekoder 12 benachbart zu dem zugeordneten Spaltendekoder der Spaltendekoderreihe auf dem "H"-Pegel liegt. Demnach läßt sich eine Spalte nicht nur dann auswählen, wenn eine Ausgangsgröße des zugeordneten Spaltendekoders (z. B., i) den "H"-Pegel annimmt und eine Ausgangsgröße des zugeordneten ODER-Gatters mit zwei Eingängen 13 den "H"-Pegel annimmt, so daß sich das zugeordnete Paar der Spaltenauswahlgatter 31 und 32 anschalten läßt, sondern auch dann, wenn eine Ausgangsgröße des angrenzenden Spaltendekoders (i+1) den "H"-Pegel annimmt und eine Ausgangsgröße des zugeordneten ODER-Gatters mit zwei Eingängen 13 den "H"-Pegel annimmt, wodurch das zugeordnete Paar der Spaltenauswahlgatter 31 und 32 angeschaltet wird.
In anderen Worten ausgedrückt, werden bei einem Lesebetrieb dann, wenn eine Ausgangsgröße eines Spaltendekoders 12 den "H"-Pegel annimmt, die jeweilige Spalte und eine Spalte gemäß einem angrenzenden Spaltendekoder gleichzeitig ausgewählt. Demnach werden Daten für zwei Bit durch das Paar der Eingabe/Ausgabe-Datenleitungen (41, 42; 43, 44) ausgelesen.
Das obige System, bei dem ein Zugriff auf zwei Spalten mittels einer logischen ODER-Verknüpfung zwischen Ausgangsgrößen zweier angrenzender Spaltendekoder der Spaltendekoder 12 derselben Zahl wie die Zahl der Spaltenadresse erfolgt, wird als Zweispalten-Zugriffssystem bezeichnet. Ist dieses System bei einer Speichereinrichtung einzusetzen, so läßt sich lediglich eine Spalte durch eine Ausgangsgröße des jeweiligen Einspaltendekoders 12 auswählen, bei einer Spalte, die an einem Ende des Speicherzellenfelds angeordnet ist (oder einem Teilfeld in einem Fall, in dem das Feld in mehrere Blöcke unterteilt ist). Dieses System ist demnach nachteilhaft dahingehend, daß sich Daten gemäß zwei Bit nicht gleichzeitig auslesen lassen.
Wie in Fig. 8 gezeigt, liegt im Hinblick auf eine Spalte, die bei einem Ende (beispielsweise der rechtesten Spalte in der Zeichnung) angeordnet ist, d. h. der Spalte gemäß dem signifikantesten Bit der Spaltenadresse, obgleich diese Spalten einen Spaltendekoder (N) enthält kein Spaltendekoder angrenzend hierzu in der Spaltendekoderreihe vor (an der rechten Seite hiervon gemäß der Zeichnung). Demnach ist es unmöglich, ein logisches Gatter so anzuordnen, daß sich die Spalte dann auswählen läßt, wenn ein Ausgang von dem angrenzenden Spaltendekoder auf "H"-Pegel liegt. Demnach lassen sich dann, wenn die signifikanteste Spalte bei einem Lesebetrieb bezeichnet ist, aufgrund der Tatsache, daß lediglich die signifikanteste Spalte ausgewählt ist, Daten gemäß lediglich einem Bit lesen.
Zum Lösen dieses Problems wird vorgeschlagen, eine Speichereinrichtung so auszubilden, so daß sich ein Zugriff auf eine Spalte bei einem Ende des Speicherzellenfelds mittels einer logischen ODER-Verknüpfung zwischen den Ausgangsgrößen von zwei Spaltendekodern in den Spalten durchführen läßt, die an beiden Enden des Speicherzellenfelds angeschlossen sind, d. h. an beiden Spaltendekodern an beiden Enden der Spaltendekoderreihe.
In diesem Fall ist es jedoch erforderlich, eine lange Signalleitung anzuordnen, zum Zuführen einer Ausgangsgröße von den Spaltendekodern an einem Ende der Spaltendekoderreihe zu einem Eingangsknoten des logischen Gatters an einer Ausgangsseite des Spaltendekoders bei dem anderen Ende der Spaltendekoderreihe. Diese lange Signalleitung kann ein Problem im Hinblick auf eine Signalverögerung bewirken.
Zusätzlich muß aufgrund der Tatsache, daß die lange Signalleitung einen großen parasitären Kapazitätswert aufweist, der Spaltendekoder, der eine Ausgangsgröße zu der Signalleitung zuführt, eine größere Treiberfähigkeit als die anderen Spaltendekoder aufweisen. Demnach lassen sich die Spaltendekoder nicht in einem regulären Muster anordnen. Weiterhin ist dann, wenn die zuvor erwähnte Signalleitung angeordnet wird, das Musterlayout der Spaltendekoderreihe unvermeidlicherweise begrenzt.
Wie oben beschrieben, läßt sich bei der üblichen Halbleitereinrichtung, bei der die Zahl der Spaltendekoder die gleiche ist wie die Zahl der Spalten, dann, wenn eine zusätzliche Spalte durch eine logische ODER-Verknüpfung zwischen den Ausgangsgrößen mehrerer Spaltendekoder auszuwählen ist, damit gleichzeitig ein Zugriff auf mehrere Spalten erfolgt, eine Spalte, die bei einem Ende des Speicherzellenfelds angeordnet ist, lediglich durch eine Ausgangsgröße des zugeordneten Spaltendekoders auswählen, d. h. es läßt sich lediglich eine Spalte auswählen. Demnach ist es schwierig, ein System zu erzielen, bei dem ein gleichzeitiger Zugriff auf mehrere Spalten möglich ist.
Die vorliegende Erfindung wurde geschaffen, um das obige Problem gemäß dem üblichen Stand der Technik zu lösen. Es ist demnach eine Aufgabe der vorliegenden Erfindung, eine Halbleitereinrichtung zu schaffen, bei der sich selbst dann, wenn eine zusätzliche Spalte mittels einer logischen ODER- Verknüpfung zwischen den Ausgangsgrößen mehrerer Spaltendekoder für einen gleichzeitigen Zugriff auf mehrere Spalten auszuwählen ist, selbst eine an einem Ende des Speicherzellenfelds angeordnete Spalte durch eine logische ODER-Verknüpfung zwischen den Ausgangsgrößen von dem zugeordneten Spaltendekoder und einem anderen Spaltendekoder auswählen läßt.
Eine Halbleitereinrichtung gemäß der vorliegenden Erfindung enthält ein Speicherzellenfeld, in dem mehrere Speicherzellen in einer Matrix angeordnet sind, derart, daß das Speicherzellenfeld mehrere Gruppen von Spalten enthält; mehrere Spaltengates oder Spaltengatter, die jeweils mit einem der mehreren Spalten des Speicherzellenfelds verbunden sind; mehrere Datenleitungen, die jeweils gemeinsam für eine ausgewählte Spalte in jeder Gruppe der Spalten vorgesehen sind und die jeweils gemeinsam mit einem ersten Ende des Spaltengatters der ausgewählten Spalte verbunden sind; eine Spaltendekoderreihe mit Spaltendekodern einer Zahl, die größer als die Zahl der Spaltenadressen des Speicherzellenfelds ist, zum Dekodieren eines Spaltenadreßsignals, das eine Spalte des Speicherzellenfelds bezeichnet; mehrere Logikschaltungen, die für Spalten der unterschiedlichen Spaltenadressen in dem Speicherzellenfeld vorgesehen sind, zum Steuern der Spaltengatter der jeweiligen Spalten mittels einer logischen ODER-Verknüpfung zwischen den Ausgangsgrößen einer vorgegebenen Vielzahl der Spaltendekoder zum Dekodieren unterschiedlicher Spaltenadressen der Spaltendekoderreihe.
Gemäß der vorliegenden Erfindung ist die Zahl der Spaltendekoder zum Dekodieren der Spaltenadressen zum Bezeichnen einer Spalte des Speicherzellenfelds größer als die Zahl der Spaltenadressen. Mit der obigen Struktur läßt sich eine Spalte gemäß einer Spaltenadresse mittels einer logischen ODER-Verknüpfung zwischen den Ausgangsgrößen mehrerer Spaltendekoder zum Dekodieren unterschiedlicher Spaltenadressen auswählen.
Im Ergebnis läßt sich selbst eine Spalte, die an einem Ende des Speicherzellenfelds angeordnet ist, mittels einer logischen ODER-Verknüpfung zwischen den Ausgangsgrößen zwischen dem zugehörigen Spaltendekoder und einem anderen Spaltendekoder auswählen.
Ferner werden die Logikschaltungen durch Steuersignale gesteuert, die im Hinblick auf auf den Logikpegel der Lese- und Schreibbetriebsschritten variieren, mit dem Ergebnis, daß die Zahl der bei dem Lesebetrieb ausgewählten Spalten unterschiedlich zu der Zahl der bei dem Schreibbetrieb ausgewählten Spalten sein kann.
Ein besseres Verständnis dieser Erfindung ergibt sich anhand der folgenden detaillierten Beschreibung im Zusammenhang mit der beiliegenden Zeichnung; es zeigen:
Fig. 1 ein Schaltbild zum Darstellen eines Teils eines Speicherkernabschnitts eines DRAMs gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ein Schaltbild zum Darstellen einer Modifikation des in Fig. 1 gezeigten Speicherkerns;
Fig. 3 ein Schaltbild zum Darstellen einer anderen Modifikation des in Fig. 1 gezeigten Speicherkerns;
Fig. 4 ein Schaltbild zum Darstellen eines Teils eines Speicherkernabschnitts eines DRAMs gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 5 ein Schaltbild zum Darstellen eines Teils eines Speicherkernabschnitts eines DRAMs gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
Fig. 6 ein Schaltbild zum Darstellen eines Teils eines Speicherkernabschnitts eines üblichen Universal- DRAMs;
Fig. 7 ein Schaltbild zum Darstellen eines Teils eines Speicherkernabschnitts, der für einen Fall vorgeschlagen ist, bei dem eine Architektur, bei der sich die Zahl der ausgewälten Spalten bei dem Lese- und Schreibbetrieb unterscheidet, auf einen üblichen DRAM angewandt wird; und
Fig. 8 ein Blockschaltbild zum Darstellen einer in Fig. 7 gezeigten gesamten Spaltendekodergruppe.
Eine Ausführungsform der vorliegenden Erfindung wird detailliert unter Bezug auf die beiliegende Zeichnung beschrieben.
Die Fig. 1 zeigt ein Schaltbild zum Darstellen eines Teils eines Speicherkernabschnitts eines DRAMs gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
Speicherzellen 10 sind in einer Matrix angeordnet, wodurch ein Speicherzellenfeld gebildet wird. Jede Spalte des Speicherzellenfelds weist ein Paar von Bitleitungen (21, 22; 23, 24; ...) auf. Wortleitungen WL sind mit den Speicherzellen in derselben Reihe des Speicherzellenfelds verbunden. Leseverstärker 11 sind mit den Paaren der Bitleitungen der jeweiligen Spalten verbunden. Mehrere Paare der Spaltengatter (31, 32; 33, 34; ...) sind mit den Paaren der Bitleitungen der jeweiligen Spalten verbunden.
Spaltendekoder 12 dekodieren ein Spaltenadreßsignal zum Bezeichnen einer Spalten des Speicherzellenfelds. Die Zahl der Spaltendekoder 12 ist größer als die Zahl der Spaltenadressen für das Speicherzellenfeld.
Die Reihe, d. h. die Anordnung, der Spaltendekoder 12 dieser Ausführungsform besteht aus mehreren Spaltendekodern (0 bis N) gemäß den jeweiligen Spalten des Speicherzellenfelds und einem zusätzlichen Spaltendekoder (N&spplus;). Der zusätzliche Spaltendekoder (N&spplus;) dient zum Dekodieren einer Spaltenadrese, die eine Spalte bezeichnet, die an dem rechten Ende in der Zeichnung angeordnet ist, d. h. der Spalte gemäß dem signifikantesten Bit der Spaltenadresse. Demnach ist bei der in Fig. 1 gezeigten Ausführungsform ein Spaltendekoder zum Dekodieren der Spaltenadresse, die die Spalte bei einem Ende des Speicherzellenfelds bezeichnet, bei jedem Ende der Anordnung der Reihe der Spaltendekoder 12 vorgesehen.
Ferner sind bei der in Fig. 1 gezeigten Ausführungsform Logikschaltungen jeweils für die Spalten der unterschiedlichen Adressen in dem Speicherzellenfeld vorgesehen. In anderen Worten ausgedrückt, enthält das Speicherzellenfeld Logikschaltungen mit der Zahl, die mit der Zahl der Spaltenadressen übereinstimmt. Jede Logikschaltung steuert das Spaltenauswahlgatter der zugeordneten Spalte mittels einer logischen ODER-Verknüpfung zwischen den Ausgangsgrößen vorgegebener Spaltendekoder in der Spaltendekoderreihe (einschließlich dem Spaltendekoder der zugeordnete Spalte) zum Dekodieren unterschiedlicher Spaltenadressen.
Bei dieser Ausführungsform sind die Logikschaltungen in den jeweiligen Spalten des Speicherzellenfelds so vorgesehen, daß eine logische ODER-Verknüpfung zwischen den Ausgangsgrößen zweier angrenzender Spaltendekoder in der Spaltendekoderreihe erhielt wird. Beispielsweise ist eine Logikschaltung mit einer ODER-Schaltung mit zwei Eingängen (ODER-Gatter) 13 und einer UND-Schaltung mit zwei Eingängen (UND-Gatter) 14 mit jedem Paar der Spaltenauswahlgatter (31, 32; 33, 34; ...) verbunden. Ein im Hinblick auf den Logikpegel bei Schreib- und Lesebetriebsschritten variierendes Steuersignal, d. h. ein Schreibfreigabesignal (/WE), wird bei einem Eingangsanschluß des UND-Gatters mit zwei Eingängen 14 eingegeben. Eine Ausgangsgröße eines Spaltendekoders 12 (bei dieser Ausführungsform ein angrenzender Spaltendekoder), der sich von dem Spaltendekoder zum Dekodieren der Spaltenadresse der zugeordneten Spalte unterscheidet, wird bei dem anderen Eingangsanschluß des UND-Gatters mit zwei Eingängen 14 eingegeben. Eine Ausgangsgröße des Spaltendekoders 12 zum Dekodieren der Spaltenadresse der zugeordneten Spalte wird bei einem Eingangsanschluß des ODER-Gatters mit zwei Eingängen 13 eingegeben. Eine Ausgangsgröße des zugeordneten UND-Gatters mit zwei Eingängen 14 wird bei dem anderen Eingangsanschluß des ODER-Gatters mit zwei Eingängen 13 eingegeben.
Die Spalten des Speicherzellenfelds sind in mehrere (gemäß dieser Ausführungsform zwei) Gruppen unterteilt. Die Paare der Datenleitungen (41, 42; und 43, 44 in dieser Ausführungsform) sind für die jeweiligen Gruppen vorgesehen. Die mehreren Paare der Datenleitungen sind mit ersten Enden der Paare der Spaltenauswahlgatter (31, 32; 33, 34; ...) der jeweiligen Gruppen verbunden. Das Speicherzellenfeld dieser Ausführungsform enthält zwei Paare von Eingabe/Ausgabe- Datenleitungen (41, 42; und 43, 44)-, so daß sich Daten gemäß zwei Bit simultan lesen lassen. Das Paar der Bitleitungen einer ungeradzahligen Spalte wird mit einem ersten Paar der Eingabe/Ausgabe-Datenleitungen (41, 42) der zwei Paare der Eingabe/Ausgabe-Datenleitungen über das zugeordnete Paar der Spaltenauswahlgatter verbunden. Das Paar der Bitleitungen der geradzahligen Spalte wird mit einem zweiten Paar der Eingabe/Ausgabe-Datenleitungen (43, 44) der zwei Paare von Eingabe/Ausgabe-Datenleitungen über das zugeordnete Paar der Spaltenauswahlgatter verbunden.
Mit der obigen Struktur nimmt bei einem Schreibbetrieb das Signal /WE den "L"-Pegel an, und Ausgangsgrößen von den UND- Gattern 14 der jeweiligen Spalten nehmen den "L"-Pegel an. Nimmt eine Ausgangsgröße des Spaltendekoders 12 einer Spalte der "H"-Pegel an, so nimmt eine Ausgangsgröße des zugeordneten ODER-Gatters mit zwei Eingängen den "H"-Pegel an, wodurch das zugeordnete Paar der Spaltenauswahlgatter angeschaltet wird. Im Ergbnis werden Daten bei der ausgewählten Spalte über das erste Paar der Eingabe/Ausgabe- Datenleitungen (41, 42) eingegeben, so daß sich Daten gemäß einem Bit in die Speicherzelle der ausgewählten Spalte schreiben lassen.
Bei einem Lesebetrieb nimmt das Signal /WE einen "H"-Pegel an. Eine Ausgangsgröße von dem Gatter jeder Spalte nimmt den "H"-Pegel an, wenn eine Eingangsgröße von einem Spaltendekoder 12, die an den zugeordneten Spaltendekoder der Spaltendekoderreihe angrenzt, bei dem "H"-Pegel liegt. Demnach läßt sich eine Spalte nicht nur dann auswählen, wenn eine Ausgangsgröße des zugeordneten Spaltendekoders (z. B., 0) den "H"-Pegel annimmt und eine Ausgangsgröße des zugeordneten ODER-Gatters mit zwei Eingängen 13 den "H"-Pegel annimmt, wodurch das zugeordnete Paar der Spaltenauswahlgatter 31 und 32 angeschaltet wird, sondern auch dann, wenn eine Ausgangsgröße des angrenzenden Spaltendekoders (N+) den "H"- Pegel annimmt und eine Ausgangsgröße des zugeordneten ODER- Gatters mit zwei Eingängen 13 den "H"-Pegel annimmt, wodurch das zugeordnete Paar der Spaltenauswahlgatter 31 und 32 angeschaltet wird.
In anderen Worten ausgedrückt, werden bei einem Lesebetrieb dann, wenn eine Ausgangsgröße eines Spaltendekoders 12 den "H"-Pegel annimmt, die zugeordnete Spalte und eine Spalte gemäß einem angrenzenden Spaltendekoder gleichzeitig ausgewählt. Demnach werden Daten gemäß zwei Bit über die zwei Paare der Eingabe/Ausgabe-Datenleitungen (41, 42; 43, 44) gelesen.
Bei dem DRAM der oben beschriebenen Ausführungsform ist die Zahl der Spaltendekoder 12 zum Dekodieren einer Spaltenadresse zum Bezeichnen einer Spalte in dem Speicherzellenfeld größer als die Zahl der Spaltenadressen. Demnach läßt sich eine Spalte gemäß einer Spaltenadresse durch eine logische ODER-Verknüpfung zwischen den Ausgangsgrößen von zwei angrenzenden Spaltendekodern 12 zum Dekodieren unterschiedlicher Spaltenadressen auswählen.
Auf diese Weise kann sogar ein Zugriff auf eine Spalte erfolgen, die bei einem Ende des Speicherzellenfelds angeordnet ist, mittels einer logischen ODER-Verknüpfung zwischen den Ausgangsgrößen des zugeordneten Spaltendekoders 12 und eines hieran angrenzenden anderen Spaltendekoders 12.
Ferner werden die Logikschaltungen durch Steuersignale gesteuert, die im Hinblick auf den Logikpegel bei Lese- und Schreibbetriebsschritten variieren, so daß die Zahl der bei dem Lesebetrieb ausgewählten Spalten unterschiedlich zu der Zahl der Spalten sein kann, die bei dem Schreibbetrieb ausgewählt sind.
Bei der obigen Ausführungsform ist der zusätzliche Spaltendekoder (N+) zum Dekodieren einer Spaltenadresse vorgesehen, die die rechteste Spalte in der Zeichnung (die Spalte gemäß dem signifikantesten Bit der Spaltenadresse) des Speicherzellenfelds bezeichnet. Jedoch läßt sich diese Ausführungsform, wie in Fig. 2 gezeigt, modifizieren.
Ein in Fig. 2 gezeigter Speicherkernabschnitt enthält einen zusätzlichen Spaltendekoder (0+) zum Dekodieren einer Spaltenadresse, die die linkeste Spalte in der Zeichnung (die Spalte gemäß dem niedersignifikantesten Bit der Spaltenadresse) des Speicherzellenfelds bezeichnet. In der Fig. 2 sind dieselben Elemente, wie sie in Fig. 1 gezeigt sind, anhand derselben Bezugszeichen, wie sie in Fig. 1 verwendet werden, bezeichnet.
Bei der obigen Ausführungsform wird eine Spalte mittels einer logischen ODER-Verknüpfung zwischen den Ausgangsgrößen von zwei angrenzenden Spaltendekodern in der Spaltendekoderreihe ausgewählt. Jedoch läßt sich die Ausführungsform so, wie in Fig. 3 gezeigt, modifizieren, gemäß der sich eine Spalte mittels einer logischen ODER-Verknüpfung zwischen den Ausgangsgrößen von zwei nicht aneinandergrenzenden Spalten in der Spaltendekoderreihe auswählen läßt.
Der in Fig. 3 gezeigte Speicherkernabschnitt ist derselbe wie der in Fig. 1 gezeigte, mit Ausnahme der Anordnung der Spaltendekoder und der Verbindung der Logikschaltungen. Demnach sind dieselben Elemente, wie sie in Fig. 1 gezeigt sind, anhand derselben Bezugszeichen, wie sie in Fig. 1 verwendet sind, bezeichnet.
Bei dieser Modifikation sind zwei zusätzliche Spaltendekoder 0+ und 1+ bei einem Ende (dem rechten Ende in Fig. 3) der Reihe der mehreren Spaltendekoder 0 bis N gemäß den jeweiligen Spalten des Speicherzellenfelds vorgesehen. Die zwei zusätzlichen Spaltendekoder 0+ und 1+ dienen zum Dekodieren der Spaltenadressen, die jeweils durch die Spaltendekoder 0 und 1 dekodiert werden.
Jede Logikschaltung (13, 14) ist mit einem Paar zweier alternativ angeordneter Spaltendekoder 12 so verbunden, daß eine logische ODER-Verknüpfung zwischen den Ausgangsgrößen der zwei Spaltendekoder 12 erhalten wird.
Die Fig. 4 zeigt einen Teil eines Speicherkernabschnitts eines DRAMs gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Der in Fig. 4 gezeigte Speicherkernabschnitt ist derselbe wie der in Fig. 1 gezeigte, mit der Ausnahme, daß das Speicherzellenfeld in mehrere Blöcke (Teilfelder) 51 unterteilt ist und eine für die zwei Teilfelder gemeinsame Spaltendekoderreihe 52 zwischen den Gebieten der zwei Teilfelder gebildet ist.
Die Beziehung zwischen einem Teilfeld 51 und einer Spaltendekoderreihe 52 ist dieselbe wie diejenige in dem Speicherkernabschnitt, die in den Fig. 1, 2 oder 3 gezeigt ist. Demnach ist eine detaillierte Struktur der zweiten Ausführungsform in der Zeichnung nicht gezeigt.
Die Fig. 5 zeigt einen Teil eines Speicherkernabschnitts eines DRAMs gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Der in Fig. 4 gezeigte Speicherkernabschnitt ist derselbe wie diejenigen, die in den Fig. 1 bis 3 gezeigt sind, mit der Ausnahme, daß eine Spaltenadresse zu acht Spalten so zugeordnet ist, daß Daten gemäß acht Bit gleichzeitig geschrieben werden können und Daten gemäß sechzehn Bit gleichzeitig gelesen werden können. Demnach sind dieselben Elemente, wie sie in Fig. 1 gezeigt sind, mit denselben Bezugszeichen bezeichnet, wie sie in Fig. 1 verwendet sind. Wie in Fig. 5 gezeigt, sind eine Logikschaltung (13, 14) und ein Spaltendekoder 12 acht Spalten zugeordnet.
Die dritte Ausführungsform realisiert eine Mehrfachbit DRAM mit einer Architektur, bei der sich Daten gemäß einem Byte in einem Schreibbetrieb schreiben lassen und sich Daten gemäß 2 Byte bei einem Lesebetrieb lesen lassen. Mit einem derartigen DRAM lassen sich die folgenden Funktionen erzielen.
(1) Eine Funktion zum sukzessiven Schreiben von Codedaten mit zwei Byte in unterschiedlichen Spalten, Überprüfen von Daten eines Bytes für eine Codeumsetzung und anschließenden gleichzeitigen Lesen von Codedaten gemäß zwei Byte. Mit dieser Funktion lassen sich Codedaten eines Bytes in Codedaten gemäß zwei Byte umsetzen.
(2) Eine Funktion zum sukzessiven Schreiben von Daten gemäß zwei Byte einschließlich einem Flagbit in zwei unterschiedliche Spalten, Prüfen der Daten eines Bytes einschließlich des Flagbits und anschließendes gleichzeitiges Lesen von Codedaten gemäß zwei Byte. Mit dieser Funktion läßt sich die Zahl der Bits, auf die bei der Datenprüfung ein Zugriff erfolgt, reduzieren.
(3) Eine Funktion zum sukzessiven Schreiben von Daten gemäß zwei Byte, bestehend aus RGB-Daten zum Bilden eines Farbbilds und Luminanzdaten, in zwei unterschiedliche Spalten, Prüfen der Daten gemäß einem Byte einschließlich der Luminanzdaten zum Angleichen des Tons des Farbbilds und anschließendes gleichzeitiges Lesen der Codedaten gemäß zwei Bytes. Mit dieser Funktion läßt sich die Zahl der Bit, auf die ein Zugriff bei der Datennachprüfung erfolgt, reduzieren.
(4) Eine Funktion zum sukzessiven Schreiben derselben Daten eines Bytes in zwei unterschiedliche Spalten und gleichzeitigem Lesen der zwei Teile von einem Byte Daten. Mit dieser Funktion läßt sich die Zuverlässigkeit des Lesens von Daten prüfen, indem detektiert wird, ob die zwei Stücke von dem einen Byte Daten miteinander übereinstimmen.
(5) Eine Funktion zum sukzessiven Schreiben von Daten gemäß zweier Feldbilder, die durch eine Halbbildabtastung erhalten werden, in zwei unterschiedliche Spalten und zum gleichzeitigen Lesen der Daten der zwei Feldbilder. Mit dieser Funktion ist es möglich, Daten von einem Rahmenbild eines Nicht-Halbbildstils oder eine Korrelation zwischen den zwei Feldbildern zu erhalten.
Bei den oben beschriebenen Ausführungsformen ist die Zahl der bei einem Lesebetrieb ausgewählten Spalten größer als die Zahl der bei einem Schreibbetrieb ausgewählten Spalten.
Jedoch kann die vorgenannte niedriger als die letztgenannte sein.
Die Anordnung der Spaltendekoder und die Verbindung zwischen den Spaltendekodern und den Logikschaltungen in dem DRAM gemäß jeder der obigen Ausführungsformen läßt sich variabel modifizieren. Ferner läßt sich die folgende Erfindung nicht nur auf das DRAM anwenden, sondern auch auf die anderen Halbleiterspseicher.
Wie oben beschrieben, wird gemäß der vorliegenden Erfindung eine Halbleitereinrichtung gemäß der vorliegenden Erfindung geschaffen, bei der sich selbst dann, wenn eine zusätzliche Spalte mittels einer logischen ODER-Verknüpfung zwischen Ausgangsgrößen mehrerer Spaltendekoder zum Erzielen eines gleichzeitigen Zugriffs auf mehrere Spalten auszuwählen ist, selbst eine bei einem Ende des Speicherzellenfelds angeordnete Spalte durch eine logische ODER-Verknüpfung zwischen den Ausgangsgrößen von dem zugeordneten Spaltendekoder und einem anderen Spaltendekoder auswählen läßt.

Claims

1. Halbleiterspeichereinrichtung, enthaltend:

ein Speicherzellenfeld, in dem mehrere Speicherzellen (10) in Form einer Matrix angeordnet sind, derart, daß das Speicherzellenfeld mehrere Gruppen von Spalten enthält;

mehrere Spaltengates (31 bis 38), die jeweils mit einer der mehreren Spalten des Speicherzellenfelds verbünden sind;

mehrere Datenleitungen (41-74), die jeweils gemeinsam für eine ausgewählte Spalte in jeder Gruppe der Spalten vorgesehen sind und die gemeinsam mit einem ersten Ende des Spaltengates der ausgewählten Spalte verbunden sind;

eine Spaltendekoderreihe mit Spaltendekodern (12) zum Dekodieren eines Spaltenadreßsignals, das eine Spalte des Speicherzellenfelds bezeichnet; und

mehrere Logikschaltungen (13, 14), die für Spalten gemäß unterschiedlichen Spaltenadressen in dem Speicherzellenfeld vorgesehen sind, zum Steuern der Spaltengates der jeweiligen Spalten über eine logische ODER-Verknüpfung zwischen den Ausgangsgrößen von einer vorgegebenen Vielzahl von Spaltendekodern zum Dekodieren unterschiedlicher Spaltenadressen der Spaltendekoderreihe,

dadurch gekennzeichnet, daß

die Zahl der Spaltendekoder größer als die Zahl der Spaltenadressen des Speicherzellenfelds ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß mindestens ein Spaltendekoder zum Dekodieren einer Spaltenadresse, die eine Spalte bei einem Ende des Speicherzellenfelds bezeichnet, bei jedem Ende der Spaltendekoderreihe vorgesehen ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede der logischen Schaltungen eine logische ODER-Verknüpfung zwischen den Ausgangsgrößen eines Paars benachbarter Spaltendekoder in der Spaltendekoderreihe durchführt.

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß mindestens ein Spaltendekoder zum Dekodieren einer Spaltenadresse, die eine Spalte bei einem Ende des Speicherzellenfelds bezeichnet, mit jedem Ende der Spaltendekoderreihe verbunden ist und daß jede der logischen Schaltungen eine logische ODER-Verknüpfung zwischen den Ausgangsgrößen von zwei benachbarten Spaltendekodern in der Spaltendekoderreihe durchführt.

5. Halbleiterspeichereinrichtung nach Anspruch 1, 2, 3 oder 4, dadurch gekennzeichnet, daß jede der logischen Schaltungen enthält:

eine logische TiEr-Schaltung (14) zum Durchführen einer logischen UND-Verknüpfung zwischen einem Steuersignal, das im Hinblick auf den Logikpegel bei Lese- und Schreibbetriebsvorgängen variiert, sowie den Ausgangssignalen von den Spaltendekodern gemäß der vorgegebenen Zahl, die sich von einem Spaltendekoder zum Dekodieren einer Spaltenadresse der Spalte gemäß der Logikschaltung unterscheiden; und

eine logische ODER-Schaltung (13) zum Durchführen einer logischen ODER-Verknüpfung zwischen einer Ausgangsgröße des Spaltendekoders zum Dekodieren der Spaltenadresse der Spalte gemäß der Logikschaltung und einer Ausgangsgröße von der logischen UND-Schaltung.