DE69526531T2

DE69526531T2 - Parallel-Serien-Umsetzer und Vorrichtung zur linearen Transformation unter Anwendung dieses Umsetzers

Info

Publication number: DE69526531T2
Application number: DE69526531T
Authority: DE
Inventors: Masataka Matsui; Tetsu Nagamatsu
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-02-09
Filing date: 1995-02-09
Publication date: 2002-10-31
Anticipated expiration: 2015-02-10
Also published as: JPH07226082A; EP0667681A2; EP0667681A3; US5680127A; KR0173356B1; EP0667681B1; KR950025568A; DE69526531D1; JP3133601B2

Description

Die vorliegende Erfindung bezieht sich auf eine Parallelseriell-Umsetzungsvorrichtung und genauer auf eine Parallelseriell-Umsetzungsvorrichtung, die als Dateneingabevorrichtung einer Lineartransformationsvorrichtung verwendet wird.
EP-A-0 650 128, ein Literaturhinweis gemäß Artikel 54(3) EPC, beschreibt ein Corner-Turn-Feld, das sich in einem Eingabeabschnitt einer Parallel-seriell-Umsetzungsvorrichtung befindet, welche mehrere in Matrixform angeordnete Speicherzellen umfaßt.
Der Artikel "High Speed GaAs 32 · 8 Embeddable Dual Port SRAM Register Array for 200 Mbyte/s Package Switching Applications" von Lowe, veröffentlicht in Electronics Letters, Bd. 26, Nr. 8, 14. April 1990, auf Seite 516, beschreibt einen Dual-Port-Speicher.
Eine typische Lineartransformationsvorrichtung, die für die Kompression und Dekompression von Bilddaten verwendet wird, ist eine Orthogonaltransformationsvorrichtung wie etwa eine Vorrichtung, die beispielsweise eine diskrete Kosinustransformation oder eine diskrete Fourier-Transformation ausführt. In einem Prozessor für die diskrete Kosinustransformation oder für die diskrete Fourier-Transformation wird von einer Multiplikation und einer Akkumulation Gebrauch gemacht. Diese Multiplikation und Akkumulation wird häufig durch eine verteilte Arithmetik ausgeführt, die das Speichern des Multiplikationsergebnisses jeder Stelle in einem ROM und daraufhin das Ausführen einer Akkumulationsberechnung umfaßt. In der Dateneingabevorrichtung dieser Vorrichtungen wird im allgemeinen eine Parallel-seriell-Umsetzungsvorrichtung als Lineartransformationsvorrichtung verwendet, die von einer verteilten Arithmetik Gebrauch macht. Um die Menge des von der Dateneingabevorrichtung belegten Platzes zu minimieren, wird ein Corner-Turn-Speicher als Parallel-seriell- Umsetzungsvorrichtung verwendet.
Die Beispiele der Verwendung eines Corner-Turn-Speichers in einer Dateneingabevorrichtung umfassen beispielsweise die gleichzeitig anhängige japanische Patentanmeldung 5-267376 (1993), die sich auf einen Prozessor für die diskrete Kosinustransformation bezieht, und auf die Abhandlung von Paul Chow u. a., "A Pipelined Distributed Arithmetic PFFT Processor", die ein Beispiel in bezug auf eine Vorrichtung für diskrete Fourier-Transformationen ist, und die in den IEEE Transactions on Computers, Bd. C-32, Nr. 12, Dezember 1983, offenbart ist.
Fig. 3 zeigt eine Dateneingabevorrichtung einer Lineartransformationsvorrichtung wie etwa einer Vorrichtung für diskrete Kosinustransformationen des Standes der Technik, die eine verteilte Arithmetik nutzt. Die Konfiguration dieser Dateneingabevorrichtung des Standes der Technik besitzt zwei Bänke Corner-Turn-Speicher 70 und 80, die eine Parallel- seriell-Umsetzung ausführen. Jeder Corner-Turn-Speicher weist acht Wörter, WORD0 bis WORD7, auf, in denen jeweils beispielsweise 16 Bits von Eingabedaten gespeichert werden. Im allgemeinen erfolgt das Schreiben in den Corner-Turn- Speicher in Wortrichtung, während das Lesen aus dem Corner- Turn-Speicher in Bitrichtung erfolgt, so daß der Speicher eine Parallel-seriell-Umsetzung ausführen kann. In der in Fig. 3 gezeigten Dateneingabevorrichtung des Standes der Technik werden die ersten acht Eingabedaten in die A-Bank, d. h. in den Corner-Turn-Speicher 70, geschrieben, während während des Auslesens dieser geschriebenen Daten die nächsten acht Eingabedaten in die B-Bank, d. h. in den Corner-Turn- Speicher 80, geschrieben werden. Daraufhin werden die Eingabedaten während des Auslesens der in die B-Bank geschriebenen Daten in die A-Bank, den Corner-Turn-Speicher 70, geschrieben. Somit kann eine fortwährende Eingabe von Daten ausgeführt werden. Außerdem werden beim Auslesen von Daten für jeden Zyklus in der in Fig. 3 gezeigten Dateneingabevorrichtung zwei Hits von Daten ausgelesen. Das Datenauslesen wird beginnend von dem niederwertigsten Bit ausgeführt. Falls die Eingabedaten sämtlich 16-Bits-Daten sind, sind acht Zyklen erforderlich, um das Lesen der Eingabedaten abzuschließen.
Auf diese Weise werden in einer Dateneingabevorrichtung (Parallel-seriell-Umsetzungsvorrichtung) des Standes der Technik zwei Corner-Turn-Speicher verwendet, so daß die Menge des von der Dateneingabevorrichtung belegten Platzes immer noch beträchtlich ist. Außerdem wird eine Dateneingabevorrichtung für einen Prozessor für diskrete Fourier-Transformationen, wie sie in der Abhandlung von Paul Chow u. a. offenbart ist, von einem Corner-Turn-Speicher und zwei Bänken von RAM (Schreib-Lese-Speicher) gebildet, was den für diese Dateneingabevorrichtung benötigten Platz wie im Fall des Prozessors für diskrete Kosinustransformationen recht groß macht.

Zusammenfassung der Erfindung

Unter Berücksichtigung dieser Bedingungen besteht die Aufgabe der vorliegenden Erfindung in der Schaffung einer Parallelseriell-Umsetzungsvorrichtung, einer Vorrichtung für diskrete Kosinustransformationen und einer Vorrichtung für diskrete Fourier-Transformationen, die den kleinsten möglichen belegten Platz ermöglichen können.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine Parallel-seriell-Umsetzungsvorrichtung geschaffen, mit einem Speicherabschnitt mit mehreren Sätzen von Speicherzellenblöcken, die jeweils die gleiche Anzahl von Speicherzellenpaaren besitzen, welch eine erste Speicherzelle und eine zweite Speicherzelle umfassen, deren Ausgabeanschlüsse gemeinsam an einen Ausgabeanschluß der ersten Speicherzelle angeschlossen sind, wobei die Speicherzellenblöcke Corner-Turn-Speicherfelder bilden; einer Dateneingabe-Bitleitung, die für jedes Speicherzellenpaar in einer Speicherzellenblock-Spalte vorgesehen ist, um Daten in die Speicherzellenpaare einzugeben; ersten und zweiten Schreibwortleitungen, die für jede Speicherzellenblock-Zeile vorgesehen sind, um beim Schreiben von Daten in die ersten und zweiten Speicherzellen eines Speicherzellenblocks die Speicherzellen auszuwählen; ersten und zweiten Auslesewortleitungen, die für jede Speicherzellenblock-Spalte vorgesehen sind, und die so beschaffen sind, daß sie die ersten und zweiten Speicherzellen der Speicherzellenblock- Spalte beim Auslesen von Daten auswählen; einer Datenauslese- Bitleitung, die für jedes Speicherzellenpaar in einer Speicherzellenblock-Zeile vorgesehen ist; einer ersten Wortleitungs-Auswahleinrichtung zum Auswählen einer Wortleitung aus den mehreren Schreibwortleitungen anhand eines Decodierungssignals beim Schreiben von Daten; und einer zweiten Wortleitungs-Auswahleinrichtung zum Auswählen einer Wortleitung aus den mehreren Auslesewortleitungen anhand eines Decodierungssignals beim Lesen von Daten.
Zunächst wird in einer Parallel-seriell-Umsetzungsvorrichtung gemäß der vorliegenden Erfindung, wenn zusätzlich zum Eingeben von Daten in die Dateneingabe-Bitleitungen Daten geschrieben werden, durch ein Decodierungssignal in Übereinstimmung mit einer ersten Wortleitungs-Auswahleinrichtung eine Schreibwortleitung auswählt. Daraufhin werden die Daten als Antwort auf die Auswahl durch die ausgewählte Wortleitung in die ersten oder zweiten Speicherzellen in der einen Speicherzellenblock-Zeile geschrieben. Wenn die Speicherzelle, in die die Daten geschrieben worden sind, die erste Speicherzelle ist, wird das Decodierungssignal geändert, wobei die obige Operation wiederholt wird, wodurch Daten in die erste Speicherzelle der verbleibenden Speicherzellenblock-Zeile geschrieben werden.
Nachfolgend werden die in den Speicher geschriebenen Daten wie folgt ausgelesen:
Wenn in die zweite Wortleitungs-Auswahleinrichtung das Decodierungssignal eingegeben wird, das die erste Speicherzelle einer gegebenen Speicherzellenblock-Spalte auswählt, wird zunächst die Auslesewortleitung für eine Wortleitung ausgewählt. Daraufhin werden die Daten aus der ersten Speicherzelle jedes Paars der Speicherzellen der durch diese ausgewählte Wortleitung ausgewählten ersten Speicherzellenblock-Spalte in das entsprechende Datenauslesebit ausgelesen.
Daraufhin kann auf die gleiche Weise durch Auslesen von Daten aus der ersten Speicherzelle jedes Paars der Speicherzellen der verbleibenden Speicherzellenblock-Spalten eine Parallelseriell-Umsetzung ausgeführt werden. Da während dieser Ausleseoperation die erste Wortleitungs-Auswahleinrichtung, die Dateneingabe-Bitleitung und die zweite Schreibwortleitung nicht verwendet werden, können diese dazu verwendet werden, Daten wie oben beschrieben in die zweite Speicherzelle in dem Speicherzellenblock einer Zeile zu schreiben. Dadurch kann eine Parallel-seriell-Umsetzung nacheinander ohne Unterbrechung ausgeführt werden und außerdem im Vergleich zum Stand der Technik eine Verringerung des belegten Platzes erreicht werden.
Außerdem kann eine Ausleseoperation beim Ausführen des Datenauslesens soviel Bits an Daten gleichzeitig auslesen, wie es Speicherzellenpaare in einem Speicherzellenblock gibt.
In der beigefügten Zeichnung ist:
Fig. 1 ein Schaltplan, der die Konfiguration eines Speicherzellenblocks einer Parallel-seriell- Umsetzungsvorrichtung gemäß einer Ausführung der vorliegenden Erfindung zeigt;
Fig. 2 ein Schaltplan, der eine Ausführung einer Parallelseriell-Umsetzungsvorrichtung gemäß der vorliegenden Erfindung zeigt; und
Fig. 3 eine schematische Darstellung einer Parallelseriell-Umsetzungsvorrichtung des Standes der Technik.
Unten wird mit Bezug auf die beigefügten Zeichnungen Fig. 1 und Fig. 2 eine bevorzugte Ausführung der vorliegenden Erfindung beschrieben. Fig. 2 ist ein Blockschaltplan, der die Konfiguration einer Parallel-seriell-Umsetzungsvorrichtung dieser Ausführung zeigt, während Fig. 1 ein Schaltplan ist, der die ausführliche Konfiguration des Speicherzellenblocks Mij der in Fig. 2 gezeigten Parallelseriell-Umsetzungsvorrichtung zeigt. Wie in Fig. 2 gezeigt ist, besitzt die Parallel-seriell-Umsetzungsvorrichtung dieser Ausführung einen Speicherabschnitt, der die in einer 8-Zeilenmal-8-Spalten-Matrix-Konfiguration angeordneten Speicherzellenblöcke Mij (mit i, j = 1, ..., 8), die Wortleitungen WAi und WBi (mit i = 1, ..., 8) zum Schreiben von Daten in die Speicherzellen, die Dateneingabe- Bitleitungen BLj und (mit j = 1, ..., 16), die Wortleitungen 10&sub1;, ..., 10&sub1;&sub6; zum Auslesen von Daten aus den Speicherzellen, die Bitleitungen 20i, 21i, 22i und 23i (mit i = 1, ..., 8) zum Auslesen von Daten, den Schreibdecodierer 40, den Lesedecodierer 50 und die Leseverstärker SA&sub1;, ..., SA&sub1;&sub6; enthält. Wie in Fig. 1 gezeigt ist, enthält jeder Speicherzellenblock Mij vier Speicherzellen 1, 2, 3 und 4. Da sämtliche Speicherzellen genau die gleiche Konfiguration besitzen, wird die folgende Erläuterung auf das Beispiel der Speicherzelle 1 beschränkt. Die Speicherzelle 1 enthält die n-Kanal-MOS-Transistoren 1a, 1b, 1e, 1f, 1g und 1h und ein von den Invertern 1c und 1d gebildetes Flipflop. Die Transistoren 1a und 1b und die Inverter 1c und 1d bilden eine SRAM-Zelle (eine Zelle eines statischen Schreib-Lese- Speichers). Das Gate des Transistors 1e ist an einen der Ausgänge der obenerwähnten SAM-Zellenausgänge angeschlossen, die Source ist geerdet und der Drain ist an die Source des Transistors 1g angeschlossen. Das Gate des Transistors 1f ist an den anderen Ausgang der obenerwähnten SAM-Zelle angeschlossen, die Source ist geerdet und der Drain ist an die Source des Transistors 1h angeschlossen.
Die Gates der Transistoren 1a und 1b der Speicherzelle 1 und die Gates der entsprechenden Transistoren 2a und 2b in der Speicherzelle 2 sind gemeinsam an die Wortleitung WAi angeschlossen, während die Gates der Transistoren 3a und 3b der Speicherzelle 3 und die Gates der entsprechenden Transistoren 4a und 4b in der Speicherzelle 4 an die Wortleitung WBi angeschlossen sind. Ein Anschluß des Transistors 1a der Speicherzelle 1 und ein Anschluß des entsprechenden Transistors 3a in der Speicherzelle 3 sind an die Dateneingabe-Bitleitung angeschlossen, während ein Anschluß des Transistors 1b der Speicherzelle 1 und ein Anschluß des entsprechenden Transistors 3b in der Speicherzelle 3 an die Dateneingabe-Bitleitung BL2j-1 angeschlossen sind. Ein Anschluß des Transistors 2a der Speicherzelle 2 und ein Anschluß des entsprechenden Transistors 4a in der Speicherzelle 4 sind an die Dateneingabe-Bitleitung BL2j angeschlossen, während ein Anschluß des Transistors 2b der Speicherzelle 2 und ein Anschluß des entsprechenden Transistors 4b in der Speicherzelle 4 an die Dateneingabe-Bitleitung angeschlossen sind.
Der Drain des Transistors 1g der Speicherzelle 1 und der Drain des entsprechenden Transistors 3 g in der Speicherzelle 3 sind an die Datenauslese-Bitleitung 201 angeschlossen, während der Drain des Transistors 1h der Speicherzelle 1 und der Drain des entsprechenden Transistors 3 h in der Speicherzelle 3 an die Datenauslese-Bitleitung 21j angeschlossen sind. Der Drain des Transistors 2g der Speicherzelle 2 und der Drain des entsprechenden Transistors 4 g in der Speicherzelle 4 sind an die Datenauslese-Bitleitung 22i angeschlossen, während der Drain des Transistors 2h der Speicherzelle 2 und der Drain des entsprechenden Transistors 4 h in der Speicherzelle 4 an die Datenauslese-Bitleitung 23i angeschlossen sind. Die Gates der Transistoren 1g, 1h, 2g und 2h sind an die Wortleitung 102j-1 angeschlossen, während die Gates der Transistoren 3g, 3h, 4g und 4h an die Wortleitung 102j angeschlossen sind.
Somit sind die zwei Wortleitungen WAi und WBi den 8 Speicherzellenblöcken Mi1, Mi2, ..., Mi8 der i-ten Zeile zugeordnet, während die 4 Dateneingabe-Bitleitungen BL2j-1, , BL2j und und die 2 Auslese-Wortleitungen 102j-1 und 102j den 8 Speicherzellenblöcken M1j, M2j, ...,M8j der j-ten Spalte zugeordnet sind.
Der Schreibdecodierer 40 decodiert das 4-Bit- Decodierungssignal und wählt entweder eine Wortleitung der 8 Wortleitungen WA&sub1;, ..., WA&sub8; oder eine Wortleitung der 8 Wortleitungen WB&sub1;, ..., WB&sub8; aus. Normalerweise wählen die drei niederwertigsten Bits des 4-Bit-Decodierungssignals die i-te Speicherzellenblock-Zeilennummer (mit i = 1 bis 8) aus, während das höherwertige Bit (MSB) entweder die Wortleitung WAi oder die Wortleitung WBi auswählen. Der Auslesedecodierer 50 decodiert das 4-Bit-Decodierungssignal und wählt eine Wortleitung 10j der 16 Wortleitungen 10&sub1;, ..., 10&sub1;&sub6; aus. Normalerweise wählen die 3 niedetwertigsten Bits des 4-Bit- Decodierungssignals die j-te Speicherzellenblock- Spaltennummer (mit j = 1 bis 8) aus, während das höchstwertige Bit (MSB) entweder die Wortleitung 102j-1 oder die Wortleitung 102j auswählt.
Der Auslesedaten-Bitleitungen 20i und 21i (mit i = 1 bis 8) sind an die Eingangsanschlüsse des Leseverstärkers SA2i-1 angeschlossen, während die Auslesedaten-Bitleitungen 22i und 23i (mit i = 1 bis 8) an die Eingangsanschlüsse der Leseverstärker SA2i angeschlossen sind.
Unten wird der Betrieb dieser Ausführung beschrieben.
Wenn von einer externen Vorrichtung 16 Bits D&sub1;, ..., D&sub1;&sub6; (Dk mit k = 1 bis 16, wobei jedes Bit entweder 0 oder 1 ist) von Schreibdaten, die ein Pixel von Daten darstellen, empfangen wird, werden die k-ten (k = 1 bis 16) Daten Dk in die Dateneingabe-Bitleitung BLk eingegeben. Dabei wird , d. h. die invertierten Daten von Dk, in die entsprechende Bitleitung eingegeben. Wenn das 4-Bit-Decodierungssignal an den Schreibdecodierer 40 gesendet wird, wird dieses Decodierungssignal durch den Schreibdecodierer 40 decodiert und eine Wortleitung der 16 Wortleitungen WA&sub1;, ..., WA&sub8; und WB&sub1;, ..., WB&sub8; ausgewählt. Wenn die ausgewählte Wortleitung zu diesem Zeitpunkt zufällig WA&sub1; ist, werden die Gattertransistoren 1a, 1b, 2a und 2b der Speicherzellen 1 und 2 des Speicherzellenblocks M1j (mit j = 1 bis 8) der ersten Zeile eingeschaltet und die Daten D2j-1 und D2j in die Speicherzellen 1 bzw. 2 geschrieben. Somit werden jedesmal, wenn die Daten für 8 Pixel nacheinander in die Dateneingabe- Bitleitungen BL&sub1;, ..., BL&sub1;&sub6; eingegeben werden, wenn nacheinander die Auswahlwörter WA&sub1;, ..., WA&sub8; ausgewählt werden, die Daten für die 8 Pixel in die Speicherzellen 1 und 2 geschrieben. Beispielsweise werden die Daten für die ersten 8 Pixel in die Speicherzellen 1 und 2 der Speicherzellenblöcke M&sub1;&sub1;, M&sub1;&sub2;, ..., M&sub1;&sub8; der 1-ten Zeile geschrieben, während die Daten für die i-ten 8 Pixel in die Speicherzellen 1 und 2 der Speicherzellenblöcke Mi1, Mi2 ..., Mi8 der i-ten Zeile geschrieben werden.
Die wie obenbeschrieben in die Speicherzellen 1 und 2 jedes Speicherzellenblocks Mij geschriebenen Daten werden auf folgende Weise ausgelesen. Es wird der Fall betrachtet, in dem das 4-Bit-Decodierungssignal in den Lesedecodierer 50 eingegeben wird. Wenn dies geschieht, wird eine Auswahlwortleitung o der 8 Auswahlwortleitungen 10&sub1;, 10&sub3;, ..., 10&sub1;&sub5; ausgewählt. Wenn die ausgewählte Wortleitung beispielsweise die Wortleitung 101 ist, werden die Transistoren 1g, 1h, 2g und 2h der Speicherzellen 1 und 2 der Speicherzellenblöcke M&sub1;&sub1;, M&sub2;&sub1;, ... M&sub8;&sub1; der 1-ten Zeile eingeschaltet. Wenn dies erfolgt ist, werden die in der Speicherzelle 1 des Speicherzellenblocks Mi1 (i = 1, ..., 8) gehaltenen Daten (beispielsweise das höchstwertige Bit) und die entsprechenden invertierten Daten an die jeweils über den Transistor 1g an die Auslesebitleitung 20i und über den Transistor 1h an die Ausleseleitung 21i angeschlossenen Leseverstärker SA2i-1 gesendet. Die in der Speicherzelle 2 des Speicherzellenblocks Mi1 (i = 1, ...., 8) gehaltenen Daten (beispielsweise das niederwertigste Bit) und die entsprechenden invertierten Daten werden an die jeweils über den Transistor 2g an die Auslesebitleitung 20i und über den Transistor 2h an die Auslesebitleitung 21i angeschlossenen Leseverstärker SA2i gesendet. Das heißt, wenn die erste Ausleseoperation ausgeführt wird, werden die dem 1-ten bis 8- ten Pixel entsprechenden 2-Bit-Daten ausgelesen. Wenn der Wert der 3 niederwertigsten Bits der 4-Bits des Decodierungssignals geändert wird, wobei nacheinander die Wortleitungen 10&sub1;, 10&sub3;, ...., 10&sub1;&sub5; ausgewählt werden, werden somit die acht 16-Bit-Daten von den Leseverstärkern SA&sub1;, ...., SA&sub1;&sub6; ausgelesen. Die Parallel-seriell-Umsetzung wird wie oben beschrieben durch das Schreiben von acht 16-Bit- Daten in die Speicherzellenblöcke und das Lesen der Daten aus den Speicherzellenblöcken ausgeführt.
Da die Dateneingabe-Bitleitungen BL2j-1 und BL2j und die Wortleitungen WAi und WBi in der Parallel-seriell- Umsetzungsvorrichtung dieser Ausführung beim Lesen von Daten aus den Speicherzellen 1 und 2 der Speicherzellenblöcke Mij nicht verwendet werden, können während des Datenauslesens acht 16-Bit-Daten in die Speicherzellen 3 und 4 der Speicherzellenblöcke Mij geschrieben werden. Dadurch, daß auf diese Weise zwischen dem gleichzeitigen Datenschreiben in die Speicherzellen 1 und 2 und dem Datenauslesen aus den entsprechenden Speicherzellen 3 und 4 und dem gleichzeitigen Datenschreiben in die Speicherzellen 3 und 4 und dem Datenauslesen aus den entsprechenden Speicherzellen 1 und 2 abgewechselt wird, kann die Parallel-seriell-Umsetzung wie im herkömmlichen Gebiet ohne Unterbrechung ausgeführt werden. Da die Parallel-seriell-Umsetzungsvorrichtung dieser Ausführung im Gegensatz zum Stand der Technik außerdem keine zwei Corner-Turn-Speicher benötigt, schafft sie im Vergleich zum Stand der Technik eine Verringerung des belegten Platzes.
Obgleich in der obenbeschriebenen Ausführung für jeden Speicherzellenblock Mij zwei Speicherzellenpaare vorgesehen sind, können für einen Speicherzellenblock einer gegebenen Zeile n Paare von Speicherzellen vorhanden sein und 2n Datenauslese-Bitleitungen vorgesehen sein, wodurch mit einer einzigen Ausleseoperation n Stellen von Bitdaten ausgelesen werden können.
Wenn die Ausgänge der ausgewählten Leseverstärker SA&sub1;, ..., SA&sub1;&sub6; der Parallel-seriell-Umsetzungsschaltung der obenbeschriebenen Ausführung im Fall einer diskreten Vorwärts-Kosinustransformation an den Eingabeabschnitt eines Schmetterlingsberechnungselements angeschlossen sind oder im Fall einer umgekehrten diskreten Kosinustransformation an die Adresseneingabeanschlüsse eines ROMs, in dem die Produktsummenergebnisse gespeichert werden sollen, angeschlossen sind, kann die Parallel-seriell- Umsetzungsvorrichtung der obenerwähnten Ausführung außerdem als die Dateneingabevorrichtung für eine Vorrichtung für diskrete Kosinustransformationen verwendet werden.
Wenn die Ausgabeanschlüsse der Leseverstärker SA&sub1;, ...., SA&sub1;&sub6; der Parallel-seriell-Umsetzungsvorrichtung der obenerwähnten Ausführung an die Adresseneingabeanschlüsse eines ROMs angeschlossen sind, in dem die Produktsummenergebnisse einer Vorrichtung für diskrete Fourier-Transformationen gespeichert werden, kann die Parallel-seriell-Umsetzungsvorrichtung der obenerwähnten Ausführung außerdem als die Dateneingabevorrichtung einer Vorrichtung für diskrete Fourier-Transformationen verwendet werden.
Wenn die Parallel-seriell-Umsetzungsvorrichtung der obenerwähnten Ausführung auf diese Weise als die Dateneingabevorrichtung einer Vorrichtung für diskrete Kosinustransformationen oder einer Vorrichtung für diskrete Fourier-Transformationen verwendet wird, kann der von der Vorrichtung für diskrete Kosinustransformationen oder von der Vorrichtung für diskrete Fourier-Transformationen belegte Platz verringert werden.
Gemäß der wie obenbeschriebenen vorliegenden Ausführung wird durch Kombination zweier Corner-Turn-Speicher die Menge des belegten Platzes minimiert.

Claims

1. Parallel-seriell-Umsetzungsvorrichtung, mit:

einem Speicherabschnitt mit mehreren Sätzen von Speicherzellenblöcken (Mij), die jeweils die gleiche Anzahl von Speicherzellenpaaren besitzen, welch eine erste Speicherzelle und eine zweite Speicherzelle umfassen, deren Ausgabeanschlüsse gemeinsam an einen Ausgabeanschluß der ersten Speicherzelle angeschlossen sind, wobei die Speicherzellenblöcke Corner-Turn-Speicherfelder bilden;

einer Dateneingabe-Bitleitung (BLj), die für jedes Speicherzellenpaar in einer Speicherzellenblock-Spalte vorgesehen ist, um Daten in die Speicherzellenpaare einzugeben;

ersten und zweiten Schreibwortleitungen (WAi, WBi), die für jede Speicherzellenblock-Zeile vorgesehen sind, um beim Schreiben von Daten in die ersten und zweiten Speicherzellen einer Speicherblockzeile die Speicherzellen auszuwählen;

ersten und zweiten Auslesewortleitungen (10i-10&sub1;&sub6;), die für jede Speicherzellenblock-Spalte vorgesehen sind, und die so beschaffen sind, daß sie die ersten und zweiten Speicherzellen der Speicherzellenblock-Spalte beim Auslesen von Daten auswählen;

einer Datenauslese-Bitleitung (20i), die für jedes Speicherzellenpaar in einer Speicherzellenblock-Zeile vorgesehen ist;

einer ersten Wortleitungs-Auswahleinrichtung (40) zum Auswählen einer Wortleitung aus den mehreren Schreibwortleitungen (WAi, WBi) anhand eines Decodierungssignals beim Schreiben von Daten; und

einer zweiten Wortleitungs-Auswahleinrichtung (50) zum Auswählen einer Wortleitung aus den mehreren Auslesewortleitungen (10j-10&sub1;&sub6;) anhand eines Decodierungssignals beim Lesen von Daten.

2. Parallel-seriell-Umsetzungsvorrichtung nach Anspruch 1, bei der das Corner-Turn-Speicherfeld mehrere Speicherzellen enthält, die zu verschiedenen Bänken innerhalb eines Feldes gehören.

3. Parallel-seriell-Umsetzungsvorrichtung nach Anspruch 2, bei der das erste Paar von Speicherzellen und das zweite Paar von Speicherzellen zu verschiedenen Bänken gehören.

4. Parallel-seriell-Umsetzungsvorrichtung nach Anspruch 2 oder 3, bei der die Ausleseeinrichtung einen den Speicherfeldern entsprechenden Decodierer (50) besitzt, und bei der ferner die Schreiboperationen in die Speicherfelder und die Ausleseoperationen aus den Speicherfeldern abwechselnd zwischen einer Bank und einer anderen Bank ausgeführt werden.

5. Lineartransformations-Vorrichtung, die die Parallelseriell-Umsetzungsvorrichtung nach Anspruch 1 als Dateneingabevorrichtung verwendet, die eine Parallel-seriell- Umsetzung ausführt.

6. Lineartransformations-Vorrichtung, die die Parallelseriell-Umsetzungsvorrichtung nach Anspruch 1 verwendet, bei der die Lineartransformations-Vorrichtung eine Vorrichtung für diskrete Kosinustransformationen ist.

7. Lineartransformations-Vorrichtung, die die Parallelseriell-Umsetzungsvorrichtung nach Anspruch 1 verwendet, bei der die Lineartransformations-Vorrichtung eine Vorrichtung für diskrete Fourier-Transformationen ist.