DE69125535T2

DE69125535T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69125535T2
Application number: DE69125535T
Authority: DE
Inventors: Takaki Kohno
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1990-07-16
Filing date: 1991-07-15
Publication date: 1997-07-17
Anticipated expiration: 2011-07-16
Also published as: EP0467607A3; JP2586187B2; JPH0474397A; EP0467607A2; EP0467607B1; US5301144A; DE69125535D1

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung und insbesondere einen maskenprogrammierbaren Nur-Lese-Speicher, in dem Beanspruchungen durch ein elektrisches Feld, das an die Speicherzellen angelegt wird, abgemindert werden.
Ein konventioneller maskenprogrammierbarer Nur-Lese-Speicher weist eine Vielzahl von Speicherzellenmatrizen auf, die jeweils eine Vielzahl von Speicherzellenblöcken haben. Jeder der Speicherzellenblöcke weist eine Vielzahl von Speicherzellen auf, die in Reihe verbunden sind, und die in Reihe verbundenen Speicherzellen werden durch einen Blockauswahltransistor mit einer Digitleitung auf ihrer einen Seite verbunden und werden auf ihrer anderen Seite mit Erde verbunden.
In diesem maskenprogrammierbaren Nur-Lese-Speicher ist die Speicherzelleneinheit z. B. auf solche Weise aufgebaut, daß ein N-Kanal-MOS-Anreicherungstransistor mit einer Schwellenspannung von 1,0 V und ein N-Kanal-MOS-Verarmungstransistor mit einer Schwellenspannung von -5,0 V dazu bestimmt werden, binäre Signale in Übereinstimmung mit dem Unterschied der Schwelenspannungen zu speichern, die von der Einbringung einer Dotierung, z. B. von P in die Transistoren resultiert.
Beim Betrieb wird eine der Speicherzellenmatrizen durch eine Y-Dekodierschaltung ausgewählt, während einer der Speicherzellenblöcke in der ausgewählten Speicherzellenmatrix durch eine Blockdekodiereinheit ausgewählt wird. In dem ausgewählten Speicherzellenblock wird auf eine der Speicherzellen entsprechend der Anwendung eines Signals niedrigen Pegels (0 V) durch einen X-Dekodiereinheit Zugriff genommen, während an die Speicherzellen, auf die nicht Zugriff genommen wird, ein Signal hohen Pegels (5 V) angelegt wird. Wenn die Speicherzelle, auf die Zugriff genommen worden ist, der Verarmungstransistor ist, so wird dieser als Ergebnis hiervon eingeschaltet, sogar, wenn ein Signal niedrigen Pegels angelegt wird. Andererseits werden die Speicherzellen, auf die nicht Zugriff genommen ist, unabhängig vom Typ der Transistoren eingeschaltet. Es wird daher das Potential der Digitleitung, die dadurch durch die eingeschalteten Speicherzellen einschließlich der Speicherzelle, auf die Zugriff genommen ist, mit Erde verbunden ist, abgesenkt, z.B. von 1,2 V auf 1,1 V. Diese Potentialänderung wird in einer Leseverstärkerschaltung verstärkt, um Information zur Verfügung zu stellen, die von der Speicherzelle gelesen ist, auf die Zugriff genommen wurde.
Ist dagegen die Speicherzelle, auf die Zugriff genommen wird, der Anreicherungstransistor, so wird dieser beim Anlegen des Signals niedrigen Pegels nicht eingeschaltet. Daher tritt die Potentialänderung nicht auf. Auf diese Weise wird Information, die in der Speicherzelleneinheit gespeichert ist, gelesen, wenn auf eine vorbestimmte der Speicherzellen dadurch Zugriff genommen wird, daß an dieselbe ein Signal niedrigen Pegels angelegt wird, während ein Signal hohen Pegels an die Speicherzellen des ausgewählten Blocks, auf die nicht Zugriff genommen wurde, und an die übrigen Speicherzellen der ausgewählten Speicherzellenmatrix und die nicht ausgewählten Speicherzellenmatrizen angelegt wird.
Bei diesem konventionellen maskenprogrammierbaren Nur-Lese-Speicher tritt jedoch der Nachteil auf, daß die Beanspruchung durch das elektrische Feld, das an die Speicherzeilen angelegt wird, groß ist, so daß die Lebensdauer derselben verringert wird, wodurch ihre Zuverlässigkeit verkleinert wird, da ein Signal hohen Pegels an alle Wortleitungen mit Ausnahme einer Wortleitung angelegt wird, die während der Zugriffszeit durch die X-Dekodierschaltung ausgewählt wird. Das gleiche kann zur Ruhestellungszeit gesagt werden, da an alle Wortleitungen ein Signal hohen Pegels angelegt wird.
In EP-A-0 297 540 ist eine Halbleiterspeichereinrichtung gezeigt, wie sie im Oberbegriff von Anspruch 1 bezeichnet ist. Sie weist eine Vielzahl von Auswähltransistoren, die jeweils an einem Ende mit einer Spatenleitung verbunden sind und jeweils mit dem Gate mit einer gemeinsamen Reihenleitung verbunden sind, und eine Vielzahl von Gruppen von Zellentransistoren auf, wobei jede Gruppe in Reihe zwischen dem anderen Ende des entsprechenden der Auswahltransistoren und einem Bezugspotential verbunden ist und deren Steuergates mit Reiheneitungen verbunden sind, wobei jede Gruppe von Zellentransistoren mit gemeinsamen Leitungen verbunden ist
Demgemäß ist es eine Aufgabe der Erfindung, eine Halbleiterspeichereinrichtung zu schaffen, in der Beanspruchung durch elektrisches Feld das an die Speicherzellen angelegt wird, zur Zeit der Ruhestellung und der aktiven Betriebsarten verringert wird, um ihre Zuverlässigkeit zu erhöhen.
Erfindungsgemäß weist die Halbleiterspeichereinrichtung auf eine Speicherzelleneinheit die eine Vielzahl von Speicherzellengruppen aufweist, wobei jede der Speicherzellengruppen eine Digitleitung und eine Vielzahl von Speicherzellenblöcken aufweist, wobei jeder der Speicherzellenblöcke eine vorbestimmte Anzahl von in Reihe verbundenen Speicherzellen aufweist, die mit einer vorbestimmten Anzahl von Wortleitungen verbunden sind und in Reihe zwischen der Digitleitung und einem festen Potential verbunden sind, wobei jede der vorbestimmten Anzahl von Speicherzellen einen Transistor zum Speichern von Information entsprechend ersten und zweiten Schwellenspannungen einschließt, wobei die erste Schwellenspannung höher ist als die zweite Schwellenspannung;
erste Mittel zum Auswählen einer Speicherzellengruppe von der Vielzahl von Speicherzellengruppen entsprechend einem Adreßsignal;
zweite Mittel zum Auswählen eines Speicherzellenblocks aus der Vielzahl von Speicherzellenblöcken in der einen Speicherzellengruppe entsprechend dem Adreßsignal; und
dritte Mittel zum Auswählen einer Speicherzelle aus den in Reihe verbundenen Speicherzellen in dem einem Speicherzellenblock entsprechend dem Adreßsignal; wobei:
die dritten Mittel eine erste Spannung an die eine Speicherzelle und eine zweite Spannung an die in Reihe verbundenen Speicherzellen mit Ausnahme dieser einen Speicherzelle in dem einen Speicherzellenblock (ERSTER SPEICHERZELLENBLOCK) einer ausgewählten Speicherzellengruppe anlegen, wobei die erste Spannung niedrigen ist als die erste Schwellenspannung und höher ist als die zweite Schwellenspannung, und wobei die zweite Spannung höher ist als die erste Schwellenspannung dadurch gekennzeichnet, daß entsprechende Speicherzellen in jedem der Speicherzellenblöcke innerhalb einer einzelnen Speicherzellengruppe mit denselben Wortleitungen verbunden sind, wobei jede Speicherzellengruppe mit unterschiedlichen Wortleitungen verbunden sind, daß die dritten Mittel die erste Spannung an eine Speicherzelle und die zweite Spannung an die in Reihe verbundenen Speicherzellen mit Ausnahme der einen Speicherzelle in dem Speicherzellenblock in jedem der übrigen Speicherzellenblöcken (ZWEITER SPEICHERZELLENBLOCK) der ausgewählten Speicherzellengruppe anlegen, und daß die dritten Mittel die erste Spannung an die Speicherzellen der Speicherzellenböcke der nicht ausgewählten Speicherzellengruppen anlegen.
Die Erfindung soll nun beispielsweise und detaillierter in Verbindung mit den beigefügten Zeichnungen beschrieben werden. Es zeigen:
Fig. 1 in einem Blockdiagramm einen konventionellen maskenprogrammierbaren Nur-Lese-Speicher;
Fig. 2 in einem Schaltungsdiagramm eine der Speicherzellenmatrizen in dem konventionellen maskenprogrammierbaren Nur-Lese-Speicher der Fig. 1;
Fig. 3 ein Schaltungsdiagramm einer Schaltung zum Erzeugen eines Auswählsignals in dem konventionellen maskenprogrammierbaren Nur-Lese- Speicher der Fig. 1;
Fig. 4 ein Schaltungsdiagramm einer X-Dekodierschaltung in dem konventionellen maskenprogrammierbaren Nur-Lese-Speicher der Fig. 1;
Fig. 5 bis 7 Wahrheitstabellen, die den Betrieb des konventionellen maskenprogrammierbaren Nur-Lese-Speichers in den Fig. 1 bis 4 erläutern;
Fig. 8 ein Schaltungsdiagramm einer X-Dekodierschaltung in einem maskenprogrammierbaren Nur-Lese-Speicher einer ersten bevorzugten Ausführungsform der Erfindung;
Fig. 9 bis 11 Wahrheitstabellen, die den Betrieb des maskenprogrammierbaren Nur- Lese-Speichers der ersten bevorzugten Ausführungsform der Erfindung erläutern; und
Fig. 12 in einem Schaltungsdiagramm eine X-Dekodiereinheit in einer maskenprogrammierbaren Nur-Lese-Speicher einer zweiten bevorzugten Ausführungsform der Erfindung.
Bevor ein maskenprogrammierbarer Nur-Lese-Speicher bevorzugter Ausführungsformen der Erfindung beschrieben wird, soll der oben genannte konventionelle maskenprogrammierbare Nur-Lese-Speicher im größeren Detail beschrieben werden.
In Fig. 1 weist der konventionelle maskenprogrammierbare Nur-Lese-Speicher eine Adreßpufferschaltung 101 zum zeitweiligen Speichern eines Adreßsignals von n-Bits (a&sub1;, a&sub2;, ... an), wobei im folgenden angenommen werden soll, daß n = 7 ist, eine Chipfreigabesignal-Pufferschaltung 102 zum zeitweiligen Speichern eines Chipfreigabesignals Ce, eine Auswählsignalerzeugungsschaltung 103 zum Erzeugen eines Auswählsignals Sj, wobei im folgenden angenommen werden soll, daß j von 1 bis 4 ist, in der die beiden Bits a&sub1; und a&sub2; des Adreßsignals und des Chipfreigabesignals Ce empfangen werden, eine X- Dekodierschaltung 104 zum Erzeugen eines Wortleitungssignales Wjk, wobei im folgenden angenommen wird, daß k von 1 bis 4 ist, in der die beiden Bits a&sub3; und a&sub4; des Adreßsignals und das Auswahlsignal Sj empfangen werden, eine Blockdekodierschaltung 105 zum Auswählen eines Speicherzellenblocks (der in Fig. 2 erklärt werden wird), in der der Bit a&sub5; des Adreßsignals empfangen wird, eine Y-Dekodierschaltung 106 zum Steuern der Auswahl der einen Speicherzellenmatrix (die in Fig. 2 erläutert werden wird), in der die beiden Bits a&sub6; und a&sub7; des Adreßsignals empfangen werden, eine Speicherzelneinheit 107 mit Speicherzellenmatrizen 107a, 107b, 107c und 107d (die in Fig. 2 erläutert werden), eine Y-Auswählschaltung 108 zum Auswählen einer der Speicherzellenmatrizen 107a, 107b, 107c und 107d und eine Leseverstärkerschatung 109 zum Verstärken eines Signals auf, das von einer Speicherzelle gelesen wird, auf die Zugriff genommen worden ist.
In Fig. 2 weist die Speicherzelleneinheit 107 die Speicherzellenmatrizen 107a, 107b, 107c und 107d auf, wobei jede von diesen die beiden Speicherzellen blöcke aufweist, wie dies im Block der Speicherzellenmatrix 107a gezeigt ist. In einem ersten der Speicherzellenblöcke sind Speicherzellen M&sub1;, M&sub2;, M&sub3; und M&sub4;, die jeweils aus einem Transistor bestehen, der in Abhängigkeit vom Speichern von binären Daten aus einem N-MOS-Anreicherungstransistor mit einer Schwellenspannung von 1,0 V und einem N-MOS-Verarmungstransistor mit einer Schwellenspannung von -5,0 V ausgewählt ist, in Reihe verbunden, daß sie zwischen Erde und einem Blockauswähltransistor QB1 eines N-MOS-Anreicherungstransistors mit einer Schwellenspannung von 1,0 V angeordnet sind. Der Blockauswähltransistor QB1 ist gemeinsam mit einer Digitleitung D&sub1; und einem Y-Auswähltransistor QY1 eines N-MOS-Anreicherungstransistors mit einer Schwellensannung von 1,0 V verbunden. Die Speicherzellen M&sub1;, M&sub2;, M&sub3; und M&sub4; sind an den Gates mit den Wortleitungen W&sub1;&sub1;, W&sub1;&sub2;, W&sub1;&sub3; und W&sub1;&sub4; verbunden, die jeweils mit der X-Dekodierschaltung 104 verbunden sind, und die Block- und Y-Auswähltransistoren QB1 und QY1 sind an den Gates mit den Blockdekodierschaltungen und Y-Dekodierschaltungen 105 und 106 verbunden. In einem zweiten der Speicherzellenblöcke sind in Reihe verbundene Speicherzellen M&sub5;, M&sub6;, M&sub7; und M&sub6; zwischen einem Blockauswähltransistor QB2, der mit der Digiteitung D&sub1; verbunden ist, und Erde angeordnet, wobei Typ und Schwellensannung der Transistoren dieselben sind wie diejenigen der ersten Speicherzellenblöcke.
In Fig. 3 weist die Auswählerzeugungsschaltung 103 Inverter 31 und 32 zum Invertieren der beiden Bits a&sub1; und a&sub2; des Adreßsignals, Inverter 33 und 34 zum Invertieren von Ausgangssignalen der Inverter 31 und 32, NAND-Schaltungen 39 bis 42 zum Empfangen der Ausgangssignale der Inverter 31 und 32, des Ausgangssignals des Inverters 31 und des Ausgangssignals des Inverters 34, des Ausgangssignals des Inverters 33 und des Ausgangssignals des Inverters 32 bzw. des Chipfreigabesignals Ce und der Ausgangssignale der Inverter 33 und 34, und Inverter 35 bis 38 auf, die mit den NAND-Schaltungen 39 bis 42 verbunden sind, um die Auswählsignale Sj bis S&sub4; abzugeben, die der X-Dekodierschaltung 104 zugeführt werden.
In Fig. 4 weist die X-Dekodierschaltung 104 eine NAND-Schaltung 21 zum Empfangen der beiden Bits a&sub3; und a&sub4; des Adreßsignals und des Auswählsignales Sj und Inverter 22 und 23 zum Empfangen des Ausgangssignals der NAND-Schaltung 21 und zum Liefern von Ausgangssignalen an einen P-MOS-Transistor 24, der mit der Leistungsversorgung Vcc verbunden ist, und einen N-MOS-Transistor 25 auf, der mit Erde verbunden ist, wobei das Wortleitungssignal Wjk von einem gemeinsamen Punkt des Source-Drain-Pfads der P- und N-MOS-Transistoren 24 und 25 zugeführt wird.
Beim Betrieb wird das Adreßsignal a&sub1;, a&sub2;,..., a&sub7;, das die beiden Bits a&sub1; und a&sub2; vom hohen Pegel aufweist, an die Adreßpufferschaltung 101 abgegeben, und das Chipfreigabesignal Ce vom niedrigen Pegel wird an die Chipfreigabepufferschaltung 102 abgegeben, so daß das Auswählsignal Sj vom niedrigen Pegel in der Auswählsignalerzeugungsschaltung 103 erzeugt wird, um an die X-Dekodierschaltung 104 abgegeben zu werden, in der das Wortleitungssignal Wjk vom hohen Pegel erzeugt wird, um allen Speicherzellen in den Speicherzellenmatrizen 107a, 107b, 107c und 107d der Speicherzelleneinheit 107 unabhängig von den Adreßsignalbits a&sub3; und a&sub4; zugeführt zu werden. Als Ergebnis wird die Ruhestellungsbetriebsart eingestellt, wie dies in Fig. 5 gezeigt ist.
Nimmt das Chipfreigabesignal Ce hohen Pegel an, nimmt eines der Auswählsignale S&sub1;, S&sub2;, S&sub3; und S&sub4; in der Auswählsignalerzeugungsschaltung 103 in Abhängigkeit vom Inhalt der Adreßsignalbits a&sub1; und a&sub2; hohen Pegel an, wie dies in Fig. 7 gezeigt ist. Wird angenommen, daß das Auswählsignal S&sub1; aufgrund der beiden Bits a&sub1; und a&sub2; vom niedrigen Pegel hohen Pegel annimmt, während die Auswählsignale S&sub2; bis S&sub4; niedrigen Pegel haben, werden die Wortleitungssignale W&sub1;&sub1;, W&sub1;&sub2;, W&sub1;&sub3; und W&sub1;&sub4; in der X-Dekodierschaltung 104 durch den Inhalt der beiden Bits a&sub3; und a&sub4; bestimmt, die der NAND-Schaltung 21 zusammen mit dem Auswählsignal S&sub1; zugeführt werden, wie dies in Fig. 6 gezeigt ist. Nimmt man an, daß die beiden Bits a&sub3; und a&sub4; hoch sind, so wird das Wortleitungssignal W&sub1;&sub1; niedrig, da der N-MOS-Transistor 25 eingeschaltet wird, während der P-MOS- Transistor 24 abgeschaltet wird. Andererseits sind die Wortleitungssignale W&sub1;&sub2;, W&sub1;&sub3; und W&sub1;&sub4; hoch, wie dies in Fig. 7 gezeigt ist. Zu diesem Zeitpunkt wird der Adreßsignalbit a&sub5; vom hohen Pegel in der Blockdekodierschaltung 105 dekodiert, so daß der Blockauswähltransistor QY1 eingeschaltet wird, um den ersten der Speicherzellenblöcke in der Speicherzellenmatrix 107a auszuwählen, die in Übereinstimmung mit dem Einschalten des Y-Auswähltransistors QY1 durch die Adreßsignalbits a&sub6; und a&sub7; ausgewählt sind, die der Y-Dekodierschaltung 106 zugeführt werden. Als Ergebnis wird an die erste Speicherzelle M&sub1;; M&sub5; jedes der Speicherzellenböcke in der Speicherzellenmatrix 107a ein Signal niedrigen Pegels angelegt, während an alle anderen Speicherzellen der Speicherzellenmatrix 107a und die Speicherzellen der Speicherzellenmatrizen 107b, 107c und 107d ein Signal hohen Pegels angelegt wird, wie dies in Fig. 7 gezeigt wird. Wenn die Speicherzelle M&sub1;, auf die Zugriff genommen worden ist, ein N-MOS-Anreicherungstransistor ist, wird er nicht eingeschaltet, so daß die Digitleitung D&sub1; bezüglich ihres Potentials nicht verändert wird (z. B. wird 1,2 V aufrechterhalten).
Ist dagegen die Speicherzelle M&sub1;, auf die Zugriff genommen wird,ein N-MOS-Verarmungstransistor, so wird dieser eingeschaltet, so daß die Digitleitung D&sub1; bezüglich des Potentials verändert wird (z. B. Verringern von 1,2 V auf 1,1 V). Diese Änderung wird zur Leseverstärkerschaltung 109 weitergeleitet, in der sie verstärkt wird und einer Ausgangspufferschaltung (nicht gezeigt) zugeführt wird. Auf diese Weise wird die in der Speicherzelle M&sub1; gespeicherte Information gelesen.
Es soll als nächstes ein maskenprogrammierbarer Nur-Lese-Speicher der ersten bevorzugten Ausführungsform der Erfindung erläutert werden.
In Fig. 8 ist eine X-Dekodierschaltung, die im maskenprogrammierbaren Nur-Lese- Speicher der ersten bevorzugten Ausführungsform enthalten ist gezeigt, während andere Schaltungen nicht gezeigt sind, weil die selben Schaltungen bei der ersten bevorzugten Ausführungsform verwendet werden, wie sie im konventionellen maskenprogrammierbaren Nur-Lese-Speicher verwendet werden, wie er in den Fig. 1 bis 4 gezeigt ist.
Die X-Dekodierschaltung 104 weist eine erste NAND-Schaltung 11 zum Empfangen von zwei Bits a&sub3; und a&sub4; eines Adreßsignals von z.B. sieben Bits a&sub1;, a&sub2;, ... a&sub7; und zum Erzeugen eines ersten NAND-Signals, eine zweite NAND-Schaltung 12 zum Empfangen eines Auswählsignals Sj von einer Auswählsignalerzeugungsschaltung (Fig. 1) und des ersten NAND-Signales von der ersten NAND-Schaltung 11 und zum Erzeugen eines zweiten NAND-Signals, eine dritte NAND-Schaltung 13 zum Empfangen des Auswählsignals Sj von der Auswählsignalerzeugungsschaltung und des ersten NAND-Signals von der ersten NAND-Schaltung 11 und zum Erzeugen eines dritten NAND-Signals, einen P-MOS- Transistor 14 zum Erzeugen eines Wortleitungssignals Wjk von hohen Pegel entsprechend dem Einschalten durch Empfang des zweiten NAND-Signals und einen N-MOS- Transistor 15 zum Erzeugen des Wortleitungssignals Wjk vom niedrigen Pegel entsprechend dem Einschalten durch Empfangen des dritten NAND-Signals auf.
Beim Betrieb sind die Auswählsignale S&sub1; bis S&sub4; alle zur Zeit der Ruhestellungsbetriebsart auf niedrigem Pegel, wie dies in Fig. 9 gezeigt ist. Wenn irgendeines der Auswählsignale S&sub1; bis S&sub4; vom niedrigen Pegel an die zweite NAND-Schaltung 13 der X-Dekodierschaltung 104 angelegt wird, so ist das Wortleitungssignal Wjk niedrig, wie dies in Fig. 9 gezeigt ist, da der P-MOS-Transistor 14 abgeschaltet ist, während der N-MOS-Transistor 15 eingeschaltet wird, und zwar unabhängig vom Inhalt der Adreßsignalbits a&sub3; und a&sub4;, die an die erste NAND-Schaltung 11 angelegt sind.
Als nächstes wird, wenn das Chipfreigabesignal Ce hohen Pegel annimmt, die aktive Betriebsart eingestellt, um Informationen von der Speicherzelle der Speicherzelleneinheit, auf die Zugriff genommen wurde, zu lesen.
Hier wird angenommen, daß auf eine Speicherzelle M&sub1; Zugriff genommen wird. Für diesen Zweck sind die beiden Bits a&sub1; und a&sub2; des Adreßsignals niedrig, so daß das Auswählsignal S&sub1; in der Auswählsignalerzeugungsschaltung hoch wird, während die Auswählsignale S&sub2; bis S&sub4; niedrig werden, wie dies in Fig. 11 gezeigt ist. Als Ergebnis wird die Speicherzellenmatrix 107a (Fig. 2) einschließlich der Speicherzelle M&sub1; ausgewählt, und die Speicherzellenmatrizen 107b, 107c und 107d werden nicht ausgewählt.
In der X-Dekodierschaltung 104 werden die Adreßsignalbits a&sub3; und a&sub4; vom hohen Pegel an die erste NAND-Schaltung 11 angelegt, wie dies in Fig. 10 gezeigt ist, so daß das erste NAND-Signal vom niedrigen Pegel an die zweiten und dritten NAND-Schaltungen 12 und 13 angelegt wird. Gleichzeitig wird das Auswählsignal S&sub1; vom hohen Pegel an die dritte NAND-Schaltung 13 angelegt, so daß der P-MOS-Transistor 14 nicht eingeschaltet wird, während der N-MOS-Transistor 15 eingeschaltet wird, um das Wortleitungssignal W&sub1;&sub1; vom niedrigen Pegel für die Speicherzelle M&sub1; zur Verfügung zu stellen. Andererseits sind, sogar wenn die Bits a&sub3; und a&sub4; hoch sind, die Wortleitungssignale W&sub1;&sub2;, W&sub1;&sub3; und W&sub1;&sub4; hoch, da die Auswählsignale S&sub2;, S&sub3; und S&sub4;, die den dritten NAND-Schaltungen 13 entsprechend der X-Dekodierschaltung 104 zugeführt werden, niedrig sind.
Ansonsten sind alle Wortleitungssignale in den Speicherzellenmatrizen 107b, 107c und 107d der Speicherzelleneinheit 107, die nicht entsprechend den Auswählsignalen S&sub2; bis S&sub4; mit niedrigem Pegel ausgewählt sind, niedrig, und zwar unabhängig von dem Inhalt der Bits a&sub3; und a&sub4;. Als Ergebnis wird an die erste Speicherzelle M&sub1;; M&sub5; jedes Speicherzellen blocks in der Speicherzellenmatrix 107a ein Pegel niedrigen Signals angelegt, an die übrigen Speicherzellen M&sub2; bis M&sub4;; M&sub6; bis M&sub6; in den Speicherzellenböcken der Speicherzellenmatrix 107a werden Signale hohen Pegels angelegt, und an alle Speicherzellen M&sub1; bis M&sub4;; M&sub5; bis M&sub6; in allen Speicherzellenböcken in den Speicherzellenmatrizen 107b, 107c und 107d werden Signale mit niedrigem Pegel angelegt, wie dies in Fig. 11 gezeigt ist.
Wie man klar von der ersten bevorzugten Ausführungsform verstehen kann, werden alle Wortleitungen so eingestellt, daß sie während der Zeit der Ruhestellungsbetriebsart niedrigen Pegel haben, und die Wortleitungen, die mit den Speicherzellen der Speicherzellenmatrizen verbunden sind, die überhaupt nicht ausgewählt worden sind, sind während der Zeit der aktiven Betriebsart auf niedrigen Pegel. Als Ergebnis hiervon wird die Beanspruchung durch elektrisches Feld, das an die Speicherzellen angelegt wird, vermindert, wodurch die Zuverlässigkeit der maskenprogrammierbaren Nur-Lese-Speichers erhöht wird.
In Fig. 12 ist eine X-Dekodierschaltung gezeigt, die in einem maskenprogrammierbaren Nur-Lese-Speicher der zweiten Ausführungsform der Erfindung enthalten ist, wobei gleiche Teile durch gleiche Bezugszeichen, wie sie in Fig. 8 verwendet worden sind, bezeichnet sind.
Auch bei der zweiten Ausführungsform sind alle Schaltungen außer der X-Dekodierschaltung dieselben wie diejenigen bei dem konventionellen maskenprogrammierbaren Nur-Lese-Speicher.
Die X-Dekodierschaltung weist eine Spannungssteuerschaltung 16, die mit einem gemeinsamen Knotenpunkt des Source-Drain-Pfades der P- und N-MOS-Transistoren 14 und 15 verbunden ist, um ein Wortleitungssignal Wjk an die Worteitungen abzugeben, die mit Speicherzellen verbunden sind, zusätzlich zu dem in Fig. 8 gezeigten Aufbau auf.
Beim Betrieb werden die Wortleitungssignale W&sub1;&sub2;, W&sub1;&sub3; und W&sub1;&sub4; vom hohen Pegel, die als "j=1" in Fig. 11 angedeutet sind, so durch die Spannungssteuerschaltung 15 gesteuert, daß sie eine Spannung haben, die niedriger ist als die Leistungsversorgungsspannung Vcc und größer ist als die Schwellenspannung des N-Kanal-MOS-Anreicherungstransistors, so daß die Beanspruchung durch elektrisches Feld bei der zweiten Ausführungs form noch mehr vermindert ist als bei der ersten bevorzugten Ausführungsform.
Obwohl die Erfindung in bezug auf eine besondere Ausführungsform für vollständige und klare Offenbarung beschrieben worden ist, werden durch die Erfindung auch alle Modifikationen und alternativen Konstruktionen gedeckt, auf die der Fachmann kommen könnte und die klar innerhalb der grundlegenden Lehre liegen, die hier erläutert wurde.

Claims

1. Halbleiterspeichereinrichtung, die aufweist:

eine Speicherzelleneinheit (107), die eine Vielzahl von Speicherzellengruppen (107a - 107d) aufweist, wobei jede der Speicherzellengruppen eine Digitleitung und eine Vielzahl von Speicherzellenblöcken (M&sub1; - M&sub4;, M&sub5; - M&sub8;) aufweist, wobei jeder der Speicherzellenblöcke eine vorbestimmte Anzahl von in Reihe verbundenen Speicherzellen (M&sub1; - M&sub4;) aufweist, die mit einer vorbestimmten Anzahl von Worteitungen (W&sub1;&sub1; - W&sub1;&sub4;) verbunden sind und in Reihe zwischen der Digiteitung und einem festen Potential verbunden sind, wobei jede der vorbestimmten Anzahl von Speicherzellen einen Transistor zum Speichern von Information entsprechend ersten und zweiten Schwellenspannungen einschließt, wobei die erste Schwellenspannung höher ist als die zweite Schwelenspannung;

erste Mittel (108) zum Auswählen einer Speicherzellengruppe (107a) von der Vielzahl von Speicherzellengruppen entsprechend einem Adreßsignal;

zweite Mittel (105) zum Auswählen eines Speicherzellenblocks aus der Vielzahl von Speicherzellenblöcken in der einen Speicherzellengruppe entsprechend dem Adreßsignal; und

dritte Mittel (104) zum Auswählen einer Speicherzelle (M&sub1;) aus den in Reihe verbundenen Speicherzellen in dem einem Speicherzellenblock entsprechend dem Adreßsignal; wobei:

die dritten Mittel eine erste Spannung an die eine Speicherzelle (M&sub1;) und eine zweite Spannung an die in Reihe verbundenen Speicherzellen (M&sub2; - M&sub4;) mit Ausnahme dieser einen Speicherzelle in dem einen Speicherzellenblock (ERSTER SPEICHERZELLENBLOCK) einer ausgewählten Speicherzellengruppe (107a) anlegen, wobei die erste Spannung niedrigen ist als die erste Schwelenspannung und höher ist als die zweite Schwellenspannung, und wobei die zweite Spannung höher ist als die erste Schwellenspannung, dadurch gekennzeichnet, daß entsprechende Speicherzellen in jedem der Speicherzellenblöcke (M&sub1; - M&sub4;V M&sub5; - M&sub8;) innerhalb einer einzelnen Speicherzellenguppe (107a) mit denselben Wortleitungen (W&sub1;&sub1; - W&sub1;&sub4;) verbunden sind, wobei jede Speicherzellengruppe (107a, 107b, 107c, 107d) mit unterschiedlichen Worteitungen verbunden sind, daß die dritten Mittel die erste Spannung an eine Speicherzelle (M&sub5;) und die zweite Spannung an die in Reihe verbundenen Speicherzellen (M&sub6; - M&sub8;) mit Ausnahme der einen Speicherzelle (M&sub5;) in dem Speicherzellenblock in jedem der übrigen Speicherzellenblöcken (ZWEITER SPEICHERZELLENBLOCK) der ausgewählten Speicherzellengruppe (107a) anlegen, und daß die dritten Mittel die erste Spannung an die Speicherzellen der Speicherzellenblöcke der nicht ausgewählten Speicherzellengruppen (107b,..., 107d) anlegen.

2. Halbleiterspeichereinrichtung nach Anspruch 1, bei der

die dritten Mittel (104) in gleicher Anzahl wie die Worteitungen vorgesehen sind, wobei jedes der dritten Mittel erste und zweite Transistoren (15, 14) aufweist, die abwechselnd entsprechend dem Adreßsignal und einem Chip-Freigabesignal einund ausgeschaltet werden, wobei die ersten und zweiten Transistoren die ersten und zweiten Spannungen liefern.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, bei der

jedes der dritten Mittel weiter eine Spannungssteuerschaltung (16) zum Steuern der zweiten Spannung aufweist, damit diese in einem vorgegebenen Ausmaß niedriger ist als eine Leistungsversorgungsspannung (Vcc).