JPH0495298A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0495298A JPH0495298A JP2211977A JP21197790A JPH0495298A JP H0495298 A JPH0495298 A JP H0495298A JP 2211977 A JP2211977 A JP 2211977A JP 21197790 A JP21197790 A JP 21197790A JP H0495298 A JPH0495298 A JP H0495298A
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- JP
- Japan
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- decoder
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- memory
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に係り、特に読み出し専用メモ
リにおいてＮＡＮＤ型セルを選択するワード線のドライ
ブ・デコーダに関する。
リにおいてＮＡＮＤ型セルを選択するワード線のドライ
ブ・デコーダに関する。
第２図に示す様に、Ａ、Ｂ、Ｃの３人力ＮＡＮＤゲート
１の出力がインバータ２及びインバータ３にシリアルに
接続され、ＮＡＮＤ型セル４の一個のセルトランジスタ
５のゲートに入力されている。
１の出力がインバータ２及びインバータ３にシリアルに
接続され、ＮＡＮＤ型セル４の一個のセルトランジスタ
５のゲートに入力されている。
その他については、ＮＡＮＤゲートの入力が異なるだけ
（Ａ、Ａ、Ｂ、Ｂ、Ｃ，Ｃの中から選ばれる）で、セル
等は同様な構成となる。尚セル内のゲートには、ブロッ
ク・デコーダから印加される。
（Ａ、Ａ、Ｂ、Ｂ、Ｃ，Ｃの中から選ばれる）で、セル
等は同様な構成となる。尚セル内のゲートには、ブロッ
ク・デコーダから印加される。
今アクティブ状慇で、ＮＡＮＤｆｆ２セル４のメモリ・
セル５を選択するには、３人力ＮＡＮＤゲート１の入力
信号が全て“Ｈ”レベルとなったときであり、このとき
ワード線のレベルＸ、〜Ｘ７（インバータ３の出力部）
は“Ｌ−となる、それ以外のＸ１〜Ｘ７ （非選択状
態）は、“Ｈ−レベルとなる。
セル５を選択するには、３人力ＮＡＮＤゲート１の入力
信号が全て“Ｈ”レベルとなったときであり、このとき
ワード線のレベルＸ、〜Ｘ７（インバータ３の出力部）
は“Ｌ−となる、それ以外のＸ１〜Ｘ７ （非選択状
態）は、“Ｈ−レベルとなる。
一方、スタンバイ状態では、スタンバイ状態からアクテ
ィブ状態になる際に、ワード線デコーダの消費電力が膨
大とならないように、ワード線は全て“Ｈ”レベルとな
っている。
ィブ状態になる際に、ワード線デコーダの消費電力が膨
大とならないように、ワード線は全て“Ｈ”レベルとな
っている。
この従来のＮＡＮＤ型セル４のメモリ・セル５を選択す
るワード線デコーダでは、スタンバイ状態には全てのワ
ード線Ｘｌ〜Ｘ７が“Ｈ”レベルとなり、アクティブ状
態には非選択ワード線が“Ｈ″レベルなっているので、
メモリ・セルのゲート部にはワード線が選択状態となら
ない限り、常時“Ｈ”レベルが印加されている。これに
より、メモリ・セル領域には、はぼ常時、ゲートと基板
間に電源電圧■ｃｃが直接印加されていることになり、
時間の経過に伴ない、ゲート破壊を引き起し易いという
欠点がある。
るワード線デコーダでは、スタンバイ状態には全てのワ
ード線Ｘｌ〜Ｘ７が“Ｈ”レベルとなり、アクティブ状
態には非選択ワード線が“Ｈ″レベルなっているので、
メモリ・セルのゲート部にはワード線が選択状態となら
ない限り、常時“Ｈ”レベルが印加されている。これに
より、メモリ・セル領域には、はぼ常時、ゲートと基板
間に電源電圧■ｃｃが直接印加されていることになり、
時間の経過に伴ない、ゲート破壊を引き起し易いという
欠点がある。
本発明の目的は、前記欠点を解決し、ゲート破壊を引き
起さないようにした半導体集積回路を提供することにあ
る。
起さないようにした半導体集積回路を提供することにあ
る。
本発明の構成は、読比し専用メモリ、のＮＡＮＤ型セル
を駆動するデコーダ回路を備えた半導体集積回路に於い
て、メモリ・セル及び前記デコーダはｎ個のメモリ・ブ
ロックに分割されており、スタンバイ状態では前記デコ
ーダ出力は全て“Ｌ”レベルとなりかつアクティブ状態
では選択された前記メモリ・ブロックのデコーダ部のみ
読み出し状態となりかつ非選択の前記メモリ・ブロック
のデコーダ出力は全て“Ｌ”レベルとなる手段を設けた
ことを特徴とする。
を駆動するデコーダ回路を備えた半導体集積回路に於い
て、メモリ・セル及び前記デコーダはｎ個のメモリ・ブ
ロックに分割されており、スタンバイ状態では前記デコ
ーダ出力は全て“Ｌ”レベルとなりかつアクティブ状態
では選択された前記メモリ・ブロックのデコーダ部のみ
読み出し状態となりかつ非選択の前記メモリ・ブロック
のデコーダ出力は全て“Ｌ”レベルとなる手段を設けた
ことを特徴とする。
次に本発明について図面を雫照して説明する。
第１図は本発明の一実施例の半導体集積回路を示す回路
図である。第１図において、本実施例は、信号線領域２
１と、ワード線ドライブデコーダ領域２２と、ワード線
領域（またはメモリ・セル領域）２３とを含み、ｆｌ成
される。
図である。第１図において、本実施例は、信号線領域２
１と、ワード線ドライブデコーダ領域２２と、ワード線
領域（またはメモリ・セル領域）２３とを含み、ｆｌ成
される。
ここで、第２図のＮＡＮＤ型セル４に相当するセルを選
択するワードレベルは“Ｌ”て′ある。
択するワードレベルは“Ｌ”て′ある。
第１図において、３人力ＮＡＮＤゲート６の出力ＸＪｋ
（ｊ＝０〜３．に＝ｏ〜７）が４人力ＮＡＮＤゲート７
の一人力信号として入力され、前記４人力ＮＡＮＤゲー
ト７の出力がインバータ８を介して出力され、ｎ （ｎ
＝４）分割されたメモリ。
（ｊ＝０〜３．に＝ｏ〜７）が４人力ＮＡＮＤゲート７
の一人力信号として入力され、前記４人力ＮＡＮＤゲー
ト７の出力がインバータ８を介して出力され、ｎ （ｎ
＝４）分割されたメモリ。
セル領域（以後メモリ・ブロックと称す）のＮＡＮＤ型
セルのメモリ・セル５のゲートに入力されており、前記
３人力ＮＡＮＤゲート６にはＡ（又はＡ）、Ｂ（又はＢ
）、Ｃ（又はＣ）、Ｄ（又はＤ）、Ｅ（又はＥ）が入力
され、前記４人力ＮＡＮＤゲート７には３人力ＮＡＮＤ
ゲート６の出力Ｘｏｏ、 Ｄ （又はＤ）、Ｅ（又はＥ
）、ＣＥ傷信号入力されている。他の部分も同様な構成
となる。
セルのメモリ・セル５のゲートに入力されており、前記
３人力ＮＡＮＤゲート６にはＡ（又はＡ）、Ｂ（又はＢ
）、Ｃ（又はＣ）、Ｄ（又はＤ）、Ｅ（又はＥ）が入力
され、前記４人力ＮＡＮＤゲート７には３人力ＮＡＮＤ
ゲート６の出力Ｘｏｏ、 Ｄ （又はＤ）、Ｅ（又はＥ
）、ＣＥ傷信号入力されている。他の部分も同様な構成
となる。
前記信号Ａ、Ｂ、Ｃにより、メモリ・セル５が選択され
、信号り、Ｈによりｎ（ｎ＝４）分割されたメモリ・ブ
ロック９が選択される。
、信号り、Ｈによりｎ（ｎ＝４）分割されたメモリ・ブ
ロック９が選択される。
次に簡単な動作説明を行う。
スタンバイ状態では、ＣＥは″し一レベルとなるので、
他の入力信号にかかわらず、４人力ＮＡＮＤゲート７の
出力は“Ｈ”となり、インバータ８の出力は“Ｌ″ルベ
ルなる。このことがら４人力ＮＡＮＤゲート７には全て
の箇所でＣＥ傷信号入力されているので、ワード線レベ
ルは全て“Ｌ”となる。
他の入力信号にかかわらず、４人力ＮＡＮＤゲート７の
出力は“Ｈ”となり、インバータ８の出力は“Ｌ″ルベ
ルなる。このことがら４人力ＮＡＮＤゲート７には全て
の箇所でＣＥ傷信号入力されているので、ワード線レベ
ルは全て“Ｌ”となる。
アクティブ状態では、ＣＥは“Ｈ”レベルとなるので、
ワード線レベルは入力信号（Ａ〜Ｅ又はＡ〜Ｅ）で決ま
り、信号Ａ、Ｂ、Ｃ（又はＡ。
ワード線レベルは入力信号（Ａ〜Ｅ又はＡ〜Ｅ）で決ま
り、信号Ａ、Ｂ、Ｃ（又はＡ。
Ｂ、Ｃ）により、８段ｋＩＮみのＮＡＮＤ型セル中１箇
所が選択され、Ｄ、Ｅ（又はり、Ｅ）により。
所が選択され、Ｄ、Ｅ（又はり、Ｅ）により。
４箇所あるメモリ・ブロックの内１箇所が選択される。
これについて次の表に記す。
表１
＊印・−ｄｏＩＩ’ｔ ｃａｒｅ粂件を示す。
与できるという効果があり、またメモリ・ブロックに分
割を行った事により、デコーダの高速化がはかれるとい
う効果を有する。
割を行った事により、デコーダの高速化がはかれるとい
う効果を有する。
前記表の結果より、ワード線レベルが“Ｈ”となるのは
メモリ・ブロックが選択状態にあり、なおかつ入力信号
Ａ、Ｂ、Ｃの入力に１箇所でも“Ｌ”レベルが印加され
た時であり、それ以外の入力信号のワード線レベルは“
Ｌ”となる。
メモリ・ブロックが選択状態にあり、なおかつ入力信号
Ａ、Ｂ、Ｃの入力に１箇所でも“Ｌ”レベルが印加され
た時であり、それ以外の入力信号のワード線レベルは“
Ｌ”となる。
以上説明したように、本発明は、ワード線レベルをスタ
ンバイモード状態では、全フード線レベルは“Ｌ”とな
り、アクティブモード状態ではメモリ・プロ・ツク選択
状態を除き“Ｌ”とすることにより、メモリ・セル・ゲ
ート部へのバイアス・ストレスを緩和することができ、
信頼性向上に畜
ンバイモード状態では、全フード線レベルは“Ｌ”とな
り、アクティブモード状態ではメモリ・プロ・ツク選択
状態を除き“Ｌ”とすることにより、メモリ・セル・ゲ
ート部へのバイアス・ストレスを緩和することができ、
信頼性向上に畜
第１図は本発明の一実施例の半導体累積回路のデコーダ
部の回路図、第２図は従来例のデコーダの回路図である
。 ２１・・・信号線領域、２２・・・ワード線ドライブ・
デコーダ領域、２３・・・ワード線領域、１・・・３人
力ＮＡＮＤゲート、２，３．８・−・インバータ、４・
・・ＮＡＮＤ型セル、５・−・メモリ・セル、６・・・
３人力ＮＡＮＤゲート、７：・・４人力ＮＡＮＤゲート
０．９−・メモリ・ブロック、Ａ〜Ｅ、Ａ〜Ｅ・・・入
力信号、ＣＥ・−・チ・ツブ・イネーブル信号。
部の回路図、第２図は従来例のデコーダの回路図である
。 ２１・・・信号線領域、２２・・・ワード線ドライブ・
デコーダ領域、２３・・・ワード線領域、１・・・３人
力ＮＡＮＤゲート、２，３．８・−・インバータ、４・
・・ＮＡＮＤ型セル、５・−・メモリ・セル、６・・・
３人力ＮＡＮＤゲート、７：・・４人力ＮＡＮＤゲート
０．９−・メモリ・ブロック、Ａ〜Ｅ、Ａ〜Ｅ・・・入
力信号、ＣＥ・−・チ・ツブ・イネーブル信号。
Claims (1)
- 読出し専用メモリのＮＡＮＤ型セルを駆動するデコーダ
回路を備えた半導体集積回路に於いて、メモリ・セル及
び前記デコーダはｎ個のメモリ・ブロックに分割されて
おり、スタンバイ状態では前記デコーダ出力は全て“Ｌ
”レベルとなりかつアクティブ状態では選択された前記
メモリ・ブロックのデコーダ部のみ読み出し状態となり
かつ非選択の前記メモリ・ブロックのデコーダ部出力は
全て“Ｌ”レベルとなる手段を設けたことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211977A JPH0495298A (ja) | 1990-08-10 | 1990-08-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211977A JPH0495298A (ja) | 1990-08-10 | 1990-08-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0495298A true JPH0495298A (ja) | 1992-03-27 |
Family
ID=16614844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211977A Pending JPH0495298A (ja) | 1990-08-10 | 1990-08-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0495298A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5577003A (en) * | 1994-05-24 | 1996-11-19 | Nec Corporation | Decoding circuit for use in semiconductor read only memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474397A (ja) * | 1990-07-16 | 1992-03-09 | Nec Corp | 半導体記憶装置 |
-
1990
- 1990-08-10 JP JP2211977A patent/JPH0495298A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474397A (ja) * | 1990-07-16 | 1992-03-09 | Nec Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5577003A (en) * | 1994-05-24 | 1996-11-19 | Nec Corporation | Decoding circuit for use in semiconductor read only memory |
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