JPH0729369A - 半導体メモリのセンス回路 - Google Patents
半導体メモリのセンス回路Info
- Publication number
- JPH0729369A JPH0729369A JP5175588A JP17558893A JPH0729369A JP H0729369 A JPH0729369 A JP H0729369A JP 5175588 A JP5175588 A JP 5175588A JP 17558893 A JP17558893 A JP 17558893A JP H0729369 A JPH0729369 A JP H0729369A
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- JP
- Japan
- Prior art keywords
- output
- power supply
- circuit
- sense
- supply voltage
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Abstract
(57)【要約】
【目的】 広範囲の電源電圧で動作可能な半導体メモリ
のセンス回路を得る。 【構成】 半導体メモリの記憶セルの内容を検出する通
常電圧用のセンス回路と、上記通常電圧用のセンス回路
の出力と、上記記憶セルから出力されるデータまたは反
転データとを選択して出力する選択回路とを設ける。
のセンス回路を得る。 【構成】 半導体メモリの記憶セルの内容を検出する通
常電圧用のセンス回路と、上記通常電圧用のセンス回路
の出力と、上記記憶セルから出力されるデータまたは反
転データとを選択して出力する選択回路とを設ける。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリのセン
ス回路に関するものである。
ス回路に関するものである。
【０００２】
【従来の技術】図２は従来の半導体メモリのセンス回路
を示す図であり、図において、１は半導体メモリのメモ
リセル（記憶セル）より読み出し時にデータが出力され
る線であるビットライン、２は反転データが出力される
反転ビットラインである。また、３〜６はＰＭＯＳトラ
ンジスタ、７〜９はＮＭＯＳトランジスタ、１０はＰＭ
ＯＳトランジスタであり、１１はインバータ、１２は読
み出し制御信号線である。
を示す図であり、図において、１は半導体メモリのメモ
リセル（記憶セル）より読み出し時にデータが出力され
る線であるビットライン、２は反転データが出力される
反転ビットラインである。また、３〜６はＰＭＯＳトラ
ンジスタ、７〜９はＮＭＯＳトランジスタ、１０はＰＭ
ＯＳトランジスタであり、１１はインバータ、１２は読
み出し制御信号線である。
【０００３】次に動作について説明する。読み出し以外
の時は読み出し制御信号線１２は’Ｌ’であり、ＰＭＯ
Ｓトランジスタ３、４はオン状態である。書き込み時に
は、ビットライン１および反転ビットライン２には書き
込みデータがあらわれるが、それ以外の時には、ＰＭＯ
Ｓトランジスタ３、４はオンしているので、ビットライ
ン１および反転ビットライン２は’Ｈ’にチャージアッ
プされている。従って、ＮＭＯＳトランジスタ７、８も
オンである。
の時は読み出し制御信号線１２は’Ｌ’であり、ＰＭＯ
Ｓトランジスタ３、４はオン状態である。書き込み時に
は、ビットライン１および反転ビットライン２には書き
込みデータがあらわれるが、それ以外の時には、ＰＭＯ
Ｓトランジスタ３、４はオンしているので、ビットライ
ン１および反転ビットライン２は’Ｈ’にチャージアッ
プされている。従って、ＮＭＯＳトランジスタ７、８も
オンである。
【０００４】次に、読み出し時には、読み出し制御信号
線１２は’Ｈ’となり、ＰＭＯＳトランジスタ３、４、
１０はオフする。また、ＮＭＯＳトランジスタ９はオン
する。その結果、読み出し時の初期には、ＮＭＯＳトラ
ンジスタ７〜９はオンとなることから、ＰＭＯＳトラン
ジスタ５、６のゲートが’Ｌ’となり、ＰＭＯＳトラン
ジスタ５、６はオンする。
線１２は’Ｈ’となり、ＰＭＯＳトランジスタ３、４、
１０はオフする。また、ＮＭＯＳトランジスタ９はオン
する。その結果、読み出し時の初期には、ＮＭＯＳトラ
ンジスタ７〜９はオンとなることから、ＰＭＯＳトラン
ジスタ５、６のゲートが’Ｌ’となり、ＰＭＯＳトラン
ジスタ５、６はオンする。
【０００５】次に、メモリセルよりビットライン１およ
び反転ビットライン２にデータが出力される。ビットラ
イン１にはメモリセルの状態（１または０）に対応し
て’Ｈ’または’Ｌ’が出力され、反転ビットライン２
にはその反転データ（’Ｌ’または’Ｈ’）が出力され
る。
び反転ビットライン２にデータが出力される。ビットラ
イン１にはメモリセルの状態（１または０）に対応し
て’Ｈ’または’Ｌ’が出力され、反転ビットライン２
にはその反転データ（’Ｌ’または’Ｈ’）が出力され
る。
【０００６】仮に、ビットライン１に’Ｈ’、反転ビッ
トライン２に’Ｌ’が出力されているとすると、ＮＭＯ
Ｓトランジスタ７がオフし、その結果、ＰＭＯＳトラン
ジスタ６のゲートが’Ｈ’となり、ＰＭＯＳトランジス
タ６がオフし、インバータ１１の入力は’Ｌ’、出力
は’Ｈ’となる。このインバータ１１の出力がメモリの
読み出しデータとなる。また、ビットライン１が’
Ｌ’，反転ビットライン２が’Ｈ’であるとすると、イ
ンバータ１１の出力は’Ｌ’となる。
トライン２に’Ｌ’が出力されているとすると、ＮＭＯ
Ｓトランジスタ７がオフし、その結果、ＰＭＯＳトラン
ジスタ６のゲートが’Ｈ’となり、ＰＭＯＳトランジス
タ６がオフし、インバータ１１の入力は’Ｌ’、出力
は’Ｈ’となる。このインバータ１１の出力がメモリの
読み出しデータとなる。また、ビットライン１が’
Ｌ’，反転ビットライン２が’Ｈ’であるとすると、イ
ンバータ１１の出力は’Ｌ’となる。
【０００７】
【発明が解決しようとする課題】従来の半導体メモリの
センス回路は以上のように構成されているので、電源電
圧が例えば５Ｖから１Ｖ等に低下する場合には、ＰＭＯ
Ｓトランジスタ５、６とＮＭＯＳトランジスタ７〜９の
レシオが変わり、ＰＭＯＳトランジスタ５、６のゲート
電圧は、例えば１．７Ｖから０．３Ｖ等に低下してしま
い、ＰＭＯＳトランジスタ５、６のゲート電圧が十分に
上がらなくなり、その結果ＰＭＯＳトランジスタ５、６
が十分にオンできず、センススピードが極端に遅くな
り、さらには動作しなくなるという問題点があった。
センス回路は以上のように構成されているので、電源電
圧が例えば５Ｖから１Ｖ等に低下する場合には、ＰＭＯ
Ｓトランジスタ５、６とＮＭＯＳトランジスタ７〜９の
レシオが変わり、ＰＭＯＳトランジスタ５、６のゲート
電圧は、例えば１．７Ｖから０．３Ｖ等に低下してしま
い、ＰＭＯＳトランジスタ５、６のゲート電圧が十分に
上がらなくなり、その結果ＰＭＯＳトランジスタ５、６
が十分にオンできず、センススピードが極端に遅くな
り、さらには動作しなくなるという問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、広範囲の電源電圧で動作可能な
半導体メモリのセンス回路を得ることを目的とする。
ためになされたもので、広範囲の電源電圧で動作可能な
半導体メモリのセンス回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体メ
モリのセンス回路は、半導体メモリの記憶セルの内容を
検出する通常電圧用のセンス回路と、上記通常電圧用の
センス回路の出力と、上記記憶セルから出力されるデー
タまたは反転データとを選択して出力する選択回路とを
備えるものである。
モリのセンス回路は、半導体メモリの記憶セルの内容を
検出する通常電圧用のセンス回路と、上記通常電圧用の
センス回路の出力と、上記記憶セルから出力されるデー
タまたは反転データとを選択して出力する選択回路とを
備えるものである。
【００１０】
【作用】この発明における選択回路は、電源電圧が通常
である時には通常電圧用のセンス回路の出力を選択し、
電源電圧が低い時には記憶セルから出力されるデータま
たは反転データを選択して出力することにより、電源電
圧が低い場合でも動作可能となる。
である時には通常電圧用のセンス回路の出力を選択し、
電源電圧が低い時には記憶セルから出力されるデータま
たは反転データを選択して出力することにより、電源電
圧が低い場合でも動作可能となる。
【００１１】
実施例１．以下、この発明の一実施例を図について説明
する。図１は請求項１の発明による半導体メモリのセン
ス回路の一実施例を示す構成図である。図において、従
来のものと同一符号は同一または相当部分を示すので説
明を省略する。１３は従来例で説明した通常電圧用のセ
ンス回路、１４〜１６はインバータ、１７はＡＮＤ−Ｎ
ＯＲ型の複合ゲート（選択回路）、１８は複合ゲート１
７に入力されるセンス出力選択信号である。
する。図１は請求項１の発明による半導体メモリのセン
ス回路の一実施例を示す構成図である。図において、従
来のものと同一符号は同一または相当部分を示すので説
明を省略する。１３は従来例で説明した通常電圧用のセ
ンス回路、１４〜１６はインバータ、１７はＡＮＤ−Ｎ
ＯＲ型の複合ゲート（選択回路）、１８は複合ゲート１
７に入力されるセンス出力選択信号である。
【００１２】次に動作について説明する。電源電圧が十
分に高い時（通常の場合）は、ビットライン１が’
Ｈ’、反転ビットライン２が’Ｌ’であるとすると、従
来例と同様に、インバータ１１の出力（通常電圧用のセ
ンス回路１３の出力）は’Ｈ’となる。一方、反転ビッ
トライン２が’Ｌ’であるので、インバータ１４の出力
も’Ｈ’となる。
分に高い時（通常の場合）は、ビットライン１が’
Ｈ’、反転ビットライン２が’Ｌ’であるとすると、従
来例と同様に、インバータ１１の出力（通常電圧用のセ
ンス回路１３の出力）は’Ｈ’となる。一方、反転ビッ
トライン２が’Ｌ’であるので、インバータ１４の出力
も’Ｈ’となる。
【００１３】電圧が十分に高い時は、センス出力選択信
号１８は’Ｌ’となり、インバータ１１の出力が選択さ
れ、インバータ１６の出力は’Ｈ’となる。この時、イ
ンバータ１４の出力も’Ｈ’である事から、どちらを選
択しても、インバータ１６の出力は’Ｈ’となるが、電
圧が十分に高い時は、通常電圧用のセンス回路１３のほ
うが動作が早いために、センス出力選択信号１８を’
Ｌ’として、通常電圧用のセンス回路１３の出力を選択
している。
号１８は’Ｌ’となり、インバータ１１の出力が選択さ
れ、インバータ１６の出力は’Ｈ’となる。この時、イ
ンバータ１４の出力も’Ｈ’である事から、どちらを選
択しても、インバータ１６の出力は’Ｈ’となるが、電
圧が十分に高い時は、通常電圧用のセンス回路１３のほ
うが動作が早いために、センス出力選択信号１８を’
Ｌ’として、通常電圧用のセンス回路１３の出力を選択
している。
【００１４】一方、電源電圧が低下した際には、インバ
ータ１４の出力が確定した時にも、通常電圧用のセンス
回路１３はまだ状態遷移中、あるいは正常な動作をして
いない可能性があるので、センス出力選択信号１８を’
Ｈ’とし、インバータ１４の出力を選択する事により、
インバータ１６の出力はやはり’Ｈ’となる。
ータ１４の出力が確定した時にも、通常電圧用のセンス
回路１３はまだ状態遷移中、あるいは正常な動作をして
いない可能性があるので、センス出力選択信号１８を’
Ｈ’とし、インバータ１４の出力を選択する事により、
インバータ１６の出力はやはり’Ｈ’となる。
【００１５】
【発明の効果】以上のように、この発明によれば、電源
電圧が通常である時には通常電圧用のセンス回路の出力
を選択し、電源電圧が低い時には記憶セルから出力され
るデータまたは反転データを選択して出力するように構
成したので、広範囲の電源電圧で動作可能な半導体メモ
リのセンス回路が得られるという効果がある。
電圧が通常である時には通常電圧用のセンス回路の出力
を選択し、電源電圧が低い時には記憶セルから出力され
るデータまたは反転データを選択して出力するように構
成したので、広範囲の電源電圧で動作可能な半導体メモ
リのセンス回路が得られるという効果がある。
【図１】この発明による半導体メモリのセンス回路の一
実施例を示す構成図である。
実施例を示す構成図である。
【図２】従来の発明による半導体メモリのセンス回路を
示す構成図である。
示す構成図である。
１３ 通常電圧用のセンス回路 １７ 複合ゲート（選択回路）
Claims (1)
- 【請求項１】 半導体メモリの記憶セルから出力される
データおよびその反転データの２入力より上記記憶セル
の内容を検出する通常電圧用のセンス回路と、電源電圧
が通常である時には上記通常電圧用のセンス回路の出力
を選択し、電源電圧が低い時には上記記憶セルから出力
されるデータまたは反転データを選択して出力する選択
回路とを備えた半導体メモリのセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175588A JPH0729369A (ja) | 1993-07-15 | 1993-07-15 | 半導体メモリのセンス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175588A JPH0729369A (ja) | 1993-07-15 | 1993-07-15 | 半導体メモリのセンス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729369A true JPH0729369A (ja) | 1995-01-31 |
Family
ID=15998711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5175588A Pending JPH0729369A (ja) | 1993-07-15 | 1993-07-15 | 半導体メモリのセンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729369A (ja) |
-
1993
- 1993-07-15 JP JP5175588A patent/JPH0729369A/ja active Pending
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