JP2665040B2 - 非同期式メモリ回路 - Google Patents
非同期式メモリ回路Info
- Publication number
- JP2665040B2 JP2665040B2 JP2269888A JP26988890A JP2665040B2 JP 2665040 B2 JP2665040 B2 JP 2665040B2 JP 2269888 A JP2269888 A JP 2269888A JP 26988890 A JP26988890 A JP 26988890A JP 2665040 B2 JP2665040 B2 JP 2665040B2
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- JP
- Japan
- Prior art keywords
- circuit
- address
- memory circuit
- address signal
- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は非同期式メモリ回路に関し、特に、スタンダ
ード・セル方式の設計手法による非同期式メモリ回路に
関する。
ード・セル方式の設計手法による非同期式メモリ回路に
関する。
従来のスタンダード・セル方式の設計手法による非同
期式メモリ回路は、主として、入力されるアドレス信号
の変化を検出するアドレス遷移検出回路（Address Tran
sition Detector:以下、ATD回路と略記する）と、同期
式メモリ回路とにより構成されている。
期式メモリ回路は、主として、入力されるアドレス信号
の変化を検出するアドレス遷移検出回路（Address Tran
sition Detector:以下、ATD回路と略記する）と、同期
式メモリ回路とにより構成されている。
従来の非同期式メモリ回路は、その一例の回路図が第
２図に示されるように、複数のアドレス入力端子58−１
〜ｎ（ｎは正整数）のそれぞれ対応する遅延回路１−１
〜ｎ、EXOR回路２−１〜ｎおよびNMOSトランジスタ３−
１〜ｎと、PMOSトランジスタ４と、を含む前記ATD回路
と、このATD回路の出力端子を形成するNMOSトランジス
タ３−１〜ｎのドレインとPMOSトランジスタ４のドレイ
ンとの接続点に連結される同期式メモリ回路５とにより
構成されている。
２図に示されるように、複数のアドレス入力端子58−１
〜ｎ（ｎは正整数）のそれぞれ対応する遅延回路１−１
〜ｎ、EXOR回路２−１〜ｎおよびNMOSトランジスタ３−
１〜ｎと、PMOSトランジスタ４と、を含む前記ATD回路
と、このATD回路の出力端子を形成するNMOSトランジス
タ３−１〜ｎのドレインとPMOSトランジスタ４のドレイ
ンとの接続点に連結される同期式メモリ回路５とにより
構成されている。
なお、同期式メモリ回路５は、通常、アドレス入力
部、デーコダ部、メモリセル・アレイ部、カラム・セレ
クタ部、読出し回路部および書込み回路部等により構成
されているが、本発明の対象とする部位は、前記ATD回
路にあるため、同期式メモリ回路の細部については、以
下において、その説明を省略する。
部、デーコダ部、メモリセル・アレイ部、カラム・セレ
クタ部、読出し回路部および書込み回路部等により構成
されているが、本発明の対象とする部位は、前記ATD回
路にあるため、同期式メモリ回路の細部については、以
下において、その説明を省略する。
第２図に示されるように、従来のATD回路において
は、電源電圧は、単一の電源端子59から、それぞれイン
バータを含む能動回路素子により構成される遅延回路１
−１〜ｎ、EXOR回路２−１〜ｎおよびPMOSトランジスタ
４のソースに対して共通に供給されている。
は、電源電圧は、単一の電源端子59から、それぞれイン
バータを含む能動回路素子により構成される遅延回路１
−１〜ｎ、EXOR回路２−１〜ｎおよびPMOSトランジスタ
４のソースに対して共通に供給されている。
第２図において、ATD回路のアドレス入力端子58−１
〜ｎからは、それぞれ同期メモリ回路５に対する書込み
／読出しに対応するアドレス信号が入力される。アドレ
ス遷移検知回路に含まれる遅延回路１−１〜ｎの遅延時
間は、同期式メモリ回路５におけるデータの書込み、ま
たは読出しのアクセス時間に対応して設定されており、
それぞれの遅延時間は同一である。
〜ｎからは、それぞれ同期メモリ回路５に対する書込み
／読出しに対応するアドレス信号が入力される。アドレ
ス遷移検知回路に含まれる遅延回路１−１〜ｎの遅延時
間は、同期式メモリ回路５におけるデータの書込み、ま
たは読出しのアクセス時間に対応して設定されており、
それぞれの遅延時間は同一である。
ATD回路の初期状態においては、アドレス信号が変化
しないため、例えば、アドレス入力端子58−１にアドレ
ス信号が入力されると、対応する遅延回路１−１から出
力されてEXOR回路２−１に入力されるアドレス信号と、
アドレス入力端子58−１から直接EXOR回路２−１に入力
されるアドレス信号とは、時間的に一致しており、従っ
て、EXOR回路２−１の出力は「Ｌ」レベルの信号として
出力され、NMOSトランジスタ３−１のゲートに入力され
る。NMOSトランジスタ３−１においては、この「Ｌ」レ
ベルの信号入力に対応して、NMOSトランジスタ３−１は
「OFF」の状態となり、ATD回路の出力としては、PMOSト
ランジスタ４のドレインを介して、「Ｈ」レベルの信号
として同期式メモリ回路５に入力される。上記の「Ｈ」
レベルの信号入力に対しては、同期式メモリ回路５は動
作状態にはない、従って、アドレス信号に変化がない時
には、同期式メモリ回路５における、データの書込みお
よび読出しは行われない。
しないため、例えば、アドレス入力端子58−１にアドレ
ス信号が入力されると、対応する遅延回路１−１から出
力されてEXOR回路２−１に入力されるアドレス信号と、
アドレス入力端子58−１から直接EXOR回路２−１に入力
されるアドレス信号とは、時間的に一致しており、従っ
て、EXOR回路２−１の出力は「Ｌ」レベルの信号として
出力され、NMOSトランジスタ３−１のゲートに入力され
る。NMOSトランジスタ３−１においては、この「Ｌ」レ
ベルの信号入力に対応して、NMOSトランジスタ３−１は
「OFF」の状態となり、ATD回路の出力としては、PMOSト
ランジスタ４のドレインを介して、「Ｈ」レベルの信号
として同期式メモリ回路５に入力される。上記の「Ｈ」
レベルの信号入力に対しては、同期式メモリ回路５は動
作状態にはない、従って、アドレス信号に変化がない時
には、同期式メモリ回路５における、データの書込みお
よび読出しは行われない。
次に、前記アドレス信号が変化すると、EXOR回路２−
１に対する二つのアドレス信号の入力は異なる信号とな
るため、EXOR回路２−１の出力は「Ｈ」レベルとなり、
NMOSトランジスタ３−１が「ON」の状態となるため、AT
D回路の出力は「Ｌ」レベルとなって、同期式メモリ回
路５に対する内部クロックとして入力され、同期式メモ
リ回路５は動作状態となる。
１に対する二つのアドレス信号の入力は異なる信号とな
るため、EXOR回路２−１の出力は「Ｈ」レベルとなり、
NMOSトランジスタ３−１が「ON」の状態となるため、AT
D回路の出力は「Ｌ」レベルとなって、同期式メモリ回
路５に対する内部クロックとして入力され、同期式メモ
リ回路５は動作状態となる。
他方、同期式メモリ回路５においては、アドレス入力
端子60、制御入力端子61およびデータ入力端子62から、
それぞれ書込みおよび読み出しに対応するアドレス信
号、書込み／読出しの制御信号および書込まれる入力デ
ータ等が入力されており、同期式メモリ回路５に所定の
データを格納する場合においては、前記ATD回路から前
記内部クロックが入力される場合においてのみ、アドレ
ス入力端子60および制御入力端子61からそれぞれ入力さ
れるアドレス信号および書込み制御信号を介して、デー
タ入力端子62から入力されるデータが同期式メモリ回路
５に書込まれる。
端子60、制御入力端子61およびデータ入力端子62から、
それぞれ書込みおよび読み出しに対応するアドレス信
号、書込み／読出しの制御信号および書込まれる入力デ
ータ等が入力されており、同期式メモリ回路５に所定の
データを格納する場合においては、前記ATD回路から前
記内部クロックが入力される場合においてのみ、アドレ
ス入力端子60および制御入力端子61からそれぞれ入力さ
れるアドレス信号および書込み制御信号を介して、デー
タ入力端子62から入力されるデータが同期式メモリ回路
５に書込まれる。
また、同期式メモリ回路５から所定のデータを読出す
場合においては、前記ATD回路から前記内部クロックが
入力される場合においてのみ、アドレス入力端子60およ
び制御入力端子61からそれぞれ入力されるアドレス信号
および読出し制御信号を介して、データ出力端子63から
所定のデータが読出される。
場合においては、前記ATD回路から前記内部クロックが
入力される場合においてのみ、アドレス入力端子60およ
び制御入力端子61からそれぞれ入力されるアドレス信号
および読出し制御信号を介して、データ出力端子63から
所定のデータが読出される。
即ち、ATD回路における、アドレス入力端子58−１〜
ｎから入力されるアドレス信号に変化がある場合におい
てのみ、前記ATD回路から出力される内部クロックによ
り同期式メモリ回路が動作し、前記アドレス信号に対応
して、所定のデータの書込み、または読出しが行われ
る。
ｎから入力されるアドレス信号に変化がある場合におい
てのみ、前記ATD回路から出力される内部クロックによ
り同期式メモリ回路が動作し、前記アドレス信号に対応
して、所定のデータの書込み、または読出しが行われ
る。
一般に、非同期メモリ回路のATD回路においては、ア
ドレス検出回路に含まれる遅延回路１−１〜ｎの遅延時
間は、同期式メモリ回路におけるデータの書込み、また
は読出しに対応するアクセス時間に適合するように選択
されるが、この遅延時間の設定に関しては、ビット長・
ワード長構成等に対応して、それぞれ最適な時間長とな
るように回路設計ならびにレイアウト設計を行う必要が
あり、これらの設計期間の延伸により、開発期間および
開発費が増加するという欠点がある。
ドレス検出回路に含まれる遅延回路１−１〜ｎの遅延時
間は、同期式メモリ回路におけるデータの書込み、また
は読出しに対応するアクセス時間に適合するように選択
されるが、この遅延時間の設定に関しては、ビット長・
ワード長構成等に対応して、それぞれ最適な時間長とな
るように回路設計ならびにレイアウト設計を行う必要が
あり、これらの設計期間の延伸により、開発期間および
開発費が増加するという欠点がある。
アドレス信号を遅延し遅延アドレス信号を出力する遅
延回路と前記アドレス信号および前記遅延アドレス信号
を受けて前記アドレス信号の変化を検出しアドレス遷移
検出信号を発生する回路手段とを有するアドレス遷移検
出回路と、前記アドレス遷移検出信号に応答して、選択
されたメモリセルに対するデータの書き込み又は読み出
しを行うメモリ回路とを備えたスタンダード・セル方式
の設計手法による非同期式メモリ回路であって、前記遅
延回路への電圧供給線を独立に設け、要求されるメモリ
構成に対応して、前記電圧供給線を用いて遅延回路への
電圧を制御することにより前記遅延回路の遅延時間を可
変できるようにしたことを特徴とする非同期式メモリ回
路。
延回路と前記アドレス信号および前記遅延アドレス信号
を受けて前記アドレス信号の変化を検出しアドレス遷移
検出信号を発生する回路手段とを有するアドレス遷移検
出回路と、前記アドレス遷移検出信号に応答して、選択
されたメモリセルに対するデータの書き込み又は読み出
しを行うメモリ回路とを備えたスタンダード・セル方式
の設計手法による非同期式メモリ回路であって、前記遅
延回路への電圧供給線を独立に設け、要求されるメモリ
構成に対応して、前記電圧供給線を用いて遅延回路への
電圧を制御することにより前記遅延回路の遅延時間を可
変できるようにしたことを特徴とする非同期式メモリ回
路。
次に、本発明について図面を参照して説明する。第１
図は、本発明の一実施例を示す回路図である。第１図に
示されるように、本実施例は、複数のアドレス入力端子
52−１〜ｎのそれぞれ対応する遅延回路１−１〜ｎ、EX
OR回路２−１〜ｎおよびNMOSトランジスタ３−１〜ｎ
と、PMOSトランジスタ４と、を含むATD回路と、このATD
回路の出力端子を形成するNMOSトランジスタ３−１〜ｎ
のドレインとPMOSトランジスタ４のドレインとの接続点
に連結される同期式メモリ回路５とにより構成されてい
る。
図は、本発明の一実施例を示す回路図である。第１図に
示されるように、本実施例は、複数のアドレス入力端子
52−１〜ｎのそれぞれ対応する遅延回路１−１〜ｎ、EX
OR回路２−１〜ｎおよびNMOSトランジスタ３−１〜ｎ
と、PMOSトランジスタ４と、を含むATD回路と、このATD
回路の出力端子を形成するNMOSトランジスタ３−１〜ｎ
のドレインとPMOSトランジスタ４のドレインとの接続点
に連結される同期式メモリ回路５とにより構成されてい
る。
上記のATD回路の構成は、第２図に示される従来例の
場合と同様であり、また、同期式メモリ回路５も同様で
ある。本実施例の従来例と異なる点は、前記ATD回路に
含まれる遅延回路１−１〜ｎに供給される電源が、他の
回路に供給される電源とは独立に、単一の端子51から分
離して供給されていることである。このように、遅延回
路１−１〜ｎに供給する電源を単独電源とし、他の電源
とは切離して、この単独電源の電圧を制御調整すること
により、能動回路素子により形成される遅延回路１−１
〜ｎの遅延時間を、スタンダード・セル方式のLSIにお
いて必要とされる多様なビット長・ワード長のメモリ構
成に対して、最適な遅延時間に設定することができる。
場合と同様であり、また、同期式メモリ回路５も同様で
ある。本実施例の従来例と異なる点は、前記ATD回路に
含まれる遅延回路１−１〜ｎに供給される電源が、他の
回路に供給される電源とは独立に、単一の端子51から分
離して供給されていることである。このように、遅延回
路１−１〜ｎに供給する電源を単独電源とし、他の電源
とは切離して、この単独電源の電圧を制御調整すること
により、能動回路素子により形成される遅延回路１−１
〜ｎの遅延時間を、スタンダード・セル方式のLSIにお
いて必要とされる多様なビット長・ワード長のメモリ構
成に対して、最適な遅延時間に設定することができる。
なお、本実施例における、ATD回路および同期式メモ
リ回路を含む非同期式メモリ回路の動作については、前
述の従来例の場合と全く同様である。
リ回路を含む非同期式メモリ回路の動作については、前
述の従来例の場合と全く同様である。
以上、詳細に説明したように、本発明は、ATD回路に
含まれる遅延回路に対する供給電源を、他の能動回路に
対する供給電源と分離し、スタンダード・セル方式のLS
Iにおいて必要とされる多様なビット長・ワード長のメ
モリ構成に対応して、前記遅延回路に対する供給電源の
電圧を制御調整し、当該遅延回路の遅延時間を最適値に
設定することにより、回路設計およびレイアウト設計等
の煩雑な作業を排除し、開発期間および開発費を低減す
ることができるという効果がある。
含まれる遅延回路に対する供給電源を、他の能動回路に
対する供給電源と分離し、スタンダード・セル方式のLS
Iにおいて必要とされる多様なビット長・ワード長のメ
モリ構成に対応して、前記遅延回路に対する供給電源の
電圧を制御調整し、当該遅延回路の遅延時間を最適値に
設定することにより、回路設計およびレイアウト設計等
の煩雑な作業を排除し、開発期間および開発費を低減す
ることができるという効果がある。
第１図は、本発明の一実施例の回路図、第２図は、従来
例の回路図である。 図において、１−１〜ｎ……遅延回路、２−１〜ｎ……
EXOR回路、３−１〜ｎ……NMOSトランジスタ、４……PM
OSトランジスタ、５……同期式メモリ回路。
例の回路図である。 図において、１−１〜ｎ……遅延回路、２−１〜ｎ……
EXOR回路、３−１〜ｎ……NMOSトランジスタ、４……PM
OSトランジスタ、５……同期式メモリ回路。
Claims (1)
- 【請求項１】アドレス信号を遅延し遅延アドレス信号を
出力する遅延回路と前記アドレス信号および前記遅延ア
ドレス信号を受けて前記アドレス信号の変化を検出しア
ドレス遷移検出信号を発生する回路手段とを有するアド
レス遷移検出回路と、前記アドレス遷移検出信号に応答
して、選択されたメモリセルに対するデータの書き込み
又は読み出しを行うメモリ回路とを備えたスタンダード
・セル方式の設計手法による非同期式メモリ回路であっ
て、前記遅延回路への電圧供給線を独立に設け、要求さ
れるメモリ構成に対応して、前記電圧供給線を用いて遅
延回路への電圧を制御することにより前記遅延回路の遅
延時間を可変できるようにしたことを特徴とする非同期
式メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269888A JP2665040B2 (ja) | 1990-10-08 | 1990-10-08 | 非同期式メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269888A JP2665040B2 (ja) | 1990-10-08 | 1990-10-08 | 非同期式メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04146592A JPH04146592A (ja) | 1992-05-20 |
| JP2665040B2 true JP2665040B2 (ja) | 1997-10-22 |
Family
ID=17478614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269888A Expired - Lifetime JP2665040B2 (ja) | 1990-10-08 | 1990-10-08 | 非同期式メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665040B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6280421U (ja) * | 1985-11-08 | 1987-05-22 | ||
| JPH0261894A (ja) * | 1988-08-25 | 1990-03-01 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ |
| JPH02228810A (ja) * | 1989-03-02 | 1990-09-11 | Nec Eng Ltd | 逓倍回路 |
-
1990
- 1990-10-08 JP JP2269888A patent/JP2665040B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04146592A (ja) | 1992-05-20 |
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