JPH04146592A - 非同期式メモリ回路 - Google Patents
非同期式メモリ回路Info
- Publication number
- JPH04146592A JPH04146592A JP2269888A JP26988890A JPH04146592A JP H04146592 A JPH04146592 A JP H04146592A JP 2269888 A JP2269888 A JP 2269888A JP 26988890 A JP26988890 A JP 26988890A JP H04146592 A JPH04146592 A JP H04146592A
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- delay circuits
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- Granted
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- 230000007704 transition Effects 0.000 claims abstract description 5
- 238000001514 detection method Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は非同期式メモリ回路に関し、特に、スタンダー
ド・セル方式の設計手法による非同期式メモリ回路に関
する。
ド・セル方式の設計手法による非同期式メモリ回路に関
する。
従来のスタンダード・セル方式の設計手法による非同期
式メモリ回路は、主とＩ２て、入力されるアドレス信号
の変化を検出するアドレス遷移検出回路（Ａｄｄｒｅｓ
ｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔ、ｅｅｔ、ｏｒ ：
以下、ＡＴＤ回路と略記する）と、同期式メモリ回路と
により構成されている。
式メモリ回路は、主とＩ２て、入力されるアドレス信号
の変化を検出するアドレス遷移検出回路（Ａｄｄｒｅｓ
ｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔ、ｅｅｔ、ｏｒ ：
以下、ＡＴＤ回路と略記する）と、同期式メモリ回路と
により構成されている。
従来の非同期式メモリ回路は、その−例の回路図が第２
図に示されるように、複数のアドレス入力端子５８−１
〜ｎ（ｎは正整数）のそれぞれ対応する遅延回路１−１
〜ｎ、ＥＸＯＲ回路２−１−〜ｎおよびＮＭＯＳトラン
ジスタ３−１〜ｎと、ＰＭＯＳトランジスタ４と、を含
む前記ＡＴＤ回路と、このＡＴＤ回路の出力端子を形成
するＮＭＯＳトランジスタ３−１〜ｎのドレインとＰＭ
ＯＳ）−ランジスタ４のドレインとの接続点に連結され
る同期式メモリ回路５とにより構成されている。
図に示されるように、複数のアドレス入力端子５８−１
〜ｎ（ｎは正整数）のそれぞれ対応する遅延回路１−１
〜ｎ、ＥＸＯＲ回路２−１−〜ｎおよびＮＭＯＳトラン
ジスタ３−１〜ｎと、ＰＭＯＳトランジスタ４と、を含
む前記ＡＴＤ回路と、このＡＴＤ回路の出力端子を形成
するＮＭＯＳトランジスタ３−１〜ｎのドレインとＰＭ
ＯＳ）−ランジスタ４のドレインとの接続点に連結され
る同期式メモリ回路５とにより構成されている。
なお、同期式メモリ回路５は、通常、アドレス入力部、
デーコダ部、メモリセル−アレイ部、カラム・セレクタ
部、読出し回路部および書込み回路部等により構成され
ているが、本発明の対象とする部位は、前記ＡＴＤ回路
にあるため、同期式メモリ回路の細部については、以下
において、その説明を省略する。
デーコダ部、メモリセル−アレイ部、カラム・セレクタ
部、読出し回路部および書込み回路部等により構成され
ているが、本発明の対象とする部位は、前記ＡＴＤ回路
にあるため、同期式メモリ回路の細部については、以下
において、その説明を省略する。
第２図に示されるように、従来のＡＴＤ回路においては
、電源電圧は、単一の電源端子５９から、それぞれイン
バータを含む能動回路素子により構成される遅延回路１
−１〜ｎ、ＥＸＯＲ回路２−１〜ｎおよびＰＭＯＳ）ラ
ンジスタ４のソースに対して共通に供給されている。
、電源電圧は、単一の電源端子５９から、それぞれイン
バータを含む能動回路素子により構成される遅延回路１
−１〜ｎ、ＥＸＯＲ回路２−１〜ｎおよびＰＭＯＳ）ラ
ンジスタ４のソースに対して共通に供給されている。
第２図において、ＡＴＤ回路のアドレス入力端子５８−
１〜ｎからは、それぞれ同期式メモリ回路５に対する書
込み／読出しに対応するアドレス信号が入力される。ア
ドレス遷移検知回路に含まれる遅延回路１−１〜ｎの遅
延時間は、同期式メモリ回路５におけるデータの書込み
、または読出しのアクセス時間に対応して設定されてお
り、それぞれの遅延時間は同一である。
１〜ｎからは、それぞれ同期式メモリ回路５に対する書
込み／読出しに対応するアドレス信号が入力される。ア
ドレス遷移検知回路に含まれる遅延回路１−１〜ｎの遅
延時間は、同期式メモリ回路５におけるデータの書込み
、または読出しのアクセス時間に対応して設定されてお
り、それぞれの遅延時間は同一である。
ＡＴＤ回路の初期状態においては、アドレス信号が変化
しないため、例えは、アドレス入力端子５８−１にアド
レス信号が入力されると、対応する遅延回路１−１から
出力されてＥＸＯＲ回路２−１に入力されるアドレス信
号と、アドレス入力端子５８−１から直接ＥＸＯＲ回路
２−１に入力されるアドレス信号とは、時間的に一致し
ており、従って、ＥＸＯＲ回路２−１の出力は「Ｌ」レ
ベルの信号として出力され、ＮＭＯＳ）−ランジスタ３
−１のゲートに入力される。ＮＭＯＳ）−ランジスタ３
−１においては、このｒｌＪレベルの信号入力に対応し
て、ＮＭＯＳ）ランジスタ３−１はｒＯＦＦ」の状態と
なり、ＡＴＤ回路の出力としては、ＰＭＯＳ）−ランジ
スタ４のドレインを介して、ｒＨ，レベルの信号として
同期式メモリ回路５に入力される。上記の「Ｈ」レベル
の信号入力に対しては、同期式メモリ回路５は動作状態
にはない、従って、アドレス信号に変化がない時には、
同期式メモリ回路５における、データの書込みおよび読
出しは行われない。
しないため、例えは、アドレス入力端子５８−１にアド
レス信号が入力されると、対応する遅延回路１−１から
出力されてＥＸＯＲ回路２−１に入力されるアドレス信
号と、アドレス入力端子５８−１から直接ＥＸＯＲ回路
２−１に入力されるアドレス信号とは、時間的に一致し
ており、従って、ＥＸＯＲ回路２−１の出力は「Ｌ」レ
ベルの信号として出力され、ＮＭＯＳ）−ランジスタ３
−１のゲートに入力される。ＮＭＯＳ）−ランジスタ３
−１においては、このｒｌＪレベルの信号入力に対応し
て、ＮＭＯＳ）ランジスタ３−１はｒＯＦＦ」の状態と
なり、ＡＴＤ回路の出力としては、ＰＭＯＳ）−ランジ
スタ４のドレインを介して、ｒＨ，レベルの信号として
同期式メモリ回路５に入力される。上記の「Ｈ」レベル
の信号入力に対しては、同期式メモリ回路５は動作状態
にはない、従って、アドレス信号に変化がない時には、
同期式メモリ回路５における、データの書込みおよび読
出しは行われない。
次に、前記アドレス信号が変化すると、ＥＸＯＲ回路２
−１に対する二つのアドレス信号の入力は異なる信号と
なるため、ＥＸＯＲ回路２−１の出力は「Ｈ」レベルと
なり、ＮＭＯＳ）−ランジスタ３−１が「ＯＮ」の状態
となるため、ＡＴＤ回路の出力は「Ｌ」レベルとなって
、同期式メモリ回路５に対する内部クロックとして入力
され、同期式メモリ回路５は動作状態となる。
−１に対する二つのアドレス信号の入力は異なる信号と
なるため、ＥＸＯＲ回路２−１の出力は「Ｈ」レベルと
なり、ＮＭＯＳ）−ランジスタ３−１が「ＯＮ」の状態
となるため、ＡＴＤ回路の出力は「Ｌ」レベルとなって
、同期式メモリ回路５に対する内部クロックとして入力
され、同期式メモリ回路５は動作状態となる。
他方、同期式メモリ回路５においては、アドレス入力端
子６０、制御入力端子６１およびデータ入力端子６２か
ら、それぞれ書込みおよび読出しに対応するアドレス信
号、書込み／読出しの制御信号および書込まれる入力デ
ータ等が入力されており、同期式メモリ回路５に所定の
データを格納する場合においては、前記ＡＴＤ回路から
前記内部クロックが入力される場合においてのみ、アド
レス入力端子６０およびｉｉＩＩｇｉ入力端子６１から
それぞれ入力されるアドレス信号および書込み制御信号
を介して、データ入力端子６２から入力されるデータが
同期式メモリ回路５に書込まれる。
子６０、制御入力端子６１およびデータ入力端子６２か
ら、それぞれ書込みおよび読出しに対応するアドレス信
号、書込み／読出しの制御信号および書込まれる入力デ
ータ等が入力されており、同期式メモリ回路５に所定の
データを格納する場合においては、前記ＡＴＤ回路から
前記内部クロックが入力される場合においてのみ、アド
レス入力端子６０およびｉｉＩＩｇｉ入力端子６１から
それぞれ入力されるアドレス信号および書込み制御信号
を介して、データ入力端子６２から入力されるデータが
同期式メモリ回路５に書込まれる。
また、同期式メモリ回路５から所定のデータを読出す場
合においては、前記Ａ Ｔ Ｄ回路から前記内部クロッ
クが入力される場合においてのみ、アドレス入力端子６
０および制御入力端子６１からそれぞれ入力されるアド
レス信号および読出し制御信号を介して、データ出力端
子６３から所定のデータが読出される。
合においては、前記Ａ Ｔ Ｄ回路から前記内部クロッ
クが入力される場合においてのみ、アドレス入力端子６
０および制御入力端子６１からそれぞれ入力されるアド
レス信号および読出し制御信号を介して、データ出力端
子６３から所定のデータが読出される。
即ち、ＡＴＤ回路における、アドレス入力端子５８−１
〜ｎから入力されるアドレス信号に変化がある場合にお
いてのみ、前記ＡＴＤ回路から出力される内部クロック
により同期式メモリ回路が動作し、前記アドレス信号に
対応して、所定のデータの書込み、または読出しが行わ
れる。
〜ｎから入力されるアドレス信号に変化がある場合にお
いてのみ、前記ＡＴＤ回路から出力される内部クロック
により同期式メモリ回路が動作し、前記アドレス信号に
対応して、所定のデータの書込み、または読出しが行わ
れる。
一般に、非同期メモリ回路のＡＴＤ回路においては、ア
ドレス検出回路に含まれる遅延回路１−１−口のＭ延時
間は、１４期式メモリ回路におけるデータの書込み、ま
たは読出ｊ−に対応するアクセス時間に適合するように
選択されるが、この遅延時間のに定に関しては、ビット
長・ワード長構成算に対応して、それぞれ最適な時間長
となるように回路設計ならびにレイアウト設計を行う必
要があり、これらの設計期間の延伸により、開発期間お
よび開発費が増加するという欠点がある。
ドレス検出回路に含まれる遅延回路１−１−口のＭ延時
間は、１４期式メモリ回路におけるデータの書込み、ま
たは読出ｊ−に対応するアクセス時間に適合するように
選択されるが、この遅延時間のに定に関しては、ビット
長・ワード長構成算に対応して、それぞれ最適な時間長
となるように回路設計ならびにレイアウト設計を行う必
要があり、これらの設計期間の延伸により、開発期間お
よび開発費が増加するという欠点がある。
本発明の非同期式メモリ回路は、書込み／読出（−に対
応するアドレス信号を入力して、一定時間幅のアドレス
変化信号を発生する能動遅延回路群と、この遅延回路の
それぞれに対応するＥＸＯＲ回路群と、前記ＥＸＯＲ回
路の出力端に、それぞれのゲート電極が接続され、ドレ
イン電極が共通接続される複数の第１のトランジスタを
含むトランジスタ群と、前記複数の第１．のＩ・ランジ
スタの共通接続されたドレイン電極にドレイン電極が接
続され、当該共通接続されたドレイン電極より、所定の
クロ・γり信号を出力する第２のＩ−ランジスタと、を
アドレスＭ移検出回路として含む非同期式メモリ回路に
おいて、前記能動遅延回路群に対する供給電源として、
当該能動遅延回路群専用の可変電圧電源を備えて構成さ
れる。
応するアドレス信号を入力して、一定時間幅のアドレス
変化信号を発生する能動遅延回路群と、この遅延回路の
それぞれに対応するＥＸＯＲ回路群と、前記ＥＸＯＲ回
路の出力端に、それぞれのゲート電極が接続され、ドレ
イン電極が共通接続される複数の第１のトランジスタを
含むトランジスタ群と、前記複数の第１．のＩ・ランジ
スタの共通接続されたドレイン電極にドレイン電極が接
続され、当該共通接続されたドレイン電極より、所定の
クロ・γり信号を出力する第２のＩ−ランジスタと、を
アドレスＭ移検出回路として含む非同期式メモリ回路に
おいて、前記能動遅延回路群に対する供給電源として、
当該能動遅延回路群専用の可変電圧電源を備えて構成さ
れる。
次に、本発明について図面を参照１〜て５明する。第１
図は、本発明の一実施例を示す回路図である。第１図に
示されるように、本実施例は、複数のアドレス入力端子
５２−１〜ｎのそれぞれ対応する遅延回路１−１〜ｎ、
ＥＸＯＲ回路２−ｉ ヘ−ｎおよびＮＭＯＳトランジス
タ３−１〜ｎと、ＰＭＯＳトランジスタ４と、を含むＡ
ＴＤ回路と、このＡＴＤ回路の出力端子を形成するＮＭ
ＯＳ）ランジスタ３−１〜ｎのドレインとＰＭＯＳトラ
ンジスタ４のドレインとの接続点に連結される同期式メ
モリ回路５とにより構成されている。
図は、本発明の一実施例を示す回路図である。第１図に
示されるように、本実施例は、複数のアドレス入力端子
５２−１〜ｎのそれぞれ対応する遅延回路１−１〜ｎ、
ＥＸＯＲ回路２−ｉ ヘ−ｎおよびＮＭＯＳトランジス
タ３−１〜ｎと、ＰＭＯＳトランジスタ４と、を含むＡ
ＴＤ回路と、このＡＴＤ回路の出力端子を形成するＮＭ
ＯＳ）ランジスタ３−１〜ｎのドレインとＰＭＯＳトラ
ンジスタ４のドレインとの接続点に連結される同期式メ
モリ回路５とにより構成されている。
上記のＡＴＤ回路の構成は、第２図に示される従来例の
場合と同様であり、また、同期式メモリ回路５も同様で
ある。本実施区の従来例と異なる点は、前記ＡＴＤ回路
に含まれる遅延回路１−１〜ｎ Ｌ、二供給される電源
が、他の回路に供給される電源とは独立に、単一の端子
５１がら分離して供給されていることである。このよう
に、遅延回路１−１〜【ｌに供給する電源を中独電源と
し、他の電源とは切離して、この単独電源の電圧を制御
調整することにより、能動回路素子により形成される遅
延回路１−１〜口の遅延時間を、スタンダード・セル方
式のＬ−Ｓ Ｉにおいて必要とされる多様なピッＩ・長
・ワード長のメモリ構成に対して、最適な遅延時間に設
定することかできる。
場合と同様であり、また、同期式メモリ回路５も同様で
ある。本実施区の従来例と異なる点は、前記ＡＴＤ回路
に含まれる遅延回路１−１〜ｎ Ｌ、二供給される電源
が、他の回路に供給される電源とは独立に、単一の端子
５１がら分離して供給されていることである。このよう
に、遅延回路１−１〜【ｌに供給する電源を中独電源と
し、他の電源とは切離して、この単独電源の電圧を制御
調整することにより、能動回路素子により形成される遅
延回路１−１〜口の遅延時間を、スタンダード・セル方
式のＬ−Ｓ Ｉにおいて必要とされる多様なピッＩ・長
・ワード長のメモリ構成に対して、最適な遅延時間に設
定することかできる。
なお、本実施例における、ＡＴＤ回路および同期式メモ
リ回路を含む非同期式メモリ回路の動作については、前
述の従来例の場合と全く同様である。
リ回路を含む非同期式メモリ回路の動作については、前
述の従来例の場合と全く同様である。
以上、詳細に説明したように、本発明は、ＡＴＤ回路に
含まれる遅延回路に対する供給電源を、他の能動回路に
対する供給電源と分離し、スタンダード・セル方式のＬ
ＳＩにおいて必要とされる多様なビット長・ワード長の
メモリ構成に対応して、前記遅延回路に対する供給電源
の電圧を制御調整Ｉ−２当該遅延回路の遅延時間を好適
値に設定することにより、回路設計およびＩ／イアウド
設計等の煩革な作業を排除し、開発期間および開発費を
低減することができるという効果がある。
含まれる遅延回路に対する供給電源を、他の能動回路に
対する供給電源と分離し、スタンダード・セル方式のＬ
ＳＩにおいて必要とされる多様なビット長・ワード長の
メモリ構成に対応して、前記遅延回路に対する供給電源
の電圧を制御調整Ｉ−２当該遅延回路の遅延時間を好適
値に設定することにより、回路設計およびＩ／イアウド
設計等の煩革な作業を排除し、開発期間および開発費を
低減することができるという効果がある。
第１図は、本発明の一実施例の回路図、第２図は、従来
例の回路図である。 図において、■−１〜ｎ・−・・・・遅延回路、２−１
〜・ｎ・・・・・・ＥＸＯＲ回路、３−１〜ｎ・・・・
−・ＮＭＯＳ）−ランジスタ、４・・・・・・Ｐ Ｍ
Ｏ、Ｓ Ｉ−ランジスタ、５・・団・同期式メモリ回路
。
例の回路図である。 図において、■−１〜ｎ・−・・・・遅延回路、２−１
〜・ｎ・・・・・・ＥＸＯＲ回路、３−１〜ｎ・・・・
−・ＮＭＯＳ）−ランジスタ、４・・・・・・Ｐ Ｍ
Ｏ、Ｓ Ｉ−ランジスタ、５・・団・同期式メモリ回路
。
Claims (1)
- 【特許請求の範囲】 書込み／読出しに対応するアドレス信号を入力して、一
定時間幅のアドレス変化信号を発生する能動遅延回路群
と、この遅延回路のそれぞれに対応するＥＸＯＲ回路群
と、前記ＥＸＯＲ回路の出力端に、それぞれのゲート電
極が接続され、ドレイン電極が共通接続される複数の第
１のトランジスタを含むトランジスタ群と、前記複数の
第１のトランジスタの共通接続されたドレイン電極にド
レイン電極が接続され、当該共通接続されたドレイン電
極より、所定のクロック信号を出力する第２のトランジ
スタと、をアドレス遷移検出回路として含む非同期式メ
モリ回路において、 前記能動遅延回路群に対する供給電源として、当該能動
遅延回路群専用の可変電圧電源を備えることを特徴とす
る非同期式メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269888A JP2665040B2 (ja) | 1990-10-08 | 1990-10-08 | 非同期式メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269888A JP2665040B2 (ja) | 1990-10-08 | 1990-10-08 | 非同期式メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04146592A true JPH04146592A (ja) | 1992-05-20 |
| JP2665040B2 JP2665040B2 (ja) | 1997-10-22 |
Family
ID=17478614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269888A Expired - Lifetime JP2665040B2 (ja) | 1990-10-08 | 1990-10-08 | 非同期式メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665040B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6280421U (ja) * | 1985-11-08 | 1987-05-22 | ||
| JPH0261894A (ja) * | 1988-08-25 | 1990-03-01 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ |
| JPH02228810A (ja) * | 1989-03-02 | 1990-09-11 | Nec Eng Ltd | 逓倍回路 |
-
1990
- 1990-10-08 JP JP2269888A patent/JP2665040B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6280421U (ja) * | 1985-11-08 | 1987-05-22 | ||
| JPH0261894A (ja) * | 1988-08-25 | 1990-03-01 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ |
| JPH02228810A (ja) * | 1989-03-02 | 1990-09-11 | Nec Eng Ltd | 逓倍回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2665040B2 (ja) | 1997-10-22 |
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