JP3494849B2 - 半導体記憶装置のデータ読み出し方法、半導体記憶装置及び半導体記憶装置の制御装置 - Google Patents

半導体記憶装置のデータ読み出し方法、半導体記憶装置及び半導体記憶装置の制御装置

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JP3494849B2
JP3494849B2 JP13974197A JP13974197A JP3494849B2 JP 3494849 B2 JP3494849 B2 JP 3494849B2 JP 13974197 A JP13974197 A JP 13974197A JP 13974197 A JP13974197 A JP 13974197A JP 3494849 B2 JP3494849 B2 JP 3494849B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
データ読み出し方法、半導体記憶装置及び半導体記憶装
置の制御装置に係り、詳しくはデータを読み出す際の動
作に関するものである。
【０００２】近年、電子機器はデータ処理の高速化かつ
低消費電力化が進んでいる。そこで、電子機器に搭載さ
れた各種半導体集積回路装置の一つである半導体記憶装
置においても動作の高速化かつ低消費電力化を図ること
が要求されている。
【０００３】
【従来の技術】図１０は、各種電子機器に搭載される一
般的な読み出し専用の半導体記憶装置（以下、ＲＯＭと
いう）６０の要部回路を示す。このＲＯＭ６０は、その
メモリセルの回路方式がナンド形（ＮＡＮＤ形）であ
る。ビット線ＢＬと低電圧電源ＧＮＤの間には複数個の
セルブロック６１が接続されている。各ブロック６１は
エンハンスメント型ＮチャネルＭＯＳトランジスタより
なる１個のブロック選択トランジスタと、３個のメモリ
トランジスタとから構成されている。
【０００４】ＲＯＭ６０のデータ読み出し動作はプリチ
ャージ動作とリード動作とがあり、プリチャージ動作を
行った後にリード動作を行うことによりデータが読み出
される。
【０００５】プリチャージ動作は、カラムスイッチ６２
がオンしてビット線ＢＬが選択され、ブロック選択信号
ＳＬにてセルブロック６１が選択されるとともに、デー
タ線ＤＬに接続されたプリチャージ用のＰＭＯＳトラン
ジスタ６３がプリチャージ信号ＰＲＥにてオンされるこ
とにより開始する。
【０００６】図１１に示すように、ビット線ＢＬは高電
圧電源ＶＣＣから電流が流れ込みプリチャージされ、同
ビット線ＢＬの電位は上昇し高電位となる。プリチャー
ジ信号ＰＲＥが消失しプリチャージ動作が終了すると、
リード動作に入る。
【０００７】リード動作において、前記選択されたセル
ブロック６１であってワード信号にて選択されたメモリ
トランジスタのデータが「０」のとき、該選択されたセ
ルブロック６１は導通状態になることから、ビット線Ｂ
Ｌの電荷は選択されたセルブロック６１を介して低電圧
電源ＧＮＤにディスチャージされる。従って、ビット線
ＢＬの電位は、低電位（以下、Ｌレベルという）とな
る。このビット線ＢＬのＬレベルの電位は、データ線Ｄ
Ｌに接続された図示しないセンスアンプを介して「０」
のリードデータとして外部装置に出力される。
【０００８】又、リード動作において、前記選択された
メモリトランジスタのデータが「１」のとき、該選択さ
れたセルブロック６１は非導通状態になることから、ビ
ット線ＢＬの電荷は選択されたセルブロック６１を介し
て低電圧電源ＧＮＤにディスチャージされない。従っ
て、ビット線ＢＬの電位は、高電位（以下、Ｈレベルと
いう）となる。このビット線ＢＬのＨレベルの電位は、
データ線ＤＬに接続された図示しないセンスアンプを介
して「１」のリードデータとして外部装置に出力され
る。
【０００９】図１２は、別の一般的なＲＯＭ７０の要部
回路を示す。ＲＯＭ７０は、同様にナンド形の回路方式
のメモリセルである。各セルブロック７１はエンハンス
メント型ＮチャネルＭＯＳトランジスタよりなる１個の
ブロック選択トランジスタと、３個のメモリトランジス
タと、１個のディスチャージトランジスタとから構成さ
れている。
【００１０】同様に、プリチャージ動作は、カラムスイ
ッチ７２がオンしてビット線ＢＬが選択され、ブロック
選択信号ＳＬにてセルブロック７１が選択されるととも
に、データ線ＤＬに接続されたプリチャージ用のＰＭＯ
Ｓトランジスタ７３がプリチャージ信号ＰＲＥにてオン
されることにより開始する。この時、ディスチャージ信
号ＸＰＲＥにてディスチャージトランジスタはオフして
いる。
【００１１】図１３に示すように、ビット線ＢＬは高電
圧電源ＶＣＣから電流が流れ込みプリチャージされ、同
ビット線ＢＬの電位は上昇する。プリチャージ信号ＰＲ
Ｅが消失しプリチャージサイクルが終了すると、ディス
チャージ信号ＸＰＲＥにてディスチャージトランジスタ
がオンしてリード動作に入る。
【００１２】リード動作において、前記選択されたセル
ブロック７１であってワード信号にて選択されたメモリ
トランジスタのデータが「０」のとき、該セルブロック
７１は導通状態にあることから、ビット線ＢＬの電荷は
選択されたセルブロック７１を介して低電圧電源ＧＮＤ
にディスチャージされる。従って、ビット線ＢＬの電位
は、Ｌレベルとなる。このビット線ＢＬのＬレベルの電
位は、データ線ＤＬに接続された図示しないセンスアン
プを介して「０」のリードデータとして外部装置に出力
される。
【００１３】又、リード動作において、前記選択された
セルブロック７１であってワード信号にて選択されたメ
モリトランジスタのデータが「１」のとき、選択された
セルブロック７１が非導通状態になることから、ビット
線ＢＬの電荷は選択されたセルブロック７１を介して低
電圧電源ＧＮＤにディスチャージされない。従って、ビ
ット線ＢＬの電位は、Ｈレベルとなる。このビット線Ｂ
ＬのＨレベルの電位は、データ線ＤＬに接続された図示
しないセンスアンプを介して「１」のリードデータとし
て外部装置に出力される。
【００１４】
【発明が解決しようとする課題】図１０で示すＲＯＭ６
０は、選択されたメモリトランジスタのデータが「０」
のとき、プリチャージ動作中においても、ビット線ＢＬ
の電荷は選択されたセルブロック６１を介して低電圧電
源ＧＮＤにディスチャージされている。従って、リード
動作時には、素早くビット線ＢＬの電位はＬレベルにな
る。その結果、該ＲＯＭ６０はデータを確定する時間を
短くすることができ、高速動作に向いたＲＯＭである。
しかしながら、該ＲＯＭ６０はプリチャージ動作中にも
ディスチャージが行われていることから消費電流が多
く、特に低速動作で使用する時には問題となる。
【００１５】一方、図１２に示すＲＯＭ７０では、選択
されたメモリトランジスタのデータが「０」のとき、プ
リチャージ動作が終了するまで、ビット線ＢＬの電荷は
選択されたセルブロック７１を介して低電圧電源ＧＮＤ
にディスチャージされない。従って、該ＲＯＭ７０は、
図１０に示すＲＯＭ６０に比べて該消費電流の低減を図
る上で優れている。
【００１６】しかしながら、このＲＯＭ７０おいて、プ
リチャージ動作中はディスチャージされないことから、
ビット線ＢＬは、高電圧電源ＶＣＣのレベルまでチャー
ジされている。そして、リード動作時に、ディスチャー
ジトランジスタをオンさせて該選択されたメモリトラン
ジスタの「０」のデータを読み出す時、そのディスチャ
ージは高電圧電源ＶＣＣのレベルから開始する。従っ
て、ビット線ＢＬの電位がＬレベルになるのに時間を要
するため、該ＲＯＭ７０はデータを確定する時間が長く
なり高速動作に向かず低速動作に向いていた。
【００１７】ところで、近年各種電子機器においては、
使用する者の利便性に応えるために、データ処理動作の
高速化が望まれている。従って、これら電子機器に搭載
されるＲＯＭにおいても、動作の高速化かつ低消費電力
化を図ることが要求されている。
【００１８】又、一方では、電子機器は低消費電力化が
望まれている。そして、電子機器においては、不使用時
には必要最小限の半導体集積回路装置のみ動作状態に
し、かつ、その動作状態にしている半導体集積回路装置
の動作速度を低速にして消費電流の低減を図っている。
従って、これら半導体集積回路装置の１つであるＲＯＭ
においても、動作速度が高速と低速の２つの動作が求め
られている。
【００１９】しかしながら、図１０に示すＲＯＭ６０は
高速動作に適しているが、動作速度を低速にすると上記
したように低消費電力化に適さない。一方、図１２に示
すＲＯＭ７０は、動作速度に関係なく低消費電力化に適
しているが高速動作に適さない。
【００２０】本発明の目的は、低速動作と高速動作を選
択することができるとともに、低速動作時の消費電流を
抑えることのできる半導体記憶装置のデータ読み出し方
法、半導体記憶装置及び半導体記憶装置の制御装置を提
供するにある。
【００２１】
【課題を解決するための手段】請求項１に記載の発明
は、プリチャージ信号に応答してビット線をプリチャー
ジした後に、プリチャージされたビット線の電荷がディ
スチャージされるか否かが、そのビット線に接続され且
つロウデコーダにて選択されたメモリ素子のデータ内容
に基づいて行われ、そのビット線の電位にて該選択され
たメモリ素子のデータ内容が読み出されるようにした半
導体記憶装置のデータ読み出し方法において、高速でデ
ータを読み出す場合は、ビット線へのプリチャージ中
に、前記選択されたメモリ素子のデータ内容に基づい
て、前記ビット線の電荷をディスチャージ可能な状態に
し、プリチャージ後に前記選択されたメモリ素子のデー
タを読み出し、低速でデータを読み出す場合は、ビット
線へのプリチャージ中に、前記選択されたメモリ素子の
データ内容に関係なく、前記ビット線の電荷をディスチ
ャージ不能状態にし、プリチャージ後に前記選択された
メモリ素子のデータを読み出すようにした。
【００２２】請求項２に記載の発明は、セル部のメモリ
素子が接続され、そのセル部のメモリ素子のデータを読
み出すための複数のビット線と、前記複数のビット線の
中の選択された１つのビット線に対してプリチャージ信
号に応答してプリチャージを行うためのプリチャージ回
路部とを備え、プリチャージされたビット線の電荷がデ
ィスチャージされるか否かが、そのビット線に接続され
且つロウデコーダにて選択されたセル部のメモリ素子の
データ内容に基づいて行われ、そのビット線の電位にて
その選択されたセル部のメモリ素子のデータ内容が読み
出される半導体記憶装置において、前記セル部のメモリ
素子に対して直列に接続され、その直列回路の一端がビ
ット線に接続され他端が低電圧電源に接続されるように
したゲートスイッチ素子と、高速でデータを読み出す場
合には、前記プリチャージ中には、前記ゲートスイッチ
素子をオン状態にし、低速でデータを読み出す場合に
は、プリチャージ中において前記ゲートスイッチをオフ
状態に制御するモード設定回路部とを設けた。
【００２３】請求項３に記載の発明は、請求項２に記載
の半導体記憶装置において、モード設定回路部が、動作
モード設定信号とプリチャージ信号と相補関係にあるデ
ィスチャージ信号を入力し、両信号に基づいて、高速で
データを読み出す場合にはプリチャージ中において前記
セル部のメモリ素子に直列に接続されたゲートスイッチ
素子をオン状態させ、低速でデータを読み出す場合には
プリチャージ中において前記メモリ素子に直列に接続さ
れたゲートスイッチ素子をオフ状態にするための制御信
号を生成する。
【００２４】請求項４に記載の発明は、請求項２又は３
に記載の半導体記憶装置において、前記ゲートスイッチ
素子がディスチャージトランジスタであり、前記セル部
のメモリ素子が直列に接続された複数個のメモリトラン
ジスタからなり、その直列に接続された直列回路に対し
てそのセル部を選択するための選択トランジスタと前記
ディスチャージトランジスタが直列に接続されている。
【００２５】請求項５の発明は、請求項２又は３に記載
の半導体記憶装置において、前記セル部のメモリ素子は
直列に接続された複数個のメモリトランジスタからな
り、前記ゲートスイッチ素子は前記メモリセル部を選択
するための選択トランジスタであり、その複数個のメモ
リトランジスタと選択トランジスタとが直列に接続され
ている。
【００２６】請求項６の発明は、請求項２に記載の半導
体記憶装置と、前記高速でデータを読み出すか低速でデ
ータを読み出すかを決定する制御信号を出力するととも
に、前記半導体記憶装置に対してプリチャージ信号とデ
ータ読み出しのためのリードイネーブル信号を供給する
中央処理装置と、前記中央処理装置からの制御信号に基
づいて半導体記憶装置に対して読み出しタイミングを決
めるクロックと、前記高速又は低速にてデータを読み出
すための動作モード設定信号を生成し供給するための信
号生成回路とからなる半導体記憶装置の制御装置であ
る。
【００２７】（作用）請求項１に記載の発明によれば、
高速でデータを読み出す場合は、ビット線へのプリチャ
ージ中に前記選択されたメモリ素子のデータ内容に基づ
いて前記ビット線の電荷はディスチャージ可能な状態に
なる。そして、選択されたメモリ素子が導通状態のデー
タであるとき、プリチャージ中でもビット線の電荷はデ
ィスチャージされる。従って、プリチャージ後に前記選
択されたメモリ素子のデータを読み出すために、ビット
線に対してディスチャージを開始する場合、既にビット
線の電荷はある程度ディスチャージされている。従っ
て、そのメモリ素子のデータが短時間で確定される。
【００２８】低速でデータを読み出す場合、ビット線へ
のプリチャージ中は選択されたメモリ素子のデータ内容
に関係なく前記ビット線の電荷はディスチャージ不能状
態となる。従って、選択されたメモリ素子が導通状態の
データであるとき、プリチャージ中でもビット線の電荷
はディスチャージされない。その結果、プリチャージ中
の消費電流は抑えられる。
【００２９】請求項２に記載の発明によれば、高速でデ
ータを読み出す場合、モード設定回路はプリチャージ中
にはゲートスイッチ素子をオン状態にする。そして、選
択されたメモリ素子が導通状態のデータであるとき、プ
リチャージ中でもビット線の電荷はメモリ素子及びゲー
トスイッチ素子を介してディスチャージされる。従っ
て、プリチャージ後に前記選択されたメモリ素子のデー
タを読み出すために、ビット線に対してディスチャージ
を開始する場合、既にビット線の電荷はある程度ディス
チャージされている。従って、そのメモリ素子のデータ
が短時間で確定される。
【００３０】又、低速でデータを読み出す場合、モード
設定回路はプリチャージ中において前記ゲートスイッチ
をオフ状態にする。従って、選択されたメモリ素子が導
通状態のデータであるとき、プリチャージ中でもビット
線の電荷はゲートスイッチ素子がオフ状態にあるためデ
ィスチャージされない。その結果、プリチャージ中の消
費電流は抑えられる。
【００３１】請求項３に記載の発明によれば、モード設
定回路部は、動作モード設定信号とプリチャージ信号と
相補関係にあるディスチャージ信号を入力し、両信号に
基づいて、高速でデータを読み出す場合にはプリチャー
ジ中において前記セル部のメモリ素子に直列に接続され
たゲートスイッチ素子をオン状態させ制御信号を生成す
る。従って、そのメモリ素子のデータが短時間で確定さ
れる。又、モード設定回路は、両信号に基づいて、低速
でデータを読み出す場合にはプリチャージ中において前
記メモリ素子に直列に接続されたゲートスイッチ素子を
オフ状態にするための制御信号を生成する。従って、プ
リチャージ中の消費電流は抑えられる。
【００３２】請求項４に記載の発明によれば、高速でデ
ータを読み出す場合、モード設定回路はプリチャージ中
にはディスチャージトランジスタをオン状態にする。そ
して、選択されたメモリトランジスタが導通状態のデー
タであるとき、プリチャージ中でもビット線の電荷は選
択トランジスタ、メモリトランジスタ及びディスチャー
ジトランジスタを介してディスチャージされる。従っ
て、プリチャージ後に前記選択されたメモリトランジス
タのデータを読み出すために、ビット線に対してディス
チャージを開始する場合、既にビット線の電荷はある程
度ディスチャージされている。従って、そのメモリトラ
ンジスタのデータが短時間で確定される。
【００３３】又、低速でデータを読み出す場合、モード
設定回路はプリチャージ中において前記ディスチャージ
トランジスタをオフ状態にする。従って、選択されたメ
モリトランジスタが導通状態のデータであるとき、プリ
チャージ中でもビット線の電荷はディスチャージトラン
ジスタがオフ状態にあるためディスチャージされない。
その結果、プリチャージ中の消費電流は抑えられる。
【００３４】請求項５の発明の発明によれば、高速でデ
ータを読み出す場合、モード設定回路はプリチャージ中
には選択トランジスタをオン状態にする。そして、選択
されたメモリトランジスタが導通状態のデータであると
き、プリチャージ中でもビット線の電荷は選択トランジ
スタ及びメモリトランジスタを介してディスチャージさ
れる。従って、プリチャージ後に前記選択されたメモリ
トランジスタのデータを読み出すために、ビット線に対
してディスチャージを開始する場合、既にビット線の電
荷はある程度ディスチャージされている。従って、その
メモリトランジスタのデータが短時間で確定される。
【００３５】又、低速でデータを読み出す場合、モード
設定回路はプリチャージ中において前記選択トランジス
タをオフ状態にする。従って、選択されたメモリトラン
ジスタが導通状態のデータてあるとき、プリチャージ中
でもビット線の電荷は選択トランジスタがオフ状態にあ
るためディスチャージされない。その結果、プリチャー
ジ中の消費電流は抑えられる。
【００３６】請求項６の発明によれば、中央処理装置
は、半導体記憶装置へのリードイネーブル信号の有無に
より該半導体記憶装置を動作状態と非動作状態にするこ
とができる。又、中央処理装置は、半導体記憶装置の動
作状態においてプリチャージ信号に基づいてデータ読み
出しのためのプリチャージを動作を可能にする。又、中
央処理装置は、信号生成回路を介して動作モード設定信
号とクロックを半導体記憶装置に出力することにより、
半導体記憶装置は、動作状態において高速でデータ読み
出しと低速読み出しの２つの読み出し動作のいずれかに
制御される。
【００３７】
【発明の実施の形態】
（第１実施形態）図１は、読み出し専用の半導体記憶装
置を動作させるためのシステム構成図を示す。図１にお
いて、電子機器１０は、読み出し専用の半導体記憶装置
（以下、ＲＯＭという）１１、中央処理装置（以下、Ｃ
ＰＵという）１２及び信号生成回路としてのクロック生
成回路１３を備えている。
【００３８】ＣＰＵ１２は、データバス１４を介してＲ
ＯＭ１１からのリードデータを入力するとともに図示し
ない外部装置との間でデータの授受を行う。ＣＰＵ１２
はＲＯＭ１１に対してリードイネーブル信号ＲＥとプリ
チャージ信号ＰＲＥを供給する。又、ＣＰＵ１２はクロ
ック生成回路１３に対して各種の制御信号を出力する。
【００３９】クロック生成回路１３は各種の制御信号に
基づいてクロックＣＬＫ及び動作モード設定信号ＳＴを
生成しＲＯＭ１１に供給する。クロックＣＬＫは、デー
タ読み取りのためのデータ読み取りサイクル（プリチャ
ージ動作とリード動作を含む）を決める信号である。動
作モード設定信号ＳＴは、Ｌレベルの時が高速モードの
ための信号となり、Ｈレベルの時が低速モードのための
信号となる。そして、動作モード設定信号ＳＴが高速モ
ードの信号である時、ＲＯＭ１１は読み取り動作が高速
になる。又、動作モード設定信号ＳＴが低速モードの信
号である時、ＲＯＭ１１は読み取り動作が低速になる。
【００４０】クロック生成回路１３は動作モード設定信
号ＳＴが高速モードの信号である時には、ＲＯＭ１１の
高速モードに対応した周期の短いクロックＣＬＫを生成
し出力する。反対に、クロック生成回路１３は動作モー
ド設定信号ＳＴが低速モードの信号である時には、ＲＯ
Ｍ１１の低速モードに対応した長い周期のクロックＣＬ
Ｋを生成し出力する。
【００４１】ＲＯＭ１１は、前記ＣＰＵ１２からのリー
ドイネーブル信号ＲＥに基づいて非動作状態から動作状
態となってデータ読み取りモードなる。ＲＯＭ１１はデ
ータ読み取りモードになると、プリチャージ信号ＰＲＥ
に応答してプリチャージ動作を行う。又、ＲＯＭ１１
は、前記クロック生成回路１３からのクロックＣＬＫに
基づいてデータ読み取りサイクルが決定され、動作モー
ド設定信号ＳＴに基づいて高速モード又は低速モードの
いずれかに設定される。そして、ＲＯＭ１１は、これら
各信号に基づいて、データバス１４から入力されるアド
レス信号ＡＤ０〜ＡＤｎで指定されるアドレスのメモリ
セルのデータが読み出される。そして、該読み出された
データは、データバス１４を介してＣＰＵ１２や外部装
置に出力される。
【００４２】図２は、ＲＯＭ１１の構成を説明するため
のブロック図である。ＲＯＭ１１は、メモリセルアレイ
２１、アドレスバッファ２２、ロウデコーダ２３、カラ
ムデコーダ２４、カラムスイッチ回路部２５、プリチャ
ージ・出力回路部２６、モード設定回路部２７、及び、
制御バッファ２８を備えている。
【００４３】図３は、メモリセルアレイ２１の要部とそ
の周辺回路部を示す。メモリセルアレイ２１は、ナンド
形（ＮＡＮＤ形）の回路形式である。メモリセルアレイ
２１は、複数のビット線が設けられている。図３には、
説明の便宜上、３本のビット線ＢＬ１，ＢＬ２，ＢＬ３
を示す。そして、各ビット線には複数のセルブロックが
接続されている。図３には、説明の便宜上、ビット線Ｂ
Ｌ１，ＢＬ２にそれぞれ２個のセル部としてのセルブロ
ックＣＢａ１，ＣＢａ２，ＣＢｂ１，ＣＢｂ２がそれぞ
れ接続されている状態を示す。
【００４４】本実施形態では、各セルブロックＣＢａ
１，ＣＢａ２，ＣＢｂ１，ＣＢｂ２は、エンハンスメン
ト型ＮチャネルＭＯＳトランジスタよりなるブロック選
択トランジスタＴｂｓ、３個のエンハンスメント型のＮ
チャネルＭＭＯＳトランジスタよりなる第１〜第３メモ
リトランジスタＴｍ１〜Ｔｍ３、及び、同じくエンハン
スメント型のＮチャネルＭＭＯＳトランジスタよりなる
ディスチャージトランジスタＴｄｃを備えている。
【００４５】各セルブロックＣＢａ１，ＣＢａ２，ＣＢ
ｂ１，ＣＢｂ２の第１〜第３メモリトランジスタＴｍ１
〜Ｔｍ３は、直列に接続されている。第１メモリトラン
ジスタＴｍ１のドレインはブロック選択トランジスタＴ
ｂｓのソースに接続され、その選択トランジスタＴｂｓ
のドレインはそれぞれ対応するビット線ＢＬ１，ＢＬ２
に接続されている。又、第３メモリトランジスタＴｍ３
のソースはディスチャージトランジスタＴｄｃのドレイ
ンに接続され、そのディスチャージトランジスタＴｄｃ
のソースは低電圧電源ＧＮＤに接続されている。
【００４６】さらに、各ブロック選択トランジスタＴｂ
ｓはそれぞれゲートを備え、そのゲートには対応するブ
ロック選択線ＢＳＬ１，ＢＳＬ２がそれぞれ接続されて
いる。各第１メモリトランジスタＴｍ１はそれぞれゲー
トを備え、そのゲートには第１ワード線ＷＬ１が接続さ
れている。各第２メモリトランジスタＴｍ２はそれぞれ
ゲートを備え、そのゲートには第２ワード線ＷＬ２が接
続されている。第３メモリトランジスタＴｍ３はそれぞ
れゲートを備え、そのゲートには第３ワード線ＷＬ３が
接続されている。各ディスチャージトランジスタＴｄｃ
はそれぞれゲートを備え、そのゲートには制御線ＣＬが
接続されている。
【００４７】各セルブロックＣＢａ１，ＣＢａ２，ＣＢ
ｂ１，ＣＢｂ２は、それぞれブロック内のブロック選択
トランジスタＴｂｓがオンすることにより選択される。
選択されたブロックにおいて、第１〜第３ワード線ＷＬ
１〜ＷＬ３のうち２本が非選択のワード線となり残り１
本が選択ワード線となる。そして、非選択ワード線はＨ
レベルとなり、選択ワード線はＬレベルとなる。従っ
て、非選択ワード線に接続されたメモリトランジスタは
オン状態となり、該選択ワード線に接続されたメモリト
ランジスタはオフ状態となる。
【００４８】その結果、該オフ状態にあるメモリトラン
ジスタにおいて、そのソース・ドレイン間が短絡配線さ
れている時、即ち、該メモリトランジスタのデータが
「０」のとき、第１〜第３メモリトランジスタＴｍ１〜
Ｔｍ３の直列回路は導通状態となる。反対に、該オフ状
態にあるメモリトランジスタおいて、そのソース・ドレ
イン間が短絡配線されていない時、即ち、該メモリトラ
ンジスタのデータが「１」のとき、第１〜第３データト
ランジスタＴｍ１〜Ｔｍ３の直列回路は非導通状態とな
る。
【００４９】因みに、本実施形態では、図３において、
セルブロックＣＢａ１の第１及び第３メモリトランジス
タＴｍ１，Ｔｍ３と、セルブロックＣＢａ２の第２メモ
リトランジスタＴｍ２、及び、セルブロックＣＢｂ２の
第３メモリトランジスタＴｍ３について、そのソース・
ドレイン間を配線ＬＳにて短絡させている。従って、こ
れら配線ＬＳにて自身のソース・ドレイン間が接続され
たメモリトランジスタは、データ「０」が書き込まれて
いることになる。反対に、自身のソース・ドレイン間に
配線ＬＳが接続されていないメモリトランジスタは、デ
ータ「１」が書き込まれていることになる。
【００５０】各ビット線ＢＬ１，ＢＬ２，ＢＬ３は、カ
ラムスイッチ回路部２５のエンハンスメント型Ｎチャネ
ルＭＯＳトランジスタよりなるカラムスイッチＴｃ１，
Ｔｃ２，Ｔｃ３を介してデータ線ＤＬに接続されてい
る。そして、各カラムスイッチＴｃ１〜Ｔｃ３のゲート
は、それぞれ対応するビット線選択線ＳＢＬ１，ＳＢＬ
２，ＳＢＬ３が接続されている。そして、各カラムスイ
ッチＴｃ１〜Ｔｃ３のいずれか１つが選択されてオン状
態になると、該オン状態になったカラムスイッチに接続
されたビット線のみがデータ線ＤＬと接続されることに
なる。
【００５１】図２に示すアドレスバッフア２２は、図１
のデータバス１４からアドレスデータＡＤ０〜ＡＤｎを
入力し、アドレスデータＡＤ０〜ＡＤｎの中からロウア
ドレスデータをロウデコーダ２３に出力する。又、アド
レスバッファ２２は、アドレスデータＡＤ０〜ＡＤｎの
中からカラムアドレスデータをカラムデコーダ２４に出
力する。
【００５２】図３に示すロウデコーダ２３は、メモリセ
ルアレイ２１の第１〜第３ワード線ＷＬ１〜ＷＬ３及び
ブロック選択線ＢＳＬ１，ＢＳＬ２に接続されている。
ロウデコーダ２３は、図２の制御バッファ２８を介して
入力されるクロックＣＬＫに同期してロウアドレスデー
タをデコードし、該ロウアドレスデータに対するセルブ
ロックとそのブロック内のメモリトランジスタを選択す
る。例えば、図３においてセルブロックＣＢａ１が選択
される場合には、ロウデコーダ２３は、ブロック選択線
ＢＳＬ１にＨレベルのブロック選択信号ＳＬ１を出力す
るとともに、ブロック選択線ＢＳＬ２にＬレベルのブロ
ック選択信号ＳＬ２を出力する。そして、セルブロック
ＣＢａ１の第１メモリトランジスタＴｍ１が選択される
場合には、ロウデコーダ２３は、第２及び第３ワード線
ＷＬ２，ＷＬ３にＨレベルのワード信号を出力するとと
もに、第１ワード線ＷＬ１にＬレベルのワード信号を出
力する。即ち、ロウデコーダ２３は、ロウアドレスデー
タに基づいて選択するメモリトランジスタに接続される
ワード線のみをＬレベルにし、選択しない残りのワード
線をＨレベルにする。その結果、ロウアドレスデータに
基づいて選択されたメモリトランジスタはオフ状態にな
り、選択されない他のメモリトランジスタはオン状態と
なる。
【００５３】その結果、オフ状態にあるメモリトランジ
スタにおいて、そのソース・ドレイン間に配線ＬＳが接
続されている場合（「０」のデータが書き込まれたメモ
リトランジスタの場合）には、その選択されたメモリト
ランジスタを含む第１〜第３メモリトランジスタＴｍ１
〜Ｔｍ３の直列回路は導通状態となる。反対に、オフ状
態にあるメモリトランジスタにおいて、そのソース・ド
レイン間に配線ＬＳが接続されていない場合（「１」の
データが書き込まれたメモリトランジスタの場合）に
は、その選択されたメモリトランジスタを含む第１〜第
３メモリトランジスタＴｍ１〜Ｔｍ３の直列回路は非導
通状態となる又、ロウデコーダ２３は、制御バッファ２
８を介してプリチャージ信号ＰＲＥを入力する。ロウデ
コーダ２３はこのプリチャージ信号ＰＲＥのレベルを反
転させた反転信号を生成し、その生成した反転信号をデ
ィスチャージ信号ＸＰＲＥとしてモード設定回路部２７
に出力する。従って、ディスチャージ信号ＸＰＲＥはプ
リチャージ信号ＰＲＥとは相補関係にある。
【００５４】図４は、モード設定回路部２７のブロック
回路を示す。モード設定回路部２７は、インバータ３１
とナンド回路３２を備えている。インバータ３１は前記
ロウデコーダ２３からのディスチャージ信号ＸＰＲＥを
入力し、ディスチャージ信号ＸＰＲＥを反転させ、その
反転信号をナンド回路３２に出力する。ナンド回路３２
は制御バッファ２８を介して動作モード設定信号ＳＴを
入力する。ナンド回路３２の出力端子は図３の制御線Ｃ
Ｌに接続されている。
【００５５】動作モード設定信号ＳＴが高速モードの時
（Ｌレベルの時）、ナンド回路３２はディスチャージ信
号ＸＰＲＥのレベルに関係なく、Ｈレベルの制御信号Ｃ
Ｔを出力する。又、動作モード設定信号ＳＴが低速モー
ドの時（Ｈレベルの時）において、ナンド回路３２はデ
ィスチャージ信号ＸＰＲＥがＬレベルの時にはＬレベル
の制御信号ＣＴを出力し、ディスチャージ信号ＸＰＲＥ
がＨレベルの時にはＨレベルの制御信号ＣＴを出力す
る。
【００５６】図３に示すように、モード設定回路部２７
はメモリセルアレイ２１の制御線ＣＬに接続されてい
る。そして、図４のナンド回路３２から出力される制御
信号ＣＴは制御線ＣＬに出力される。
【００５７】従って、図５に示すように、高速モードの
時には制御信号ＣＴが常時Ｈレベルとなることから、図
３の各セルブロックのディスチャージトランジスタＴｄ
ｃはディスチャージ信号ＸＰＲＥ（プリチャージ信号Ｐ
ＲＥ）のレベルに関係なくオン状態となる。
【００５８】又、低速モードの時には制御信号ＣＴがＨ
レベルとＬレベルの２つの状態になることから、ディス
チャージトランジスタＴｄｃはディスチャージ信号ＸＰ
ＲＥがＨレベル（プリチャージ信号ＰＲＥがＬレベル）
の時にオン状態となる。言い換えれば、ディスチャージ
トランジスタＴｄｃはディスチャージ信号ＸＰＲＥがＬ
レベル（プリチャージ信号ＰＲＥがＨレベル）の時にオ
フ状態となる。
【００５９】カラムデコーダ２４は、カラムスイッチ回
路部２５のビット線選択線ＳＢＬ１〜ＳＢＬ３に接続さ
れている。カラムデコーダ２４は、制御バッファ２８を
介して入力されるクロックＣＬＫに同期してカラムアド
レスデータをデコードし、該カラムアドレスデータに対
するビット線を選択する。例えば、図３においてセルブ
ロックＣＢａ１が選択される場合には、カラムデコーダ
２４は、ビット線選択線ＳＢＬ１にＨレベルのビット線
選択信号ＳＢ１を出力するとともに、他のビット線選択
線ＳＢＬ２，ＳＢＬ３にＬレベルのビット線選択信号Ｓ
Ｂ２，ＳＢ３を出力する。従って、セルブロックＣＢａ
１が接続されているビット線ＢＬ１のみがデータ線ＤＬ
と接続されることになる。
【００６０】データ線ＤＬは、図２のプリチャージ・出
力回路部２６に接続されている。プリチャージ・出力回
路部２６は、プリチャージ回路部２６ａとセンスアンプ
回路部２６ｂとを備えている。図３に示すように、プリ
チャージ回路部２６ａは、エンハンスメント型Ｐチャネ
ルＭＯＳトランジスタよりなるプリチャージトランジス
タＴｐとインバータ３５を備えている。プリチャージト
ランジスタＴｐは、そのドレインがデータ線ＤＬに接続
されているとともに、ソースが高電圧電源ＶＣＣに接続
されている。プリチャージトランジスタＴｐはゲートを
備え、そのゲートにはインバータ３５の出力端子が接続
されている。インバータ３５の入力端子には、制御バッ
ファ２８を介してプリチャージ信号ＰＲＥが供給され
る。
【００６１】センスアンプ回路部２６ｂは、図３に示す
ように公知のセンスアンプ３６と公知のラッチ回路３７
を備えている。センスアンプ３６はインバータ３６ａと
エンハンスメント型ＰチャネルＭＯＳトランジスタ３６
ｂとから構成されている。センスアンプ３６はデータ線
ＤＬに出力されたリードデータＲＤを反転増幅させて次
段のラッチ回路３７に出力する。ラッチ回路３７は２個
のインバータ３７ａ，３７ｂとを備え、センスアンプ３
６から出力されたリードデータＲＤをラッチするととも
に、図１のデータバス１４に出力する。
【００６２】次に上記のように構成したＲＯＭ１１の動
作について説明する。 ［高速モード］まず、高速モードについて説明する。高
速モードにおいては、ＣＰＵ１２からクロック生成回路
１３に対して、ＲＯＭ１１を高速動作させてデータを高
速に読み出すための制御信号が出力されている。クロッ
ク生成回路１３は、この制御信号に応答してＲＯＭ１１
に対して周期の短いクロックＣＬＫとＬレベルの動作モ
ード設定信号ＳＴを出力している。
【００６３】そして、ＲＯＭ１１内に設けたモード設定
回路部２７のナンド回路３２にＬレベルの動作モード設
定信号ＳＴが供給されることから、モード設定回路部２
７から制御線ＣＬにＨレベルの制御信号ＣＴが常時供給
される。従って、各セルブロックＣＢａ１，ＣＢａ２、
ＣＢｂ１，ＣＢｂ２のディスチャージトランジスタＴｄ
ｃはオン状態に制御される。
【００６４】この高速モードの状態において、例えば、
ビット線ＢＬ１に接続されたセルブロックＣＢａ２の第
２メモリトランジスタＴｍ２が選択されるアドレスデー
タＡＤ０〜ＡＤｎがＲＯＭ１１に入力された場合につい
て説明する。
【００６５】１．プリチャージ動作。 カラムデコーダ２４は、図３において、ビット線選択線
ＳＢＬ１にＨレベルのビット線選択信号ＳＢ１を出力す
るとともに、他のビット線選択線ＳＢＬ２，ＳＢＬ３に
Ｌレベルのビット線選択信号ＳＢ２，ＳＢ３を出力す
る。従って、カラムスイッチＴｃ１がオンして、ビット
線ＢＬ１のみがデータ線ＤＬと接続されることになる。
【００６６】ロウデコーダ２３は、図３において、ブロ
ック選択線ＢＳＬ２にＨレベルのブロック選択信号ＳＬ
２を出力するとともに、ブロック選択線ＢＳＬ１にＬレ
ベルのブロック選択信号ＳＬ１を出力する。さらに、ロ
ウデコーダ２３は、第１及び第３ワード線ＷＬ１，ＷＬ
３にＨレベルのワード信号を出力するとともに、第２ワ
ード線ＷＬ２にＬレベルのワード信号を出力する。従っ
て、セルブロックＣＢａ２内のブロック選択トランジス
タＴｂｓ、第１及び第３メモリトランジスタＴｍ１，Ｔ
ｍ３がオン状態になる。又、セルブロックＣＢａ２内の
第２メモリトランジスタＴｍ２は、ソース・ドレイン間
に配線ＬＳが接続されているため、該セルブロックＣＢ
ａ２内の直列回路は導通状態となっている。
【００６７】又、Ｈレベルのプリチャージ信号ＰＲＥが
インバータ３５を介してプリチャージトランジスタＴｐ
のゲートに供給される。従って、プリチャージトランジ
スタＴｐはオン状態となる。
【００６８】そして、プリチャージトランジスタＴｐが
オンされて、高電圧電源ＶＣＣから電流がプリチャージ
トランジスタＴｐ及びカラムスイッチＴｃ１を介してビ
ット線ＢＬ１に流れ込みプリチャージが開始される。こ
の時、選択されている該セルブロックＣＢａ２内の直列
回路は導通状態となっているため（そのセルブロックＣ
Ｂａ２内の選択されている第２メモリトランジスタＴｍ
２のデータが「０」であるため）、ビット線ＢＬ１の電
荷は該セルブロックＣＢａ２を介して低電圧電源ＧＮＤ
にディスチャージされる。従って、図５に示すようにビ
ット線ＢＬ１の電位はプリチャージされても低い電位の
状態にあり、高電圧電源ＶＣＣと同じ高い電位になるこ
とはない。
【００６９】２．リード動作。 やがて、プリチャージ信号ＰＲＥ信号がＨレベルからＬ
レベルに切り替わると、プリチャージ動作は終了し、リ
ード動作に移る。プリチャージ信号ＰＲＥ信号がＬレベ
ルになると、プリチャージトランジスタＴｐがオフされ
る。
【００７０】プリチャージトランジスタＴｐのオフに基
づいて高電圧電源ＶＣＣからビット線ＢＬ１への電流の
流れ込みが遮断される。従って、そのビット線ＢＬ１の
電荷がセルブロックＣＢａ２を介してディスチャージさ
れる。その結果、そのビット線ＢＬ１の電位は低下しＬ
レベルとなる。
【００７１】この時、プリチャージ動作中においては、
その選択されたセルブロックＣＢａ２を介して既にディ
スチャージされていてビット線ＢＬ１の電位は低い状態
にあるため、リード動作時には素早くビット線ＢＬ１の
電位はＬレベルとなる。このＬレベルはセンスアンプ３
６及びラッチ回路３７を介してリードデータＲＤとして
出力される。その結果、データが「０」の内容が読み出
される時、既にビット線ＢＬ１の電位が低下しているた
め、そのデータを確定する時間が短くなり、高速モード
に対応した読み出しができる。
【００７２】尚、データが「１」の内容が読み出される
時は、プリチャージ動作中はディスチャージされない。
従って、ビット線の電位は高電圧電源ＶＣＣと同じレベ
ルに到達していることから、その「１」のデータを確定
する時間についても短く、高速モードに対応した読み出
しができる。
【００７３】又、高速モードで「０」のデータが読み出
される場合、プリチャージ動作中にもディスチャージが
行われ電流を消費しているが、高速モードにおけるプリ
チャージ動作時間は低速モードにおけるプリーチャージ
動作時間に比べて短いので、「０」のデータを低速モー
ドで読み出すのに比べて１サイクルの間で高速モードで
消費する電流は小さい。又、高速モードでは、システム
全体の消費電力が大きい。その為、ＲＯＭ単体での消費
電力が全体に占める割合は小さくなる。よって、システ
ム全体の消費電力が小さくなる。そのため、下記の低速
モードに比べて問題にならない。
【００７４】［低速モード］低速モードにおいては、Ｃ
ＰＵ１２からクロック生成回路１３に対して、ＲＯＭ１
１を低速動作させてデータを低速に読み出すための制御
信号が出力されている。クロック生成回路１３は、この
制御信号に応答してＲＯＭ１１に対して周期の長いクロ
ックＣＬＫとＨレベルの動作モード設定信号ＳＴを出力
している。
【００７５】そして、ＲＯＭ１１内に設けたモード設定
回路部２７のナンド回路３２にＨレベルの動作モード設
定信号ＳＴが供給されることから、モード設定回路部２
７から制御線ＣＬにディスチャージ信号ＸＰＲＥがＨレ
ベル（プリチャージ信号ＰＲＥがＬレベル）の時にＨレ
ベルの制御信号ＣＴを、ディスチャージ信号ＸＰＲＥが
Ｌレベル（プリチャージ信号ＰＲＥがＨレベル）の時に
Ｌレベルの制御信号ＣＴを交互に供給する。即ち、プリ
チャージ動作の時にはＬレベルの制御信号ＣＴが制御線
ＣＬに供給されて各セルブロックＣＢａ１，ＣＢａ２、
ＣＢｂ１，ＣＢｂ２のディスチャージトランジスタＴｄ
ｃはオフ状態に制御される。又、リード動作の時には、
Ｈレベルの制御信号ＣＴが制御線ＣＬに供給されて各セ
ルブロックＣＢａ１，ＣＢａ２、ＣＢｂ１，ＣＢｂ２の
ディスチャージトランジスタＴｄｃはオン状態に制御さ
れる。
【００７６】この低速モードの状態において、例えば、
ビット線ＢＬ２に接続されたセルブロックＣＢｂ２の第
３メモリトランジスタＴｍ３が選択されるアドレスデー
タＡＤ０〜ＡＤｎがＲＯＭ１１に入力された場合につい
て説明する。
【００７７】１．プリチャージ動作。 カラムデコーダ２４は、図３において、ビット線選択線
ＳＢＬ２にＨレベルのビット線選択信号ＳＢ２を出力す
るとともに、他のビット線選択線ＳＢＬ１，ＳＢＬ３に
Ｌレベルのビット線選択信号ＳＢ１，ＳＢ３を出力す
る。従って、カラムスイッチＴｃ２がオンして、ビット
線ＢＬ２のみがデータ線ＤＬと接続されることになる。
【００７８】ロウデコーダ２３は、図３において、ブロ
ック選択線ＢＳＬ２にＨレベルのブロック選択信号ＳＬ
２を出力するとともに、ブロック選択線ＢＳＬ１にＬレ
ベルのブロック選択信号ＳＬ１を出力する。さらに、ロ
ウデコーダ２３は、第１及び第２ワード線ＷＬ１，ＷＬ
２にＨレベルのワード信号を出力するとともに、第３ワ
ード線ＷＬ３にＬレベルのワード信号を出力する。従っ
て、セルブロックＣＢｂ２内のブロック選択トランジス
タＴｂｓ、第１及び第２メモリトランジスタＴｍ１，Ｔ
ｍ２がオン状態になる。又、セルブロックＣＢｂ２内の
第３メモリトランジスタＴｍ３は、ソース・ドレイン間
に配線ＬＳが接続されている。
【００７９】又、Ｈレベルのプリチャージ信号ＰＲＥが
インバータ３５を介してプリチャージトランジスタＴｐ
のゲートに供給される。従って、プリチャージトランジ
スタＴｐはオン状態となる。
【００８０】そして、プリチャージトランジスタＴｐが
オンされて、高電圧電源ＶＣＣから電流がプリチャージ
トランジスタＴｐ及びカラムスイッチＴｃ２を介してビ
ット線ＢＬ２に流れ込みプリチャージが開始される。こ
の時、選択されている該セルブロックＣＢｂ２内のディ
スチャージトランジスタＴｄｃはオフ状態に制御されて
いることから、ビット線ＢＬ２の電荷は該セルブロック
ＣＢｂ２を介して低電圧電源ＧＮＤにディスチャージさ
れることはない。そして、図５に示すようにビット線Ｂ
Ｌ２の電位は高電圧電源ＶＣＣに近づくように上昇す
る。
【００８１】従って、低速モードにおけるプリチャージ
動作の時には、選択されたセルブロックＣＢｂ２を介し
てプリチャージトランジスタＴｐからビット線ＢＬ２に
流れ込む電流がディスチャージされることはない。その
結果、プリチャージ動作時の消費電流を抑えることがで
きる。
【００８２】２．リード動作。 やがて、プリチャージ信号ＰＲＥ信号がＨレベルからＬ
レベルに切り替わると、プリチャージ動作は終了し、リ
ード動作に移る。プリチャージ信号ＰＲＥ信号がＬレベ
ルになると、プリチャージトランジスタＴｐがオフされ
る。又、ディスチャージトランジスタＴｄｃがオンされ
る。
【００８３】プリチャージトランジスタＴｐのオフに基
づいて高電圧電源ＶＣＣからビット線ＢＬ１への電流の
流れ込みが遮断される。一方、ディスチャージトランジ
スタＴｄｃがオン状態に制御されて、選択されている該
セルブロックＣＢｂ２内の直列回路は導通状態となるた
め（そのセルブロックＣＢｂ２内の選択されている第３
メモリトランジスタＴｍ３のデータが「０」であるた
め）、ビット線ＢＬ２の電荷は該セルブロックＣＢｂ２
を介して低電圧電源ＧＮＤにディスチャージされる。従
って、そのビット線ＢＬ２の電位は低下しＬレベルとな
る。そして、このＬレベルはセンスアンプ３６及びラッ
チ回路３７を介してリードデータＲＤとして出力され
る。
【００８４】その結果、データが「０」の内容が読み出
される時、ビット線ＢＬ２の電位は高電圧電源ＶＣＣに
近い高い電位からディスチャージが行われるため、その
データを確定する時間は高速モードに比べて長くなる。
しかし、このデータの確定に要する時間は低速モードに
おいては十分に対応した読み出しができる時間である。
【００８５】尚、データが「１」の内容が読み出される
時は、プリチャージ動作中はディスチャージされない。
従って、ビット線の電位は高電圧電源ＶＣＣと同じレベ
ルに到達していることから、その「１」のデータを確定
する時間については短くなる。
【００８６】次に、上記した第１実施形態の特徴を以下
に記載する。 （１）本実施形態は、ナンド形の回路方式のＲＯＭ１１
においてその各セルブロックＣＢａ１，ＣＢａ２、ＣＢ
ｂ１，ＣＢｂ２にディスチャージトランジスタＴｄｃを
ブロック選択トランジスタＴｂｓ、第１〜第３メモリト
ランジスタＴｍ１〜Ｔｍ３とともに直列に接続した。そ
して、ＲＯＭ１１を高速モード動作させる場合には、モ
ード設定回路部２７にてディスチャージトランジスタＴ
ｄｃを常にオン状態に制御する。又、低速モードでＲＯ
Ｍ１１を動作させる場合には、モード設定回路部２７に
て、ディスチャージトランジスタＴｄｃをプリチャージ
動作の時にはオフ状態に制御し、リード動作の時にはオ
ン状態に制御するようにした。
【００８７】従って、高速モード時には、ＲＯＭ１１か
らのデータ読み出しが高速に対応した高速読み出しがで
き、低速モード時にはＲＯＭ１１の消費電流の低減を図
ることができる。
【００８８】（２）本実施形態では、従来のＲＯＭでは
普通に動作させてデータの読み出しを行う通常モード
と、ＲＯＭを非動作状態、即ち待機状態にするスタンバ
イモードの２通りの態様しか使用できなかった。しか
し、本実施形態のＲＯＭ１１は、通常モードにおいて、
高速に動作させて使用する高速モードと、読み出しが遅
くても十分対応することができる低速に動作させる低速
モードの２つのモードを切替変更しながら使用すること
ができる。即ち、本実施形態のＲＯＭ１１は、高速モー
ド、低速モード、及び、スタンバイモードの３通りの動
作を実現することができる。
【００８９】尚、本実施形態では、各セルブロックＣＢ
ａ１，ＣＢａ２、ＣＢｂ１，ＣＢｂ２内のメモリトラン
ジスタは３個で構成したが、８個、１６個等適宜変更し
て実施してもよい。
【００９０】（第２実施形態）次に、本発明の第２実施
形態について説明する。図６は第２実施形態のＲＯＭ４
０の要部回路を示す。本実施形態はナンド形のＲＯＭ４
０である点は第１実施形態のＲＯＭ１１と共通する。
又、ＲＯＭ４０のシステム構成は図１に示す第１実施形
態の構成と同じである。本実施形態のＲＯＭ４０は、セ
ルブロックにディスチャージトランジスタを備えていな
い点が第１実施形態のＲＯＭ１１と相違する。従って、
説明の便宜上、相違する点について詳細に説明し、共通
の部分は符号を同じにしてその詳細は省略する。
【００９１】図６において、各セルブロックＣＢａ１，
ＣＢａ２，ＣＢｂ１，ＣＢｂ２は、ブロック選択トラン
ジスタＴｂｓ、３個の第１〜第３メモリトランジスタＴ
ｍ１〜Ｔｍ３を備えている。
【００９２】各セルブロックＣＢａ１，ＣＢａ２，ＣＢ
ｂ１，ＣＢｂ２の第１〜第３メモリトランジスタＴｍ１
〜Ｔｍ３は、直列に接続されている。第１メモリトラン
ジスタＴｍ１のドレインはブロック選択トランジスタＴ
ｂｓのソースに接続され、その選択トランジスタＴｂｓ
のドレインはそれぞれ対応するビット線ＢＬ１，ＢＬ２
に接続されている。又、第３メモリトランジスタＴｍ３
のソースは低電圧電源ＧＮＤに接続されている。
【００９３】さらに、各ブロック選択トランジスタＴｂ
ｓはそれぞれゲートを備え、そのゲートには対応するブ
ロック選択線ＢＳＬ１，ＢＳＬ２がそれぞれ接続されて
いる。各第１メモリトランジスタＴｍ１はそれぞれゲー
トを備え、そのゲートには第１ワード線ＷＬ１が接続さ
れている。各第２メモリトランジスタＴｍ２はそれぞれ
ゲートを備え、そのゲートには第２ワード線ＷＬ２が接
続されている。第３メモリトランジスタＴｍ３はそれぞ
れゲートを備え、そのゲートには第３ワード線ＷＬ３が
接続されている。
【００９４】各セルブロックＣＢａ１，ＣＢａ２，ＣＢ
ｂ１，ＣＢｂ２は、それぞれブロック内のブロック選択
トランジスタＴｂｓがオンすることにより選択される。
選択されたブロックにおいて、第１〜第３ワード線ＷＬ
１〜ＷＬ３のうち２本が非選択のワード線となり残り１
本が選択ワード線となる。そして、非選択ワード線はＨ
レベルとなり、選択ワード線はＬレベルとなる。従っ
て、非選択ワード線に接続されたメモリトランジスタは
オン状態となり、該選択ワード線に接続されたメモリト
ランジスタはオフ状態となる。
【００９５】その結果、該オフ状態にあるメモリトラン
ジスタにおいて、そのソース・ドレイン間が短絡配線さ
れている時、即ち、該メモリトランジスタのデータが
「０」のとき、第１〜第３メモリトランジスタＴｍ１〜
Ｔｍ３の直列回路は導通状態となる。反対に、該オフ状
態にあるメモリトランジスタおいて、そのソース・ドレ
イン間が短絡配線されていない時、即ち、該メモリトラ
ンジスタのデータが「１」のとき、第１〜第３データト
ランジスタＴｍ１〜Ｔｍ３の直列回路は非導通状態とな
る。
【００９６】又、本実施形態では、図６に示すように、
セルブロックＣＢａ１の第１及び第３メモリトランジス
タＴｍ１，Ｔｍ３と、セルブロックＣＢａ２の第２メモ
リトランジスタＴｍ２、及び、セルブロックＣＢｂ２の
第３メモリトランジスタＴｍ３について、そのソース・
ドレイン間を配線ＬＳにて短絡させている。
【００９７】ロウデコーダ４１は、第１〜第３ワード線
ＷＬ１〜ＷＬ３に接続されている。ロウデコーダ４１
は、前記制御バッファ２８を介して入力されるクロック
ＣＬＫに同期してロウアドレスデータをデコードし、該
ロウアドレスデータに対するセルブロックとそのブロッ
ク内のメモリトランジスタを選択するためのワード信号
及びブロック選択信号を生成する。
【００９８】即ち、例えば、図６においてセルブロック
ＣＢａ１が選択される場合には、ロウデコーダ４１は、
次段のモード設定回路部４２にブロック選択線ＢＳＬ１
をＨレベルするためのＨレベルのブロック選択信号ＳＬ
１を出力するとともに、ブロック選択線ＢＳＬ２をＬレ
ベルにするためのＬレベルのブロック選択信号ＳＬ２を
出力する。又、セルブロックＣＢａ１の第１メモリトラ
ンジスタＴｍ１が選択される場合には、ロウデコーダ４
１は、第２及び第３ワード線ＷＬ２，ＷＬ３にＨレベル
のワード信号を出力するとともに、第１ワード線ＷＬ１
にＬレベルのワード信号を出力する。
【００９９】又、ロウデコーダ４１は、前記制御バッフ
ァ２８を介してプリチャージ信号ＰＲＥを入力する。ロ
ウデコーダ４１はこのプリチャージ信号ＰＲＥのレベル
を反転させた反転信号を生成し、その生成した反転信号
をディスチャージ信号ＸＰＲＥとしてモード設定回路部
４２に出力する。
【０１００】モード設定回路部４２は、２個の第１，第
２アンド回路４２ａ，４２ｂ、１個のナンド回路４２
ｃ、１個のインバータ４２ｄを備えている。インバータ
４２ｄは前記ディスチャージ信号ＸＰＲＥを入力し、デ
ィスチャージ信号ＸＰＲＥを反転させ、その反転信号を
ナンド回路４２ｃに出力する。ナンド回路４２ｃは制御
バッファ２８を介して動作モード設定信号ＳＴを入力す
る。
【０１０１】動作モード設定信号ＳＴが高速モードの時
（Ｌレベルの時）、ナンド回路４２ｃはディスチャージ
信号ＸＰＲＥのレベルに関係なく、Ｈレベルの制御信号
ＣＴを第１及び第２アンド回路４２ａ，４２ｂに出力す
る。又、動作モード設定信号ＳＴが低速モードの時（Ｈ
レベルの時）において、ナンド回路４２ｃは第１及び第
２アンド回路４２ａ，４２ｂに対してディスチャージ信
号ＸＰＲＥがＬレベルの時にはＬレベルの制御信号ＣＴ
を出力し、ディスチャージ信号ＸＰＲＥがＨレベルの時
にはＨレベルの制御信号ＣＴを出力する。
【０１０２】第１アンド回路４２ａは前記ブロック選択
信号ＳＬ１を入力する。第１アンド回路４２ａの出力端
子はブロック選択線ＢＳＬ１に接続されている。第２ア
ンド回路４２ｂは前記ブロック選択信号ＳＬ２を入力す
る。第２アンド回路４２ｂの出力端子はブロック選択線
ＢＳＬ２に接続されている。
【０１０３】従って、高速モードの時には制御信号ＣＴ
が常時Ｈレベルとなることから、第１及び第２アンド回
路４２ａ，４２ｂはそれぞれブロック選択信号ＳＬ１，
ＳＬ２をそのままブロック選択線ＢＳＬ１，ＢＳＬ２に
出力する。
【０１０４】又、低速モードの時には制御信号ＣＴがＨ
レベルとＬレベルの２つの状態になる。従って、第１及
び第２アンド回路４２ａ，４２ｂは、制御信号ＣＴがＨ
レベル時、それぞれブロック選択信号ＳＬ１，ＳＬ２を
そのままブロック選択線ＢＳＬ１，ＢＳＬ２に出力す
る。反対に、第１及び第２アンド回路４２ａ，４２ｂ
は、制御信号ＣＴがＬレベル時、それぞれブロック選択
信号ＳＬ１，ＳＬ２に関係なくＬレベルの信号をブロッ
ク選択線ＢＳＬ１，ＢＳＬ２に出力する。
【０１０５】次に上記のように構成したＲＯＭ４０の動
作について説明する。 ［高速モード］まず、高速モードについて説明する。高
速モードにおいては、ＣＰＵ１２からクロック生成回路
１３に対して、ＲＯＭ４０を高速動作させてデータを高
速に読み出すための制御信号が出力されている。クロッ
ク生成回路１３は、この制御信号に応答してＲＯＭ４０
に対して周期の短いクロックＣＬＫとＬレベルの動作モ
ード設定信号ＳＴを出力している。
【０１０６】そして、ＲＯＭ４０内に設けたモード設定
回路部４２のナンド回路４２ｃにＬレベルの動作モード
設定信号ＳＴが供給されることから、ナンド回路４２ｃ
から第１及び第２アンド回路４２ａ，４２ｂにＨレベル
の制御信号ＣＴが常時供給される。従って、第１及び第
２アンド回路４２ａ，４２ｂは、ロウデコーダ４１から
のブロック選択信号ＳＬ１，ＳＬ２をそのままブロック
選択線ＢＳＬ１，ＢＳＬ２にそれぞれ出力する。
【０１０７】この高速モードの状態において、例えば、
ビット線ＢＬ１に接続されたセルブロックＣＢａ２の第
２メモリトランジスタＴｍ２が選択されるアドレスデー
タＡＤ０〜ＡＤｎがＲＯＭ４０に入力された場合につい
て説明する。
【０１０８】１．プリチャージ動作。 カラムデコーダ２４は、ビット線選択線ＳＢＬ１にＨレ
ベルのビット線選択信号ＳＢ１を出力するとともに、他
のビット線選択線ＳＢＬ２，ＳＢＬ３にＬレベルのビッ
ト線選択信号ＳＢ２，ＳＢ３を出力する。従って、ビッ
ト線ＢＬ１のみがデータ線ＤＬと接続されることにな
る。
【０１０９】又、ロウデコーダ４１は、第２アンド回路
４２ｂを介してブロック選択線ＢＳＬ２にＨレベルのブ
ロック選択信号ＳＬ２を出力するとともに、第１アンド
回路４２ａを介してブロック選択線ＢＳＬ１にＬレベル
のブロック選択信号ＳＬ１を出力する。さらに、ロウデ
コーダ２３は、第１及び第３ワード線ＷＬ１，ＷＬ３に
Ｈレベルのワード信号を出力するとともに、第２ワード
線ＷＬ２にＬレベルのワード信号を出力する。
【０１１０】従って、セルブロックＣＢａ２内のブロッ
ク選択トランジスタＴｂｓ、第１及び第３メモリトラン
ジスタＴｍ１，Ｔｍ３がオン状態になる。又、セルブロ
ックＣＢａ２内の第２メモリトランジスタＴｍ２は、ソ
ース・ドレイン間に配線ＬＳが接続されているため、該
セルブロックＣＢａ２内の直列回路は導通状態となって
いる。
【０１１１】そして、プリチャージトランジスタＴｐが
オンされて、高電圧電源ＶＣＣから電流がプリチャージ
トランジスタＴｐ及びカラムスイッチＴｃ１を介してビ
ット線ＢＬ１に流れ込みプリチャージが開始される。
【０１１２】この時、選択されている該セルブロックＣ
Ｂａ２内の直列回路は導通状態となっているため（その
セルブロックＣＢａ２内の選択されている第２メモリト
ランジスタＴｍ２のデータが「０」であるため）、ビッ
ト線ＢＬ１の電荷は該セルブロックＣＢａ２を介して低
電圧電源ＧＮＤにディスチャージされる。従って、図７
に示すようにビット線ＢＬ１の電位はプリチャージされ
ても低い電位の状態にあり、高電圧電源ＶＣＣと同じ高
い電位になることはない。
【０１１３】２．リード動作。 やがて、プリチャージ信号ＰＲＥ信号がＨレベルからＬ
レベルに切り替わると、プリチャージ動作は終了し、リ
ード動作に移る。プリチャージトランジスタＴｐのオフ
に基づいて高電圧電源ＶＣＣからビット線ＢＬ１への電
流の流れ込みが遮断される。従って、そのビット線ＢＬ
１の電荷がセルブロックＣＢａ２を介してディスチャー
ジされる。その結果、そのビット線ＢＬ１の電位は低下
しＬレベルとなる。
【０１１４】この時、プリチャージ動作中においては、
その選択されたセルブロックＣＢａ２を介してディスチ
ャージされていてビット線ＢＬ１の電位は低い状態にあ
るため、リード動作時には素早くビット線ＢＬ１の電位
はＬレベルとなる。その結果、データが「０」の内容が
読み出される時、既にビット線ＢＬ１の電位が低下して
いるため、そのデータを確定する時間が短くなり、高速
モードに対応した読み出しができる。
【０１１５】尚、データが「１」の内容が読み出される
時は、プリチャージ動作中はディスチャージされない。
従って、ビット線の電位は高電圧電源ＶＣＣと同じレベ
ルに到達していることから、その「１」のデータを確定
する時間についても短く、高速モードに対応した読み出
しができる。
【０１１６】又、高速モードで「０」のデータが読み出
される場合、プリチャージ動作中にもディスチャージが
行われ電流を消費しているが、高速モードにおけるプリ
チャージ動作時間は低速モードにおけるプリーチャージ
動作時間に比べて短いので、「０」のデータを低速モー
ドで読み出すのに比べて１サイクルの間に高速モードで
消費する電流は小さい。又、高速モードでは、システム
全体の消費電力が大きい。その為、ＲＯＭ単体での消費
電力が全体に占める割合は小さくなる。よって、システ
ム全体の消費電力が小さくなる。そのため、下記の低速
モードに比べて問題にならない。
【０１１７】［低速モード］低速モードにおいては、Ｃ
ＰＵ１２からクロック生成回路１３に対して、ＲＯＭ４
０を低速動作させてデータを低速に読み出すための制御
信号が出力されている。クロック生成回路１３は、この
制御信号に応答してＲＯＭ４０に対して周期の長いクロ
ックＣＬＫとＨレベルの動作モード設定信号ＳＴを出力
している。
【０１１８】そして、ＲＯＭ４０内に設けたモード設定
回路部４２のナンド回路４２ｃにＨレベルの動作モード
設定信号ＳＴが供給されることから、ナンド回路４２ｃ
から第１及び第２アンド回路４２ａ，４２ｂにディスチ
ャージ信号ＸＰＲＥがＨレベル（プリチャージ信号ＰＲ
ＥがＬレベル）の時にＨレベルの制御信号ＣＴを、ディ
スチャージ信号ＸＰＲＥがＬレベル（プリチャージ信号
ＰＲＥがＨレベル）の時にＬレベルの制御信号ＣＴを交
互に供給する。
【０１１９】即ち、プリチャージ動作の時にはＬレベル
の制御信号ＣＴが第１及び第２アンド回路４２ａ，４２
ｂに供給されて各セルブロックＣＢａ１，ＣＢａ２、Ｃ
Ｂｂ１，ＣＢｂ２のブロック選択トランジスタＴｂｓは
オフ状態に制御される。
【０１２０】この低速モードの状態において、例えば、
ビット線ＢＬ２に接続されたセルブロックＣＢｂ２の第
３メモリトランジスタＴｍ３が選択されるアドレスデー
タＡＤ０〜ＡＤｎがＲＯＭ４０に入力された場合につい
て説明する。
【０１２１】１．プリチャージ動作。 カラムデコーダ２４は、ビット線選択線ＳＢＬ２にＨレ
ベルのビット線選択信号ＳＢ２を出力するとともに、他
のビット線選択線ＳＢＬ１，ＳＢＬ３にＬレベルのビッ
ト線選択信号ＳＢ１，ＳＢ３を出力する。従って、ビッ
ト線ＢＬ２のみがデータ線ＤＬと接続されることにな
る。
【０１２２】ロウデコーダ４１は、第２アンド回路４２
ｂにＨレベルのブロック選択信号ＳＬ２を出力するとと
もに、第１アンド回路４２ａにＬレベルのブロック選択
信号ＳＬ１を出力する。しかし、プリチャージ動作の時
にはＬレベルの制御信号ＣＴが第１及び第２アンド回路
４２ａ，４２ｂに供給されて各セルブロックＣＢａ１，
ＣＢａ２、ＣＢｂ１，ＣＢｂ２のブロック選択トランジ
スタＴｂｓはオフ状態に制御される。
【０１２３】さらに、ロウデコーダ４１は、第１及び第
２ワード線ＷＬ１，ＷＬ２にＨレベルのワード信号を出
力するとともに、第３ワード線ＷＬ３にＬレベルのワー
ド信号を出力する。従って、セルブロックＣＢｂ２内の
第１及び第２メモリトランジスタＴｍ１，Ｔｍ２がオン
状態になる。又、セルブロックＣＢｂ２内の第３メモリ
トランジスタＴｍ３は、ソース・ドレイン間に配線ＬＳ
が接続されている。
【０１２４】そして、プリチャージトランジスタＴｐが
オンされて、高電圧電源ＶＣＣから電流がプリチャージ
トランジスタＴｐ及びカラムスイッチＴｃ２を介してビ
ット線ＢＬ２に流れ込みプリチャージが開始される。こ
の時、選択されている該セルブロックＣＢａ２内のブロ
ック選択トランジスタＴｂｓはオフ状態に制御されてい
ることから、ビット線ＢＬ２の電荷は該セルブロックＣ
Ｂｂ２を介して低電圧電源ＧＮＤにディスチャージされ
ることはない。そして、図７に示すようにビット線ＢＬ
２の電位は高電圧電源ＶＣＣに近づくように上昇する。
【０１２５】従って、低速モードにおけるプリチャージ
動作の時には、選択されたセルブロックＣＢｂ２を介し
てプリチャージトランジスタＴｐから流れる電流をディ
スチャージすることはない。その結果、プリチャージ動
作時の消費電流を抑えることができる。
【０１２６】２．リード動作。 やがて、プリチャージ信号ＰＲＥ信号がＨレベルからＬ
レベルに切り替わると、プリチャージ動作は終了し、リ
ード動作に移る。プリチャージ信号ＰＲＥ信号がＬレベ
ルになると、プリチャージトランジスタＴｐがオフされ
る。又、制御信号ＣＴがＨレベルとなる。セルブロック
ＣＢｂ２のブロック選択トランジスタＴｂｓはオン状態
に制御される。
【０１２７】プリチャージトランジスタＴｐのオフに基
づいて高電圧電源ＶＣＣからビット線ＢＬ１への電流の
流れ込みが遮断される。一方、ブロック選択トランジス
タＴｂｓがオン状態に制御されて、選択されている該セ
ルブロックＣＢｂ２内の直列回路は導通状態となるため
（そのセルブロックＣＢｂ２内の選択されている第３メ
モリトランジスタＴｍ３のデータが「０」であるた
め）、ビット線ＢＬ２の電荷は該セルブロックＣＢｂ２
を介して低電圧電源ＧＮＤにディスチャージされる。従
って、そのビット線ＢＬ２の電位は低下しＬレベルとな
る。その結果、データが「０」の内容が読み出される
時、ビット線ＢＬ２の電位は高電圧電源ＶＣＣに近い高
い電位からディスチャージが行われるため、そのデータ
を確定する時間は高速モードに比べて長くなる。しか
し、このデータの確定に要する時間は低速モードにおい
ては十分に対応した読み出しができる時間である。
【０１２８】尚、データが「１」の内容が読み出される
時は、プリチャージ動作中はディスチャージされない。
従って、ビット線の電位は高電圧電源ＶＣＣと同じレベ
ルに到達していることから、その「１」のデータを確定
する時間については短くなる。
【０１２９】次に、上記した第２実施形態の特徴を以下
に記載する。 （１）本実施形態は、ナンド形の回路方式のＲＯＭ４０
においてその各セルブロックＣＢａ１，ＣＢａ２、ＣＢ
ｂ１，ＣＢｂ２はブロック選択トランジスタＴｂｓ、第
１〜第３メモリトランジスタＴｍ１〜Ｔｍ３を直列に接
続した。そして、ＲＯＭ４０を高速モード動作させる場
合には、モード設定回路部４２にて、ブロック選択トラ
ンジスタＴｂｓを常にブロック選択信号ＳＬ１，ＳＬ２
に基づいてオン・オフ制御する。又、低速モードでＲＯ
Ｍ４０を動作させる場合には、モード設定回路部４２に
て、ブロック選択トランジスタＴｂｓをプリチャージ動
作の時にはオフ状態に制御し、リード動作の時にはオン
状態に制御するようにした。
【０１３０】従って、高速モード時には、ＲＯＭ４０か
らのデータ読み出しが高速に対応した高速読み出しがで
き、低速モード時にはＲＯＭ４０の消費電流の低減を図
ることができる。
【０１３１】（２）本実施形態では、従来のＲＯＭでは
普通に動作させてデータの読み出しを行う通常モード
と、ＲＯＭを非動作状態、即ち待機状態にするスタンバ
イモードの２通りの態様しか使用できなかった。しか
し、本実施形態のＲＯＭ４０は、通常モードにおいて、
高速に動作させて使用する高速モードと、読み出しが遅
くても十分対応することができる低速に動作させる低速
モードの２つのモードを切替変更しながら使用すること
ができる。即ち、本実施形態のＲＯＭ４０は、高速モー
ド、低速モード、及び、スタンバイモードの３通りの動
作を実現することができる。
【０１３２】尚、本実施形態では、各セルブロックＣＢ
ａ１，ＣＢａ２、ＣＢｂ１，ＣＢｂ２ないのメモリトラ
ンジスタは３個で構成したが、８個、１６個等適宜変更
して実施してもよい。
【０１３３】尚、実施の形態は上記各実施形態に限定さ
れるものではなく、以下のように実施してもよい。 ○第１実施形態のモード設定回路部２７を、図８に示す
モード設定回路部にて変更して実施してもよい。この設
定回路部は、ノア回路４５、２個のインバータ４６，４
７を備えている。ノア回路４５は、ディスチャージ信号
ＸＰＲＥを入力するとともにインバータ４６を介して動
作モード設定信号ＳＴを入力する。ノア回路４５の出力
端子は、インバータ４７に接続され、そのインバータ４
７の出力端子は図３の制御線ＣＬに接続されている。
【０１３４】従って、動作モード設定信号ＳＴが高速モ
ードの時（Ｌレベルの時）、インバータ４７はディスチ
ャージ信号ＸＰＲＥのレベルに関係なく、Ｈレベルの制
御信号ＣＴを出力する。又、動作モード設定信号ＳＴが
低速モードの時（Ｈレベルの時）において、インバータ
４７はディスチャージ信号ＸＰＲＥがＬレベルの時には
Ｌレベルの制御信号ＣＴを出力し、ディスチャージ信号
ＸＰＲＥがＨレベルの時にはＨレベルの制御信号ＣＴを
出力する。
【０１３５】○第２実施形態のモード設定回路部４２
を、図９に示すモード設定回路部にて変更して実施ても
よい。この図９に示す設定回路部は、説明の便宜上、ブ
ロック選択線ＢＳＬ１に対するものだけを示した。設定
回路部は、アンド回路４８、ノア回路４９、及び、２個
のインバータ５０，５１を備えている。
【０１３６】ノア回路４９は、ディスチャージ信号ＸＰ
ＲＥを入力するとともにインバータ５０を介して動作モ
ード設定信号ＳＴを入力する。ノア回路４９の出力端子
はインバータ５１に接続され、そのインバータ５１の出
力端子はアンド回路４８に接続されている。アンド回路
４８は、もう一方の入力端子がロウデコーダ４１に接続
されブロック選択信号ＳＬ１を入力する。又、アンド回
路４８の出力端子は、ブロック選択線ＢＳＬ１に接続さ
れている。
【０１３７】動作モード設定信号ＳＴが高速モードの時
（Ｌレベルの時）、インバータ５１はディスチャージ信
号ＸＰＲＥのレベルに関係なく、Ｈレベルの制御信号Ｃ
Ｔをアンド回路４８に出力する。又、動作モード設定信
号ＳＴが低速モードの時（Ｈレベルの時）において、イ
ンバータ５１はアンド回路４８に対してディスチャージ
信号ＸＰＲＥがＬレベルの時にはＬレベルの制御信号Ｃ
Ｔを出力し、ディスチャージ信号ＸＰＲＥがＨレベルの
時にはＨレベルの制御信号ＣＴを出力する。
【０１３８】従って、高速モードの時には、アンド回路
４８はブロック選択信号ＳＬ１をそのままブロック選択
線ＢＳＬ１に出力する。又、低速モードの時には、アン
ド回路４８は制御信号ＣＴがＨレベル時、ブロック選択
信号ＳＬ１をそのままブロック選択線ＢＳＬ１，ＢＳＬ
２に出力する。反対に、アンド回路４８は、制御信号Ｃ
ＴがＬレベル時、ブロック選択信号ＳＬ１に関係なくＬ
レベルの信号をブロック選択線ＢＳＬ１に出力する。
【０１３９】○上記各実施形態ではＲＯＭ１１，４０の
半導体記憶装置に具体化したが、不揮発性メモリ、揮発
性メモリ等の半導体記憶装置に具体化してもよい。 ○上記実各施形態では、メモリセルがナンド形の回路形
式であったが、ノア形（ＮＯＲ形）の回路形式の半導体
記憶装置に具体化してもよい。
【０１４０】○上記各実施形態では、１チップの半導体
記憶装置に具体化したが、１チップマイクロコントロー
ラのように、コントローラとともにメモリが搭載された
半導体集積回路装置装置に具体化してもよい。
【０１４１】
【発明の効果】請求項１〜第５に記載の発明によれば、
高速でデータを読み出す場合は、データを短時間で確定
でき、低速でデータを読み出す場合、消費電流を抑える
ことができる。
【０１４２】請求項６の発明によれば、半導体記憶装置
を動作状態と非動作状態にすることができるとともに、
動作状態において高速データ読み出しと低速データ読み
出しの２つの読み出し動作を制御することができる。
【図面の簡単な説明】
【図１】ＲＯＭのシステム構成図。
【図２】ＲＯＭのブロック図。
【図３】ＲＯＭの要部を説明するための要部回路図。
【図４】モード設定回路部のブロック回路図
【図５】ＲＯＭの動作を説明するためのタイムチャー
ト。
【図６】第２実施形態のＲＯＭの要部を説明するための
要部回路図。
【図７】ＲＯＭの動作を説明するためのタイムチャー
ト。
【図８】モード設定回路部の別例を示す回路図。
【図９】モード設定回路部の別例を示す回路図。
【図１０】従来のＲＯＭの要部回路図。
【図１１】従来のＲＯＭの動作を説明するタイムチャー
ト。
【図１２】従来のディスチャージトランジスタを備えた
ＲＯＭの要部回路図。
【図１３】従来のディスチャージトランジスタを備えた
ＲＯＭの動作を説明するタイムチャート。
【符号の説明】
１１，４０ 半導体記憶装置（ＲＯＭ） １２ 中央処理装置（ＣＰＵ） １３ 信号生成回路としてのクロック生成回路 ２１ メモリセルアレイ ２３，４１ ロウデコーダ ２６ａ プリチャージ回路部 ２７，４２ モード設定回路部 ＢＬ１〜ＢＬ３ ビット線 ＣＢａ１，ＣＢａ２，ＣＢｂ１，ＣＢｂ２ セルブロッ
ク Ｔｂｓ ゲートスイッチ素子としてのブロック選択トラ
ンジスタ Ｔｍ１〜Ｔｍ３ メモリ素子としての第１〜第３メモリ
トランジスタ Ｔｄｃ ゲートスイッチ素子としてのディスチャージト
ランジスタ ＣＬＫ クロック ＳＴ 動作モード設定信号 ＣＴ 制御信号 ＲＥ リードイネーブル信号 ＰＲＥ プリチャージ信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 正博 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭62−229596（ＪＰ，Ａ) 特開 昭54−133037（ＪＰ，Ａ) 特開 昭58−141496（ＪＰ，Ａ) 特開 平８−129898（ＪＰ，Ａ) 特開 昭64−39695（ＪＰ，Ａ) 特開 平１−199396（ＪＰ，Ａ) 特開 平６−259986（ＪＰ，Ａ) 特開 平５−109290（ＪＰ，Ａ) 特開 平10−188567（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 17/00 - 17/18

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 プリチャージ信号に応答してビット線を
    プリチャージした後に、プリチャージされたビット線の
    電荷がディスチャージされるか否かが、そのビット線に
    接続され且つロウデコーダにて選択されたメモリ素子の
    データ内容に基づいて行われ、そのビット線の電位にて
    該選択されたメモリ素子のデータ内容が読み出されるよ
    うにした半導体記憶装置のデータ読み出し方法におい
    て、 高速でデータを読み出す場合は、ビット線へのプリチャ
    ージ中に、前記選択されたメモリ素子のデータ内容に基
    づいて、前記ビット線の電荷をディスチャージ可能な状
    態にし、プリチャージ後に前記選択されたメモリ素子の
    データを読み出し、 低速でデータを読み出す場合は、ビット線へのプリチャ
    ージ中に、前記選択されたメモリ素子のデータ内容に関
    係なく、前記ビット線の電荷をディスチャージ不能状態
    にし、プリチャージ後に前記選択されたメモリ素子のデ
    ータを読み出すようにした半導体記憶装置のデータ読み
    出し方法。
  2. 【請求項２】 セル部のメモリ素子が接続され、そのセ
    ル部のメモリ素子のデータを読み出すための複数のビッ
    ト線と、 前記複数のビット線の中の選択された１つのビット線に
    対してプリチャージ信号に応答してプリチャージを行う
    ためのプリチャージ回路部とを備え、プリチャージされ
    たビット線の電荷がディスチャージされるか否かが、そ
    のビット線に接続され且つロウデコーダにて選択された
    セル部のメモリ素子のデータ内容に基づいて行われ、そ
    のビット線の電位にてその選択されたセル部のメモリ素
    子のデータ内容が読み出される半導体記憶装置におい
    て、 前記セル部のメモリ素子に対して直列に接続され、その
    直列回路の一端がビット線に接続され他端が低電圧電源
    に接続されるようにしたゲートスイッチ素子と、 高速でデータを読み出す場合には、前記プリチャージ中
    には、前記ゲートスイッチ素子をオン状態にし、低速で
    データを読み出す場合には、プリチャージ中において前
    記ゲートスイッチをオフ状態に制御するモード設定回路
    部とを設けた半導体記憶装置。
  3. 【請求項３】 請求項２に記載の半導体記憶装置におい
    て、モード設定回路部は、動作モード設定信号とプリチ
    ャージ信号と相補関係にあるディスチャージ信号を入力
    し、両信号に基づいて、高速でデータを読み出す場合に
    はプリチャージ中において前記セル部のメモリ素子に直
    列に接続されたゲートスイッチ素子をオン状態させ、低
    速でデータを読み出す場合にはプリチャージ中において
    前記メモリ素子に直列に接続されたゲートスイッチ素子
    をオフ状態にするための制御信号を生成する半導体記憶
    装置。
  4. 【請求項４】 請求項２又は３に記載の半導体記憶装置
    において、前記ゲートスイッチ素子は、ディスチャージ
    トランジスタであり、前記セル部のメモリ素子は直列に
    接続された複数個のメモリトランジスタからなり、その
    直列に接続された直列回路に対してそのセル部を選択す
    るための選択トランジスタと前記ディスチャージトラン
    ジスタが直列に接続された半導体記憶装置。
  5. 【請求項５】 請求項２又は３に記載の半導体記憶装置
    において、前記セル部のメモリ素子は直列に接続された
    複数個のメモリトランジスタからなり、前記ゲートスイ
    ッチ素子は前記メモリセル部を選択するための選択トラ
    ンジスタであり、その複数個のメモリトランジスタと選
    択トランジスタとが直列に接続された半導体記憶装置。
  6. 【請求項６】 請求項２に記載の半導体記憶装置と、 前記高速でデータを読み出すか低速でデータを読み出す
    かを決定する制御信号を出力するとともに、前記半導体
    記憶装置に対してプリチャージ信号とデータ読み出しの
    ためのリードイネーブル信号を供給する中央処理装置
    と、 前記中央処理装置からの制御信号に基づいて半導体記憶
    装置に対して読み出しタイミングを決めるクロックと、
    前記高速又は低速にてデータを読み出すための動作モー
    ド設定信号を生成し供給するための信号生成回路とから
    なる半導体記憶装置の制御装置。
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