JPS62229596A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的１ （産業上の利用分野） この発明は、直列接続された複数のエンハンスメント型
トランジスタを予め形成し、記憶データに応じてそのう
ち任意のもののチセネル領域に不純物をイオン注入して
デプレッション型のものに変えるようにした、いわゆる
イオン注入マスク方式によるＮＡＮＤ−ＲＯＭ型の半導
体記１！装置に関する （従来の技術） 従来、大容量のイオン注入マスク式ＮＡＮＤ−ＲＯＭは
第３図の回路図のように構成されている。

このＲＯＭはそれぞれ（ｎ＋１）個のＮチャネルＭ　Ｏ
Ｓ　ｌ−ランジスタを直列接続したｍｌ［Ｎの直列回路
２０を基本として構成されている。これら各直列回路２
０はそれぞれ、出力ノード（ビット線）２１に近い側に
設けられ、デコーダ回路（図示せず）から出力され各直
列回路２０を選択するための選択信＠Ｂ１ないし［３ｍ
が供給される選択用トランジスタ２２と、０本のワード
線信号（ロウアドレス信号）Ｒ１ないしＲｎがゲートに
供給されるｎ個のメモリセル用トランジスタ２３とで構
成されている。上記各メモリセル用トランジスタ２３は
製造工程において、初めは全てエンハンスメント型トラ
ンジスタどして形成され、この後、記憶データに応じて
設計されたイオン注入マスクによるイオン注入により、
任意のチャネル領域に不純物がイオン注入され、デプレ
ッション型のものに変更されている。

また、高電位の電源Ｖｏｏと出力ノード２１との間には
、プリチャージ制御信号φＰに基づいてこの出力ノード
２１をプリチャージするための負荷回路２４が挿入され
ている。この負荷回路２４は例えば、ゲートにプリチャ
ージ制御信号φＰの反転信号が供給されるＰチャネルＭ
ＯＳトランジスタで構成されている。

このような構成のＲＯ〜１においてデータの読み出しを
行なう場合、まずプリチャージ期間に負荷回路２４によ
り出力ノード２１が“１°゛レベルにプリチャージされ
る。このプリチャージ期間に任意の選択信号Ｂｉ　（ｉ
＝１〜ｍ）が“１°ルベルにされて選択用トランジスタ
２２が導通し、一つの直列回路２０が選択される。この
選択された直列回路２０では、０本のワ−ド線信号Ｒ１
ないしＲｎのうち活性化（Ｏ１１レベル）された信号が
供給されているメモリセル用トランジスタ２３の形式に
応じて出力データｏｕｔのレベルが決定される。すなわ
ち、活性化されたワード線信号が供給されるメモリセル
用トランジスタがデプレッション型の場合にはこのトラ
ンジスタが導通し、直列接続されているｎ１ｌｌのＭＯ
Ｓトランジスタを介して出力ノード２１の電位がアース
電位Ｖｓｓに放電される。この結果、出力データｏｕｔ
は“０”レベルになる。他方、活性化されたワード線信
号が供給されているメモリセル用トランジスタがエンハ
ンスメント型の場合にはこのトランジスタが非導通とな
り、出力ノード２１の電位は変化しない。この場合、出
力データｏｕｔは゛１″レベルになる。

ところで、上記従来の記憶装置で問題となるのが消費電
力である。すなわち、“１”レベルのデータの読み出し
動作時には発生しないが、“０”レベルのデータの読み
出し動作時にはＶＤＤとＶｓｓとの間に貫通電流が流れ
てしまう。この貫通電流による消費電力は、大容量化す
るにつれて無視できない値となる。また、高速動作化を
目的として、一つの直列回路２０のメモリセル用ＭＯＳ
トランジスタ２３の数を減少させた場合には貫通電流に
よる消費電力の増加が著しいものとなり、高速化にとっ
ても大きな障害となる。

第４図は従来のイオン注入マスク式ＮＡＮＤ−ＲＯＭの
他の例を示す回路図である。このＲＯＭの場合には、前
記選択用トランジスタ２２を設ける代りに、各直列回路
２０の出力ノード２１に近い側に前記選択信号Ｂ１ない
し８ｍを形成する前のアドレス信号Ｃ１ないし０２ｍが
ゲートに供給されるデプレッション型もしくはエンハン
スメント型のデコード用の２ｒｒ＋ｌ１ＭＩのＭＯＳト
ランジスタ２５を直列に接続するとともに、各直列回路
２０のアース電位Ｖｓｓ側にディスチャージ制御用のＮ
チャネルＭＯＳトランジスタ２６を接続するようにして
いる。

ここで、このディスチャージ制御用トランジスタ２６の
ゲートには上記プリチャージ制御信号φＰの反転信号が
並列に供給される。

このような構成のＲＯＭでは、プリチャージ期間に負荷
回路２４により出力ノード２１が“１′°レベルにプリ
チャージされる。この後、このプリチャージ期間が終了
し、信号φＰの反転信号が“１′ルベルにされてディス
チャージ制御用トランジスタ２６が導通している期間に
、デコード用のＭＯＳトランジスタ２５によって一つの
直列回路２０が選択され、ざらに選択された直列回路の
状態に応じて出力データｏｕｔのレベルが決定される。

このＲＯＭにおいては、負荷回路２４により出力ノード
２１が“１”レベルにプリチャージされているプリチャ
ージ期間では、ディスチャージ制御用トランジスタ２６
が必ず非導通状態になっているため、第３図の場合のよ
うな貫通電流は発生しない。

ところが、大容量メモリの場合には、上記ディスチャー
ジ制御用トランジスタ２６のゲートを駆動するために要
する電力が相当大きなものとなり、貫通電流の発生を防
止することにより達成される消費電力削減の効果が打ち
消されてしまう恐れがある。

またこのＲＯＭでは、ｍ個の直列回路２０の中から一つ
を選択するために各直列回路ではデコード用のＭＯＳト
ランジスタ２５が２ｍ個必要となる。

このため、第３図のＲＯＭに比べて素子数が多くなり、
集積回路化する際のチップサイズが大型化するという欠
点がある。また、直列回路２０内で多くのトランジスタ
が直列接続されているので、トランジスタによる抵抗成
分の和が大きなものとなり、出力ノード２１を゛Ｏ″レ
ベルに放電する際の速度が遅くなって動作速度が低下す
るという問題もある。

（発明が解決しようとする問題点） このように従来の半導体記憶装置では消費電力が大きい
、素子数が多くなる、動作速度が遅い、などの問題点が
ある。

この発明は上記の事情を考慮してなされたものであり、
その目的は消費電力が小さく、素子数が比較的少なく、
かつ動作速度も早い半導体記憶装置を提供することにあ
る。

［発明の構成］ （問題点を解決するための手段） この発明の半導体記憶装置は、出力ノードと、第１の電
源と上記出力ノードとの間に挿入されプリチャージ期間
にこの出力ノードをプリチャージするプリチャージ手段
と、記憶させるデータに基づきエンハンスメント型もし
くはデプレッション型トランジスタを配置しこれらを直
列接続して構成される複数のデータ記憶手段と、上記複
数のデータ記憶手段の各一端と上記出力ノードとの間に
それぞれ挿入され互いに異なる選択信号に基づいて導通
制御されるデータ記憶手段選択用の第１のトランジスタ
と、上記複数のデータ記憶手段の各他端と第２の電源と
の間にそれぞれ挿入され上記プリチャージ期間以外の期
間にそのデータ記憶手段の一端に接続されている第１の
トランジスタを制御する選択信号に基づいて導通制御さ
れる第２のトランジスタとから構成されている。

（作用） この発明の半導体記憶装置では、第１の電源と出力ノー
ドとの間にプリチャージ手段を挿入し、プリチャージ期
間にこのプリチャージ手段により出力ノードをプリチャ
ージし、複数のデータ記憶手段の各一端と上記出力ノー
ドとの間にデータ記憶手段選択用の第１のトランジスタ
を挿入し、これら第１のトランジスタを互いに異なる選
択信号に基づいて導通制御し、上記複数のデータ記憶手
段の各他端と第２の電源との間に第２のトランジスタを
挿入し・、これら第２のトランジスタを上記プリチャー
ジ期間以外の期間にそのデータ記憶手段の一端に接続さ
れている第１のトランジスタを制御する選択信号に基づ
いて導通制御するようにしている。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の実施例によるイオン注入マスク式Ｎ
　Ａ　Ｎ　Ｄ　−ＲＯＭの構成を示す回路図である。こ
のＲＯＭはそれぞれ（ｎ＋２）個（この実施例ではｎ−
８）のＮチャネルＭＯＳトランジスタを直列接続したｍ
個の直列回路１０を基本として構成されている。これら
各直列回路１０はそれぞれ、出力ノード（ビット線）１
１に近い側に設けられ、デコーダ回路（図示せず）から
出力され各直列回路１０を選択するための選択信号Ｂ１
ないしく３ｍが供給される選択用トランジスタ１２と、
８通りのワード線信号（ロウアドレス信号）Ｒ１ないし
Ｒ８がゲートに供給される８個のメモリセル用トランジ
スタ１３及びディスチャージ制御用のＭｏＳトランジス
タ１４とで構成されている。

このうち、上記各８個のメモリセル用トランジスタ１３
はデータ記憶手段を構成するものであり、製造工程にお
いて始めは全てエンハンスメン１〜型トランジスタとし
て形成され、この後、記憶させるデータに応じて設計さ
れたイオン注入マスクによるイオン注入により、任意の
チャネル領域に不純物がイオン注入され、デプレッショ
ン型のものに変更されている。また、上記ディスチャー
ジ制部用のＭＯＳトランジスタ１４のゲートには、その
直列回路内の選択用トランジスタ１２のゲートに供給さ
れる選択信号３ｉ（ｉ−１ないしｍ）と上記プリチャー
ジ制御信号φＰの反転信号との論理積信号Ａｉが供給さ
れる。例えば、選択用トランジスタ１２のゲートに選択
信号Ｂ１が供給される直列回路内のディスチャージ制御
用のＭＯＳトランジスタ１４のゲートに供給される信号
Ａ１はφＰ・Ｂ１である。

また、高電位の１！［Ｖｏｏと出力ノード１１との間に
は、プリチャージ制御信号φＰに基づいてこの出力ノー
ド１１をプリチャージするための負荷回路１５が挿入さ
れている。そして、この負荷回路１５は例えば、ゲート
にプリチャージ制御信号φＰの反転信号が供給されるＰ
チャネルＭＯＳトランジスタで構成されている。

次に、上記のようなＲＯＭの動作を第２図のタイミング
チャートを用いて説明する。

まず、時刻ｔ１に信号φＰが“１″レベルに立ち上がる
と、負荷回路１５が動作して出力ノード１１が゛１″レ
ベルにプリチャージされ、その電位ｏｕｔが゛１″レベ
ルになる。

また、このプリチャージ期間中では、選択信号Ｂ１ない
しＢｍを形成するためのデコードとワード線信号Ｒ１な
いしＲ８それぞれのレベルが設定される。ここで、例え
ば選択信号Ｂ１が“１″レベルにされたとする。このと
き、この信＠Ｂ１が供給されるトランジスタ１２が導通
し、このトランジスタを含む直列回路１０が選択され、
さらにこの直列回路１０内のメモリセル用ＭＯＳトラン
ジスタ１３がワード線信号Ｒｋ　（ｋ−１，２，・・・
８）に応じて導通制御される。

ここで、このプリチャージ期間中では、φＰは“０″レ
ベルなので全ての信号Ａｉが°゛０″０″レベル、全て
の直列回路１０内のディスチャージ制御用のＭＯＳトラ
ンジスタ１４が非導通になる。

従って、出力ノード１１のプリチャージ期間には、Ｖｏ
ｏとＶｓａとの間には貫通電流は発生しない。

次に、時刻ｔ２に信号φＰが“０パレベルに下がり、プ
リチャージ期間が終了すると、負荷回路１５による出力
ノード１１のプリチャージ動作が終了する。プリチャー
ジが終了するとφＰは“１″レベルになる。このため、
予め°゛１″１″レベルている前記選択信＠Ｂ１とこの
信号φＰとの論理積信号Ａ１が供給されるディスチャー
ジ制御用のＭｏＳトランジスタ１４のみが導通する。そ
して、例えば選択されている上記直列回路１０内の全て
のメモリセル用ＭＯＳトランジスタ１３が導通していれ
ば、出力ノード１１はこの直列回路１０を介して放電さ
れ、出力データｏｕｔは図示するように“０”レベルに
低下する。

次に、時刻ｔ３で信号φＰが再び゛１１Ｐｌレベルに立
ち上がると、出力ノード１１が″１′ルベルにプリチャ
ージされる。そして、今度は例えば選択信＠Ｂ２が”°
１”レベルにされたとすると、この信号Ｂ２が供給され
るトランジスタ１２が導通し、このトランジスタを含む
直列回路１０が選択され、この直列回路１０内のメモリ
セル用ＭｏＳトランジスタ１３がワード線信号Ｒｋ　（
ｋ−１，２，・・・８）に応じて導通制御される。上記
時刻ｔ１から始まるプリチャージ期間と同様に、このプ
リチャージ１１１１１でも全ての直列回路１０内のディ
スチャージ制御用のＭＯＳトランジスタ１４は非導通に
なる。従って、このプリチャージ期間にも、ＶｏｏとＶ
ｓｏとの間には貫通電流は発生しない。

次に、時刻ｔ４に信号φＰが“０”°レベルに下がり、
出力ノード１１のプリチャージ動作が終了すると、予め
“１”レベルになっている選択信号Ｂ２と信号φＰとの
論理積信号Ａ２が供給されるディスチャージ制御用のＭ
ｏＳトランジスタ１４のみが導通する。そして、例えば
選択されている直列回路１０内のうち゛０゛°レベルに
されているワード線信号Ｒｋが供給されているメモリセ
ル用ＭＯＳトランジスタ１３がエンハンスメント型のも
のであれば、このエンハンスメント型ＭＯ８トランジス
タは非導通となり、出力ノード１１はこの直列回路１０
により放電されず、出力データｏｕｔは図示するように
“１パレベルのままとなる。

このように上記実施例のＲＯＭによれば、負荷回路１５
により出力ノード１１をプリチャージするブリチャージ
期間には全てのディスチャージ制御用のＭｏ８　トラン
ジスタ１４を非導通状態にしているので、前記第３図の
従来のＲＯＭで発生していたような貫通電流は発生しな
い。また、プリチャージ期間が終了し、出力ノード１１
にデータを読み出す際には、選択された一つの直列回路
１０内のディスチャージ制御用のＭＯＳトランジスタ１
４のゲートを駆動すればよいので、これらディスチャー
ジ制御用ＭｏＳトランジスタ１４のゲート駆動に要す゛
る消費電力は前記第４図のＲＯＭに比較して大幅に削減
することができる。この結果、大容量化しても消費電力
は増加せず、従来に比較して消費電力を小さくすること
ができる。

また、素子数は第３図のＲＯＭに比べれば直列回路１０
の個数ｍ個だけ増加するが、第４図のＲＯＭ１に比べれ
ば大幅に削減することができる。

さらに動作速度、すなわち、出力ノード１１をｒｒ　Ｏ
ＩＴレベルに放電するときの速度については、ディスチ
ャージ制御用ＭＯＳトランジスタ１４を挿入した分だけ
第３図のＲＯＭに比べれば遅くなるが、第４図のＲＯＭ
のように多くのデコード用トランジスタが直列接続され
るものに比べれば高速にすることができる。

なお、このようなイオン注入マスク式ＮＡＮＤ−ＲＯＭ
において、直列回路１０内で直列接続されるメモリセル
用ＭｏＳトランジスタ１３の数が多いと動作速度が遅く
なることは知られている。ところが、１個当りの直列回
路１０のトランジスタの数を多くすると全体の直列回路
１０の個数が減少し、各直列回路１０と出力ノード１１
とを接続するコンタクト部分の総面積は減少する。これ
とは反対に、１個当りの直列回路１０のトランジスタの
数を少なくすると全体の直列回路１０の個数が増加し、
コンタクト部分の総面積が増加する。従って、動作速度
と面積との両方を満足するように１個当りの直列回路１
０のトランジスタの数を決定する必要がある。上記実施
例ではこの数を８としており、この数のときに動作速度
と面積の両方が十分に満足されていることが確認されて
いる。

［発明の効果］ 以上説明したようにこの発明によれば、消費電力が小さ
く、素子数が比較的少なく、かつ動作速度も早い半導体
記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例装置の構成を示す回路図、
第２図は上記実施例装置のタイミングチャート、第３図
及び第４図はそれぞれ従来装置の回路図である。 １０・・・直列回路、１１・・・出力ノード、１２・・
・選択用トランジスタ、１３・・・メモリセル用トラン
ジスタ、ｉ４・・・ディスチャージ制御用のＭＯＳトラ
ンジスタ。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 Ｖｓｓ 第４図

Claims (1)

【特許請求の範囲】
1. 　出力ノードと、第１の電源と上記出力ノードとの間に
   挿入されプリチャージ期間にこの出力ノードをプリチャ
   ージするプリチャージ手段と、記憶させるデータに基づ
   きエンハンスメント型もしくはデプレッシヨン型トラン
   ジスタを配置しこれらを直列接続して構成される複数の
   データ記憶手段と、上記複数のデータ記憶手段の各一端
   と上記出力ノードとの間にそれぞれ挿入され互いに異な
   る選択信号に基づいて導通制御されるデータ記憶手段選
   択用の第１のトランジスタと、上記複数のデータ記憶手
   段の各他端と第２の電源との間にそれぞれ挿入され上記
   プリチャージ期間以外の期間にそのデータ記憶手段の一
   端に接続されている第１のトランジスタを制御する選択
   信号に基づいて導通制御される第２のトランジスタとを
   具備したことを特徴とする半導体記憶装置。