JPH0368479B2 - - Google Patents

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JPH0368479B2
JPH0368479B2 JP59257746A JP25774684A JPH0368479B2 JP H0368479 B2 JPH0368479 B2 JP H0368479B2 JP 59257746 A JP59257746 A JP 59257746A JP 25774684 A JP25774684 A JP 25774684A JP H0368479 B2 JPH0368479 B2 JP H0368479B2
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Gasu Eipaasupatsuku Ansonii
Maikeru Fuitsutsujerarudo Josefu
Tangu Uyu Fuiritsupu
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International Business Machines Corp
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    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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    • G11C16/30—Power supply circuits

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに係り、更に具体的に云
えば、同等の単独の静的読取／書込メモリの場合
と同程度の物理的チツプ領域に於て、静的読取／
書込データと、単独にアドレス可能な読取専用デ
ータとの両方を保持することができるメモリに係
る。
［従来技術］ 多くのデータ処理及び同様な適用例は、一般に
RAM及びROMと呼ばれる、読取／書込メモリ
及び読取専用メモリの両方を必要とする。RAM
は、静的RAM（SRAM）及び動的RAM
（DRAM）の２つの形で実現することができる。
DRAMはスペース的にずつと効率が高く、記憶
されるビツト当り、１つのFET及びキヤパシタ
しか必要としない。一方、従来のSRAMはビツ
ト当り６個のFETを必要とするが、データを維
持するために、論理的オーバーヘツド及び再生回
路の時間的不利益を伴うことがない。SRAMは
小さな又は分散したメモリがシステムに於て、又
は単一の集積回路チツプ内に用いられる場合に、
特に有利である。
従来、単独のRAMに必要な領域よりも著しく
は大きくない領域に於て、ROMをDRAM又は
SRAMのいずれかと組合わせる技術が用いられ
ている。しかしながら、この併合型メモリは、こ
れ迄は、“潜像”型のものであつた。即ち、読取
専用データは各メモリ・セルの制御可能な幾何学
的又は電気的特性として存在し、その特性は、同
一のセルに於て読取／書込データに変換されてか
ら、読取／書込データのアクセスと同様にして出
力されることが可能である。即ち、上記読取専用
データは、電力が初めにメモリに加えられるとき
の如き、或る条件の下で、読取／書込データに置
換わるにすぎない。
それらのメモリのいずれに於ても、読取専用デ
ータのアクセスは、メモリ・セルに於ける読取／
書込データの破壊を必要とする。そのようなメモ
リは、読取／書込メモリ又は読取専用メモリのい
ずれかとして考えられ、それら両方としては考え
られない。例えば、64Kビツトの潜像メモリは、
64Kのアドレス可能な位置及び16ラインのアジレ
ス・バスしか有していない。
［発明が解決しようとする問題点］ 本発明の目的は、静的読取／書込メモリに於
て、同一のメモリに於ける読取／書込データを破
壊することなく、記憶されている読取専用データ
をアクセスすることができる、読取専用メモリ及
び読取／書込メモリを組合わせたメモリを提供す
ることである。
［問題点を解決するための手段］ 本発明は、読取専用メモリ及び読取／書込メモ
リを組合わせたメモリを提供する。そのメモリ
は、各メモリ・セルが読取／書込データを記憶す
るためのFETラツチと、ソース、ドレイン及び
ゲート電極を有する少くとも１つの転送FETと
を含み、上記転送FETが、読取専用データを記
憶するために、第１もしくは第２の閾値電圧を有
する物理的に異なる型のFETであるようなメモ
リ・セルのアレイと；読取／書込モード及び読取
専用モードを選択するための信号を与えるモード
制御線と；上記モード制御線に応答して、上記両
閾値電圧よりも高い読取／書込電圧及び上記両閾
値電圧の中間の読取専用電圧を選択的に供給する
ための電圧源手段と；上記転速FETの各ゲート
及び上記電圧源手段に結合された、個々のアドレ
ス可能な複数のワード線を含むワード選択手段
と；上記転送FETの各々に結合された複数のビ
ツト線を含むビツト選択手段と；上記ビツト線に
結合され、上記モード制御線に応答して、上記ビ
ツト選択手段から読取専用出力データ及び読取／
書込出力データを選択的に生ぜしめめる出力手段
とを有している。
本発明は、静的読取／書込メモリに於て、同一
のメモリに於ける読取／書込データを破壊するこ
となく、記憶されている読取専用データをアクセ
スすることを可能にする。これは、同一のメモ
リ・セル寸法以内で実現され、従つて該メモリの
データ密度が２又はそれ以上の係数で増加する。
例えば、本発明による64Kセル・メモリは、17本
のアドレス線を有することができ、64Kビツトの
RAM及び64KビツトのROMを有する128Kビツ
トのメモリより成る、外部素子へのインターフエ
ースとして働く。128Kビツトの各ビツトは、そ
れ自身の個々のアドレスを有し、他の記憶されて
いるビツトを何ら変えずに出力されるので、常時
別個にアクセス可能である。もう１つの実施例に
於ては、18本のアドレス線を有し、同一のチツプ
領域に於て128KビツトのROMを含んでいる、更
に高密度のメモリが提供される。組合わされた
SRAM及びROMは単独のSRAMの場合と同量の
電力を用いるので、本発明は又、電力を節減し、
熱放出を減少させる。
本発明は、従来の静的メモリ・セルに於ける転
送FETのうちの幾つかの通常の閾値電圧を修正
することによつて実現される。読取／書込デー
タ・ビツトは、両方の閾値電圧よりも高いワード
線電圧を加えることによつて、アドレスされたセ
ルから回復される。読取専用データは、一方の閾
値電圧よりも高いが他方の閾値電圧よりは低いワ
ード線電圧を用い、生じたビツト線電圧をデコー
ドすることによつて、読取られる。読取専用デー
タがアドレスされるときにセル供給電圧を下げる
ことにより、単一のセルに於て複数の読取専用ビ
ツトが読取られるようにすることができる。
［実施例］ 第２図は、NMOS技術に於て実現された静的
メモリのための単一の６素子型メモリ・セル１１
ａを示している。従来の交差結合された双安定ラ
ツチ１１１は１ビツトの読取／書込データを保持
する。ラツチのFET１１１１及び１１１２はエ
ンハンスメント型の素子であり、FET１１１３
及び１１１４はデイスプリーシヨン型の素子であ
る。ラツチ１１１は、正の供給電圧＋Vhと接地
電圧との間に接続されている。転送FET１１２
は、外部のワード線Wjに接続されたゲート電極
１１２１、並びにラツチ１１１の一方の側と外部
のビツト線Biとの間に結合されたソース電極１
１２２及びドレイン電極１１２３（ソース及びド
レイン電極は物理的に同一である）を有してい
る。１つの転送FETしか必要でないが、メモ
リ・セル１１ａの如きメモリ・セルは、同一のワ
ード線Wjに接続されたゲート電極１１３１、並
びにラツチ１１１の他方の側ともう１つの外部の
ビツト線Bi′との間に結合されたソース電極１１
３２及びドレイン電極１１３３を有している、も
う１つの転送FET１１３を含むことによつて、
通常バランスされている。
転送FET１１２及び１１３は、ラツチ１１１
へそしてラツチ１１１から読取／書込ビツトをゲ
ートさせる従来の機能に加えて、ラツチ１１１に
於けるデータとは別個に、読取専用データの１ビ
ツトを記憶する。そのビツトは、それらの転送
FETの閾値電圧によつて表わされる。メモリ・
セル１１ａに於ては、FET１１２及び１１３の
閾値は約1.0Vであり、即ちFET１１１１及び１
１１２の閾値と略同一である。即ち、FET１１
２は、ゲート電極１１２１がソース電極１１２２
より少くとも1.0Vだけ、より正になつたときに
導通し始める。両方の転送FETがその1.0Vの閾
値を有していることは、読取専用データの“０”
ビツトを表わす。
第３図に於て、メモリ・セル１１ｂは、メモ
リ・セル１１ａと同一であるが、転送FET１１
２′及び１１３′は、典型的には5.0Vである、よ
り高い閾値電圧を有するように形成されている、
FETの閾値は、FETチヤネルを形成するときに、
イオン注入の如き従来の技術によつて変えること
ができる。両方の転送FETが5.0Vの閾値を有し
ていることは、読取専用データの“１”ビツトを
表わす。
ワード線Wjが上記の２つの閾値電圧の高い方
の電圧よりも高い電圧、例えば8.5Vに上昇した
場合には、メモリ・セル１１ａ及び１１ｂは両方
とも、ラツチ１１１に記憶されている読取／書込
データを読取る。真数の形のデータが、予めチヤ
ージされたビツト線Biから転送FET１１２（又
は１１２′）を通過した電圧として取出され、そ
のデータの補数は、予めチヤージされたビツト線
Bi′から転送FET１１３（又は１１３′）を通過
した電圧によつて表わされる。即ち、セル１１ａ
及び１１ｂは高い方の閾値電圧よりも高いワード
線電圧を受取り、両方のセルから読取られたデー
タがラツチ１１１に記憶された読取／書込データ
を表わす。しかしながら、ワード線Wjが、FET
１１２′及び１１３′のより高い閾値よりも低い
が、FET１１２及び１１３のより低い閾値より
も高い電圧に上昇した場合には、セル１１ａと１
１ｂとの間の相違が働くようになる。FET１１
２及び１１３の閾値電圧が1.0Vであり、FET１
１２′及び１１３′の閾値が5.0Vであるとして、
ワード線Wjを4.5Vに上昇させても、セル１１ａ
は何ら影響を受けず、ラツチ１１１に於ける真数
データ・ビツトがビツト線Bi上に生じて、その
補数がビツト線Bi′上に生じる。しかしながら、
このとき、セル１１ｂは前述の場合と異る動作を
生じて、FET１１２′及び１１３′がいずれも導
通せず、両ビツト線Bi及びBi′は接地電位にある。
従つて、セル１１ａを読取専用データの“１”ビ
ツトとして、セル１１ｂを“０”ビツトとしてデ
コードすることができる。
このようにして、従来の６素子型静的メモリ・
セルを、寸法又は形状を何ら変更せず、一部の転
送FETの閾値を変えるためにもう１つの処理工
程を必要とするだけで、読取／書込ビツト及び読
取専用ビツトの両方を記憶するように形成するこ
とができる。
第１図は、いつでも読取／書込データ及び読取
専用データの両方をアクセスすることができるよ
うに修正された、従来の読取／書込用静的メモリ
の型のメモリを示している。第２図及び第３図に
於ける個々のメモリ・セル１１ａ及び１１ｂのア
レイ１が示されている。アレイ１に於けるセルは
全て、セル１１ａと同様であり、従つて読取専用
データの“１”ビツトを表わす。読取専用データ
の“０”ビツトを望まれる場合には、転送FET
１１２及び１１３の閾値が、セル１１ｂと同様な
セルを形成するためにイオン注入又は他の従来技
術によつて修正される。従つて、アレイ１は、転
送FETが第１閾値を有している、第１の複数の
セル１１ａと、転送FETが異なる第２閾値を有
している、第２の複数のセル１１ｂとより成る。
ワード選択手段２は、アレイ１のセルの選択を
行い、又列のアドレス・バス２１上に外部から供
給されたアドレスに応答して、選択されたセルか
ら読取／書込データ又は読取専用データのいずれ
かを選択する。各々１ビツトより成る13072ワー
ドのメモリ構成として、アドレス・バスは17本の
線を有する。アレイ１は、128個のセルの512ワー
ドとして構成することができ、各セルは一方が読
取／書込データであり、他方が読取専用データで
ある。２ビツトを保持する。１本のアドレス線２
１１は、２進“０”の信号レベルを有していれば
読取／書込データを選択し、２進“１”の信号レ
ベルを有していれば読取専用データを選択する。
制御線として働く。９本ののアドレス線２１２
は、従来の２進デコーダ２２が、各々ワード線Ｗ
０乃至Wnに接続されたソース電極を有する、
512個のワード線FET221.0乃至221.nの１つをタ
ーン・オンさせるようにする。
従来に於ては、FET221.0乃至221.nのドレイン
が、セルの転送FETの閾値電圧よりも高い一定
の電圧により駆動される。本発明に於ては、スイ
ツチ可能な源２３が、制御線２１１の状態に応じ
て、２つの異なる電圧の一方をそれらのFETに
ゲートさせる。線２１１がアレイ１に於て読取／
書込データを選択するとき、駆動論理回路２３１
はFET２３２を経て＋8.5Vを共通線２３３にゲ
ートさせる。この電圧は該アレイに於ける全ての
転送FETの閾値よりも高いので、各セル１１は
従来の静的読取／書込セルであるように思われ
る。しかしながら、制御線２１１の電圧が上記ア
レイから読取専用データを選択する高さ迄上昇し
たときは、駆動論理回路２３１がデイスエーブル
され、駆動論理回路２３４がFET２３５を経て
線２３３に＋4.5Vをゲートさせるようにエネー
ブルされる。この場合、選択されたワード線Ｗ０
乃至Wnに供給される電圧は、第２図及び第３図
に関して述べた如く、セル１１ａ及び１１ａ及び
１１ｂに於ける転送FETの閾値の中間になる。
FET２３６は、従来の如く、データ・アクセ
ス・サイクル中の或る時間に、共通線２３３を接
地電位にデイスチヤージさせる。
ビツト選択手段３は、ワード選択手段２により
アドレスされたビツトの選択を行つて、それらの
１つを外部接続可能なデータ出力（DO）線３４
１へ出力する。アレイ１の各ワードは128個のメ
モリ・セルを有し、それらの１つだけが外部へ出
力される。従来の２進ビツト・デコーダ３１は、
７本のアドレス線２１３に応答して、FET３１
２．０乃至３１２．ｍの１つをターン・オンさせ
る。FET３１２．０乃至３１２．ｍは、真数ビ
ツト線Ｂ０乃至Bmの１つを出力レール３２１上
にゲートさせ、FET３１３．０乃至３１３．ｍ
は補数ビツト線Ｂ０′乃至Bm′の１つをレール３
２２上にゲートさせる。制御線２１１の電圧が低
い場合には、従来の読取／書込制御論理回路３３
は、レール３２上の差動信号を、アドレスされた
アレイのセル１１のラツチ１１１に記憶されたビ
ツトを表わす線３３２上の２進信号に変換させ
る。線３２２は実際には上記ビツトの反転された
値を有するが、その値は読取専用制御論理回路３
４に於て再び反転される。（論理回路３３は又、
読取／書込モードに於て、アドレスされたセルに
データ入力（DI）線３３１からビツトを書込む
ことも出来る。この機能は本発明には直接関連し
ていない。） 読取専用制御論理回路３４は、アドレスされた
セル１１から読取専用データ・ビツトをデコード
し、制御線２１１が高い信号レベルにあるとき
に、そのビツトをDO線３４１に出力する。FET
インバータ３４２は、線２１１が高い信号レベル
にあるときに、NAND論理ゲート３４３のより
低いFETに低い信号を供給し、従つて線３３２
上の読取／書込ビツトがDO線３４１から減結合
される。それと同時に、NAND論理ゲート３４
４の最も低いFETが、制御線２１１上の高いレ
ベルによつてターン・オンされる。次の２つの
FETは、両方のレール３２１及び３２２が高レ
ベルである場合だけ、ターン・オンされる。各読
取サイクルの始めに従来のプリチヤージ回路３５
によりビツト線上に供給された高電圧は、ラツチ
１１１に記憶されたより低い電圧迄デイスチヤー
ジすることができないため、上記状態は、アドレ
スされたセルが、高い閾値の転送FET１１２′及
び１１３′を有するセル１１ｂの始きセルである
場合に於てのみ生じる。上記状態は、DO線３４
１に低レベルを出力させて、読取専用データの
“０”ビツトを示す。セル１１ａがアドレスされ
た場合には、そのセルに於ける読取／書込ビツト
の状態に依存して、レールの一方が高レベルにな
り、他方が低レベルになる。どちらのレールが高
レベルであつても、論理ゲート３４４は接地電位
に接続されず、最も高い（デイプリーシヨン・モ
ードの）FETからの高いレベルがDO線３４１に
読取専用データの“１”ビツトを出力する。
従来のセルの電源４がアレイ１の全てのセル１
１に＋8.5Vの定電位を供給する。
第１図に示されているメモリは、従来の64Kビ
ツトの静的読取／書込メモリと同一の物理的領域
に、64Kビツトの可変読取／書込データと、別個
にアドレス可能な64Kビツトの永久的読取専用デ
ータとより成る、合計128Kビツトの容量を有す
る。
第４図乃至第６図は、物理的領域を何ら増加さ
せずに、64Kビツトの読取／書込データと、
128Kビツトの読取専用データとより成る、合計
192Kビツトを有することができる、本発明の他
の実施例を示している。第４図は、第２図に於け
るセル１１ａと同一であるが、左側の転送FET
１１２′が高い閾値（5.0V）を有するように形成
され、右側の転送FET１１３が通常の閾値
（1.0V）のままである、セル１１Ｃを示してい
る。第５図は、左側の転送FET１１２が通常の
閾値を有し、右側の転送FET１１３′が高い閾値
を有する、もう１つのセル１１ｄを示している。
第２図、第３図、第４図及び第５図に於ける４つ
の全てのセル１１ａ乃至１１ｄを同一のメモリ・
アレイに用いることにより、２つの読取専用ビツ
トを表わすことができる。
第６図は、単一のアドレスされたセル１１に於
て２つの別個の読取専用ビツトをデコードするよ
うに、第１図のメモリに加えられた変更を示して
いる。これは、各セルの２本のビツト線Bi及び
Bi′を別個にデコードすること、そして読取／書
込データが保持されているが、該セルのいずれの
ビツト線にも供給されないように、供給電圧Vh
を加えることを含む。
制御線２１１は、前述の如く、読取／書込デー
タと読取専用データとを区別するアドレス・ビツ
トを供給する。第１図のアドレス・バス２１に於
て18本目の制御線として含まれている制御線２１
４は、アドレスされたセルからDO線３４１に高
レベル又は低レベルの読取専用ビツトが出力され
るべきかを示す。読取／書込制御論理回路３３、
並びに読取専用制御論理回路３４′のインバータ
３４２及びNAND論理ゲート３４３は、前述の
如き機能を有する。NAND論理ゲート３４５は、
線２１１上の読取専用信号レベル及び線２１４上
の高位ビツト信号レベルの両方によつてエネーブ
ルされる。これらの条件が存在しているとき、メ
モリのDO線３４１は単にレール３２１のレベル
を反転させる。NAND論理ゲート３４６は、セ
ルの下位の読取専用ビツトがアドレスされるとき
は常に、レール３２２の反転されたレベルがDO
線３４１に加えられるように、線２１１上の信号
及び線２１４からのインバータ３４７の出力を受
取る。
この場合、セル１１のラツチ１１１に記憶され
ている読取／書込データが読取専用ビツトの信号
を無効にしないようにする必要がある。これは、
読取専用データ・ビツトが選択されるときは常
に、全てのセルに於けるラツチの供給電圧を下げ
ることによつて達成される。第６図に於ては、定
電圧の供給電圧源４の代りに、スイツチング可能
な高い及び低い電圧源を有する電圧源４′が用い
られている。源４１は、線２１が低レベルで、読
取／書込データを選択するときは常に、アレイ１
に於ける各セルのVh端子に＋8.5Vを供給して、
メモリを前述の如く動作させる。しかしながら、
線２１１が高レベルで、読取専用ビツトのいずれ
かを選択するときは、源４１がデイスエーブルさ
れて、源４２がセルのVh端子に＋2.5Vを供給す
るようにスイツチングされる。
このより低い供給電圧は、各セルのラツチ１１
１に記憶された読取／書込ビツトの値を保持する
には充分であるが、そのビツトをメモリの出力へ
生ぜしめる程高くはない。再び、第５図に於て、
ビツト線Bi及びBi′が＋8.5Vにプリチヤージされ
ており、選択されたワード線が＋4.5Vであり、
ラツチ供給電圧が＋2.5V即ち高い方の閾値より
も低い電圧である、読取専用モードであると仮定
する。セル１１ｂがアドレスされると、ラツチ１
１１に記憶された読取／書込ビツトに応じて、ビ
ツト線BiがFET１１２（閾値1.0V）を経て接地
電位又は＋2.5Vにデイスチヤージされる。論理
ゲートの供給電圧＋Ｖは＋8.5Vに固定されたま
まである。それらの電圧のいずれかは、第６図の
NAND論理ゲート３４５により“１”として読
取られる程充分に低く、従つて読取／書込ビツト
の状態は読取専用ビツトの値に影響を与えない。
これは、従来の任意の方法によつて達成すること
ができる。最も簡単な方法は、2.5Vのレベルで
は、ターン・オンしないように、論理回路３４′
に於けるFETの物理的寸法を調節することであ
る。もう１つの方法は、修正されていない転送
FETに於ける通常の閾値（1.0V）の降下よりも
小さく、セルのラツチの高い側からの信号のレベ
ルよりも高い、中間の値、例えば3.0Vに、それ
らのFETの閾値を上昇させることである。ビツ
ト線Bi′は、前述の如く、FET１１３′（閾値
5.0V）を経て全くデイスチヤージされず、従つ
て読取／書込ビツト値に関係なく、“０”ビツト
を示す。このようにして、４つのセル１１ａ乃至
１１ｄは、１ビツトの読取／書込データを表わす
と同様に、２ビツトの読取専用データを表わすよ
うにされる。
本発明の範囲を逸脱することなく、多くの変形
が可能である。具体的に云えば、多くのメモリは
8.5Vよりも低い供給電圧を用いている。例えば、
5.0Vの供給電圧に於ては、転送FET１１２及び
１１２′の如き転送素子の電圧の低い（即ち、通
常の）及び高い閾値が1.0V及び3.5Vであり、源
２３１及び２３４が5.0V及び3.0Vのオーダーで
あり、源４１及び４２が5.0V及び約2.5Vである
ことができる。異なるFET技術も用いられる。
例えば、第７図は、NMOS技術でなく、CMOS
技術に於て実現された、交差結合されたセルのラ
ツチ１１１′を示している。素子１１１１′及び１
１１２′はＮチヤネル型FETであるが、負荷素子
１１１３′及び１１１４′はＰチヤネル型FETで
ある。転送素子はＮチヤネル型FETとして実現
されてる。
［発明の効果］ 本発明によれば、静的読取／書込メモリに於
て、同一のメモリに於ける読取／書込データを破
壊することなく、記憶されている読取専用データ
をアクセスすることができる、読取専用メリ及び
読取／書込メモリを組合わせたメモリが得られ
る。
【図面の簡単な説明】
第１図は本発明によるメモリを示す概略図、第
２図及び第３図は本発明の１実施例に於けるメモ
リ・セルを示す概略図、第４図及び第５図は本発
明の他の実施例に於けるメモリ・セルを示す図、
第６図は本発明の他の実施例によるメモリのため
の第１図に代わる部分を示す図、第７図は第２図
乃至第５図のセルのための代替的メモリ・セル・
ラツチを示す図である。 １……メモリ・セル・アレイ、２……ワード選
択手段、３……ビツト選択手段、４……定電圧の
供給電圧源、４′……スイツチング可能な高い及
び低い電圧源を有する源、１１，１１ａ，１１
ｂ，１１ｃ，１１ｄ……メモリ・セル、１１１，
１１１′……交差結合された双安定ラツチ、１１
１１，１１１１′，１１１２，１１１２′，１１１
３，１１１３′，１１１４，１１１４′，２２１．
０，２２１．ｎ，３２３，２３５，２３６，３１
２．０，３１２．ｍ，３１３．０，３１３．ｍ…
…FET、１１２，１１２′，１１３，１１３′…
…転送FET、１１２１，１１３１……ゲート電
極、１１２２，１１３２……ソース電極、１１２
３，１１３３……ドレイン電極、２１……アドレ
ス．バス、２１１，２１２，２１３，２１４……
アドレス線（制御線）、２２，３１……２進ビツ
ト．デコーダ、２３……スイツチ可能な源、２３
１，２３４……駆動論理回路、２３３……共通
線、３２，３２１，３２２……出力レール、３３
……読取／書込制御論理回路、３３１……データ
入力（DI）線、３３２……線、３４，３４′……
読取専用制御論理回路、３４１……データ出力
（DO）線、３４２，３４７……FETインバータ、
３４３，３４４，３４５，３４６……NAND論
理ゲート、３５……プリチヤージ回路、４１……
8.5Vの源、４２……＋2.5Vの源、Wj……外部ワ
ード線、Bi，Bi′……外部ビツト線、Ｂ０，Ｂ
０′，Bm，Bm′，Bn……ビツト線、Ｗ０，Wn…
…ワード線。

Claims (1)

  1. 【特許請求の範囲】 １ 行列状に配列されたメモリ・セルを有し、各
    メモリ・セルが読取／書込データを記憶するため
    のFETラツチと、２つの通電電極及びゲート電
    極を有し一方の通電電極が上記FETラツチに結
    合された少くとも１つの転送FETとを含み、上
    記転送FETが、上記FETラツチに記憶されるデ
    ータとは別個に読取専用データを記憶するよう
    に、互いに異なる第１又は第２の固定された閾値
    電圧を有するFETで形成されているメモリ・セ
    ルのアレイと、 行方向の複数のメモリ・セルの上記転送FET
    のゲート電極に共通に結合されたワード線と、 列方向の複数のメモリ・セルの上記転送FET
    の他方の通電電極に共通に結合されたビツト線
    と、 読取／書込モード又は読取専用モードを選択す
    る信号を与えるモード選択線と、 上記モード選択線の信号に応答し、読取／書込
    モード時に、選択されたワード線へ上記第１及び
    第２の閾値電圧よりも大きな電圧を供給し、読取
    専用モード時に、選択されたワード線へ上記第１
    及び第２の閾値電圧の間の電圧を供給する手段
    と、 上記ビツト線に結合された読取データ出力手段
    と を有することを特徴とする、読取専用メモリ及び
    読取／書込メモリを組合わせたメモリ。
JP59257746A 1984-01-09 1984-12-07 メモリ Granted JPS60148000A (ja)

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US569080 1990-08-17

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JPS60148000A JPS60148000A (ja) 1985-08-05
JPH0368479B2 true JPH0368479B2 (ja) 1991-10-28

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EP0152584B1 (en) 1989-10-11
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