JPH09128970A - 半導体メモリ装置及び半導体データ処理装置 - Google Patents
半導体メモリ装置及び半導体データ処理装置Info
- Publication number
- JPH09128970A JPH09128970A JP8123070A JP12307096A JPH09128970A JP H09128970 A JPH09128970 A JP H09128970A JP 8123070 A JP8123070 A JP 8123070A JP 12307096 A JP12307096 A JP 12307096A JP H09128970 A JPH09128970 A JP H09128970A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory
- array
- memory cell
- line pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 低電圧化による速度低下と、階層化したとき
の回路規模の増大問題を共に解決するメモリ構造・回路
を提供する。 【解決手段】 情報を記憶する複数のメモリセルがアレ
イ状に形成された２つ以上のメモリセルアレイ（第１メ
モリセルアレイＭＡＦと第２メモリセルアレイＭＡＳ）
のビット線を階層スイッチＨＳ１，ＨＳＢ１（増幅機能
があってもよい）によって接続する。センスアンプＳＡ
１は第１メモリセルアレイＭＡＦのビット線に接続す
る。３つのメモリセルアレイ（第１メモリセルアレイと
第２メモリセルアレイと第３メモリセルアレイと記す）
を階層スイッチによって接続した場合、第３メモリセル
アレイのビット線にもセンスアンプＳＡ１Ｔを接続して
もよい。
の回路規模の増大問題を共に解決するメモリ構造・回路
を提供する。 【解決手段】 情報を記憶する複数のメモリセルがアレ
イ状に形成された２つ以上のメモリセルアレイ（第１メ
モリセルアレイＭＡＦと第２メモリセルアレイＭＡＳ）
のビット線を階層スイッチＨＳ１，ＨＳＢ１（増幅機能
があってもよい）によって接続する。センスアンプＳＡ
１は第１メモリセルアレイＭＡＦのビット線に接続す
る。３つのメモリセルアレイ（第１メモリセルアレイと
第２メモリセルアレイと第３メモリセルアレイと記す）
を階層スイッチによって接続した場合、第３メモリセル
アレイのビット線にもセンスアンプＳＡ１Ｔを接続して
もよい。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に係わり、特に高速かつ低消費電力動作に適した半導体
メモリ装置及びそれを用いたマイクロコンピュータやマ
イクロプロセッサ等の半導体データ処理装置に関する。
に係わり、特に高速かつ低消費電力動作に適した半導体
メモリ装置及びそれを用いたマイクロコンピュータやマ
イクロプロセッサ等の半導体データ処理装置に関する。
【０００２】
【従来の技術】低消費電力化技術は、特に、ＰＤＡ(Per
sonal Digital Assistant)や携帯用パソコン等の携帯情
報機器においてはバッテリー寿命を延ばす上でなくては
ならないものである。また、ハイエンドマイクロコンピ
ュータにおいても、電力消費からくる発熱の問題はデバ
イスの信頼性を劣化するという意味で重要になってきて
いる。
sonal Digital Assistant)や携帯用パソコン等の携帯情
報機器においてはバッテリー寿命を延ばす上でなくては
ならないものである。また、ハイエンドマイクロコンピ
ュータにおいても、電力消費からくる発熱の問題はデバ
イスの信頼性を劣化するという意味で重要になってきて
いる。
【０００３】メモリ回路の低消費電力化技術としては、
例えば、１９９０ シンポジウムオン ブイ・エル・エ
ス・アイ サーキッツ ダイジェスト オブ テクニカ
ルペーパーズ、第５３頁から第５４頁（１９９０ Ｓｙ
ｍｐｏｓｉｕｍ ｏｎＶＬＳＩ Ｃｉｒｃｕｉｔ， Ｄ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ
（１９９０） ｐｐ．５３−５４）（以下、従来技術
（１）という。）に記載されているように、電源電圧を
低くするという方式が知られている。
例えば、１９９０ シンポジウムオン ブイ・エル・エ
ス・アイ サーキッツ ダイジェスト オブ テクニカ
ルペーパーズ、第５３頁から第５４頁（１９９０ Ｓｙ
ｍｐｏｓｉｕｍ ｏｎＶＬＳＩ Ｃｉｒｃｕｉｔ， Ｄ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ
（１９９０） ｐｐ．５３−５４）（以下、従来技術
（１）という。）に記載されているように、電源電圧を
低くするという方式が知られている。
【０００４】また、１９９４ アイ・イー・イー・イー
シンポジウム オン ロウ パワーエレクトロニクス
ズ ダイジェスト オブ テクニカル ペーパーズ、第
１６頁から第１７頁（１９９４ ＩＥＥＥ Ｓｙｍｐｏ
ｓｉｕｍ ｏｎ Ｌｏｗ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏ
ｎｉｃｓ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ（１９９４） ｐｐ．１６−１７）（以
下、従来技術（２）という。）に記載されているよう
に、メモリを多層に階層化したアーキテクチャで、容量
の小さいメモリを複数置く方法がある。一般に記憶容量
の小さいメモリは、ビット線等の負荷抵抗及び負荷容量
を小さく構成できるため小さい消費電力で動作可能であ
る。従って、この従来例では、記憶容量の小さいメモリ
を分散して複数用いることでメモリの低消費電力化を図
っている。
シンポジウム オン ロウ パワーエレクトロニクス
ズ ダイジェスト オブ テクニカル ペーパーズ、第
１６頁から第１７頁（１９９４ ＩＥＥＥ Ｓｙｍｐｏ
ｓｉｕｍ ｏｎ Ｌｏｗ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏ
ｎｉｃｓ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ（１９９４） ｐｐ．１６−１７）（以
下、従来技術（２）という。）に記載されているよう
に、メモリを多層に階層化したアーキテクチャで、容量
の小さいメモリを複数置く方法がある。一般に記憶容量
の小さいメモリは、ビット線等の負荷抵抗及び負荷容量
を小さく構成できるため小さい消費電力で動作可能であ
る。従って、この従来例では、記憶容量の小さいメモリ
を分散して複数用いることでメモリの低消費電力化を図
っている。
【０００５】
【発明が解決しようとする課題】マイクロコンピュータ
やマイクロプロセッサ等の半導体データ処理装置に内蔵
されるメモリは大容量化の方向にある。その結果、内蔵
メモリのメモリアレイのビット線に接続されるメモリセ
ルの数が多くなり（負荷が大きくなり）、アクセスタイ
ムが増大する。従って、アクセスタイムを減少するため
には、メモリセルの電流を増大させる必要がある。メモ
リセルの電流を増大させることは、ＭＯＳ(Metal-Oxide
-Semiconductor)トランジスタのしきい値電圧を下げる
ことで実現できる。
やマイクロプロセッサ等の半導体データ処理装置に内蔵
されるメモリは大容量化の方向にある。その結果、内蔵
メモリのメモリアレイのビット線に接続されるメモリセ
ルの数が多くなり（負荷が大きくなり）、アクセスタイ
ムが増大する。従って、アクセスタイムを減少するため
には、メモリセルの電流を増大させる必要がある。メモ
リセルの電流を増大させることは、ＭＯＳ(Metal-Oxide
-Semiconductor)トランジスタのしきい値電圧を下げる
ことで実現できる。
【０００６】しかし、しきい値電圧を下げることは、電
源電圧が１Ｖ等の低電圧領域においては、下記の問題点
があることが本願発明者によって明らかにされた。
源電圧が１Ｖ等の低電圧領域においては、下記の問題点
があることが本願発明者によって明らかにされた。
【０００７】図１４には、電源電圧が１Ｖの場合のしき
い値電圧（Ｖｔｈ）が０．５Ｖ及び０．３Ｖについての
メモリセルの静的雑音余裕が示されている。図１４に示
されるように、Ｖｔｈ＝０．５Ｖで静的雑音余裕が０．
４Ｖ、Ｖｔｈ＝０．３Ｖで静的雑音余裕が０．２５Ｖで
ある。すなわち、しきい値電圧を０．２Ｖ減少させると
静的雑音余裕が３８％減少する。そのため、信頼性の観
点からメモリセルを構成するＭＯＳトランジスタのしき
い値電圧を下げることはできないという問題点がある。
い値電圧（Ｖｔｈ）が０．５Ｖ及び０．３Ｖについての
メモリセルの静的雑音余裕が示されている。図１４に示
されるように、Ｖｔｈ＝０．５Ｖで静的雑音余裕が０．
４Ｖ、Ｖｔｈ＝０．３Ｖで静的雑音余裕が０．２５Ｖで
ある。すなわち、しきい値電圧を０．２Ｖ減少させると
静的雑音余裕が３８％減少する。そのため、信頼性の観
点からメモリセルを構成するＭＯＳトランジスタのしき
い値電圧を下げることはできないという問題点がある。
【０００８】さらに、低電圧動作において、大容量のメ
モリを用いると、下記の問題点があることが本願発明者
によって明らかにされた。
モリを用いると、下記の問題点があることが本願発明者
によって明らかにされた。
【０００９】図１５には、１６Ｋバイトの２次キャッシ
ュメモリ（L2-cache）と２Ｋバイトの１次キャッシュメ
モリ（L1-cache）における、読み出し速度の電源電圧依
存性が示される。円グラフは、ビット線対に所定の電位
差が生じるまでの時間（センスアンプが起動可能までの
時間、以下、メモリセル時間という。）が全体の読み出
し時間に占める割合（メモリセル電流能力を表してい
る）を示している。
ュメモリ（L2-cache）と２Ｋバイトの１次キャッシュメ
モリ（L1-cache）における、読み出し速度の電源電圧依
存性が示される。円グラフは、ビット線対に所定の電位
差が生じるまでの時間（センスアンプが起動可能までの
時間、以下、メモリセル時間という。）が全体の読み出
し時間に占める割合（メモリセル電流能力を表してい
る）を示している。
【００１０】電源電圧が２．５Ｖ等の比較的高い電圧領
域においては、図１５に示すように１次キャッシュメモ
リと２次キャッシュメモリのメモリセル時間が占める割
合は３０％以下と少ない。しかし、電源電圧が１Ｖ等の
低電圧領域においては、図１５に示すように２次キャッ
シュメモリのメモリセル時間が占める割合が５０％を越
えてしまう。つまり、電源電圧が１Ｖ等の低電圧領域で
の読み出し時間を改善するためには、メモリセルの電流
を大きくする必要がある。しかし、前述したようにメモ
リセルを構成するＭＯＳトランジスタのしきい値電圧を
下げることはできない。
域においては、図１５に示すように１次キャッシュメモ
リと２次キャッシュメモリのメモリセル時間が占める割
合は３０％以下と少ない。しかし、電源電圧が１Ｖ等の
低電圧領域においては、図１５に示すように２次キャッ
シュメモリのメモリセル時間が占める割合が５０％を越
えてしまう。つまり、電源電圧が１Ｖ等の低電圧領域で
の読み出し時間を改善するためには、メモリセルの電流
を大きくする必要がある。しかし、前述したようにメモ
リセルを構成するＭＯＳトランジスタのしきい値電圧を
下げることはできない。
【００１１】従来技術（１）では、電源電圧を１Ｖで動
作可能なメモリについて記載されているが、本願発明者
によって見いだされた前記課題の記載はない。
作可能なメモリについて記載されているが、本願発明者
によって見いだされた前記課題の記載はない。
【００１２】また、従来技術（２）に述べたように、記
憶容量の小さいメモリを複数配置する方法では、個々の
メモリに対しデコーダ等の周辺回路が必要となり回路規
模が増大するといった問題が生ずる。また、メモリアレ
イ自身の消費電力は低減できるがメモリの複数配置に伴
って増加した周辺回路等の消費電力が増加するといった
問題が生じる。
憶容量の小さいメモリを複数配置する方法では、個々の
メモリに対しデコーダ等の周辺回路が必要となり回路規
模が増大するといった問題が生ずる。また、メモリアレ
イ自身の消費電力は低減できるがメモリの複数配置に伴
って増加した周辺回路等の消費電力が増加するといった
問題が生じる。
【００１３】従って、従来知られている技術では、低消
費電力化、動作の高速化、回路規模の縮小といった課題
をともに解決することは困難である。
費電力化、動作の高速化、回路規模の縮小といった課題
をともに解決することは困難である。
【００１４】本発明の目的は、高速かつ低消費電力で動
作する半導体メモリ装置及びそれを内蔵した半導体デー
タ処理装置を実現することにある。本発明の別の目的
は、低電圧化による速度低下の問題を解決するメモリ構
造・回路を提供することにある。
作する半導体メモリ装置及びそれを内蔵した半導体デー
タ処理装置を実現することにある。本発明の別の目的
は、低電圧化による速度低下の問題を解決するメモリ構
造・回路を提供することにある。
【００１５】本発明の別の目的は、メモリを階層化した
ときの回路規模の増大問題を解決するメモリ構造・回路
を提供することにある。
ときの回路規模の増大問題を解決するメモリ構造・回路
を提供することにある。
【００１６】本発明の別の目的は、マイクロプロセッサ
等のデータ処理装置の内蔵に適したキャッシュメモリを
提供することにある。
等のデータ処理装置の内蔵に適したキャッシュメモリを
提供することにある。
【００１７】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面から明かになるで
あろう。
特徴は、本明細書の記述及び添付図面から明かになるで
あろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１９】（１）半導体メモリ装置は、複数のワード
線（ＷＳ１等）と、第１のビット線対（ＢＳ１、ＢＳＢ
１等）と、該複数のワード線と該第１のビット線対との
交点に配置される複数のメモリセル（Ｍ）とを含んで構
成される第１のメモリアレイ（ＭＡＳ）と、複数のワー
ド線（ＷＦ１等）と、第２のビット線対（ＢＦ１、ＢＦ
Ｂ１等）と、該複数のワード線と該第２のビット線対と
の交点に配置される複数のメモリセル（Ｍ）とを含んで
構成される第２のメモリアレイ（ＭＡＦ）と、前記第２
のビット線対に出力される信号を増幅するセンスアンプ
（ＳＡ１等）と、前記第１のビット線対と上記第２のビ
ット線対との接続を制御するスイッチ手段（ＨＳ１等）
とを有し、前記第１のビット線対に出力される信号は、
前記スイッチ手段及び前記第２のビット線対を介し前記
センスアンプに伝達されるよう構成される。
線（ＷＳ１等）と、第１のビット線対（ＢＳ１、ＢＳＢ
１等）と、該複数のワード線と該第１のビット線対との
交点に配置される複数のメモリセル（Ｍ）とを含んで構
成される第１のメモリアレイ（ＭＡＳ）と、複数のワー
ド線（ＷＦ１等）と、第２のビット線対（ＢＦ１、ＢＦ
Ｂ１等）と、該複数のワード線と該第２のビット線対と
の交点に配置される複数のメモリセル（Ｍ）とを含んで
構成される第２のメモリアレイ（ＭＡＦ）と、前記第２
のビット線対に出力される信号を増幅するセンスアンプ
（ＳＡ１等）と、前記第１のビット線対と上記第２のビ
ット線対との接続を制御するスイッチ手段（ＨＳ１等）
とを有し、前記第１のビット線対に出力される信号は、
前記スイッチ手段及び前記第２のビット線対を介し前記
センスアンプに伝達されるよう構成される。
【００２０】（２）半導体メモリ装置は、複数のワード
線（ＷＳ１等）と、第１のビット線対（ＢＳ１、ＢＳＢ
１等）と、該複数のワード線と該第１のビット線対との
交点に配置された複数のメモリセル（Ｍ）とを含んで構
成される第１のメモリアレイ（ＭＡＳ）と、複数のワー
ド線（ＷＦ１等）と、第２のビット線対（ＢＦ１、ＢＦ
Ｂ１等）と、該複数のワード線と該第２のビット線対と
の交点に配置された複数のメモリセル（Ｍ）とを含んで
構成される第２のメモリアレイ（ＭＡＦ）とを有し、前
記第２のメモリアレイに含まれるワード線の数は、前記
記第１のメモリアレイに含まれるワード線の数に比べ少
ない本数により構成され、前記第１のビット線対と前記
第２のビット線対とは、制御信号（ＨＳＷ１）によりそ
の導通状態が制御されるスイッチ手段（ＨＳ１等）を介
して接続されて構成される。
線（ＷＳ１等）と、第１のビット線対（ＢＳ１、ＢＳＢ
１等）と、該複数のワード線と該第１のビット線対との
交点に配置された複数のメモリセル（Ｍ）とを含んで構
成される第１のメモリアレイ（ＭＡＳ）と、複数のワー
ド線（ＷＦ１等）と、第２のビット線対（ＢＦ１、ＢＦ
Ｂ１等）と、該複数のワード線と該第２のビット線対と
の交点に配置された複数のメモリセル（Ｍ）とを含んで
構成される第２のメモリアレイ（ＭＡＦ）とを有し、前
記第２のメモリアレイに含まれるワード線の数は、前記
記第１のメモリアレイに含まれるワード線の数に比べ少
ない本数により構成され、前記第１のビット線対と前記
第２のビット線対とは、制御信号（ＨＳＷ１）によりそ
の導通状態が制御されるスイッチ手段（ＨＳ１等）を介
して接続されて構成される。
【００２１】（３）半導体メモリ装置は、複数のワード
線からなる第１及び第２のワード線群と、複数のビット
線対からなる第１及び第２のビット線対群と、前記第１
のワード線群と前記第１のビット線対群との交点及び上
記第２のワード線群と上記第２のビット線対群との交点
にマトリクス状に配置された複数のメモリセル（Ｍ）
と、前記第１のビット線対群の各ビット線対（ＢＳ１、
ＢＳＢ１等）と前記第２のビット線対群の各ビット線対
（ＢＦ１、ＢＦＢ１等）とは第１のスイッチ手段（ＨＳ
１等）を介して接続される。
線からなる第１及び第２のワード線群と、複数のビット
線対からなる第１及び第２のビット線対群と、前記第１
のワード線群と前記第１のビット線対群との交点及び上
記第２のワード線群と上記第２のビット線対群との交点
にマトリクス状に配置された複数のメモリセル（Ｍ）
と、前記第１のビット線対群の各ビット線対（ＢＳ１、
ＢＳＢ１等）と前記第２のビット線対群の各ビット線対
（ＢＦ１、ＢＦＢ１等）とは第１のスイッチ手段（ＨＳ
１等）を介して接続される。
【００２２】（４）半導体メモリ装置は、第１、第２及
び第３のメモリセルアレイ（ＤＡＳ、ＤＡＦ、ＴＡＦ）
と比較器（ＣＭＰ１）とを有し、前記第１、第２及び第
３のメモリセルアレイはそれぞれ、複数のワード線と、
複数のビット線対と、該複数のワード線と該複数のビッ
ト線対との交点に配置された複数のメモリセルとを有
し、前記第１のメモリセルアレイの各ビット線対と前記
第２のメモリセルアレイの各ビット線対とはスイッチ手
段（ＤＨ）を介して接続され、前記比較器は、アドレス
信号と前記第３のメモリセルアレイの記憶内容とを比較
し、前記スイッチ手段は、前記比較器での比較結果が一
致しない場合に導通状態とされるて構成される。
び第３のメモリセルアレイ（ＤＡＳ、ＤＡＦ、ＴＡＦ）
と比較器（ＣＭＰ１）とを有し、前記第１、第２及び第
３のメモリセルアレイはそれぞれ、複数のワード線と、
複数のビット線対と、該複数のワード線と該複数のビッ
ト線対との交点に配置された複数のメモリセルとを有
し、前記第１のメモリセルアレイの各ビット線対と前記
第２のメモリセルアレイの各ビット線対とはスイッチ手
段（ＤＨ）を介して接続され、前記比較器は、アドレス
信号と前記第３のメモリセルアレイの記憶内容とを比較
し、前記スイッチ手段は、前記比較器での比較結果が一
致しない場合に導通状態とされるて構成される。
【００２３】（５）半導体メモリ装置は、第１及び第２
及び第３のメモリセルアレイ（ＭＡＳ、ＭＡＦ、ＭＡ
Ｔ）を有し、前記第１及び第２及び第３のメモリセルア
レイはそれぞれ、複数のワード線（ＷＳ１、ＷＦ１、Ｗ
Ｔ１等）と、複数のビット線（ＢＳ１、ＢＦ１、ＢＴ１
等）と、該複数のワード線と該複数のビット線の交点に
配置された複数のメモリセル（Ｍ）を含んで構成され、
前記第１のメモリセルアレイのビット線と前記第２のメ
モリセルアレイのビット線とはそれぞれ第１のスイッチ
手段（ＨＳ１等）を介して接続され、前記第１のメモリ
セルアレイのビット線と前記第３のメモリセルアレイの
ビット線とはそれぞれ第２のスイッチ手段（ＨＴ１等）
を介して接続されて構成される。 （６）半導体メモリ装置は、複数の第１のワード線（Ｗ
Ｓ１等）と、第１のビット線対（ＢＳ１、ＢＳＢ１等）
と、該複数のワード線と該第１のビット線対との交点に
配置される複数のメモリセル（Ｍ）とを含んで構成され
る第１のメモリアレイ（ＭＡＳ）と、複数の第２のワー
ド線（ＷＦ１等）と、第２及び第３のビット線対（ＢＦ
１、ＢＦＢ１、ＢＦ１Ｔ、ＢＦＢ１Ｔ等）と、該複数の
ワード線と該第２及び第３のビット線対との交点に配置
され、上記第２及び第３のビット線対に接続される複数
のデュアルポートメモリセル（Ｄ）とを含んで構成され
る第２のメモリアレイ（ＭＡＦ）と、前記第１のビット
線対と上記第２のビット線対との間に接続された第１の
スイッチ手段（ＨＳ１等）と、前記第１のビット線対と
前記第３のビット線対との間に接続された第２のスイッ
チ手段（ＨＵ１等）と、前記第２のビット線対の出力を
増幅する第１のセンスアンプ回路（ＳＡ１等）と、前記
第３のビット線対の出力を増幅する第２のセンスアンプ
回路（ＳＡ１Ｕ等）とを有する。
及び第３のメモリセルアレイ（ＭＡＳ、ＭＡＦ、ＭＡ
Ｔ）を有し、前記第１及び第２及び第３のメモリセルア
レイはそれぞれ、複数のワード線（ＷＳ１、ＷＦ１、Ｗ
Ｔ１等）と、複数のビット線（ＢＳ１、ＢＦ１、ＢＴ１
等）と、該複数のワード線と該複数のビット線の交点に
配置された複数のメモリセル（Ｍ）を含んで構成され、
前記第１のメモリセルアレイのビット線と前記第２のメ
モリセルアレイのビット線とはそれぞれ第１のスイッチ
手段（ＨＳ１等）を介して接続され、前記第１のメモリ
セルアレイのビット線と前記第３のメモリセルアレイの
ビット線とはそれぞれ第２のスイッチ手段（ＨＴ１等）
を介して接続されて構成される。 （６）半導体メモリ装置は、複数の第１のワード線（Ｗ
Ｓ１等）と、第１のビット線対（ＢＳ１、ＢＳＢ１等）
と、該複数のワード線と該第１のビット線対との交点に
配置される複数のメモリセル（Ｍ）とを含んで構成され
る第１のメモリアレイ（ＭＡＳ）と、複数の第２のワー
ド線（ＷＦ１等）と、第２及び第３のビット線対（ＢＦ
１、ＢＦＢ１、ＢＦ１Ｔ、ＢＦＢ１Ｔ等）と、該複数の
ワード線と該第２及び第３のビット線対との交点に配置
され、上記第２及び第３のビット線対に接続される複数
のデュアルポートメモリセル（Ｄ）とを含んで構成され
る第２のメモリアレイ（ＭＡＦ）と、前記第１のビット
線対と上記第２のビット線対との間に接続された第１の
スイッチ手段（ＨＳ１等）と、前記第１のビット線対と
前記第３のビット線対との間に接続された第２のスイッ
チ手段（ＨＵ１等）と、前記第２のビット線対の出力を
増幅する第１のセンスアンプ回路（ＳＡ１等）と、前記
第３のビット線対の出力を増幅する第２のセンスアンプ
回路（ＳＡ１Ｕ等）とを有する。
【００２４】（７）半導体メモリ装置は、複数の第１の
ワード線（ＷＳ１等）と、第１のビット線対（ＳＳ１、
ＳＳＢ１等）と、該複数のワード線と該第１のビット線
対との交点に配置される複数のメモリセル（Ｍ）とを含
んで構成される第１のメモリアレイ（ＭＡＳ）と、複数
の第２のワード線（ＷＦ１等）と、第２のビット線対
（ＳＦ１、ＳＦＢ１等）と、該複数のワード線と該第２
のビット線対との交点に配置される複数のメモリセル
（Ｍ）とを含んで構成される第２のメモリアレイ（ＭＡ
Ｆ）と、前記第１のビット線対と第１のスイッチ手段
（ＨＦ１等）を介して接続され、上記第２のビット線対
と第２のスイッチ手段（ＨＥ１等）を介して接続される
第３のビット線対（ＢＦ１、ＢＦＢ１等）とを有し、前
記第２のビット線対の長さは前記第１のビット線対の長
さに比べ短く構成される。
ワード線（ＷＳ１等）と、第１のビット線対（ＳＳ１、
ＳＳＢ１等）と、該複数のワード線と該第１のビット線
対との交点に配置される複数のメモリセル（Ｍ）とを含
んで構成される第１のメモリアレイ（ＭＡＳ）と、複数
の第２のワード線（ＷＦ１等）と、第２のビット線対
（ＳＦ１、ＳＦＢ１等）と、該複数のワード線と該第２
のビット線対との交点に配置される複数のメモリセル
（Ｍ）とを含んで構成される第２のメモリアレイ（ＭＡ
Ｆ）と、前記第１のビット線対と第１のスイッチ手段
（ＨＦ１等）を介して接続され、上記第２のビット線対
と第２のスイッチ手段（ＨＥ１等）を介して接続される
第３のビット線対（ＢＦ１、ＢＦＢ１等）とを有し、前
記第２のビット線対の長さは前記第１のビット線対の長
さに比べ短く構成される。
【００２５】（８）半導体装置は、第１、第２、第３及
び第４のメモリセルアレイと比較器とを有し、上記第
１、第２、第３及び第４のメモリセルアレイはそれぞ
れ、複数のワード線と、複数のビット線対と、該複数の
ワード線と該複数のビット線対との交点に配置された複
数のメモリセルとを有し、上記第１のメモリセルアレイ
の各ビット線対と上記第２のメモリセルアレイの各ビッ
ト線対とは第１のスイッチ手段を介して接続され、上記
第３のメモリセルアレイの各ビット線対と上記第４のメ
モリセルアレイの各ビット線対とは第２のスイッチ手段
を介して接続され、アドレス信号と上記第２のメモリセ
ルアレイの記憶内容とを上記比較器で比較し、上記比較
器での比較結果が一致しない場合には上記第１及び第２
のスイッチ手段は導通状態とされるように構成される。
び第４のメモリセルアレイと比較器とを有し、上記第
１、第２、第３及び第４のメモリセルアレイはそれぞ
れ、複数のワード線と、複数のビット線対と、該複数の
ワード線と該複数のビット線対との交点に配置された複
数のメモリセルとを有し、上記第１のメモリセルアレイ
の各ビット線対と上記第２のメモリセルアレイの各ビッ
ト線対とは第１のスイッチ手段を介して接続され、上記
第３のメモリセルアレイの各ビット線対と上記第４のメ
モリセルアレイの各ビット線対とは第２のスイッチ手段
を介して接続され、アドレス信号と上記第２のメモリセ
ルアレイの記憶内容とを上記比較器で比較し、上記比較
器での比較結果が一致しない場合には上記第１及び第２
のスイッチ手段は導通状態とされるように構成される。
【００２６】（９）半導体データ処理装置は、ＣＰＵ
と、前記ＣＰＵにバスを介して接続される記憶装置とを
単一の半導体基板上に形成し、前記記憶装置は、同一ア
ドレスに複数のアドレスデータを格納する第１のタグア
レイと、同一アドレスに複数のデータを格納する第１の
データアレイと、同一アドレスに複数のアドレスデータ
を格納する第２のタグアレイと、同一アドレスに複数の
データを格納する第２のデータアレイと、前記バスから
入力されるアドレス信号と前記第１又は第２のタグアレ
イに格納されるアドレスデータとを比較する複数の比較
器とを有し、前記第１のタグアレイのビット線と前記第
２のタグアレイのビット線とは第１のスイッチ手段を介
して接続され、前記第１のデータアレイのビット線と前
記第２のデータアレイのビット線とは第２のスイッチ手
段を介して接続され、前記第１のタグアレイ及び第１の
データアレイのビット線にセンスアンプがそれぞれ接続
され、前記第１のデータアレイのビット線に接続される
センスアンプの出力は前記バスに接続されるように構成
される。
と、前記ＣＰＵにバスを介して接続される記憶装置とを
単一の半導体基板上に形成し、前記記憶装置は、同一ア
ドレスに複数のアドレスデータを格納する第１のタグア
レイと、同一アドレスに複数のデータを格納する第１の
データアレイと、同一アドレスに複数のアドレスデータ
を格納する第２のタグアレイと、同一アドレスに複数の
データを格納する第２のデータアレイと、前記バスから
入力されるアドレス信号と前記第１又は第２のタグアレ
イに格納されるアドレスデータとを比較する複数の比較
器とを有し、前記第１のタグアレイのビット線と前記第
２のタグアレイのビット線とは第１のスイッチ手段を介
して接続され、前記第１のデータアレイのビット線と前
記第２のデータアレイのビット線とは第２のスイッチ手
段を介して接続され、前記第１のタグアレイ及び第１の
データアレイのビット線にセンスアンプがそれぞれ接続
され、前記第１のデータアレイのビット線に接続される
センスアンプの出力は前記バスに接続されるように構成
される。
【００２７】（１）スイッチ手段（ＨＳ１等）を導通状
態にすることによって、大容量のメモリアレイとして使
用できる。スイッチ手段（ＨＳ１等）を遮断状態するこ
とによって、第１のメモリアレイ（ＭＡＦ）のビット線
が切り放され、第２のメモリアレイ（ＭＡＳ）のビット
線の負荷を軽くすることができるので、第２のメモリア
レイ（ＭＡＦ）のメモリセルは第１のメモリアレイ（Ｍ
ＡＳ）のメモリセルより速く読み出せる。読み出す頻度
の高い情報を第２のメモリアレイ（ＭＡＦ）中に格納し
ておけば、その情報を選択的に速く読み出せる。また、
ビット線の負荷が小さいので、第２のメモリアレイ（Ｍ
ＡＦ）内のメモリセルをアクセスするのに必要な消費電
力は、第１のメモリアレイ（ＭＡＳ）内のメモリセルを
アクセスするときよりも小さく抑えることができる。ま
た、第２のメモリアレイにアクセス頻度の大きいデータ
を格納するようにすれば、アクセス頻度を考慮した実効
的な消費電力を大幅に低減できる。
態にすることによって、大容量のメモリアレイとして使
用できる。スイッチ手段（ＨＳ１等）を遮断状態するこ
とによって、第１のメモリアレイ（ＭＡＦ）のビット線
が切り放され、第２のメモリアレイ（ＭＡＳ）のビット
線の負荷を軽くすることができるので、第２のメモリア
レイ（ＭＡＦ）のメモリセルは第１のメモリアレイ（Ｍ
ＡＳ）のメモリセルより速く読み出せる。読み出す頻度
の高い情報を第２のメモリアレイ（ＭＡＦ）中に格納し
ておけば、その情報を選択的に速く読み出せる。また、
ビット線の負荷が小さいので、第２のメモリアレイ（Ｍ
ＡＦ）内のメモリセルをアクセスするのに必要な消費電
力は、第１のメモリアレイ（ＭＡＳ）内のメモリセルを
アクセスするときよりも小さく抑えることができる。ま
た、第２のメモリアレイにアクセス頻度の大きいデータ
を格納するようにすれば、アクセス頻度を考慮した実効
的な消費電力を大幅に低減できる。
【００２８】（２）第２のメモリアレイ（ＭＡＦ）に含
まれるワード線の数を第１のメモリアレイ（ＭＡＳ）に
含まれるワード線の数より少なくすると、第２のメモリ
アレイ（ＭＡＦ）の記憶容量が小さくなる。第１のメモ
リアレイ（ＭＡＳ）内の情報は第２のメモリアレイ
（ＭＡＦ）内の情報を包含するようにすれば、第２のメ
モリアレイ（ＭＡＦ）を第１のメモリアレイ（ＭＡＳ）
のキャッシュメモリのように用いることができ、第１の
メモリアレイ （ＭＡＳ）内の情報のうち使用頻度の高
い情報を第２のメモリアレイ（ＭＡＦ）内に格納すれ
ば、実効的に高速化でき、消費電力も低減できる。
まれるワード線の数を第１のメモリアレイ（ＭＡＳ）に
含まれるワード線の数より少なくすると、第２のメモリ
アレイ（ＭＡＦ）の記憶容量が小さくなる。第１のメモ
リアレイ（ＭＡＳ）内の情報は第２のメモリアレイ
（ＭＡＦ）内の情報を包含するようにすれば、第２のメ
モリアレイ（ＭＡＦ）を第１のメモリアレイ（ＭＡＳ）
のキャッシュメモリのように用いることができ、第１の
メモリアレイ （ＭＡＳ）内の情報のうち使用頻度の高
い情報を第２のメモリアレイ（ＭＡＦ）内に格納すれ
ば、実効的に高速化でき、消費電力も低減できる。
【００２９】（３）第２のメモリアレイ（ＤＡＦ）を１
次キャッシュメモリのデータアレイに用い、第１のメモ
リアレイ（ＤＡＳ）を２次キャッシュメモリのデータア
レイ又は主記憶として用い、第３のメモリアレイ（ＴＡ
Ｆ）を１次キャッシュメモリのタグアレイに用い、第３
のメモリアレイ（ＴＡＦ）に所望のアドレスデータがな
い場合に、スイッチ手段を導通状態にすることによっ
て、２次キャッシュメモリ又は主記憶のデータを読み出
すことができる。
次キャッシュメモリのデータアレイに用い、第１のメモ
リアレイ（ＤＡＳ）を２次キャッシュメモリのデータア
レイ又は主記憶として用い、第３のメモリアレイ（ＴＡ
Ｆ）を１次キャッシュメモリのタグアレイに用い、第３
のメモリアレイ（ＴＡＦ）に所望のアドレスデータがな
い場合に、スイッチ手段を導通状態にすることによっ
て、２次キャッシュメモリ又は主記憶のデータを読み出
すことができる。
【００３０】（４）第３のメモリアレイ（ＭＡＴ）、第
１のメモリアレイ（ＭＡＳ）、第２のメモリアレイ（Ｍ
ＡＦ）の順に第２のスイッチ手段（ＨＴ１等）と第１の
スイッチ手段（ＨＳ１等）とで各メモリアレイを接続
し、第１のメモリアレイ（ＭＡＳ）と第２のメモリアレ
イ（ＭＡＦ）との間の第１のスイッチ手段（ＨＳ１等）
を遮断状態にすることにより、第２のメモリアレイ（Ｍ
ＡＦ）からの読み出しは、第１のメモリアレイ（ＭＡ
Ｓ）、第３のメモリアレイ（ＭＡＴ）からの読み出しよ
りも速く読み出せる。また、第３のメモリアレイと第１
のメモリアレイとの間の第２のスイッチ手段（ＨＴ１
等）を遮断状態にし、第１のメモリアレイ（ＭＡＳ）と
第２のメモリアレイ（ＭＡＦ）との間の第１のスイッチ
手段（ＨＳ１等）を導通状態にすることにより、 第１
のメモリアレイ（ＭＡＳ）は、第３のメモリアレイ（Ｍ
ＡＴ）からの読み出しよりも速く読み出せる。アクセス
頻度の高い情報を、第２のメモリアレイ（ＭＡＦ）や第
１のメモリアレイ（ＭＡＳ）に格納しておけば高速な読
み出しが実現できる。消費電力についても、第２のメモ
リアレイ（ＭＡＦ）、第１のメモリアレイ（ＭＡＳ）、
第３のメモリアレイ（ＭＡＴ）の順番で、第２のメモリ
アレイ（ＭＡＦ）へのアクセスが一番小さくなる、 （５）第１のメモリアレイ（ＭＡＳ）内の情報に、第２
のメモリアレイ（ＭＡＦ）内の情報と第３のメモリアレ
イ（ＭＡＴ）内の情報の包含関係を持たせ、第３のメモ
リアレイ（ＭＡＴ）にセンスアンプ（ＳＡ１Ｔ）を接続
すると、デュアルポート化できる。シングルポートのメ
モリセルＭを用いて高確率にデュアルポートアクセスで
きる。これはまたキャッシュメモリとして用いることが
でき、デュアルポートキャッシュメモリも実現できる。
第２のメモリアレイ（ＭＡＦ）のビット線は第１のメモ
リアレイ（ＭＡＳ）のビット線と分離でき、第３のメモ
リアレイ（ＭＡＴ）のビット線は第１のメモリアレイ
（ＭＡＳ）のビット線と分離できるので、消費電力につ
いても低減でき、読み出し速度に対しても、第２のメモ
リアレイ（ＭＡＦ)および第３のメモリアレイ（ＭＡ
Ｔ）へのアクセスは高速に行える。さらにこのデュアル
ポートキャッシュメモリの二つのポートをインストラク
ションパスとデータパスに接続すれば、命令キャッシュ
とデータキャッシュを兼ね備えたキャッシュメモリが実
現でき、実効的にセパレートキャッシュと同様のパフォ
ーマンスをユニファイキャッシュで実現できる。
１のメモリアレイ（ＭＡＳ）、第２のメモリアレイ（Ｍ
ＡＦ）の順に第２のスイッチ手段（ＨＴ１等）と第１の
スイッチ手段（ＨＳ１等）とで各メモリアレイを接続
し、第１のメモリアレイ（ＭＡＳ）と第２のメモリアレ
イ（ＭＡＦ）との間の第１のスイッチ手段（ＨＳ１等）
を遮断状態にすることにより、第２のメモリアレイ（Ｍ
ＡＦ）からの読み出しは、第１のメモリアレイ（ＭＡ
Ｓ）、第３のメモリアレイ（ＭＡＴ）からの読み出しよ
りも速く読み出せる。また、第３のメモリアレイと第１
のメモリアレイとの間の第２のスイッチ手段（ＨＴ１
等）を遮断状態にし、第１のメモリアレイ（ＭＡＳ）と
第２のメモリアレイ（ＭＡＦ）との間の第１のスイッチ
手段（ＨＳ１等）を導通状態にすることにより、 第１
のメモリアレイ（ＭＡＳ）は、第３のメモリアレイ（Ｍ
ＡＴ）からの読み出しよりも速く読み出せる。アクセス
頻度の高い情報を、第２のメモリアレイ（ＭＡＦ）や第
１のメモリアレイ（ＭＡＳ）に格納しておけば高速な読
み出しが実現できる。消費電力についても、第２のメモ
リアレイ（ＭＡＦ）、第１のメモリアレイ（ＭＡＳ）、
第３のメモリアレイ（ＭＡＴ）の順番で、第２のメモリ
アレイ（ＭＡＦ）へのアクセスが一番小さくなる、 （５）第１のメモリアレイ（ＭＡＳ）内の情報に、第２
のメモリアレイ（ＭＡＦ）内の情報と第３のメモリアレ
イ（ＭＡＴ）内の情報の包含関係を持たせ、第３のメモ
リアレイ（ＭＡＴ）にセンスアンプ（ＳＡ１Ｔ）を接続
すると、デュアルポート化できる。シングルポートのメ
モリセルＭを用いて高確率にデュアルポートアクセスで
きる。これはまたキャッシュメモリとして用いることが
でき、デュアルポートキャッシュメモリも実現できる。
第２のメモリアレイ（ＭＡＦ）のビット線は第１のメモ
リアレイ（ＭＡＳ）のビット線と分離でき、第３のメモ
リアレイ（ＭＡＴ）のビット線は第１のメモリアレイ
（ＭＡＳ）のビット線と分離できるので、消費電力につ
いても低減でき、読み出し速度に対しても、第２のメモ
リアレイ（ＭＡＦ)および第３のメモリアレイ（ＭＡ
Ｔ）へのアクセスは高速に行える。さらにこのデュアル
ポートキャッシュメモリの二つのポートをインストラク
ションパスとデータパスに接続すれば、命令キャッシュ
とデータキャッシュを兼ね備えたキャッシュメモリが実
現でき、実効的にセパレートキャッシュと同様のパフォ
ーマンスをユニファイキャッシュで実現できる。
【００３１】（６）第１のメモリアレイ（ＭＡＳ）とデ
ュアルポートメモリの第２のメモリアレイ（ＭＡＦ）と
を第１のスイッチ手段（ＨＳ１等）と第２のスイッチ手
段（ＨＵ１等）で接続する。第２のメモリアレイ（ＭＡ
Ｆ）をデュアルポート化しているので、メモリアクセス
の局所性より、ほとんどのアクセスはデュアルポート構
造になっている第２のメモリアレイ（ＭＡＦ）へのアク
セスになり、第２のメモリアレイ（ＭＡＦ）の容量は小
さく抑えることができるため、多ポートメモリセルによ
る面積増加を抑えることができる。
ュアルポートメモリの第２のメモリアレイ（ＭＡＦ）と
を第１のスイッチ手段（ＨＳ１等）と第２のスイッチ手
段（ＨＵ１等）で接続する。第２のメモリアレイ（ＭＡ
Ｆ）をデュアルポート化しているので、メモリアクセス
の局所性より、ほとんどのアクセスはデュアルポート構
造になっている第２のメモリアレイ（ＭＡＦ）へのアク
セスになり、第２のメモリアレイ（ＭＡＦ）の容量は小
さく抑えることができるため、多ポートメモリセルによ
る面積増加を抑えることができる。
【００３２】（７）第１のメモリアレイ（ＭＡＳ）と第
２のメモリアレイ（ＭＡＦ）を共通のビット線にそれぞ
れ、第１のスイッチ手段（ＨＦ１）と第２のスイッチ手
段（ＨＥ１）によって接続され、第２のメモリアレイ側
の共通ビット線にセンスアンプ（ＳＡ１）が接続される
ため、第２のスイッチ手段を閉鎖すれば、第２のメモリ
アレイのビット線の負荷がなくなるので、第１のメモリ
アレイの読み出しが速くなる。
２のメモリアレイ（ＭＡＦ）を共通のビット線にそれぞ
れ、第１のスイッチ手段（ＨＦ１）と第２のスイッチ手
段（ＨＥ１）によって接続され、第２のメモリアレイ側
の共通ビット線にセンスアンプ（ＳＡ１）が接続される
ため、第２のスイッチ手段を閉鎖すれば、第２のメモリ
アレイのビット線の負荷がなくなるので、第１のメモリ
アレイの読み出しが速くなる。
【００３３】（８）第２のメモリアレイ（ＴＡＦ）と第
１のメモリアレイ（ＴＡＳ）をタグアレイに用い、第４
のメモリアレイ（ＤＡＦ）と第３のメモリアレイ（ＤＡ
Ｓ）をデータアレイに用いれば、第２のメモリアレイ
（ＴＡＦ）、第４のメモリアレイ（ＤＡＦ）を第１メモ
リアレイ（ＴＡＳ）、第３のメモリアレイ（ＤＡＳ）の
キャッシュメモリとして動作させることができ、１次キ
ャッシュメモリ（ＴＡＦ、ＤＡＦ）と２次キャッシュメ
モリ（ＴＡＳ、ＤＡＳ）を備えたキャッシュメモリが実
現できる。１組のタグアレイとデータアレイを用いれ
ば、ダイレクトマップ方式のキャッシュメモリが実現で
き、複数組のタグアレイとデータアレイを用いれば、セ
ット・アソシアティブ方式のキャッシュメモリが実現で
きる。
１のメモリアレイ（ＴＡＳ）をタグアレイに用い、第４
のメモリアレイ（ＤＡＦ）と第３のメモリアレイ（ＤＡ
Ｓ）をデータアレイに用いれば、第２のメモリアレイ
（ＴＡＦ）、第４のメモリアレイ（ＤＡＦ）を第１メモ
リアレイ（ＴＡＳ）、第３のメモリアレイ（ＤＡＳ）の
キャッシュメモリとして動作させることができ、１次キ
ャッシュメモリ（ＴＡＦ、ＤＡＦ）と２次キャッシュメ
モリ（ＴＡＳ、ＤＡＳ）を備えたキャッシュメモリが実
現できる。１組のタグアレイとデータアレイを用いれ
ば、ダイレクトマップ方式のキャッシュメモリが実現で
き、複数組のタグアレイとデータアレイを用いれば、セ
ット・アソシアティブ方式のキャッシュメモリが実現で
きる。
【００３４】
【発明の実施の形態】以下、図を参照して本発明の具体
的な実施例を説明する。
的な実施例を説明する。
【００３５】《第１の実施例》図１は本発明の第１の実
施例であるメモリ装置の構成を示す。図１に示したメモ
リ装置１０は、単結晶シリコンなどで形成された単一の
半導体基板上に形成されているものでり、特に制限され
ないが、樹脂(プラスチック)又はセラミックを用いるこ
とにより単一のパッケージに封入されるものである。な
お、第２から第１０の実施例のメモリ装置も、第１の実
施例同様に単結晶シリコンなどで形成された単一の半導
体基板上に形成され、樹脂(プラスチック)又はセラミッ
クを用いることにより単一のパッケージに封入される。
樹脂封止するためには、消費電力が１Ｗ以下が望ましい
が、最大でも１．５Ｗ以下である必要がある。樹脂封止
が可能であれば、製造コスト及び販売価格を低くするこ
とができる。
施例であるメモリ装置の構成を示す。図１に示したメモ
リ装置１０は、単結晶シリコンなどで形成された単一の
半導体基板上に形成されているものでり、特に制限され
ないが、樹脂(プラスチック)又はセラミックを用いるこ
とにより単一のパッケージに封入されるものである。な
お、第２から第１０の実施例のメモリ装置も、第１の実
施例同様に単結晶シリコンなどで形成された単一の半導
体基板上に形成され、樹脂(プラスチック)又はセラミッ
クを用いることにより単一のパッケージに封入される。
樹脂封止するためには、消費電力が１Ｗ以下が望ましい
が、最大でも１．５Ｗ以下である必要がある。樹脂封止
が可能であれば、製造コスト及び販売価格を低くするこ
とができる。
【００３６】Ｍはメモリセルであり、ＭＡＳ、ＭＡＦは
複数のメモリセルがマトリックス状に配置されたメモリ
セルアレイである。特に制限されないが、本実施例のメ
モリセルMはいわゆるスタテイック型のメモリセルであ
り入出力が交差接続された一対のインバータ回路と後述
するワード線の選択状態によりインバータ回路の出力を
後述するビット線と選択的に接続する一対のスイッチ手
段とから構成されているものである。メモリセルMを構
成するインバータ回路は駆動用ＭＩＳトランジスタと高
抵抗多結晶シリコンまたはＭＩＳ(Metal-Insulator-Sem
iconductor)トランジスタにより構成された負荷素子に
より構成し、スイッチ手段はＭＩＳトランジスタにより
構成された転送トランジスタにより構成することができ
る。ＣＰＵ(Central Processing Unit)等と同一の半導
体基板上に形成するいわゆるオンチップのメモリ装置の
場合には、他の論理回路等を構成するトランジスタとの
製造プロセスの整合性から半導体基板に形成したＣＭＯ
Ｓトランジスタによりメモリセルを構成するいわゆる完
全ＣＭＯＳ型のメモリセルを用いることが好適である。
また、ＣＰＵ等とは別のチップ上にメモリ機能に必要な
回路のみで構成されるいわゆるオフチップのメモリ装置
を構成する場合には、集積度の観点から、高抵抗を負荷
素子に用いるメモリセルや多結晶シリコンにより形成し
たＰＭＯＳ(P-channel MOS)を負荷素子に用いるメモリ
セルが好適である。さらにまた、電源電圧が１Ｖ等の低
電圧では、しきい値電圧によるハイレベルの電位の低下
を防ぐためいわゆる完全ＣＭＯＳ型のメモリセルを用い
ることが好適である。
複数のメモリセルがマトリックス状に配置されたメモリ
セルアレイである。特に制限されないが、本実施例のメ
モリセルMはいわゆるスタテイック型のメモリセルであ
り入出力が交差接続された一対のインバータ回路と後述
するワード線の選択状態によりインバータ回路の出力を
後述するビット線と選択的に接続する一対のスイッチ手
段とから構成されているものである。メモリセルMを構
成するインバータ回路は駆動用ＭＩＳトランジスタと高
抵抗多結晶シリコンまたはＭＩＳ(Metal-Insulator-Sem
iconductor)トランジスタにより構成された負荷素子に
より構成し、スイッチ手段はＭＩＳトランジスタにより
構成された転送トランジスタにより構成することができ
る。ＣＰＵ(Central Processing Unit)等と同一の半導
体基板上に形成するいわゆるオンチップのメモリ装置の
場合には、他の論理回路等を構成するトランジスタとの
製造プロセスの整合性から半導体基板に形成したＣＭＯ
Ｓトランジスタによりメモリセルを構成するいわゆる完
全ＣＭＯＳ型のメモリセルを用いることが好適である。
また、ＣＰＵ等とは別のチップ上にメモリ機能に必要な
回路のみで構成されるいわゆるオフチップのメモリ装置
を構成する場合には、集積度の観点から、高抵抗を負荷
素子に用いるメモリセルや多結晶シリコンにより形成し
たＰＭＯＳ(P-channel MOS)を負荷素子に用いるメモリ
セルが好適である。さらにまた、電源電圧が１Ｖ等の低
電圧では、しきい値電圧によるハイレベルの電位の低下
を防ぐためいわゆる完全ＣＭＯＳ型のメモリセルを用い
ることが好適である。
【００３７】また、ＷＳ１からＷＳｐ及びＷＦ１からＷ
Ｆｑはワード線であり、オフチップのメモリ装置の場合
は、メモリ装置の外部から図示しないアドレス入力端子
に印加されたアドレス信号ＡＳがデコーダ回路ＤＣによ
りデコードされ、アドレス信号ＡＳに対応したワード線
（ＷＳ１からＷＦｑの中の一本）が選択状態に駆動され
るよう構成されている。オンチップのメモリ装置の場合
は、チップ内のアドレスバスに印加されたアドレス信号
ＡＳがデコーダ回路ＤＣに入力される。
Ｆｑはワード線であり、オフチップのメモリ装置の場合
は、メモリ装置の外部から図示しないアドレス入力端子
に印加されたアドレス信号ＡＳがデコーダ回路ＤＣによ
りデコードされ、アドレス信号ＡＳに対応したワード線
（ＷＳ１からＷＦｑの中の一本）が選択状態に駆動され
るよう構成されている。オンチップのメモリ装置の場合
は、チップ内のアドレスバスに印加されたアドレス信号
ＡＳがデコーダ回路ＤＣに入力される。
【００３８】また、ＢＳ１からＢＳＢｎ及びＢＦ１から
ＢＦＢｎはビット線であり、同一のメモリセルに一対の
ビット線が接続されている。メモリアレイＭＡＳを構成
するビット線（ＢＳ１からＢＳＢｎ）は後述する階層ス
イッチＨＳＢ１からＨＳＢｎを介して、メモリアレイＭ
ＡＦを構成するビット線（ＢＦ１からＢＦＢｎ）に選択
的に接続される。
ＢＦＢｎはビット線であり、同一のメモリセルに一対の
ビット線が接続されている。メモリアレイＭＡＳを構成
するビット線（ＢＳ１からＢＳＢｎ）は後述する階層ス
イッチＨＳＢ１からＨＳＢｎを介して、メモリアレイＭ
ＡＦを構成するビット線（ＢＦ１からＢＦＢｎ）に選択
的に接続される。
【００３９】また、図示していないがビット線対ＢＳ１
からＢＳＢｎ及びＢＦ１からＢＦＢｎにはそれぞれ各ビ
ット線対を電源電圧レベルに充電するプリチャージ手段
と各ビット線対を短絡してその電位差を縮小するイコラ
イズ手段とが接続され、情報の読み出し前に各ビット線
対の電位を揃え、読み出し動作を高速化できるように構
成されている。
からＢＳＢｎ及びＢＦ１からＢＦＢｎにはそれぞれ各ビ
ット線対を電源電圧レベルに充電するプリチャージ手段
と各ビット線対を短絡してその電位差を縮小するイコラ
イズ手段とが接続され、情報の読み出し前に各ビット線
対の電位を揃え、読み出し動作を高速化できるように構
成されている。
【００４０】また、本実施例においては、多ビット（ｎ
ビット）を同時に読み出す構成としているため、各ビッ
ト線対とセンスアンプとの接続を制御するカラム選択ス
イッチは図示していない。これに限らず、複数のビット
線対によってセンスアンプを共有する場合には、複数の
ビット線対を共通データ線対により共通のセンスアンプ
に接続し、各ビット線対の接続をカラム選択スイッチに
よって選択するよう構成することも可能である。 ま
た、ＳＡ１からＳＡｎは一対の入力端子が一対のビット
線に接続されるセンスアンプである。本実施例において
は、選択されたワード線に接続されたメモリセル全てか
らデータを読み出す形式をとるため、センスアンプは各
ビット線対ごとに配置されている。メモリセルに記憶さ
れたデータを読み出す場合には、選択されたワード線に
接続されたメモリセルのデータがビット線対を通してセ
ンスアンプに送られ、センスアンプがこのデータを増幅
し出力する。オフチップのメモリ装置の場合は、センス
アンプの出力は直接メモリ装置の外に他のセンスアンプ
又は出力バッファ回路及び出力端子を介して送出され
る。オンチップのメモリ装置の場合は、センスアンプの
出力はバッファ回路等を介してチップ内のデータバスに
送出される。これらセンスアンプは、その動作による消
費電力を低減させるためセンスアンプ起動信号ＳＡによ
りその活性・非活性状態が制御されている。
ビット）を同時に読み出す構成としているため、各ビッ
ト線対とセンスアンプとの接続を制御するカラム選択ス
イッチは図示していない。これに限らず、複数のビット
線対によってセンスアンプを共有する場合には、複数の
ビット線対を共通データ線対により共通のセンスアンプ
に接続し、各ビット線対の接続をカラム選択スイッチに
よって選択するよう構成することも可能である。 ま
た、ＳＡ１からＳＡｎは一対の入力端子が一対のビット
線に接続されるセンスアンプである。本実施例において
は、選択されたワード線に接続されたメモリセル全てか
らデータを読み出す形式をとるため、センスアンプは各
ビット線対ごとに配置されている。メモリセルに記憶さ
れたデータを読み出す場合には、選択されたワード線に
接続されたメモリセルのデータがビット線対を通してセ
ンスアンプに送られ、センスアンプがこのデータを増幅
し出力する。オフチップのメモリ装置の場合は、センス
アンプの出力は直接メモリ装置の外に他のセンスアンプ
又は出力バッファ回路及び出力端子を介して送出され
る。オンチップのメモリ装置の場合は、センスアンプの
出力はバッファ回路等を介してチップ内のデータバスに
送出される。これらセンスアンプは、その動作による消
費電力を低減させるためセンスアンプ起動信号ＳＡによ
りその活性・非活性状態が制御されている。
【００４１】また、ＨＳ１からＨＳｎおよびＨＳＢ１か
らＨＳＢｎは階層スイッチであり、メモリアレイＭＡＳ
を構成するビット線ＢＳ１からＢＳＢｎとメモリアレイ
ＭＡＦを構成するビット線ＢＦ１からＢＦＢｎとの間に
配置され、それぞれのビット線を選択的に接続するもの
である。この階層スイッチは例えば、ＭＩＳトランジス
タを用いそのソース電極又はドレイン電極の一方をメモ
リアレイＭＡＳ側のビット線に接続し、ソース電極又は
ドレイン電極の他方をメモリアレイＭＡＦ側のビット線
に接続し、制御電極であるゲート電極に後述する制御信
号である階層指定信号ＨＳＷ１が印加されるように構成
する。また、階層指定信号ＨＳＷ１はメモリアレイＭＡ
Ｓ側のビット線とメモリアレイＭＡＦ側のビット線との
接続を制御する信号である。特に制限されないが、この
階層指定信号ＨＳＷ１はデコーダ回路ＤＣの出力に基づ
いて制御回路ＣＣから供給される。
らＨＳＢｎは階層スイッチであり、メモリアレイＭＡＳ
を構成するビット線ＢＳ１からＢＳＢｎとメモリアレイ
ＭＡＦを構成するビット線ＢＦ１からＢＦＢｎとの間に
配置され、それぞれのビット線を選択的に接続するもの
である。この階層スイッチは例えば、ＭＩＳトランジス
タを用いそのソース電極又はドレイン電極の一方をメモ
リアレイＭＡＳ側のビット線に接続し、ソース電極又は
ドレイン電極の他方をメモリアレイＭＡＦ側のビット線
に接続し、制御電極であるゲート電極に後述する制御信
号である階層指定信号ＨＳＷ１が印加されるように構成
する。また、階層指定信号ＨＳＷ１はメモリアレイＭＡ
Ｓ側のビット線とメモリアレイＭＡＦ側のビット線との
接続を制御する信号である。特に制限されないが、この
階層指定信号ＨＳＷ１はデコーダ回路ＤＣの出力に基づ
いて制御回路ＣＣから供給される。
【００４２】階層指定信号ＨＳＷ１がアサートされ各階
層スイッチが導通状態とされると、階層スイッチＨＳ１
からＨＳｎおよびＨＳＢ１からＨＳＢｎはオン状態にな
り、ビット線ＢＳ１からＢＳｎはビット線ＢＦ１からＢ
Ｆｎに接続され、ビット線ＢＳＢ１からＢＳＢｎはビッ
ト線ＢＦＢ１からＢＦＢｎに接続され、メモリセルアレ
イＭＡＳとメモリセルアレイＭＡＦが接続される。階層
指定信号ＨＳＷ１がネゲートされ、各階層スイッチが非
導通状態とされると、階層スイッチＨＳ１からＨＳｎお
よびＨＳＢ１からＨＳＢｎはオフ状態になり、メモリセ
ルアレイＭＡＳとメモリセルアレイＭＡＦは切り放され
る。メモリセルアレイＭＡＦのビット線ＢＦ１、ＢＦＢ
１からＢＦｎ、ＢＦＢｎはセンスアンプＳＡ１からＳＡ
ｎに接続されている。
層スイッチが導通状態とされると、階層スイッチＨＳ１
からＨＳｎおよびＨＳＢ１からＨＳＢｎはオン状態にな
り、ビット線ＢＳ１からＢＳｎはビット線ＢＦ１からＢ
Ｆｎに接続され、ビット線ＢＳＢ１からＢＳＢｎはビッ
ト線ＢＦＢ１からＢＦＢｎに接続され、メモリセルアレ
イＭＡＳとメモリセルアレイＭＡＦが接続される。階層
指定信号ＨＳＷ１がネゲートされ、各階層スイッチが非
導通状態とされると、階層スイッチＨＳ１からＨＳｎお
よびＨＳＢ１からＨＳＢｎはオフ状態になり、メモリセ
ルアレイＭＡＳとメモリセルアレイＭＡＦは切り放され
る。メモリセルアレイＭＡＦのビット線ＢＦ１、ＢＦＢ
１からＢＦｎ、ＢＦＢｎはセンスアンプＳＡ１からＳＡ
ｎに接続されている。
【００４３】以下、図２のタイミングチャートを用い
て、図１の実施例メモリ装置１０の動作を詳しく記述す
る。
て、図１の実施例メモリ装置１０の動作を詳しく記述す
る。
【００４４】図２（ａ）にメモリセルアレイＭＡＦ内の
情報を読み出すときのタイミングチャートを示してい
る。メモリアレイＭＡＦの情報を読み出す場合には、メ
モリセルＭＡＳ内の情報を参照する必要はないため、階
層指定信号ＨＳＷ１は始めからネゲートされ、各階層ス
イッチＨＳ１からＨＳＢｎ１は非導通状態とされる。な
お、本実施例においては、階層指定信号ＨＳＷ１は論理
“０”レベルにてネゲートとされる。この状態で、所定
のアドレス信号に従いメモリアレイＭＡＦ内のワード線
ＷＦ１からＷＦｑから一つのワード線が選択される（図
２ではワード線ＷＦ１）。従って、メモリアレイＭＡＦ
側に所望のデータが存在しない場合にのみメモリアレイ
ＭＡＳ側が選択されるため、消費電力を削減することが
可能となる。なお、本実施例においては、ＭＡＦ側のワ
ード線とＭＡＳ側のワード線とは同時に選択されないよ
う構成しているが、後述するようにＭＡＦ側のワード線
とＭＡＳ側のワード線とを同時に選択するよう構成する
こともできる。同時に選択するような構成の場合には、
ＭＡＦ側に所望のデータが存在しない場合でも、既にＭ
ＡＳ側のワード線が選択されているため、高速な読み出
し動作を達成することができる。
情報を読み出すときのタイミングチャートを示してい
る。メモリアレイＭＡＦの情報を読み出す場合には、メ
モリセルＭＡＳ内の情報を参照する必要はないため、階
層指定信号ＨＳＷ１は始めからネゲートされ、各階層ス
イッチＨＳ１からＨＳＢｎ１は非導通状態とされる。な
お、本実施例においては、階層指定信号ＨＳＷ１は論理
“０”レベルにてネゲートとされる。この状態で、所定
のアドレス信号に従いメモリアレイＭＡＦ内のワード線
ＷＦ１からＷＦｑから一つのワード線が選択される（図
２ではワード線ＷＦ１）。従って、メモリアレイＭＡＦ
側に所望のデータが存在しない場合にのみメモリアレイ
ＭＡＳ側が選択されるため、消費電力を削減することが
可能となる。なお、本実施例においては、ＭＡＦ側のワ
ード線とＭＡＳ側のワード線とは同時に選択されないよ
う構成しているが、後述するようにＭＡＦ側のワード線
とＭＡＳ側のワード線とを同時に選択するよう構成する
こともできる。同時に選択するような構成の場合には、
ＭＡＦ側に所望のデータが存在しない場合でも、既にＭ
ＡＳ側のワード線が選択されているため、高速な読み出
し動作を達成することができる。
【００４５】選択されたワード線に接続されたメモリセ
ルMは上述した転送トランジスタが導通状態となり記憶
された情報をビット線対に出力する。ビット線ＢＳ１か
らＢＳＢｎ及びＢＦ１からＢＦＢｎは読み出し期間の前
に予め電源電圧であるハイレベルにプリチャージされて
いるため、ワード線により選択されていないメモリセル
Mに接続されたビット線（メモリアレイＭＡＳのビット
線）の電位は電源電圧のまま保たれている（図２におい
てＢＳ１、ＢＳＢ１を例示）。
ルMは上述した転送トランジスタが導通状態となり記憶
された情報をビット線対に出力する。ビット線ＢＳ１か
らＢＳＢｎ及びＢＦ１からＢＦＢｎは読み出し期間の前
に予め電源電圧であるハイレベルにプリチャージされて
いるため、ワード線により選択されていないメモリセル
Mに接続されたビット線（メモリアレイＭＡＳのビット
線）の電位は電源電圧のまま保たれている（図２におい
てＢＳ１、ＢＳＢ１を例示）。
【００４６】メモリセルアレイＭＡＦを構成するビット
線（例えば、ＢＦ１、ＢＦＢ１）の電位はワード線ＷＦ
１が選択された後に、メモリセルMに記憶された情報に
応じて一方はハイレベルのままとされ他方は徐々にロウ
レベルに向け低下する。（図２ではＢＦ１、ＢＦＢ
１）。次にセンスアンプ起動信号ＳＡをアサートし増幅
動作可能な活性状態にし、センスアンプＳＡ１からＳＡ
ｎを起動すると、前記メモリセル情報（図２（ａ）で
は、ビット線ＢＦ１とＢＦＢ１の電位差）が増幅されデ
ータ出力Ｄ１からＤｎに出力される。
線（例えば、ＢＦ１、ＢＦＢ１）の電位はワード線ＷＦ
１が選択された後に、メモリセルMに記憶された情報に
応じて一方はハイレベルのままとされ他方は徐々にロウ
レベルに向け低下する。（図２ではＢＦ１、ＢＦＢ
１）。次にセンスアンプ起動信号ＳＡをアサートし増幅
動作可能な活性状態にし、センスアンプＳＡ１からＳＡ
ｎを起動すると、前記メモリセル情報（図２（ａ）で
は、ビット線ＢＦ１とＢＦＢ１の電位差）が増幅されデ
ータ出力Ｄ１からＤｎに出力される。
【００４７】図２（ｂ）はメモリセルアレイＭＡＳ内か
ら情報を読み出す場合のタイミングチャートである。こ
の場合、階層指定信号ＨＳＷ１はアサートされ（本実施
例では論理“１”レベル）ている。この状態で所定のワ
ード線（ワード線ＷＳ１からＷＳｑでメモリセルアレイ
ＭＡＳ内の一行）が選択され、選択した行のメモリセル
情報がビット線ＢＳ１、ＢＳＢ１からＢＳｎ、ＢＳＢｎ
に読み出される（図２ではＢＳ１、ＢＳＢ１を例示）。
なお、メモリセルアレイＭＡＳ内のメモリセルMを選択
する場合には、ワード線ＷＳ１は図に示すように、メモ
リセルアレイＭＡＦのメモリセルMを選択する場合に比
較してワード線を選択状態とする時間を長くすることに
よって、比較的ビット線の駆動に時間のかかるメモリセ
ルアレイＭＡＳからの読み出し動作を確実に行えるよう
構成することができる。階層スイッチＨＳ１からＨＳｎ
およびＨＳＢ１からＨＳＢｎがオン状態になっているの
で、前記メモリセル情報はビット線ＢＦ１、ＢＦＢ１か
らＢＦｎ、ＢＦＢｎに反映される。センスアンプ起動信
号ＳＡがアサートされ、センスアンプＳＡ１からＳＡｎ
を起動することにより、前記メモリセル情報（図２
（ｂ）ではビット線ＢＳ１とＢＳＢ１の電位差及びビッ
ト線ＢＦ１とＢＦＢ１の電位差）が増幅されデータ出力
Ｄ１からＤｎに出力される。
ら情報を読み出す場合のタイミングチャートである。こ
の場合、階層指定信号ＨＳＷ１はアサートされ（本実施
例では論理“１”レベル）ている。この状態で所定のワ
ード線（ワード線ＷＳ１からＷＳｑでメモリセルアレイ
ＭＡＳ内の一行）が選択され、選択した行のメモリセル
情報がビット線ＢＳ１、ＢＳＢ１からＢＳｎ、ＢＳＢｎ
に読み出される（図２ではＢＳ１、ＢＳＢ１を例示）。
なお、メモリセルアレイＭＡＳ内のメモリセルMを選択
する場合には、ワード線ＷＳ１は図に示すように、メモ
リセルアレイＭＡＦのメモリセルMを選択する場合に比
較してワード線を選択状態とする時間を長くすることに
よって、比較的ビット線の駆動に時間のかかるメモリセ
ルアレイＭＡＳからの読み出し動作を確実に行えるよう
構成することができる。階層スイッチＨＳ１からＨＳｎ
およびＨＳＢ１からＨＳＢｎがオン状態になっているの
で、前記メモリセル情報はビット線ＢＦ１、ＢＦＢ１か
らＢＦｎ、ＢＦＢｎに反映される。センスアンプ起動信
号ＳＡがアサートされ、センスアンプＳＡ１からＳＡｎ
を起動することにより、前記メモリセル情報（図２
（ｂ）ではビット線ＢＳ１とＢＳＢ１の電位差及びビッ
ト線ＢＦ１とＢＦＢ１の電位差）が増幅されデータ出力
Ｄ１からＤｎに出力される。
【００４８】なお、それぞれのメモリアレイへの書き込
み動作については、上述した読み出し動作を参酌するこ
とにより容易に理解できるため、その説明を省略する。
また、書き込みのための、バッファ或いはライトアンプ
はビット線対ＢＦ１接続されるが図が複雑になるため省
略されている。
み動作については、上述した読み出し動作を参酌するこ
とにより容易に理解できるため、その説明を省略する。
また、書き込みのための、バッファ或いはライトアンプ
はビット線対ＢＦ１接続されるが図が複雑になるため省
略されている。
【００４９】オンチップのメモリ装置の場合は、ＣＰＵ
等のタイミング信号であるクロック信号に同期して、ア
ドレス入力、データ入出力及び制御信号の入力が行われ
る。
等のタイミング信号であるクロック信号に同期して、ア
ドレス入力、データ入出力及び制御信号の入力が行われ
る。
【００５０】メモリセルアレイＭＡＦ内のデータを読み
出す際に、メモリセルにかかるビット線の負荷はビット
線ＢＦ１からＢＦｎおよびＢＦＢ１からＢＦＢｎとな
る。一方、メモリセルアレイＭＡＳ内のデータを読み出
す際に、メモリセルにかかるビット線の負荷はビット線
ＢＳ１からＢＳｎおよびＢＳＢ１からＢＳＢｎとビット
線ＢＦ１からＢＦｎおよびＢＦＢ１からＢＦＢｎの和と
なる。したがって、メモリセルアレイＭＡＦ内のデータ
を読み出す際に、メモリセルにかかるビット線の負荷
は、メモリセルアレイＭＡＳ内のデータを読み出す際
に、メモリセルにかかるビット線の負荷よりも小さくな
るので、メモリセルアレイＭＡＦ内のデータを読み出す
速度をメモリセルアレイＭＡＳ内のデータを読み出す速
度よりも速くすることができる。以下、本実施による効
果を従来のメモリ装置と比較して説明する。
出す際に、メモリセルにかかるビット線の負荷はビット
線ＢＦ１からＢＦｎおよびＢＦＢ１からＢＦＢｎとな
る。一方、メモリセルアレイＭＡＳ内のデータを読み出
す際に、メモリセルにかかるビット線の負荷はビット線
ＢＳ１からＢＳｎおよびＢＳＢ１からＢＳＢｎとビット
線ＢＦ１からＢＦｎおよびＢＦＢ１からＢＦＢｎの和と
なる。したがって、メモリセルアレイＭＡＦ内のデータ
を読み出す際に、メモリセルにかかるビット線の負荷
は、メモリセルアレイＭＡＳ内のデータを読み出す際
に、メモリセルにかかるビット線の負荷よりも小さくな
るので、メモリセルアレイＭＡＦ内のデータを読み出す
速度をメモリセルアレイＭＡＳ内のデータを読み出す速
度よりも速くすることができる。以下、本実施による効
果を従来のメモリ装置と比較して説明する。
【００５１】図３は一般的なメモリ装置の構成を示す概
念図である。メモリ装置３０のメモリセルアレイＭＡ１
内のメモリセルの数は図１のメモリ装置１０のメモリセ
ルの数と同じ数であるとする。従って、ワード線ＷＬ１
からＷＬｒまではｒ＝ｐ＋ｑ行となる。階層スイッチＨ
Ｓ１からＨＳｎおよびＨＳＢ１からＨＳＢｎがないこと
を除くと、他は図１のメモリ装置１０と同じ構造とな
る。機能的にも図１のメモリ装置１０の階層指定信号Ｈ
ＳＷ１をアサートした時と同じになる。したがって、メ
モリ装置３０のメモリセルアレイＭＡ１内のデータを読
み出す際に、メモリセルにかかるビット線の負荷はビッ
ト線ＢＬ１からＢＬｎおよびＢＬＢ１からＢＬＢｎとな
り、メモリ装置１０のメモリアレイＭＡＳ内のデータを
読み出す際にメモリセルにかかるビット線の負荷とほぼ
同一となり、読み出しに時間がかかる。一般に、メモリ
セルからのデータ読み出し速度は、ビット線の負荷すな
わち抵抗と容量に影響される。従って、図１ではメモリ
セルアレイＭＡＦがｑ行、メモリセルアレイＭＡＳがｐ
行なので、メモリセルアレイＭＡＦ内のデータの読み出
しは、メモリセルアレイＭＡＳのデータの読み出しより
（ｐ＋ｑ）／ｑ倍速くできる。例えば、メモリセルアレ
イＭＡＦがｑ＝１６行、メモリセルアレイＭＡＳがｐ＝
１２８行とすると、（ｐ＋ｑ）／ｑ＝９倍速く読み出せ
る。これにより、従来ビット線負荷の影響により高速か
つ低消費電力の達成できなかった比較的大容量のメモリ
であっても、その一部分に高速かつ低消費電力のメモリ
を包含することができる。
念図である。メモリ装置３０のメモリセルアレイＭＡ１
内のメモリセルの数は図１のメモリ装置１０のメモリセ
ルの数と同じ数であるとする。従って、ワード線ＷＬ１
からＷＬｒまではｒ＝ｐ＋ｑ行となる。階層スイッチＨ
Ｓ１からＨＳｎおよびＨＳＢ１からＨＳＢｎがないこと
を除くと、他は図１のメモリ装置１０と同じ構造とな
る。機能的にも図１のメモリ装置１０の階層指定信号Ｈ
ＳＷ１をアサートした時と同じになる。したがって、メ
モリ装置３０のメモリセルアレイＭＡ１内のデータを読
み出す際に、メモリセルにかかるビット線の負荷はビッ
ト線ＢＬ１からＢＬｎおよびＢＬＢ１からＢＬＢｎとな
り、メモリ装置１０のメモリアレイＭＡＳ内のデータを
読み出す際にメモリセルにかかるビット線の負荷とほぼ
同一となり、読み出しに時間がかかる。一般に、メモリ
セルからのデータ読み出し速度は、ビット線の負荷すな
わち抵抗と容量に影響される。従って、図１ではメモリ
セルアレイＭＡＦがｑ行、メモリセルアレイＭＡＳがｐ
行なので、メモリセルアレイＭＡＦ内のデータの読み出
しは、メモリセルアレイＭＡＳのデータの読み出しより
（ｐ＋ｑ）／ｑ倍速くできる。例えば、メモリセルアレ
イＭＡＦがｑ＝１６行、メモリセルアレイＭＡＳがｐ＝
１２８行とすると、（ｐ＋ｑ）／ｑ＝９倍速く読み出せ
る。これにより、従来ビット線負荷の影響により高速か
つ低消費電力の達成できなかった比較的大容量のメモリ
であっても、その一部分に高速かつ低消費電力のメモリ
を包含することができる。
【００５２】このように、図１のような本発明の実施例
のメモリ装置１０を用いることにより、メモリセルの一
部を他のメモリセルよりも速く読み出せるように構成で
きることを用いて、読み出す頻度の高い情報を高速な読
み出しが可能なメモリセルアレイ内に格納しておけば、
その情報を選択的に速く読み出すことが可能となる。た
とえば１．０Ｖなどの低電源電圧で動作させる場合で
も、ＭＯＳトランジスタを高しきい値電圧のまま使用し
ても高速な読み出しが実現できる。
のメモリ装置１０を用いることにより、メモリセルの一
部を他のメモリセルよりも速く読み出せるように構成で
きることを用いて、読み出す頻度の高い情報を高速な読
み出しが可能なメモリセルアレイ内に格納しておけば、
その情報を選択的に速く読み出すことが可能となる。た
とえば１．０Ｖなどの低電源電圧で動作させる場合で
も、ＭＯＳトランジスタを高しきい値電圧のまま使用し
ても高速な読み出しが実現できる。
【００５３】また当然、メモリセルアレイＭＡＦ内のメ
モリセルをアクセスするのに必要な消費電力はビット線
対の充放電により影響をうけ、ビット線の容量とアクセ
ス頻度によって決定されるため、メモリセルアレイＭＡ
Ｓ内のメモリセルをアクセスするよりも小さく抑えるこ
とができるので、アクセス頻度を考慮した実効的な消費
電力を大幅に低減できる。この階層化に要する回路は階
層スイッチ等のごく僅かであり、回路規模の増大は僅か
である。
モリセルをアクセスするのに必要な消費電力はビット線
対の充放電により影響をうけ、ビット線の容量とアクセ
ス頻度によって決定されるため、メモリセルアレイＭＡ
Ｓ内のメモリセルをアクセスするよりも小さく抑えるこ
とができるので、アクセス頻度を考慮した実効的な消費
電力を大幅に低減できる。この階層化に要する回路は階
層スイッチ等のごく僅かであり、回路規模の増大は僅か
である。
【００５４】前述したように、図１の実施例のメモリ装
置１０において、読み出す頻度の高い情報をメモリセル
アレイＭＡＦ中に格納しておけば、その情報を選択的に
速く読み出すことができる。この効果を利用すると、メ
モリセルアレイＭＡＦをメモリセルアレイＭＡＳのキャ
ッシュメモリのように用いることができる。
置１０において、読み出す頻度の高い情報をメモリセル
アレイＭＡＦ中に格納しておけば、その情報を選択的に
速く読み出すことができる。この効果を利用すると、メ
モリセルアレイＭＡＦをメモリセルアレイＭＡＳのキャ
ッシュメモリのように用いることができる。
【００５５】メモリセルアレイＭＡＦをメモリセルアレ
イＭＡＳのキャッシュメモリのように用いる場合は、ｐ
＞ｑとするのが望ましい。すなわち、メモリセルアレイ
ＭＡＦのワード線数はメモリセルアレイＭＡＳのワード
線よりも少なくする。従って、メモリセルアレイＭＡＦ
のビット線ＢＦ１、ＢＦＢ１からＢＦｎ、ＢＦＢｎはメ
モリセルアレイＭＡＳのビット線ＢＳ１、ＢＳＢ１から
ＢＳｎ、ＢＳＢｎより短くなる。すなわち、ビット線の
負荷をより小さくできるので、高速読み出し及び低消費
電力化が可能となる。
イＭＡＳのキャッシュメモリのように用いる場合は、ｐ
＞ｑとするのが望ましい。すなわち、メモリセルアレイ
ＭＡＦのワード線数はメモリセルアレイＭＡＳのワード
線よりも少なくする。従って、メモリセルアレイＭＡＦ
のビット線ＢＦ１、ＢＦＢ１からＢＦｎ、ＢＦＢｎはメ
モリセルアレイＭＡＳのビット線ＢＳ１、ＢＳＢ１から
ＢＳｎ、ＢＳＢｎより短くなる。すなわち、ビット線の
負荷をより小さくできるので、高速読み出し及び低消費
電力化が可能となる。
【００５６】《第２の実施例》図４には本発明の第２の
実施例に係るメモリ装置を示す。本実施例は第１の実施
例のメモリ装置をのメモリセルアレイＭＡＦをメモリセ
ルアレイＭＡＳのキャッシュメモリに適用した実施例で
ある。本実施例において第１の実施例と重複する説明は
省略する。第２の実施例のメモリ装置４０もオンチップ
のメモリ装置及びオフチップのメモリ装置として用いら
れる。
実施例に係るメモリ装置を示す。本実施例は第１の実施
例のメモリ装置をのメモリセルアレイＭＡＦをメモリセ
ルアレイＭＡＳのキャッシュメモリに適用した実施例で
ある。本実施例において第１の実施例と重複する説明は
省略する。第２の実施例のメモリ装置４０もオンチップ
のメモリ装置及びオフチップのメモリ装置として用いら
れる。
【００５７】メモリ装置４０において、ＭＡＳ、ＭＡＦ
はメモリセルアレイ、Ｍはメモリセル、ＭＰ１、ＭＰ
２、ＭＰ３、ＭＰ４はＰＭＯＳトランジスタ、ＭＮ１、
ＭＮ２、ＭＮ３、ＭＮ４はＮＭＯＳ(N-channel MOS)ト
ランジスタ、ＷＳ１からＷＳｐおよびＷＦ１からＷＦｑ
はワード線、ＳＡ１はセンスアンプ回路、ＳＡはセンス
アンプ起動信号、ＥＱ１はイコライズ回路を示してい
る。階層スイッチＨＳは、ＰＭＯＳトランジスタ（ＭＰ
１など）とＮＭＯＳトランジスタ（ＭＮ１など）とを用
いたＣＭＯＳトランスファーゲートにより構成されてい
る。また、メモリセルアレイＭＡＦを構成するビット線
（ＢＦ１、ＢＦＢ１等）とセンスアンプ（ＳＡ１）との
間にその接続を制御するカラム選択スイッチＣＳＷが配
置される。カラム選択スイッチＣＳＷは、ＮＭＯＳトラ
ンジスタＭＮ３、ＭＮ４及びＰＭＯＳトランジスタＭＰ
３、ＭＰ４で構成され、カラム制御信号(Ｙスイッチ信
号)ＹＳＷにより制御される。また、センスアンプＳＡ
１は、一対のＣＭＯＳインバータを交差接続したラッチ
型により構成され、ＮＭＯＳトランジスタのソース領域
と接地電位との間に定電流源を構成するトランジスタが
配置されセンスアンプ起動信号ＳＡにより制御されてい
る。また、センスアンプＳＡ１の一対の入力にはイコラ
イズ回路ＥＱ１が接続される。イコライズ回路ＥＱ１は
センスアンプ起動信号ＳＡによりセンスアンプＳＡ１の
両入力をＰＭＯＳトランジスタで短絡し電位差を縮小す
る回路と、両入力の電位をＰＭＯＳトランジスタで電源
電圧にプリチャージする回路とで構成されている。
はメモリセルアレイ、Ｍはメモリセル、ＭＰ１、ＭＰ
２、ＭＰ３、ＭＰ４はＰＭＯＳトランジスタ、ＭＮ１、
ＭＮ２、ＭＮ３、ＭＮ４はＮＭＯＳ(N-channel MOS)ト
ランジスタ、ＷＳ１からＷＳｐおよびＷＦ１からＷＦｑ
はワード線、ＳＡ１はセンスアンプ回路、ＳＡはセンス
アンプ起動信号、ＥＱ１はイコライズ回路を示してい
る。階層スイッチＨＳは、ＰＭＯＳトランジスタ（ＭＰ
１など）とＮＭＯＳトランジスタ（ＭＮ１など）とを用
いたＣＭＯＳトランスファーゲートにより構成されてい
る。また、メモリセルアレイＭＡＦを構成するビット線
（ＢＦ１、ＢＦＢ１等）とセンスアンプ（ＳＡ１）との
間にその接続を制御するカラム選択スイッチＣＳＷが配
置される。カラム選択スイッチＣＳＷは、ＮＭＯＳトラ
ンジスタＭＮ３、ＭＮ４及びＰＭＯＳトランジスタＭＰ
３、ＭＰ４で構成され、カラム制御信号(Ｙスイッチ信
号)ＹＳＷにより制御される。また、センスアンプＳＡ
１は、一対のＣＭＯＳインバータを交差接続したラッチ
型により構成され、ＮＭＯＳトランジスタのソース領域
と接地電位との間に定電流源を構成するトランジスタが
配置されセンスアンプ起動信号ＳＡにより制御されてい
る。また、センスアンプＳＡ１の一対の入力にはイコラ
イズ回路ＥＱ１が接続される。イコライズ回路ＥＱ１は
センスアンプ起動信号ＳＡによりセンスアンプＳＡ１の
両入力をＰＭＯＳトランジスタで短絡し電位差を縮小す
る回路と、両入力の電位をＰＭＯＳトランジスタで電源
電圧にプリチャージする回路とで構成されている。
【００５８】図１の実施例のメモリ装置１０ではメモリ
セルアレイＭＡＳ内の情報とメモリセルアレイＭＡＦ内
の情報との関連は特に限定していないが、本実施例のメ
モリ装置４０においては、メモリセルアレイＭＡＦはキ
ャッシュメモリとしての構成を前提としているため、メ
モリセルアレイＭＡＳ内の情報はメモリセルアレイＭＡ
Ｆ内の情報を包含しているものとする。すなわち、メモ
リアレイＭＡＦに記憶されている情報は、メモリセルア
レイＭＡＳにも同様に記憶されている。メモリセルアレ
イＭＡＦをメモリセルアレイＭＡＳのキャッシュメモリ
として用いるため、ｐ＞ｑとする。すなわち、メモリセ
ルアレイＭＡＦのワード線数はメモリセルアレイＭＡＳ
のワード線よりも少なくする。従って、メモリセルアレ
イＭＡＦのビット線ＢＦ１、ＢＦＢ１からＢＦｎ、ＢＦ
ＢｎはメモリセルアレイＭＡＳのビット線ＢＳ１、ＢＳ
Ｂ１からＢＳｎ、ＢＳＢｎより短くする。
セルアレイＭＡＳ内の情報とメモリセルアレイＭＡＦ内
の情報との関連は特に限定していないが、本実施例のメ
モリ装置４０においては、メモリセルアレイＭＡＦはキ
ャッシュメモリとしての構成を前提としているため、メ
モリセルアレイＭＡＳ内の情報はメモリセルアレイＭＡ
Ｆ内の情報を包含しているものとする。すなわち、メモ
リアレイＭＡＦに記憶されている情報は、メモリセルア
レイＭＡＳにも同様に記憶されている。メモリセルアレ
イＭＡＦをメモリセルアレイＭＡＳのキャッシュメモリ
として用いるため、ｐ＞ｑとする。すなわち、メモリセ
ルアレイＭＡＦのワード線数はメモリセルアレイＭＡＳ
のワード線よりも少なくする。従って、メモリセルアレ
イＭＡＦのビット線ＢＦ１、ＢＦＢ１からＢＦｎ、ＢＦ
ＢｎはメモリセルアレイＭＡＳのビット線ＢＳ１、ＢＳ
Ｂ１からＢＳｎ、ＢＳＢｎより短くする。
【００５９】図４の実施例のメモリ装置４０の動作の概
略は以下の通りである。情報を読み出すときは、初めに
メモリセルアレイＭＡＦ内にその情報があるか否かを図
示していないタグアレイの出力とアドレス信号とを比較
器によって比較して判断し、制御信号ＨＩＴ０によって
制御回路ＨＣＣに知らせる。メモリセルアレイＭＡＦ内
にその情報があれば（比較結果が一致した場合）、アド
レス信号ＡＳＦをデコーダＤＣＦによってデコードし、
ワード線ＷＦ１からＷＦｑの一行をアサートして読み出
す。メモリセルアレイＭＡＦ内にその情報がなければ
（比較結果が不一致の場合）、制御回路ＨＣＣが階層指
定信号ＨＳＷ１をアサート（選択状態）し、アドレス信
号ＡＳＳをデコーダＤＣＳによってデコードし、ワード
線ＷＳ１からＷＳｐの一行をアサートして読み出し、メ
モリセルアレイＭＡＦ内にその情報を書き込む。一方、
情報を書き込むときには、階層指定信号ＨＳＷ１をアサ
ートし、ワード線ＷＦ１からＷＦｑの一行と、ワード線
ＷＳ１からＷＳｐの各一行をアサートして、メモリセル
アレイＭＡＦ内とメモリセルアレイＭＡＳ内に同一情報
を同時に書き込むいわゆるライトスルー形式とすること
ができる。一般的に、メインメモリ部（主記憶部）や２
次キャッシュメモリ部（図４のメモリセルアレイＭＡＳ
に相当）が１次キャッシュメモリ部（図４のメモリセル
アレイＭＡＦ）と別のチップに形成されており、２次キ
ャッシュメモリ部の書き込み時間が１次キャッシュメモ
リ部の書き込み時間に比べ著しく大きく、同時に書き込
むことが１次キャッシュメモリ部の書き込み時間をも増
大させることになるが、本発明のように、メモリセルア
レイＭＡＦとＭＡＳとを同一チップ上に形成すれば、そ
の書き込み時間の差は比較的小さいため、上述したよう
にいわゆるライトスルー形式の書き込みを行うことが可
能となる。
略は以下の通りである。情報を読み出すときは、初めに
メモリセルアレイＭＡＦ内にその情報があるか否かを図
示していないタグアレイの出力とアドレス信号とを比較
器によって比較して判断し、制御信号ＨＩＴ０によって
制御回路ＨＣＣに知らせる。メモリセルアレイＭＡＦ内
にその情報があれば（比較結果が一致した場合）、アド
レス信号ＡＳＦをデコーダＤＣＦによってデコードし、
ワード線ＷＦ１からＷＦｑの一行をアサートして読み出
す。メモリセルアレイＭＡＦ内にその情報がなければ
（比較結果が不一致の場合）、制御回路ＨＣＣが階層指
定信号ＨＳＷ１をアサート（選択状態）し、アドレス信
号ＡＳＳをデコーダＤＣＳによってデコードし、ワード
線ＷＳ１からＷＳｐの一行をアサートして読み出し、メ
モリセルアレイＭＡＦ内にその情報を書き込む。一方、
情報を書き込むときには、階層指定信号ＨＳＷ１をアサ
ートし、ワード線ＷＦ１からＷＦｑの一行と、ワード線
ＷＳ１からＷＳｐの各一行をアサートして、メモリセル
アレイＭＡＦ内とメモリセルアレイＭＡＳ内に同一情報
を同時に書き込むいわゆるライトスルー形式とすること
ができる。一般的に、メインメモリ部（主記憶部）や２
次キャッシュメモリ部（図４のメモリセルアレイＭＡＳ
に相当）が１次キャッシュメモリ部（図４のメモリセル
アレイＭＡＦ）と別のチップに形成されており、２次キ
ャッシュメモリ部の書き込み時間が１次キャッシュメモ
リ部の書き込み時間に比べ著しく大きく、同時に書き込
むことが１次キャッシュメモリ部の書き込み時間をも増
大させることになるが、本発明のように、メモリセルア
レイＭＡＦとＭＡＳとを同一チップ上に形成すれば、そ
の書き込み時間の差は比較的小さいため、上述したよう
にいわゆるライトスルー形式の書き込みを行うことが可
能となる。
【００６０】以下、この動作を図５のタイミングチャー
トを用いて詳しく記述する。
トを用いて詳しく記述する。
【００６１】図５（ａ）には、メモリセルアレイＭＡＦ
から読み出すときのタイミングチャートを示してある。
まず制御回路ＨＣＣが階層指定信号ＨＳＷ１をネゲー
ト”０”にする。これによりメモリアレイＭＡＳを構成
するビット線ＢＳ１、ＢＳＢ１がメモリアレイＭＡＦを
構成するビット線ＢＦ１、ＢＦＢ１と切り放される。こ
の状態で、デコーダＤＣＦがワード線ＷＦ１からＷＦｑ
（図５（ａ）ではワード線ＷＦ１）をアサートし、メモ
リセルＭの情報をビット線ＢＦ１、ＢＦＢ１に読み出
す。予め定めた所定期間経過後、ビット線ＢＦ１、ＢＦ
Ｂ１が０．１Ｖ程度開いたところで、制御回路ＰＣＣが
センスアンプ起動信号ＳＡをアサート（”１”）して出
力ＤＢ１、ＤＢＢ１を得る。この時同時に制御回路ＰＣ
ＣがＹスイッチ信号ＹＳＷをネゲート（”１”）してい
るので、ビット線ＢＦ１、ＢＦＢ１が切り離され、セン
スアンプによってビット線ＢＦ１、ＢＦＢ１の電位が増
幅されず低電力かつ高速な動作が実現できる。
から読み出すときのタイミングチャートを示してある。
まず制御回路ＨＣＣが階層指定信号ＨＳＷ１をネゲー
ト”０”にする。これによりメモリアレイＭＡＳを構成
するビット線ＢＳ１、ＢＳＢ１がメモリアレイＭＡＦを
構成するビット線ＢＦ１、ＢＦＢ１と切り放される。こ
の状態で、デコーダＤＣＦがワード線ＷＦ１からＷＦｑ
（図５（ａ）ではワード線ＷＦ１）をアサートし、メモ
リセルＭの情報をビット線ＢＦ１、ＢＦＢ１に読み出
す。予め定めた所定期間経過後、ビット線ＢＦ１、ＢＦ
Ｂ１が０．１Ｖ程度開いたところで、制御回路ＰＣＣが
センスアンプ起動信号ＳＡをアサート（”１”）して出
力ＤＢ１、ＤＢＢ１を得る。この時同時に制御回路ＰＣ
ＣがＹスイッチ信号ＹＳＷをネゲート（”１”）してい
るので、ビット線ＢＦ１、ＢＦＢ１が切り離され、セン
スアンプによってビット線ＢＦ１、ＢＦＢ１の電位が増
幅されず低電力かつ高速な動作が実現できる。
【００６２】図５（ｂ）には、メモリセルアレイＭＡＳ
から読み出すときのタイミングチャートを示している。
まず、制御回路ＨＣＣが階層指定信号ＨＳＷ１を”１”
にする。これによりビット線ＢＳ１、ＢＳＢ１がビット
線ＢＦ１、ＢＦＢ１と接続される。この状態で、デコー
ド回路ＤＣＳがワード線ＷＳ１からＷＳｑ（図５（ａ）
ではワード線ＷＳ１）をアサートし、メモリセルＭの情
報をビット線ＢＳ１、ＢＳＢ１、およびビット線ＢＦ
１、ＢＦＢ１に読み出す。予め定められた所定期間経過
後、ビット線ＢＦ１、ＢＦＢ１が０．１Ｖ程度開いたと
ころで、制御回路ＰＣＣがＹスイッチ信号ＹＳＷをアサ
ート（”０”）したままで、センスアンプ起動信号ＳＡ
をアサート（”１”）する。この時同時に制御回路ＨＣ
Ｃが階層指定信号ＨＳＷ１を”０”にしているので、セ
ンスアンプによってビット線ＢＳ１、ＢＳＢ１の電位が
増幅されず、低電力かつ高速になる。Ｙスイッチ信号Ｙ
ＳＷはアサートされたままであるので、メモリセルアレ
イＭＡＳから読み出した内容はビット線ＢＦ１、ＢＦＢ
１に増幅されている。したがって、メモリセルアレイＭ
ＡＦ内への書き込みは、ワード線ＷＦ１からＷＦｑの内
一つをアサート（図５（ｂ）ではワード線ＷＦ１）すれ
ば実行することができる。メモリセルＭが低振幅のビッ
ト線で書き込めるのであれば、Ｙスイッチ信号ＹＳＷを
ネゲート（”１”）してから、センスアンプ起動信号Ｓ
Ａをアサート（”１”）することにより、ビット線の負
荷がなくなるため、低消費電力化及び高速化を図ること
ができる。
から読み出すときのタイミングチャートを示している。
まず、制御回路ＨＣＣが階層指定信号ＨＳＷ１を”１”
にする。これによりビット線ＢＳ１、ＢＳＢ１がビット
線ＢＦ１、ＢＦＢ１と接続される。この状態で、デコー
ド回路ＤＣＳがワード線ＷＳ１からＷＳｑ（図５（ａ）
ではワード線ＷＳ１）をアサートし、メモリセルＭの情
報をビット線ＢＳ１、ＢＳＢ１、およびビット線ＢＦ
１、ＢＦＢ１に読み出す。予め定められた所定期間経過
後、ビット線ＢＦ１、ＢＦＢ１が０．１Ｖ程度開いたと
ころで、制御回路ＰＣＣがＹスイッチ信号ＹＳＷをアサ
ート（”０”）したままで、センスアンプ起動信号ＳＡ
をアサート（”１”）する。この時同時に制御回路ＨＣ
Ｃが階層指定信号ＨＳＷ１を”０”にしているので、セ
ンスアンプによってビット線ＢＳ１、ＢＳＢ１の電位が
増幅されず、低電力かつ高速になる。Ｙスイッチ信号Ｙ
ＳＷはアサートされたままであるので、メモリセルアレ
イＭＡＳから読み出した内容はビット線ＢＦ１、ＢＦＢ
１に増幅されている。したがって、メモリセルアレイＭ
ＡＦ内への書き込みは、ワード線ＷＦ１からＷＦｑの内
一つをアサート（図５（ｂ）ではワード線ＷＦ１）すれ
ば実行することができる。メモリセルＭが低振幅のビッ
ト線で書き込めるのであれば、Ｙスイッチ信号ＹＳＷを
ネゲート（”１”）してから、センスアンプ起動信号Ｓ
Ａをアサート（”１”）することにより、ビット線の負
荷がなくなるため、低消費電力化及び高速化を図ること
ができる。
【００６３】このように、メモリアレイＭＡＳから読み
出されたデータはメモリアレイＭＡＦに書き込むように
構成しているため、メモリセルアレイＭＡＳ内の情報の
うち使用頻度の高い情報はメモリセルアレイＭＡＦ内に
も記憶されていることになる。従って、メモリセルアレ
イＭＡＦへのアクセスだけで高速に読み出すことができ
る確率が多くなり、その分高速かつ低消費電力な読み出
し動作が可能となる。
出されたデータはメモリアレイＭＡＦに書き込むように
構成しているため、メモリセルアレイＭＡＳ内の情報の
うち使用頻度の高い情報はメモリセルアレイＭＡＦ内に
も記憶されていることになる。従って、メモリセルアレ
イＭＡＦへのアクセスだけで高速に読み出すことができ
る確率が多くなり、その分高速かつ低消費電力な読み出
し動作が可能となる。
【００６４】図５で、メモリセルアレイＭＡＳの内容の
メモリセルアレイＭＡＦへの書き込みはワード線ＷＦ１
をアサートして行ったが、メモリセルアレイＭＡＦ内で
使用頻度の一番小さい行へ書き込むように構成すれば、
読み出したいデータがメモリアレイＭＡＦに存在する確
率（ヒット率）がより高くなり、更なる高速化、低消費
電力化が達成できる。
メモリセルアレイＭＡＦへの書き込みはワード線ＷＦ１
をアサートして行ったが、メモリセルアレイＭＡＦ内で
使用頻度の一番小さい行へ書き込むように構成すれば、
読み出したいデータがメモリアレイＭＡＦに存在する確
率（ヒット率）がより高くなり、更なる高速化、低消費
電力化が達成できる。
【００６５】メモリ装置２０のメモリセルアレイＭＡＦ
は１次キャッシュメモリとして、メモリセルアレイＭＡ
Ｓは２次キャッシュメモリ或いは主記憶として用いるこ
とができる。オンチップのキャッシュメモリの場合に
は、一般的に、高速動作と低消費電力の要求からメモリ
容量としては３２Ｋバイト程度が限界である。しかし、
本実施例を採用することにより、１次キャッシュメモリ
のメモリアレイＭＡＦのメモリ容量を３２Ｋバイト以下
にしておけば、高速・低消費電力であって、かつ、２５
６Ｋから１Ｍバイト等（論理回路の規模及び微細化技術
に依存するが、１Ｍバイト以上も可能である）の容量の
大きいメモリ装置（キャッシュメモリ、或いはキャッシ
ュメモリと主記憶）を実現することが可能となる。ま
た、いわゆるオフチップのメモリ装置としても、数Ｍビ
ットの大きな記憶容量を有し、かつ、その一部に高速か
つ低消費電力のメモリを有する半導体メモリを実現する
ことが可能となる。
は１次キャッシュメモリとして、メモリセルアレイＭＡ
Ｓは２次キャッシュメモリ或いは主記憶として用いるこ
とができる。オンチップのキャッシュメモリの場合に
は、一般的に、高速動作と低消費電力の要求からメモリ
容量としては３２Ｋバイト程度が限界である。しかし、
本実施例を採用することにより、１次キャッシュメモリ
のメモリアレイＭＡＦのメモリ容量を３２Ｋバイト以下
にしておけば、高速・低消費電力であって、かつ、２５
６Ｋから１Ｍバイト等（論理回路の規模及び微細化技術
に依存するが、１Ｍバイト以上も可能である）の容量の
大きいメモリ装置（キャッシュメモリ、或いはキャッシ
ュメモリと主記憶）を実現することが可能となる。ま
た、いわゆるオフチップのメモリ装置としても、数Ｍビ
ットの大きな記憶容量を有し、かつ、その一部に高速か
つ低消費電力のメモリを有する半導体メモリを実現する
ことが可能となる。
【００６６】《第３の実施例》図６は本発明の第３の実
施例に係るメモリ装置であり、図４の実施例のメモリ装
置にさらにタグアレイを装備した、キャッシュメモリと
しての実施例である。タグアレイにはデータ部の各行の
データに対応するアドレス信号の一部が記憶されてお
り、その記憶内容をアドレス信号と比較することにより
ヒットしたか否かの判断を行うためのものである。図６
では簡単のためインデックスにより１つ（１行）のタグ
部及びデータ部が選択されるよう構成されたダイレクト
マップ構造を用いた構成を示す。後述するように、セッ
ト・アソシアティブ構造やフル・アソシアティブ構造の
場合でも同様の効果が得られることは明かである。図６
のメモリ装置６０においてもメモリセルアレイや階層ス
イッチ等の構成は第１及び第２の実施例のメモリ装置と
同様であり重複する説明は省略する。第３の実施例のメ
モリ装置６０もオンチップのメモリ装置及びオフチップ
のメモリ装置として用いられる。
施例に係るメモリ装置であり、図４の実施例のメモリ装
置にさらにタグアレイを装備した、キャッシュメモリと
しての実施例である。タグアレイにはデータ部の各行の
データに対応するアドレス信号の一部が記憶されてお
り、その記憶内容をアドレス信号と比較することにより
ヒットしたか否かの判断を行うためのものである。図６
では簡単のためインデックスにより１つ（１行）のタグ
部及びデータ部が選択されるよう構成されたダイレクト
マップ構造を用いた構成を示す。後述するように、セッ
ト・アソシアティブ構造やフル・アソシアティブ構造の
場合でも同様の効果が得られることは明かである。図６
のメモリ装置６０においてもメモリセルアレイや階層ス
イッチ等の構成は第１及び第２の実施例のメモリ装置と
同様であり重複する説明は省略する。第３の実施例のメ
モリ装置６０もオンチップのメモリ装置及びオフチップ
のメモリ装置として用いられる。
【００６７】メモリ装置６０において、ＴＡＳ、ＴＡ
Ｆ、ＤＡＳ、ＤＡＦはメモリセルアレイ、ＴＨ、ＤＨは
階層スイッチ、ＴＳＡ、ＤＳＡはセンスアンプ、ＣＭＰ
１は２３ビット比較器、１００、１０１、１０２、１０
３はデコーダ、１０５、１０６、１０７、１０８、１０
９、１１０はビット線を示している。タグ部のＴＡＳ、
ＴＡＦ、階層スイッチＴＨ、センスアンプＴＳＡ及びデ
ータ部のＤＡＳ、ＤＡＦ、階層スイッチＤＨ、センスア
ンプＤＳＡはそれぞれ、図１及び図４のメモリ装置に示
すＭＡＳ、ＭＡＦ、ＨＳ１〜ＨＳＢｎ、ＳＡ１〜ＳＡｎ
に対応するものである。
Ｆ、ＤＡＳ、ＤＡＦはメモリセルアレイ、ＴＨ、ＤＨは
階層スイッチ、ＴＳＡ、ＤＳＡはセンスアンプ、ＣＭＰ
１は２３ビット比較器、１００、１０１、１０２、１０
３はデコーダ、１０５、１０６、１０７、１０８、１０
９、１１０はビット線を示している。タグ部のＴＡＳ、
ＴＡＦ、階層スイッチＴＨ、センスアンプＴＳＡ及びデ
ータ部のＤＡＳ、ＤＡＦ、階層スイッチＤＨ、センスア
ンプＤＳＡはそれぞれ、図１及び図４のメモリ装置に示
すＭＡＳ、ＭＡＦ、ＨＳ１〜ＨＳＢｎ、ＳＡ１〜ＳＡｎ
に対応するものである。
【００６８】メモリセルアレイＴＡＳとＴＡＦでタグ部
を構成しており、メモリセルアレイＤＡＳとＤＡＦでデ
ータ部を構成している。メモリセルアレイＴＡＳは２０
ビットのデータ幅、メモリセルアレイＴＡＦはメモリア
レイＴＡＳより多い２３ビットのデータ幅を持ってい
る。これは、メモリセルアレイＴＡＦ及びＤＡＦの方が
メモリセルアレイＴＡＳ及びＤＡＳより記憶容量が小さ
く、必要なインデックスの数が小さい（メモリセルアレ
イＴＡＦ及びＤＡＦのインデックスは８ビットで、メモ
リセルアレイＴＡＳ及びＤＡＳのインデックスは５ビッ
ト）ため、アドレスデータ幅に差が生じるものである。
したがって、ビット線１０５は２０ビット分になる。”
０”レベルに固定したビット線１１１と合わせて階層ス
イッチＴＨに接続され、ビット線１０６は２３ビットに
なる。従って、残りの３ビット分は、後述するように、
階層指定信号ＨＳＷ３がアサートされている場合には、
比較器ＣＭＰ１にも同様の”０”レベルに固定した信号
が入力され、実質的に比較動作を行わないような構成と
なっている。
を構成しており、メモリセルアレイＤＡＳとＤＡＦでデ
ータ部を構成している。メモリセルアレイＴＡＳは２０
ビットのデータ幅、メモリセルアレイＴＡＦはメモリア
レイＴＡＳより多い２３ビットのデータ幅を持ってい
る。これは、メモリセルアレイＴＡＦ及びＤＡＦの方が
メモリセルアレイＴＡＳ及びＤＡＳより記憶容量が小さ
く、必要なインデックスの数が小さい（メモリセルアレ
イＴＡＦ及びＤＡＦのインデックスは８ビットで、メモ
リセルアレイＴＡＳ及びＤＡＳのインデックスは５ビッ
ト）ため、アドレスデータ幅に差が生じるものである。
したがって、ビット線１０５は２０ビット分になる。”
０”レベルに固定したビット線１１１と合わせて階層ス
イッチＴＨに接続され、ビット線１０６は２３ビットに
なる。従って、残りの３ビット分は、後述するように、
階層指定信号ＨＳＷ３がアサートされている場合には、
比較器ＣＭＰ１にも同様の”０”レベルに固定した信号
が入力され、実質的に比較動作を行わないような構成と
なっている。
【００６９】図６の上部には本実施例で用いるアドレス
の構成を模式的に示してある。オンチップのメモリ装置
である場合は、アドレスはチップ内のＣＰＵ等から供給
される。オフチップのメモリ装置の場合は、アドレスは
チップ外部から供給される。アドレスＡ０からＡ３１は
３２ビットで、タグ部とデータ部から一行を選択するた
めのアドレスであるインデックスは、メモリセルアレイ
ＴＡＳ、ＤＡＳに対してはアドレスＡ４からＡ１１の８
ビット（２５６行）、メモリセルアレイＴＡＦ、ＤＡＦ
に対してはアドレスＡ４からＡ８の５ビット（３２
行）、ラインサイズは１２８ビット（１６バイト）であ
る。したがって、メモリセルアレイＴＡＦ、ＤＡＦはメ
モリセルアレイＴＡＳ、ＤＡＳの１／８のビット数とな
る。
の構成を模式的に示してある。オンチップのメモリ装置
である場合は、アドレスはチップ内のＣＰＵ等から供給
される。オフチップのメモリ装置の場合は、アドレスは
チップ外部から供給される。アドレスＡ０からＡ３１は
３２ビットで、タグ部とデータ部から一行を選択するた
めのアドレスであるインデックスは、メモリセルアレイ
ＴＡＳ、ＤＡＳに対してはアドレスＡ４からＡ１１の８
ビット（２５６行）、メモリセルアレイＴＡＦ、ＤＡＦ
に対してはアドレスＡ４からＡ８の５ビット（３２
行）、ラインサイズは１２８ビット（１６バイト）であ
る。したがって、メモリセルアレイＴＡＦ、ＤＡＦはメ
モリセルアレイＴＡＳ、ＤＡＳの１／８のビット数とな
る。
【００７０】ＳＥＬ０は３ビットのセレクタ回路で、階
層指定信号ＨＳＷ３がネゲートされている場合には、ア
ドレスＡ９からＡ１１までの３ビットを選択出力する。
また、階層指定信号ＨＳＷ３がアサートされている場合
には、３ビットの”０”を出力する。このセレクタの出
力と、アドレスＡ１２からＡ３１までの２０ビットを合
わせて、比較器ＣＭＰ１に入力する。
層指定信号ＨＳＷ３がネゲートされている場合には、ア
ドレスＡ９からＡ１１までの３ビットを選択出力する。
また、階層指定信号ＨＳＷ３がアサートされている場合
には、３ビットの”０”を出力する。このセレクタの出
力と、アドレスＡ１２からＡ３１までの２０ビットを合
わせて、比較器ＣＭＰ１に入力する。
【００７１】メモリセルアレイＴＡＦ、ＤＡＦをメモリ
セルアレイＴＡＳ、ＤＡＳのキャッシュメモリとして動
作させる。図６のメモリ装置６０は１次キャッシュメモ
リ（メモリセルアレイＴＡＦ、ＤＡＦ）と２次キャッシ
ュメモリ（メモリセルアレイＴＡＳ、ＤＡＳ）を備えた
キャッシュメモリに類似した構成となっている。制御回
路ＣＣＮＴＲによって、１次キャッシュメモリと２次キ
ャッシュメモリとが制御される。
セルアレイＴＡＳ、ＤＡＳのキャッシュメモリとして動
作させる。図６のメモリ装置６０は１次キャッシュメモ
リ（メモリセルアレイＴＡＦ、ＤＡＦ）と２次キャッシ
ュメモリ（メモリセルアレイＴＡＳ、ＤＡＳ）を備えた
キャッシュメモリに類似した構成となっている。制御回
路ＣＣＮＴＲによって、１次キャッシュメモリと２次キ
ャッシュメモリとが制御される。
【００７２】以下、この読み出し動作を図７のフローチ
ャートを用いて詳しく説明する。
ャートを用いて詳しく説明する。
【００７３】まず、制御回路ＣＣＮＴＲにメモリアクセ
ス信号ＭＡＣＣＳが入力されると、階層指定信号ＨＳＷ
３は予めネゲート状態（階層スイッチＴＨとＤＨはオフ
状態）とされる。次に制御信号１１２、１１３に基づい
て、デコーダ１００、１０２でアドレスＡ４からＡ１１
をデコードし、メモリセルアレイＴＡＳとＤＡＳの中の
一行を選択する。同時に、制御信号１１４、１１５に基
づいて、デコーダ１０１、１０３でアドレスＡ４からＡ
８をデコードしメモリセルアレイＴＡＦとＤＡＦの中の
一行を選択する。選択されたワード線に対応して、ビッ
ト線１０７、１１０に選択されたメモリセルの情報が読
み出されると制御信号１１６、１１７に基づいて、セン
スアンプＴＳＡ、ＤＳＡを起動し、上記情報を増幅す
る。次に、センスアンプＴＳＡで読み出されたタブグ部
のデータとアドレスＡ９からＡ３１を比較器ＣＭＰ１で
比較する。この比較結果が一致していると、制御信号Ｈ
ＩＴがアサートされ、ここで読み出し動作が終了する。
この場合には、１次キャッシュに相当するメモリアレイ
ＤＡＦに必要なデータが存在しているため、高速なデー
タの読み出しが可能となる。
ス信号ＭＡＣＣＳが入力されると、階層指定信号ＨＳＷ
３は予めネゲート状態（階層スイッチＴＨとＤＨはオフ
状態）とされる。次に制御信号１１２、１１３に基づい
て、デコーダ１００、１０２でアドレスＡ４からＡ１１
をデコードし、メモリセルアレイＴＡＳとＤＡＳの中の
一行を選択する。同時に、制御信号１１４、１１５に基
づいて、デコーダ１０１、１０３でアドレスＡ４からＡ
８をデコードしメモリセルアレイＴＡＦとＤＡＦの中の
一行を選択する。選択されたワード線に対応して、ビッ
ト線１０７、１１０に選択されたメモリセルの情報が読
み出されると制御信号１１６、１１７に基づいて、セン
スアンプＴＳＡ、ＤＳＡを起動し、上記情報を増幅す
る。次に、センスアンプＴＳＡで読み出されたタブグ部
のデータとアドレスＡ９からＡ３１を比較器ＣＭＰ１で
比較する。この比較結果が一致していると、制御信号Ｈ
ＩＴがアサートされ、ここで読み出し動作が終了する。
この場合には、１次キャッシュに相当するメモリアレイ
ＤＡＦに必要なデータが存在しているため、高速なデー
タの読み出しが可能となる。
【００７４】比較器ＣＭＰ１での比較結果が一致しない
場合には、制御信号１１６、１１７はセンスアンプＴＳ
Ａ、ＤＳＡをネゲートし、デコーダ１０１、１０３の出
力をネゲートしてメモリセルアレイＴＡＦ、ＤＡＦを非
動作状態にする。特に制限されないが、センスアンプＴ
ＳＡ、ＤＳＡ及びデコーダ１０１、１０３の制御は比較
器ＣＭＰ１の出力である制御信号ＨＩＴに基づいた制御
信号１１４、１１５、１１６、１１７により行れる。次
に制御回路ＣＣＮＴＲは階層指定信号ＨＳＷ３をアサー
トし、デコーダ１００、１０２で選択されたメモリセル
アレイＴＡＳ、ＤＡＳ内のメモリセルの情報がビット線
１０５、１０８に読み出す。階層スイッチＴＨ、ＤＨが
オンで状態なので、この情報はビット線１０６、１０
９、１０７、１１０に反映される。この時、ビット線１
０５、１０８の容量は、ビット線１０６、１０９、１０
７、１１０の容量よりも十分大きいので、容量分割によ
りビット線１０５、１０８の情報はそのままビット線１
０６、１０９、１０７、１１０に反映される。従って、
ビット線１０６、１０９、１０７、１１０を予めイコラ
イズする必要がなく、イコライズ動作に必要な時間を省
略できる。もちろん、ビット線１０５、１０８の容量が
十分大きくない場合や、ビット線１０６、１０９、１０
７、１１０の充放電を余裕をもって行う必要のある場合
などはビット線１０６、１０９、１０７、１１０を予め
イコライズするよう構成することもできる。
場合には、制御信号１１６、１１７はセンスアンプＴＳ
Ａ、ＤＳＡをネゲートし、デコーダ１０１、１０３の出
力をネゲートしてメモリセルアレイＴＡＦ、ＤＡＦを非
動作状態にする。特に制限されないが、センスアンプＴ
ＳＡ、ＤＳＡ及びデコーダ１０１、１０３の制御は比較
器ＣＭＰ１の出力である制御信号ＨＩＴに基づいた制御
信号１１４、１１５、１１６、１１７により行れる。次
に制御回路ＣＣＮＴＲは階層指定信号ＨＳＷ３をアサー
トし、デコーダ１００、１０２で選択されたメモリセル
アレイＴＡＳ、ＤＡＳ内のメモリセルの情報がビット線
１０５、１０８に読み出す。階層スイッチＴＨ、ＤＨが
オンで状態なので、この情報はビット線１０６、１０
９、１０７、１１０に反映される。この時、ビット線１
０５、１０８の容量は、ビット線１０６、１０９、１０
７、１１０の容量よりも十分大きいので、容量分割によ
りビット線１０５、１０８の情報はそのままビット線１
０６、１０９、１０７、１１０に反映される。従って、
ビット線１０６、１０９、１０７、１１０を予めイコラ
イズする必要がなく、イコライズ動作に必要な時間を省
略できる。もちろん、ビット線１０５、１０８の容量が
十分大きくない場合や、ビット線１０６、１０９、１０
７、１１０の充放電を余裕をもって行う必要のある場合
などはビット線１０６、１０９、１０７、１１０を予め
イコライズするよう構成することもできる。
【００７５】次に制御信号１１６、１１７はセンスアン
プＴＳＡ、ＤＳＡを起動し、最後にセンスアンプＴＳＡ
で読み出されたタグ部のデータとアドレスＡ１２からＡ
３１を比較器ＣＭＰ１で比較する。この比較結果が一致
しない場合、ミスとして処理する（制御信号ＨＩＴがネ
ゲートされる）。比較結果が一致した場合、制御信号１
１４、１１５はデコーダ１０１、１０３の出力を再度ア
サートし、メモリセルアレイＴＡＦ、ＤＡＦに、読み出
されたメモリセルアレイＴＡＳ、ＤＡＳの内容を書き込
む。
プＴＳＡ、ＤＳＡを起動し、最後にセンスアンプＴＳＡ
で読み出されたタグ部のデータとアドレスＡ１２からＡ
３１を比較器ＣＭＰ１で比較する。この比較結果が一致
しない場合、ミスとして処理する（制御信号ＨＩＴがネ
ゲートされる）。比較結果が一致した場合、制御信号１
１４、１１５はデコーダ１０１、１０３の出力を再度ア
サートし、メモリセルアレイＴＡＦ、ＤＡＦに、読み出
されたメモリセルアレイＴＡＳ、ＤＡＳの内容を書き込
む。
【００７６】図７では制御信号１１４、１１５、１１
２、１１３に基づいて最初にデコーダ１０１、１０３の
出力と、デコーダ１００、１０２の出力を同時にアサー
トしているが、デコーダ１０１、１０３の出力だけを最
初にアサートし、最初の比較器ＣＭＰ１での比較で不一
致検出が出力された（制御信号ＨＩＴがネゲートされ
た）後にデコーダ１００、１０２の出力をアサートして
もよい。この場合デコーダ１００、１０２の制御は比較
器ＣＭＰ１の出力である制御信号ＨＩＴを利用すること
により行うことができる。デコーダ１０１、１０３の出
力とデコーダ１００、１０２の出力を同時にアサートす
る構成によれば、比較結果が不一致で合った場合でも既
にデコーダ１００、１０２の出力がアサートされている
ため高速な読み出しが可能である。同時にアサートしな
い構成によれば、不一致の場合にのみデコーダ１００、
１０２がアサートされるため消費電力の低減を図ること
ができる。また、いずれの構成を採用するかは、たとえ
ば本発明の半導体メモリ装置を用いるシステムの動作速
度に応じて変えればよく、ＣＰＵが高速動作を行う状態
（モード）においては同時にアサートするようにし、低
速動作を行う状態（モード）においては同時にアサート
しないようにし、システムの高速動作の要求と低消費電
力化を同時に実現することができる。
２、１１３に基づいて最初にデコーダ１０１、１０３の
出力と、デコーダ１００、１０２の出力を同時にアサー
トしているが、デコーダ１０１、１０３の出力だけを最
初にアサートし、最初の比較器ＣＭＰ１での比較で不一
致検出が出力された（制御信号ＨＩＴがネゲートされ
た）後にデコーダ１００、１０２の出力をアサートして
もよい。この場合デコーダ１００、１０２の制御は比較
器ＣＭＰ１の出力である制御信号ＨＩＴを利用すること
により行うことができる。デコーダ１０１、１０３の出
力とデコーダ１００、１０２の出力を同時にアサートす
る構成によれば、比較結果が不一致で合った場合でも既
にデコーダ１００、１０２の出力がアサートされている
ため高速な読み出しが可能である。同時にアサートしな
い構成によれば、不一致の場合にのみデコーダ１００、
１０２がアサートされるため消費電力の低減を図ること
ができる。また、いずれの構成を採用するかは、たとえ
ば本発明の半導体メモリ装置を用いるシステムの動作速
度に応じて変えればよく、ＣＰＵが高速動作を行う状態
（モード）においては同時にアサートするようにし、低
速動作を行う状態（モード）においては同時にアサート
しないようにし、システムの高速動作の要求と低消費電
力化を同時に実現することができる。
【００７７】なお、タグ部は、タグアレイＴＡＳとＴＡ
ＧアレイＴＡＦとのビット線を階層スイッチＴＨで接続
しない構成にしてもよい。すなわち、タグアレイＴＡＳ
用のセンスアンプと比較器を別に有するような構成にし
てもよい。
ＧアレイＴＡＦとのビット線を階層スイッチＴＨで接続
しない構成にしてもよい。すなわち、タグアレイＴＡＳ
用のセンスアンプと比較器を別に有するような構成にし
てもよい。
【００７８】《第４の実施例》図８には図６のメモリ装
置を２ウェイ・セット・アソシアティブ構造にした場合
の実施例である第４の実施例のメモリ装置を示してい
る。図８では説明の便宜上キャッシュメモリのデータ部
の構成を表している。２ウェイ・セット・アソシアティ
ブ構造では、単一のインデックスにより２つのタグとデ
ータを選択し、２つのタグを平行して比較し、一致した
タグに対応するデータが出力されるよう構成されてい
る。図示しないタグ部等の構成は図６に示したタグ部等
が２組づつ配置された構成となる。なお、本実施例にお
いても、上述の他の実施例と同様な部分については説明
を省略する。第４の実施例のメモリ装置８０もオンチッ
プのメモリ装置及びオフチップのメモリ装置として用い
られる。
置を２ウェイ・セット・アソシアティブ構造にした場合
の実施例である第４の実施例のメモリ装置を示してい
る。図８では説明の便宜上キャッシュメモリのデータ部
の構成を表している。２ウェイ・セット・アソシアティ
ブ構造では、単一のインデックスにより２つのタグとデ
ータを選択し、２つのタグを平行して比較し、一致した
タグに対応するデータが出力されるよう構成されてい
る。図示しないタグ部等の構成は図６に示したタグ部等
が２組づつ配置された構成となる。なお、本実施例にお
いても、上述の他の実施例と同様な部分については説明
を省略する。第４の実施例のメモリ装置８０もオンチッ
プのメモリ装置及びオフチップのメモリ装置として用い
られる。
【００７９】メモリ装置８０において、ビット線ＢＳ１
１、ＢＳＢ１１およびＢＦ１１、ＢＦＢ１１に接続され
ているメモリセルがウェイ１（Ｗａｙ１）で、ビット線
ＢＳ１２、ＢＳＢ１２およびＢＦ１２、ＢＦＢ１２に接
続されているメモリセルがウェイ２（Ｗａｙ２）であ
る。ウェイ１を構成するビット線対とウェイ２を構成す
るビット線対は、センスアンプに共通に接続する関係上
近接して配置することが望ましく、本実施例ではそれぞ
れのビット線対を交互に配置している。図４のメモリ装
置４０と比較すると、ＮＭＯＳトランジスタＭＮ７、Ｍ
Ｎ８、ＭＮ１１、ＭＮ１２およびＰＭＯＳトランジスタ
ＭＰ７、ＭＰ８、ＭＰ１１、ＭＰ１２から構成されてい
る２個のＹスイッチが同一のイコライザＥＱ１およびセ
ンスアンプＳＡ１に接続されている点が異なる。Ｙスイ
ッチ信号ＹＳＷ１がアサート（“０”）されるとウェイ
１が選択され、 Ｙスイッチ信号ＹＳＷ２がアサート
（“０”）されるとウェイ２が選択される。ここではウ
ェイセレクタをＹスイッチを用いて行っているが、各ウ
ェイにセンスアンプを設けてセンスアンプの後にウェイ
セレクタを置く方法を採用しより高速な読み出し動作を
行わせることもできる。図８では２ウェイ・セット・ア
ソシアティブ構造の例を示しているが４ウェイ・セット
・アソシアティブ構造等でも同様に実現できる。なお、
メモリセルアレイＭＡＦ及びメモリセルアレイＭＡＳを
キャッシュメモリとして用いるので、ｐ＞ｑとする。す
なわち、メモリセルアレイＭＡＦのワード線数はメモリ
セルアレイＭＡＳのワード線よりも少なくする。従っ
て、メモリセルアレイＭＡＦのビット線ＢＦ１１、ＢＦ
Ｂ１１、ＢＦ１２、ＢＦＢ１２はメモリセルアレイＭＡ
Ｓのビット線ＢＳ１１、ＢＳＢ１１、ＢＳ１２、ＢＳＢ
１２より短くする。
１、ＢＳＢ１１およびＢＦ１１、ＢＦＢ１１に接続され
ているメモリセルがウェイ１（Ｗａｙ１）で、ビット線
ＢＳ１２、ＢＳＢ１２およびＢＦ１２、ＢＦＢ１２に接
続されているメモリセルがウェイ２（Ｗａｙ２）であ
る。ウェイ１を構成するビット線対とウェイ２を構成す
るビット線対は、センスアンプに共通に接続する関係上
近接して配置することが望ましく、本実施例ではそれぞ
れのビット線対を交互に配置している。図４のメモリ装
置４０と比較すると、ＮＭＯＳトランジスタＭＮ７、Ｍ
Ｎ８、ＭＮ１１、ＭＮ１２およびＰＭＯＳトランジスタ
ＭＰ７、ＭＰ８、ＭＰ１１、ＭＰ１２から構成されてい
る２個のＹスイッチが同一のイコライザＥＱ１およびセ
ンスアンプＳＡ１に接続されている点が異なる。Ｙスイ
ッチ信号ＹＳＷ１がアサート（“０”）されるとウェイ
１が選択され、 Ｙスイッチ信号ＹＳＷ２がアサート
（“０”）されるとウェイ２が選択される。ここではウ
ェイセレクタをＹスイッチを用いて行っているが、各ウ
ェイにセンスアンプを設けてセンスアンプの後にウェイ
セレクタを置く方法を採用しより高速な読み出し動作を
行わせることもできる。図８では２ウェイ・セット・ア
ソシアティブ構造の例を示しているが４ウェイ・セット
・アソシアティブ構造等でも同様に実現できる。なお、
メモリセルアレイＭＡＦ及びメモリセルアレイＭＡＳを
キャッシュメモリとして用いるので、ｐ＞ｑとする。す
なわち、メモリセルアレイＭＡＦのワード線数はメモリ
セルアレイＭＡＳのワード線よりも少なくする。従っ
て、メモリセルアレイＭＡＦのビット線ＢＦ１１、ＢＦ
Ｂ１１、ＢＦ１２、ＢＦＢ１２はメモリセルアレイＭＡ
Ｓのビット線ＢＳ１１、ＢＳＢ１１、ＢＳ１２、ＢＳＢ
１２より短くする。
【００８０】図８の実施例のメモリ装置８０からの読み
出し動作は図４のメモリ装置４０の方法と、選択された
ウェイのＹスイッチを用いることを除けば同様の方法で
行える。メモリセルアレイＭＡＳから読み出した内容を
メモリセルアレイＭＡＦへ書き込む時、読み出したウェ
イと同一のウェイに書き込んでも良いが、別のウェイを
選択して書き込んでもよい。
出し動作は図４のメモリ装置４０の方法と、選択された
ウェイのＹスイッチを用いることを除けば同様の方法で
行える。メモリセルアレイＭＡＳから読み出した内容を
メモリセルアレイＭＡＦへ書き込む時、読み出したウェ
イと同一のウェイに書き込んでも良いが、別のウェイを
選択して書き込んでもよい。
【００８１】書き込み動作も同様で、複数のウェイのう
ちで最も古く使われたウェイに書き込むＬＲＵ（Least
Recently Used(リースト・リーセントリー・ユーズ
ド)）等のリプレースアルゴリズムに従って、追い出す
ウェイを決定した後、そのウェイのＹスイッチを用いて
書き込みを行えばよい。その他、さまざまな形態の読み
出しおよび書き込みアルゴリズムが採用でき、主にウェ
イの数により最適なアルゴリズムを採用し、キャッシュ
メモリとしてのヒット率が高くなり、できるならメモリ
セルアレイＭＡＦのヒット率が高くなるようにすること
が望ましい。
ちで最も古く使われたウェイに書き込むＬＲＵ（Least
Recently Used(リースト・リーセントリー・ユーズ
ド)）等のリプレースアルゴリズムに従って、追い出す
ウェイを決定した後、そのウェイのＹスイッチを用いて
書き込みを行えばよい。その他、さまざまな形態の読み
出しおよび書き込みアルゴリズムが採用でき、主にウェ
イの数により最適なアルゴリズムを採用し、キャッシュ
メモリとしてのヒット率が高くなり、できるならメモリ
セルアレイＭＡＦのヒット率が高くなるようにすること
が望ましい。
【００８２】《第５の実施例》図９は本発明の第５の実
施例に係るメモリ装置を示す図であり、図１のメモリ装
置１０のビット線の階層化を３層にしたものである。第
１の実施例のメモリ装置１０と同様な部分については説
明を省略する。第５の実施例のメモリ装置９０もオンチ
ップのメモリ装置及びオフチップのメモリ装置として用
いられる。
施例に係るメモリ装置を示す図であり、図１のメモリ装
置１０のビット線の階層化を３層にしたものである。第
１の実施例のメモリ装置１０と同様な部分については説
明を省略する。第５の実施例のメモリ装置９０もオンチ
ップのメモリ装置及びオフチップのメモリ装置として用
いられる。
【００８３】図１のメモリ装置１０と比較すると、メモ
リ装置９０においては新たに階層スイッチＨＴ１、ＨＴ
Ｂ１、ビット線ＢＴ１、ＢＴＢ１、メモリセルアレイＭ
ＡＴが接続している。ワード線ＷＴ１からＷＴｕの本数
（ｕ）、ワード線ＷＳ１からＷＳｐの本数（ｐ）、ワー
ド線ＷＦ１からＷＦｑの本数（ｑ）に応じてそれぞれの
階層からの読み出し速度が決まる。メモリセルアレイＭ
ＡＦからの読み出しは、メモリセルアレイＭＡＳ、ＭＡ
Ｔからの読み出しよりも速く読み出せる。また、メモリ
セルアレイＭＡＳは、メモリセルアレイＭＡＴからの読
み出しよりも速く読み出せる。アクセス頻度の高い情報
を、メモリセルアレイＭＡＦやメモリセルアレイＭＡＳ
に格納しておけば高速な読み出しが実現できる。消費電
力についても、図１の実施例のメモリ装置１０で述べた
のとまったく同様の理由で低減できる。
リ装置９０においては新たに階層スイッチＨＴ１、ＨＴ
Ｂ１、ビット線ＢＴ１、ＢＴＢ１、メモリセルアレイＭ
ＡＴが接続している。ワード線ＷＴ１からＷＴｕの本数
（ｕ）、ワード線ＷＳ１からＷＳｐの本数（ｐ）、ワー
ド線ＷＦ１からＷＦｑの本数（ｑ）に応じてそれぞれの
階層からの読み出し速度が決まる。メモリセルアレイＭ
ＡＦからの読み出しは、メモリセルアレイＭＡＳ、ＭＡ
Ｔからの読み出しよりも速く読み出せる。また、メモリ
セルアレイＭＡＳは、メモリセルアレイＭＡＴからの読
み出しよりも速く読み出せる。アクセス頻度の高い情報
を、メモリセルアレイＭＡＦやメモリセルアレイＭＡＳ
に格納しておけば高速な読み出しが実現できる。消費電
力についても、図１の実施例のメモリ装置１０で述べた
のとまったく同様の理由で低減できる。
【００８４】また、第２乃至第４の実施例のメモリ装置
が、図９のような３層の階層にした場合でも実現でき、
同様の効果が得られることは明かである。この場合は、
ワード線の数の関係をｕ＞ｐ＞ｑとする。
が、図９のような３層の階層にした場合でも実現でき、
同様の効果が得られることは明かである。この場合は、
ワード線の数の関係をｕ＞ｐ＞ｑとする。
【００８５】《第６及び第７の実施例》図１０及び図１
１は本発明の第６及び第７の実施例に係るメモリ装置を
示す図であり、図９に示した３層構造のメモリ装置の応
用を示すものである。第５の実施例のメモリ装置９０と
同様な部分については説明を省略する。第６の実施例の
メモリ装置１０００及び第７の実施例のメモリ装置１１
００もオンチップのメモリ装置及びオフチップのメモリ
装置として用いられる。
１は本発明の第６及び第７の実施例に係るメモリ装置を
示す図であり、図９に示した３層構造のメモリ装置の応
用を示すものである。第５の実施例のメモリ装置９０と
同様な部分については説明を省略する。第６の実施例の
メモリ装置１０００及び第７の実施例のメモリ装置１１
００もオンチップのメモリ装置及びオフチップのメモリ
装置として用いられる。
【００８６】図１０及び図１１に示されるメモリ装置で
はメモリセルアレイＭＡＳ内の情報は、メモリセルアレ
イＭＡＦ内の情報とメモリセルアレイＭＡＴ内の情報を
包含しているものとする。すなわち、メモリセルアレイ
ＭＡＦ及びメモリセルアレイＭＡＴはメモリセルアレイ
ＭＡＳのキャッシュメモリとしての使用を前提としてい
ため、メモリセルアレイＭＡＴ及びＭＡＦに記憶されて
いる情報はメモリセルアレイＭＡＳにも重複して記憶さ
れ、メモリセルアレイＭＡＳにはそれ以外の情報をも記
憶されているものである。この場合は、ワード線の数の
関係をｕ＜ｐ＞ｑとする。
はメモリセルアレイＭＡＳ内の情報は、メモリセルアレ
イＭＡＦ内の情報とメモリセルアレイＭＡＴ内の情報を
包含しているものとする。すなわち、メモリセルアレイ
ＭＡＦ及びメモリセルアレイＭＡＴはメモリセルアレイ
ＭＡＳのキャッシュメモリとしての使用を前提としてい
ため、メモリセルアレイＭＡＴ及びＭＡＦに記憶されて
いる情報はメモリセルアレイＭＡＳにも重複して記憶さ
れ、メモリセルアレイＭＡＳにはそれ以外の情報をも記
憶されているものである。この場合は、ワード線の数の
関係をｕ＜ｐ＞ｑとする。
【００８７】図１０及び図１１に示されるメモリ装置で
はビット線ＢＴ１、ＢＴＢ１にビット線ＢＦ１、ＢＦＢ
１と同様にセンスアンプＳＡ１Ｔを接続し、データ出力
ＤＡＴ１からＤＡＴｎＴを出力して出力を読み出す系統
を２系統としデュアルポート化したものである。このよ
うな構成により、メモリへの読み出し及び書き込みが独
立した２つの系統から行うことができる。メモリセルア
レイＭＡＴとＭＡＳに対する読み出しおよび書き込み動
作は、図１で記述したメモリセルアレイＭＡＦとＭＡＳ
に対する方法をそのまま用いることができる。
はビット線ＢＴ１、ＢＴＢ１にビット線ＢＦ１、ＢＦＢ
１と同様にセンスアンプＳＡ１Ｔを接続し、データ出力
ＤＡＴ１からＤＡＴｎＴを出力して出力を読み出す系統
を２系統としデュアルポート化したものである。このよ
うな構成により、メモリへの読み出し及び書き込みが独
立した２つの系統から行うことができる。メモリセルア
レイＭＡＴとＭＡＳに対する読み出しおよび書き込み動
作は、図１で記述したメモリセルアレイＭＡＦとＭＡＳ
に対する方法をそのまま用いることができる。
【００８８】ただし、図１０のメモリ装置１０００で
は、メモリセルアレイＭＡＳへの書き込みおよびメモリ
セルアレイＭＡＳからの読み出しは、データ出力Ｄ１か
らＤｎおよびデータ出力Ｄ１ＴからＤｎＴの両方から同
時にできない。しかし、このアクセス衝突は、メモリセ
ルアレイＭＡＳへのアクセスが、メモリセルアレイＭＡ
Ｆ内あるいはＭＡＴ内に欲しい情報がある限り発生しな
いことを考慮するとほとんど発生しないため実用上はほ
とんど問題とならない。アクセス衝突が生じた場合には
それを検出し、データ出力Ｄ１からＤｎおよびデータ出
力Ｄ１ＴからＤｎＴの両アクセスをシーケンシャルに行
えばよい。アクセス衝突を生じる確率は小さいので、シ
ングルポートのメモリセルＭを用いて高確率にデュアル
ポートアクセスできる。
は、メモリセルアレイＭＡＳへの書き込みおよびメモリ
セルアレイＭＡＳからの読み出しは、データ出力Ｄ１か
らＤｎおよびデータ出力Ｄ１ＴからＤｎＴの両方から同
時にできない。しかし、このアクセス衝突は、メモリセ
ルアレイＭＡＳへのアクセスが、メモリセルアレイＭＡ
Ｆ内あるいはＭＡＴ内に欲しい情報がある限り発生しな
いことを考慮するとほとんど発生しないため実用上はほ
とんど問題とならない。アクセス衝突が生じた場合には
それを検出し、データ出力Ｄ１からＤｎおよびデータ出
力Ｄ１ＴからＤｎＴの両アクセスをシーケンシャルに行
えばよい。アクセス衝突を生じる確率は小さいので、シ
ングルポートのメモリセルＭを用いて高確率にデュアル
ポートアクセスできる。
【００８９】デュアルポートアクセスが可能となること
により、ＡＬＵ(Arithmetic Logic Unit)等の演算器が
２つ存在するようなプロセッサにおいてもそれぞれの演
算器に対応したデータキャッシュメモリを構成すること
ができ、プロセッサの並列演算処理に容易に対応するこ
とが可能となる。
により、ＡＬＵ(Arithmetic Logic Unit)等の演算器が
２つ存在するようなプロセッサにおいてもそれぞれの演
算器に対応したデータキャッシュメモリを構成すること
ができ、プロセッサの並列演算処理に容易に対応するこ
とが可能となる。
【００９０】すなわち、シングルポートのメモリセルを
用いて、デュアルポートの半導体メモリ装置あるいはキ
ャッシュメモリを高速・低消費電力に実現できる。
用いて、デュアルポートの半導体メモリ装置あるいはキ
ャッシュメモリを高速・低消費電力に実現できる。
【００９１】さらに図１１のメモリ装置１１００は上記
アクセス衝突が生じても、デュアルポートのアクセスを
可能にする実施例である。
アクセス衝突が生じても、デュアルポートのアクセスを
可能にする実施例である。
【００９２】メモリ装置１１００においては、図１０の
メモリ装置１０００のメモリセルアレイＭＡＳ内のメモ
リセルＭをデュアルポートメモリセルＤに変えたもので
ある。デュアルポートメモリセルＤは、ワード線ＷＳ１
からＷＳｐによって制御されるビット線ＢＳ１およびＢ
ＳＢ１に接続されたポートと、ワード線ＷＳ１ＴからＷ
ＳｐＴによって制御されるビット線ＢＳ１ＴおよびＢＳ
Ｂ１Ｔに接続されたポートを持っている。データ出力Ｄ
１からＤｎからのアクセスに対しワード線ＷＳ１からＷ
Ｓｐを用い、データ出力Ｄ１ＴからＤｎＴからのアクセ
スに対しワード線ＷＳ１ＴからＷＳｐＴを用いれば、上
記アクセス衝突ても同時にアクセスできる。
メモリ装置１０００のメモリセルアレイＭＡＳ内のメモ
リセルＭをデュアルポートメモリセルＤに変えたもので
ある。デュアルポートメモリセルＤは、ワード線ＷＳ１
からＷＳｐによって制御されるビット線ＢＳ１およびＢ
ＳＢ１に接続されたポートと、ワード線ＷＳ１ＴからＷ
ＳｐＴによって制御されるビット線ＢＳ１ＴおよびＢＳ
Ｂ１Ｔに接続されたポートを持っている。データ出力Ｄ
１からＤｎからのアクセスに対しワード線ＷＳ１からＷ
Ｓｐを用い、データ出力Ｄ１ＴからＤｎＴからのアクセ
スに対しワード線ＷＳ１ＴからＷＳｐＴを用いれば、上
記アクセス衝突ても同時にアクセスできる。
【００９３】《第８の実施例》図１２は図１のメモリセ
ルアレイＭＡＦをデュアルポート化したときの実施例で
ある第８の実施例に係るメモリ装置を示す。第１の実施
例のメモリ装置１０と同様な部分については説明を省略
する。第８の実施例のメモリ装置１２００もオンチップ
のメモリ装置及びオフチップのメモリ装置として用いら
れる。
ルアレイＭＡＦをデュアルポート化したときの実施例で
ある第８の実施例に係るメモリ装置を示す。第１の実施
例のメモリ装置１０と同様な部分については説明を省略
する。第８の実施例のメモリ装置１２００もオンチップ
のメモリ装置及びオフチップのメモリ装置として用いら
れる。
【００９４】デュアルポートメモリセルはその素子面積
が通常のメモリセルの面積の１．５倍から２倍と大きい
ため、本実施例のように、アクセス頻度の高いメモリセ
ルアレイＭＡＦにのみデュアルポートセルを用いること
により、回路面積の増大を抑えつつデュアルポートアク
セスの可能なメモリを実現することができる。
が通常のメモリセルの面積の１．５倍から２倍と大きい
ため、本実施例のように、アクセス頻度の高いメモリセ
ルアレイＭＡＦにのみデュアルポートセルを用いること
により、回路面積の増大を抑えつつデュアルポートアク
セスの可能なメモリを実現することができる。
【００９５】メモリセルアレイＭＡＦのビット線はＢＦ
１からＢＦｎとＢＦＢ１からＢＦＢｎ、および、ＢＦ１
ＴからＢＦｎＴとＢＦＢ１ＴからＢＦＢｎＴの二対にな
っている。それぞれのビット線にはセンスアンプＳＡ１
からＳＡｎ、および、ＳＡ１ＵからＳＡｎＵが接続され
ている。図１２のメモリ装置１２００ではビット線ＢＦ
１とＢＦＢ１が、階層スイッチＨＳ１とＨＳＢ１を用い
てメモリセルアレイＭＡＳのビット線ＢＳ１とＢＳ１Ｂ
に接続されており、ビット線ＢＦ１ＴからＢＦｎＴとＢ
ＦＢ１ＴからＢＦＢｎＴが階層スイッチＨＵ１からＨＵ
ｎとＨＵＢ１からＨＵＢｎにより、メモリセルアレイＭ
ＡＳのビット線ＢＳ１とＢＳ１Ｂに接続されている。そ
して、階層スイッチＨＳ１からＨＳｎとＨＳＢ１からＨ
ＳＢｎとは階層制御信号ＨＳＷ１により制御され、階層
スイッチＨＵ１からＨＵｎとＨＵＢ１からＨＵＢｎとは
階層制御信号ＨＳＷ２により制御される。
１からＢＦｎとＢＦＢ１からＢＦＢｎ、および、ＢＦ１
ＴからＢＦｎＴとＢＦＢ１ＴからＢＦＢｎＴの二対にな
っている。それぞれのビット線にはセンスアンプＳＡ１
からＳＡｎ、および、ＳＡ１ＵからＳＡｎＵが接続され
ている。図１２のメモリ装置１２００ではビット線ＢＦ
１とＢＦＢ１が、階層スイッチＨＳ１とＨＳＢ１を用い
てメモリセルアレイＭＡＳのビット線ＢＳ１とＢＳ１Ｂ
に接続されており、ビット線ＢＦ１ＴからＢＦｎＴとＢ
ＦＢ１ＴからＢＦＢｎＴが階層スイッチＨＵ１からＨＵ
ｎとＨＵＢ１からＨＵＢｎにより、メモリセルアレイＭ
ＡＳのビット線ＢＳ１とＢＳ１Ｂに接続されている。そ
して、階層スイッチＨＳ１からＨＳｎとＨＳＢ１からＨ
ＳＢｎとは階層制御信号ＨＳＷ１により制御され、階層
スイッチＨＵ１からＨＵｎとＨＵＢ１からＨＵＢｎとは
階層制御信号ＨＳＷ２により制御される。
【００９６】上述したように、メモリセルアレイＭＡＳ
に格納されている情報が、メモリセルアレイＭＡＦに格
納されている情報を包含するようにすれば、メモリセル
アレイＭＡＦのアクセス頻度はメモリセルアレイＭＡＳ
のアクセス頻度よりも高くなる。メモリアクセスの局所
性により、ほとんどのアクセスはデュアルポート構造に
なっているメモリセルアレイＭＡＦへのアクセスにな
る。メモリセルアレイＭＡＦの容量は小さく抑えること
ができるため、多ポートメモリセルによる面積増加を抑
えることができる。特に多ポートメモリの同時アクセス
に局所性がある場合には、メモリセルアレイＭＡＳへの
アクセス頻度が減るために効率が良くなる。
に格納されている情報が、メモリセルアレイＭＡＦに格
納されている情報を包含するようにすれば、メモリセル
アレイＭＡＦのアクセス頻度はメモリセルアレイＭＡＳ
のアクセス頻度よりも高くなる。メモリアクセスの局所
性により、ほとんどのアクセスはデュアルポート構造に
なっているメモリセルアレイＭＡＦへのアクセスにな
る。メモリセルアレイＭＡＦの容量は小さく抑えること
ができるため、多ポートメモリセルによる面積増加を抑
えることができる。特に多ポートメモリの同時アクセス
に局所性がある場合には、メモリセルアレイＭＡＳへの
アクセス頻度が減るために効率が良くなる。
【００９７】図１２のメモリ装置１２００の極端な例と
して、メモリセルアレイＭＡＦを１行だけにした例（ｑ
＝１とすることを意味する）があげられる。多ポートメ
モリの同時アクセスが近接するアドレスに対して発生す
るのであれば、これで十分な効果が得られる。さらに、
図１２のメモリ装置１２００のメモリセルアレイＭＡＳ
とメモリセルアレイＭＡＦの間にスイッチと同様な機能
を有するようなセンスアンプを入れてもよい。すなわ
ち、階層スイッチＨＳ１とＨＳＢ１およびＨＵ１とＨＵ
Ｂ１をセンスアンプに変えてもよい。メモリセルアレイ
ＭＡＦがメモリセルアレイＭＡＳから構成された半導体
メモリの多ポートバッファとして動作する。
して、メモリセルアレイＭＡＦを１行だけにした例（ｑ
＝１とすることを意味する）があげられる。多ポートメ
モリの同時アクセスが近接するアドレスに対して発生す
るのであれば、これで十分な効果が得られる。さらに、
図１２のメモリ装置１２００のメモリセルアレイＭＡＳ
とメモリセルアレイＭＡＦの間にスイッチと同様な機能
を有するようなセンスアンプを入れてもよい。すなわ
ち、階層スイッチＨＳ１とＨＳＢ１およびＨＵ１とＨＵ
Ｂ１をセンスアンプに変えてもよい。メモリセルアレイ
ＭＡＦがメモリセルアレイＭＡＳから構成された半導体
メモリの多ポートバッファとして動作する。
【００９８】図１０および図１１の実施例のメモリ装置
ではメモリセルアレイＭＡＦおよびＭＡＴの容量をメモ
リセルアレイＭＡＳの容量よりも小さくすれば、読み出
し速度の高速化および消費電力の低減に効果があること
は言うまでない。
ではメモリセルアレイＭＡＦおよびＭＡＴの容量をメモ
リセルアレイＭＡＳの容量よりも小さくすれば、読み出
し速度の高速化および消費電力の低減に効果があること
は言うまでない。
【００９９】図１０から図１２の実施例のメモリ装置
は、図６から図８までのキャッシュメモリとしての実施
例のメモリ装置にも応用でき、デュアルポートキャッシ
ュメモリが実現できる。消費電力についても図１の実施
例のメモリ装置で述べたのとまったく同様の理由で低減
できる。読み出し速度に対しても、メモリセルアレイＭ
ＡＦおよびメモリセルアレイＭＡＴへのアクセスは、図
１の実施例のメモリ装置で記述した理由と同じ理由で高
速に行える。さらにこのデュアルポートキャッシュメモ
リの二つのポートをインストラクションパスとデータパ
スに接続すれば、命令キャッシュとデータキャッシュを
兼ね備えたキャッシュメモリとして用いることができ
る。実効的にセパレートキャッシュ（命令キャッシュと
データキャッシュが別個に存在するキャッシュ）と同様
のパフォーマンスをユニファイキャッシュで実現でき
る。
は、図６から図８までのキャッシュメモリとしての実施
例のメモリ装置にも応用でき、デュアルポートキャッシ
ュメモリが実現できる。消費電力についても図１の実施
例のメモリ装置で述べたのとまったく同様の理由で低減
できる。読み出し速度に対しても、メモリセルアレイＭ
ＡＦおよびメモリセルアレイＭＡＴへのアクセスは、図
１の実施例のメモリ装置で記述した理由と同じ理由で高
速に行える。さらにこのデュアルポートキャッシュメモ
リの二つのポートをインストラクションパスとデータパ
スに接続すれば、命令キャッシュとデータキャッシュを
兼ね備えたキャッシュメモリとして用いることができ
る。実効的にセパレートキャッシュ（命令キャッシュと
データキャッシュが別個に存在するキャッシュ）と同様
のパフォーマンスをユニファイキャッシュで実現でき
る。
【０１００】《第９の実施例》図１３は本発明第９の実
施例に係るメモリ装置である。第１から第８までの実施
例のメモリ装置と同様な部分については説明を省略す
る。第９の実施例のメモリ装置１３００もオンチップの
メモリ装置及びオフチップのメモリ装置として用いられ
る。
施例に係るメモリ装置である。第１から第８までの実施
例のメモリ装置と同様な部分については説明を省略す
る。第９の実施例のメモリ装置１３００もオンチップの
メモリ装置及びオフチップのメモリ装置として用いられ
る。
【０１０１】メモリ装置１３００において、ＭＡＳ、Ｍ
ＡＦはメモリセルアレイ、Ｍはメモリセル、ＨＥ１、Ｈ
ＥＢ１およびＨＦ１、ＨＦＢ１は階層スイッチ、ＷＳ１
からＷＳｐおよびＷＦ１からＷＦｑはワード線、ＳＡ１
はセンスアンプ、ＳＡはセンスアンプ起動信号、ＳＳ
１、ＳＳＢ１およびＳＦ１、ＳＦＢ１およびＢＦ１、Ｂ
ＦＢ１はビット線を示している。
ＡＦはメモリセルアレイ、Ｍはメモリセル、ＨＥ１、Ｈ
ＥＢ１およびＨＦ１、ＨＦＢ１は階層スイッチ、ＷＳ１
からＷＳｐおよびＷＦ１からＷＦｑはワード線、ＳＡ１
はセンスアンプ、ＳＡはセンスアンプ起動信号、ＳＳ
１、ＳＳＢ１およびＳＦ１、ＳＦＢ１およびＢＦ１、Ｂ
ＦＢ１はビット線を示している。
【０１０２】階層指定信号ＨＳＷ１がアサートされてい
る時、階層スイッチＨＥ１、ＨＥＢ１はオン状態にな
り、ビット線ＳＦ１をビット線ＢＦ１に、ビット線ＳＦ
Ｂ１をビット線ＢＦＢ１に接続する。階層指定信号ＨＳ
Ｗ２がアサートされている時、階層スイッチＨＦ１、Ｈ
ＦＢ１はオン状態になり、ビット線ＳＳ１をビット線Ｂ
Ｆ１に、ビット線ＳＳＢ１をビット線ＢＦＢ１に接続す
る。ビット線ＢＦ１、ＢＦＢ１はセンスアンプＳＡ１に
接続されている。したがって、階層指定信号ＨＳＷ１と
階層指定信号ＨＳＷ２がアサートされている時、メモリ
セルアレイＨＡＦとメモリセルアレイＨＡＳは同時にセ
ンスアンプに接続される。
る時、階層スイッチＨＥ１、ＨＥＢ１はオン状態にな
り、ビット線ＳＦ１をビット線ＢＦ１に、ビット線ＳＦ
Ｂ１をビット線ＢＦＢ１に接続する。階層指定信号ＨＳ
Ｗ２がアサートされている時、階層スイッチＨＦ１、Ｈ
ＦＢ１はオン状態になり、ビット線ＳＳ１をビット線Ｂ
Ｆ１に、ビット線ＳＳＢ１をビット線ＢＦＢ１に接続す
る。ビット線ＢＦ１、ＢＦＢ１はセンスアンプＳＡ１に
接続されている。したがって、階層指定信号ＨＳＷ１と
階層指定信号ＨＳＷ２がアサートされている時、メモリ
セルアレイＨＡＦとメモリセルアレイＨＡＳは同時にセ
ンスアンプに接続される。
【０１０３】階層指定信号ＨＳＷ２をアサートすれば、
第１から第８までの実施例のメモリ装置と同様な構成と
動作を行い、同程度の効果がある。しかし、メモリセル
アレイＭＡＦからの読み出しにはビット線ＢＦ１、ＢＦ
Ｂ１の容量が関係するので、第１から第８までの実施例
のメモリ装置の場合よりも若干遅くなる。但し、メモリ
セルアレイＭＡＦの容量をメモリセルアレイＭＡＳの容
量よりも小さくする（ｐ＞ｑ）ことにより、第1の実施
例のメモリ装置１０と同様な効果が得られる。
第１から第８までの実施例のメモリ装置と同様な構成と
動作を行い、同程度の効果がある。しかし、メモリセル
アレイＭＡＦからの読み出しにはビット線ＢＦ１、ＢＦ
Ｂ１の容量が関係するので、第１から第８までの実施例
のメモリ装置の場合よりも若干遅くなる。但し、メモリ
セルアレイＭＡＦの容量をメモリセルアレイＭＡＳの容
量よりも小さくする（ｐ＞ｑ）ことにより、第1の実施
例のメモリ装置１０と同様な効果が得られる。
【０１０４】階層指定信号ＨＳＷ２をネゲートにすれ
ば、メモリセルアレイＭＡＳからの読み出しはメモリセ
ルアレイＭＡＦの負荷がないので、第１から第８までの
実施例のメモリ装置の場合よりも高速にできるという効
果がある。
ば、メモリセルアレイＭＡＳからの読み出しはメモリセ
ルアレイＭＡＦの負荷がないので、第１から第８までの
実施例のメモリ装置の場合よりも高速にできるという効
果がある。
【０１０５】以上の第１から第９の実施例では電源電圧
に対しては何も規定していないが、たとえば１．０Ｖな
どの低電圧で動作させる場合には、以下のような効果が
ある。一般に低電圧では回路の動作速度が低下するとい
う問題がある。このを解決する方法として、ＭＯＳトラ
ンジスタのしきい値電圧を下げ、低しきい値電圧化する
という方法があるが、リーク電流が増加するという新た
な問題が発生する。特にメモリセルを構成するＭＯＳト
ランジスタを低しきい値電圧化すると、メモリセルの規
模が大きいことと、その動作頻度が低いことからリーク
電流が無視できない。本発明の方法を用いることで、Ｍ
ＯＳトランジスタを高しきい値電圧のまま使用しても、
メモリアレイの一部に高速動作可能なメモリアレイを包
含しているため、高速な読み出しが実現できる。
に対しては何も規定していないが、たとえば１．０Ｖな
どの低電圧で動作させる場合には、以下のような効果が
ある。一般に低電圧では回路の動作速度が低下するとい
う問題がある。このを解決する方法として、ＭＯＳトラ
ンジスタのしきい値電圧を下げ、低しきい値電圧化する
という方法があるが、リーク電流が増加するという新た
な問題が発生する。特にメモリセルを構成するＭＯＳト
ランジスタを低しきい値電圧化すると、メモリセルの規
模が大きいことと、その動作頻度が低いことからリーク
電流が無視できない。本発明の方法を用いることで、Ｍ
ＯＳトランジスタを高しきい値電圧のまま使用しても、
メモリアレイの一部に高速動作可能なメモリアレイを包
含しているため、高速な読み出しが実現できる。
【０１０６】また、以上の第１から第９の実施例で用い
た階層スイッチの代わりに、センスアンプ等の増幅機能
を持った半導体回路を用い、より高速な動作を可能とす
ることもできる。この場合にはセンスアンプとしては階
層スイッチとしての機能を有するよう構成することが必
要である。
た階層スイッチの代わりに、センスアンプ等の増幅機能
を持った半導体回路を用い、より高速な動作を可能とす
ることもできる。この場合にはセンスアンプとしては階
層スイッチとしての機能を有するよう構成することが必
要である。
【０１０７】《第１０の実施例》図１６には、本発明の
第１０の実施例に係るキャッシュメモリの論理的イメー
ジのブロック図が示されている。本実施例は第３の実施
例のメモリ装置を４ウェイ・セット・アソシアティブ構
造のキャッシュメモリにした場合のものである。キャッ
シュメモリ１６０は、１６Ｋバイトの２次キャッシュメ
モリと、２Ｋバイトの１次キャッシュメモリとで構成さ
れる。キャッシュメモリ１６０は、２次キャッシュメモ
リのタグアレイＬ２ＴＡとデータアレイＬ２ＤＡと、１
次キャッシュメモリのタグアレイＬ１ＴＡとデータアレ
イＬ１ＤＡと、２次キャッシュメモリのデコーダＬ２Ｄ
ＥＣ（図示されていないが、タグアレイとデータアレイ
は別にデコーダを有する。）と、１次キャッシュメモリ
のデコーダＬ１ＤＥＣ図示されていないが、タグアレイ
とデータアレイは別にデコーダを有する。）と、ウェイ
セレクタＷＡＹＳＥＬと、読み出し／書き込みアンプＲ
ＷＡＭＰと、比較器ＣＭＰＳと、プリデコーダＰＲＥＤ
ＥＣとで構成される。
第１０の実施例に係るキャッシュメモリの論理的イメー
ジのブロック図が示されている。本実施例は第３の実施
例のメモリ装置を４ウェイ・セット・アソシアティブ構
造のキャッシュメモリにした場合のものである。キャッ
シュメモリ１６０は、１６Ｋバイトの２次キャッシュメ
モリと、２Ｋバイトの１次キャッシュメモリとで構成さ
れる。キャッシュメモリ１６０は、２次キャッシュメモ
リのタグアレイＬ２ＴＡとデータアレイＬ２ＤＡと、１
次キャッシュメモリのタグアレイＬ１ＴＡとデータアレ
イＬ１ＤＡと、２次キャッシュメモリのデコーダＬ２Ｄ
ＥＣ（図示されていないが、タグアレイとデータアレイ
は別にデコーダを有する。）と、１次キャッシュメモリ
のデコーダＬ１ＤＥＣ図示されていないが、タグアレイ
とデータアレイは別にデコーダを有する。）と、ウェイ
セレクタＷＡＹＳＥＬと、読み出し／書き込みアンプＲ
ＷＡＭＰと、比較器ＣＭＰＳと、プリデコーダＰＲＥＤ
ＥＣとで構成される。
【０１０８】タグアレイＬ２ＴＡは、４Ｘ２５６行Ｘ２
３ビットのメモリアレイで構成される。データアレイＬ
２ＤＡは、４Ｘ２５６行Ｘ１２８ビットのメモリアレイ
で構成される。タグアレイＬ１ＴＡは、４Ｘ３２行Ｘ３
２ビットのメモリアレイで構成される。データアレイＬ
１ＤＡは、４Ｘ３２行Ｘ１２８ビットのメモリアレイで
構成される。
３ビットのメモリアレイで構成される。データアレイＬ
２ＤＡは、４Ｘ２５６行Ｘ１２８ビットのメモリアレイ
で構成される。タグアレイＬ１ＴＡは、４Ｘ３２行Ｘ３
２ビットのメモリアレイで構成される。データアレイＬ
１ＤＡは、４Ｘ３２行Ｘ１２８ビットのメモリアレイで
構成される。
【０１０９】８ビット長のインデックスアドレス（Inde
x-address）は、８ビット、８ビット、４ビットの３群
のプリデコードアドレス（Pre-decoded address）にプ
リデコーダＰＲＥＤＥＣでデコードされる。２次キャッ
シュメモリは、３群全てのプリデコードアドレスをデコ
ーダＬ２ＤＥＣでデコードする。一方、１次キャッシュ
メモリは、２群のプリデコードアドレスのみをデコーダ
Ｌ１ＤＥＣでデコードする。２３ビット長のタグアドレ
ス（Tag-address）は４つの比較器ＣＭＰＳでタグアレ
イＬ１ＴＡ又はタグアレイＬ２ＴＡから読み出されるア
ドレスと比較される。
x-address）は、８ビット、８ビット、４ビットの３群
のプリデコードアドレス（Pre-decoded address）にプ
リデコーダＰＲＥＤＥＣでデコードされる。２次キャッ
シュメモリは、３群全てのプリデコードアドレスをデコ
ーダＬ２ＤＥＣでデコードする。一方、１次キャッシュ
メモリは、２群のプリデコードアドレスのみをデコーダ
Ｌ１ＤＥＣでデコードする。２３ビット長のタグアドレ
ス（Tag-address）は４つの比較器ＣＭＰＳでタグアレ
イＬ１ＴＡ又はタグアレイＬ２ＴＡから読み出されるア
ドレスと比較される。
【０１１０】図１７には、キャッシュメモリ１６０の半
導体チップ上のレイアウトイメージのブロック図が示さ
れる。データアレイＬ１ＤＡ及びデータアレイＬ２ＤＡ
はデコーダ／ドライバＤＡＷＤを挟んでそれぞれ２つに
分割配置されている。また、タグアレイＬ１ＴＡ及びタ
グアレイＬ２ＴＡもデコーダ／ドライバＴＡＷＤを挟ん
でそれぞれ２つに分割配置されている。さらに、２つの
データアレイＬ１ＤＡ及び２つのデータアレイＬ２ＤＡ
は、２つのタグアレイＬ１ＴＡ及び２つのタグアレイＬ
２ＴＡを挟んで２つに分割配置されている。すなわち、
メモリアレイは、デコーダ／ドライバＴＡＷＤを中心と
して面対象に配置されている。なお、デコーダ／ドライ
バＴＡＷＤは、図１６のデコーダＬ１ＤＥＣ、Ｌ２ＤＥ
Ｃに対応する。また、デコーダ／ドライバＤＡＷＤも、
図１６のデコーダＬ１ＤＥＣ、Ｌ２ＤＥＣに対応する。
導体チップ上のレイアウトイメージのブロック図が示さ
れる。データアレイＬ１ＤＡ及びデータアレイＬ２ＤＡ
はデコーダ／ドライバＤＡＷＤを挟んでそれぞれ２つに
分割配置されている。また、タグアレイＬ１ＴＡ及びタ
グアレイＬ２ＴＡもデコーダ／ドライバＴＡＷＤを挟ん
でそれぞれ２つに分割配置されている。さらに、２つの
データアレイＬ１ＤＡ及び２つのデータアレイＬ２ＤＡ
は、２つのタグアレイＬ１ＴＡ及び２つのタグアレイＬ
２ＴＡを挟んで２つに分割配置されている。すなわち、
メモリアレイは、デコーダ／ドライバＴＡＷＤを中心と
して面対象に配置されている。なお、デコーダ／ドライ
バＴＡＷＤは、図１６のデコーダＬ１ＤＥＣ、Ｌ２ＤＥ
Ｃに対応する。また、デコーダ／ドライバＤＡＷＤも、
図１６のデコーダＬ１ＤＥＣ、Ｌ２ＤＥＣに対応する。
【０１１１】また、データアレイＬ２ＤＡとデータアレ
イＬ１ＤＡとは、階層スイッチＨＳＷを介して接続され
る。タグアレイＬ２ＴＡとタグアレイＬ１ＴＡとは、階
層スイッチＨＳＷを介して接続される。すなわち、２次
キャッシュメモリアレイL2-arrayと１次キャッシュメモ
リアレイL1-arrayとは、階層スイッチＨＳＷを介して接
続される。データアレイＬ２ＤＡとタグアレイＬ２ＴＡ
に表示される数字（０、１、２、３）はウェイの番号を
示している。データアレイの各ウェイは、ウェイセレク
タＷＡＹＳＥＬの出力に基づいてウェイスイッチＷＡＹ
ＳＷによって選択される。また、ウェイセレクタＷＡＹ
ＳＥＬは制御信号Hit / Missを出力して、キャッシュメ
モリのヒット或いはミスヒットを中央処理装置ＣＰＵ等
に知らせる。データアレイＬ１ＤＡ、Ｌ２ＤＡからのデ
ータの読み出し及びデータアレイＬ１ＤＡ、Ｌ２ＤＡへ
のデータの書き込みはデータバスＤａｔａ及び読み出し
／書き込みアンプＲＷＡＭＰを介して行われる。図１８
には、データアレイＬ１ＤＡ、Ｌ２ＤＡの回路図が示さ
れる。本実施例は第４の実施例を４ウェイのメモリにし
た場合である。図面が複雑になるのでイコライズ回路は
省略されている。２次キャッシュメモリアレイのビット
線対ＢＳ、ＢＳＢと１次キャッシュメモリアレイのビッ
ト線対ＢＦ、ＢＦＢは階層スイッチＨＳＷで分割されて
いる。４つのウェイに対応する４つのビット線対がウェ
イスイッチＷＡＹＳＷを介して読み出し／書き込みアン
プＲＷＡＭＰに接続されている。従って、アンプの数は
ラインサイズと等しくなっている。アンプの数を少なく
することは消費電力の削減に効果がある。なお、図１８
の読み出し／書き込みアンプＲＷＡＭＰは、図面が複雑
になるのを避けるため、書き込みアンプについては省略
している。
イＬ１ＤＡとは、階層スイッチＨＳＷを介して接続され
る。タグアレイＬ２ＴＡとタグアレイＬ１ＴＡとは、階
層スイッチＨＳＷを介して接続される。すなわち、２次
キャッシュメモリアレイL2-arrayと１次キャッシュメモ
リアレイL1-arrayとは、階層スイッチＨＳＷを介して接
続される。データアレイＬ２ＤＡとタグアレイＬ２ＴＡ
に表示される数字（０、１、２、３）はウェイの番号を
示している。データアレイの各ウェイは、ウェイセレク
タＷＡＹＳＥＬの出力に基づいてウェイスイッチＷＡＹ
ＳＷによって選択される。また、ウェイセレクタＷＡＹ
ＳＥＬは制御信号Hit / Missを出力して、キャッシュメ
モリのヒット或いはミスヒットを中央処理装置ＣＰＵ等
に知らせる。データアレイＬ１ＤＡ、Ｌ２ＤＡからのデ
ータの読み出し及びデータアレイＬ１ＤＡ、Ｌ２ＤＡへ
のデータの書き込みはデータバスＤａｔａ及び読み出し
／書き込みアンプＲＷＡＭＰを介して行われる。図１８
には、データアレイＬ１ＤＡ、Ｌ２ＤＡの回路図が示さ
れる。本実施例は第４の実施例を４ウェイのメモリにし
た場合である。図面が複雑になるのでイコライズ回路は
省略されている。２次キャッシュメモリアレイのビット
線対ＢＳ、ＢＳＢと１次キャッシュメモリアレイのビッ
ト線対ＢＦ、ＢＦＢは階層スイッチＨＳＷで分割されて
いる。４つのウェイに対応する４つのビット線対がウェ
イスイッチＷＡＹＳＷを介して読み出し／書き込みアン
プＲＷＡＭＰに接続されている。従って、アンプの数は
ラインサイズと等しくなっている。アンプの数を少なく
することは消費電力の削減に効果がある。なお、図１８
の読み出し／書き込みアンプＲＷＡＭＰは、図面が複雑
になるのを避けるため、書き込みアンプについては省略
している。
【０１１２】ウェイスイッチＷＡＹＳＷは、ウェイセレ
クタＷＡＹＳＥＬからのウェイ選択信号ＷＡＹ０、ＷＡ
Ｙ１、ＷＡＹ２、ＷＡＹ３によって制御される。
クタＷＡＹＳＥＬからのウェイ選択信号ＷＡＹ０、ＷＡ
Ｙ１、ＷＡＹ２、ＷＡＹ３によって制御される。
【０１１３】ビット線対ＢＦ、ＢＦＢに接続されるメモ
リセルの数（３２行）は、ビット線対ＢＳ、ＢＳＢに接
続されるメモリセルの数（２５６行）より約１桁少な
い。従って、階層スイッチＨＳＷがオフの場合のデータ
アレイＬ１ＤＡと読み出し時間は、階層スイッチＨＳＷ
がオンの場合のデータアレイＬ２ＤＡとＬ１ＤＡの読み
出し時間より短くすることができる。
リセルの数（３２行）は、ビット線対ＢＳ、ＢＳＢに接
続されるメモリセルの数（２５６行）より約１桁少な
い。従って、階層スイッチＨＳＷがオフの場合のデータ
アレイＬ１ＤＡと読み出し時間は、階層スイッチＨＳＷ
がオンの場合のデータアレイＬ２ＤＡとＬ１ＤＡの読み
出し時間より短くすることができる。
【０１１４】データアレイＬ１ＤＡに要求するデータが
存在する場合（１次キャッシュメモリがヒットした場
合：L1-hit）は、データアレイＬ１ＤＡ内のデータはウ
ェイスイッチＷＡＹＳＷを介してセンスアンプＳＡＰで
読み出される。このとき、階層指定信号はネゲートされ
ており、階層スイッチＨＳＷは遮断状態にある。センス
アンプ起動信号ＳＡＣ１をアサートしたとき、制御信号
ＳＡＣ２をネゲートすれば、ビット線対ＢＡ、ＢＡＢが
ビット線対ＢＦ、ＢＦＢと分離されるため、高速読み出
しができる。
存在する場合（１次キャッシュメモリがヒットした場
合：L1-hit）は、データアレイＬ１ＤＡ内のデータはウ
ェイスイッチＷＡＹＳＷを介してセンスアンプＳＡＰで
読み出される。このとき、階層指定信号はネゲートされ
ており、階層スイッチＨＳＷは遮断状態にある。センス
アンプ起動信号ＳＡＣ１をアサートしたとき、制御信号
ＳＡＣ２をネゲートすれば、ビット線対ＢＡ、ＢＡＢが
ビット線対ＢＦ、ＢＦＢと分離されるため、高速読み出
しができる。
【０１１５】データアレイＬ２ＤＡに要求するデータが
存在する場合（２次キャッシュメモリがヒットした場
合：L2-hit）は、データアレイＬ２ＤＡがアクセスさ
れ、ビット線を介して直接データアレイＬ１ＤＡに書き
込まれる。置き換え動作は、センスアンプＳＡＰを利用
して以下のように行われる。まず、データアレイＬ２Ｄ
ＡのデータがセンスアンプＳＡＰで読み出される。次
に、階層指定信号ＨＳＷ１がネゲートされ、制御信号Ｓ
ＡＣ２はアサートされたままである。データアレイＬ２
ＤＡから読み出されたデータはビット線対ＢＦ、ＢＦＢ
上で増幅され、データアレイＬ１ＤＡに書き込まれる。
この置き換えシーケンスによっては、データアレイＬ２
ＤＡからデータアレイＬ１ＤＡへの書き込みには余分な
サイクルは不要である。
存在する場合（２次キャッシュメモリがヒットした場
合：L2-hit）は、データアレイＬ２ＤＡがアクセスさ
れ、ビット線を介して直接データアレイＬ１ＤＡに書き
込まれる。置き換え動作は、センスアンプＳＡＰを利用
して以下のように行われる。まず、データアレイＬ２Ｄ
ＡのデータがセンスアンプＳＡＰで読み出される。次
に、階層指定信号ＨＳＷ１がネゲートされ、制御信号Ｓ
ＡＣ２はアサートされたままである。データアレイＬ２
ＤＡから読み出されたデータはビット線対ＢＦ、ＢＦＢ
上で増幅され、データアレイＬ１ＤＡに書き込まれる。
この置き換えシーケンスによっては、データアレイＬ２
ＤＡからデータアレイＬ１ＤＡへの書き込みには余分な
サイクルは不要である。
【０１１６】従来の階層キャッシュメモリに比べて、占
有面積、消費電力及び読み出し時間において有利であ
る。すなわち、データアレイＬ１ＤＡとデータアレイＬ
２ＤＡ、タグアレイＬ１ＴＡとタグアレイＬ２ＴＡで周
辺回路を共用するため、１次キャッシュメモリと２次キ
ャッシュメモリとに必要な占有面積を減少させることが
できる。周辺回路が共用になっているため、置き換えシ
ーケンス時の消費電力を削減できる。ビット線が階層ス
イッチのみを介して接続されているため、置き換えシー
ケンスに必要な時間は無視できる。
有面積、消費電力及び読み出し時間において有利であ
る。すなわち、データアレイＬ１ＤＡとデータアレイＬ
２ＤＡ、タグアレイＬ１ＴＡとタグアレイＬ２ＴＡで周
辺回路を共用するため、１次キャッシュメモリと２次キ
ャッシュメモリとに必要な占有面積を減少させることが
できる。周辺回路が共用になっているため、置き換えシ
ーケンス時の消費電力を削減できる。ビット線が階層ス
イッチのみを介して接続されているため、置き換えシー
ケンスに必要な時間は無視できる。
【０１１７】データアレイＬ１ＤＡのデコーダ／ドライ
バＤＡＷＤとデータアレイＬ２ＤＡのデコーダ／ドライ
バＤＡＷＤの間にあるバッファ回路ＢＵＦは、１次キャ
ッシュメモリのアドレスの負荷を軽くするためのもので
ある。１次キャッシュメモリの方が２次キャッシュメモ
リよりも読み出し時間を短くする必要があるため、１次
キャッシュメモリ側のアドレスの負荷を軽くするように
アドレスは１次キャッシュメモリ側から入力するのが望
ましい。
バＤＡＷＤとデータアレイＬ２ＤＡのデコーダ／ドライ
バＤＡＷＤの間にあるバッファ回路ＢＵＦは、１次キャ
ッシュメモリのアドレスの負荷を軽くするためのもので
ある。１次キャッシュメモリの方が２次キャッシュメモ
リよりも読み出し時間を短くする必要があるため、１次
キャッシュメモリ側のアドレスの負荷を軽くするように
アドレスは１次キャッシュメモリ側から入力するのが望
ましい。
【０１１８】図１９には、１次キャッシュメモリがヒッ
トした場合（上側：L1-hit）と２次キャッシュメモリが
ヒットした場合（下側：L2-hit）のデータアレイのシミ
ュレーション波形が示されている。１次キャッシュメモ
リがヒットした場合のアクセス時間は４．８ｎｓであ
る。２次キャッシュメモリがヒットした場合のアクセス
時間は７．７ｎｓである。本実施例を用いることによ
り、アクセス時間を３８％減少することができる。
トした場合（上側：L1-hit）と２次キャッシュメモリが
ヒットした場合（下側：L2-hit）のデータアレイのシミ
ュレーション波形が示されている。１次キャッシュメモ
リがヒットした場合のアクセス時間は４．８ｎｓであ
る。２次キャッシュメモリがヒットした場合のアクセス
時間は７．７ｎｓである。本実施例を用いることによ
り、アクセス時間を３８％減少することができる。
【０１１９】図２０には、電源電圧１Ｖ、動作周波数１
００ＭＨｚ時のデータアレイの消費電力のシミュレーシ
ョン結果が示される。１次キャッシュメモリがヒットし
た場合（L1-hit）の消費電力は、６．２ｍＷである。１
次キャッシュメモリの置き換え動作時（２次キャッシュ
メモリがヒットした場合（L2-hit））には、消費電力が
３．５ｍＷ増加して９．７ｍＷになる。しかし、１次キ
ャッシュメモリのヒット率が９０％と仮定すると、実効
消費電力は６．５ｍＷに減少する（従来の１８ｋバイト
のデータアレイでの８．４ｍＷに比べて２３％減少す
る）。
００ＭＨｚ時のデータアレイの消費電力のシミュレーシ
ョン結果が示される。１次キャッシュメモリがヒットし
た場合（L1-hit）の消費電力は、６．２ｍＷである。１
次キャッシュメモリの置き換え動作時（２次キャッシュ
メモリがヒットした場合（L2-hit））には、消費電力が
３．５ｍＷ増加して９．７ｍＷになる。しかし、１次キ
ャッシュメモリのヒット率が９０％と仮定すると、実効
消費電力は６．５ｍＷに減少する（従来の１８ｋバイト
のデータアレイでの８．４ｍＷに比べて２３％減少す
る）。
【０１２０】図２１には、３層金属配線の０．２５μｍ
ＣＭＯＳプロセス技術で試作したチップの特徴が示され
ている。また、図２２には、プロセスとデバイスパラメ
ータが示されている。電源電圧１Ｖで高い特性を得るた
めに、ＭＯＳＦＥＴのゲート酸化膜厚は４．５ｎｍにし
ている。高信頼性（高雑音余裕）とＣＰＵ等の論理回路
ＬＳＩとのプロセスの互換性のため、メモリセルには６
トランジスタ・セル（完全ＣＭＯＳ型メモリセル）を使
用している。また、周辺回路のＭＯＳトランジスタとメ
モリセルのＭＯＳトランジスタとはしきい値電圧を変え
ている。前者は、０．３Ｖで、後者は、０．５Ｖであ
る。キャッシュメモリのサイズは、３．６ｍｍＸ２．１
ｍｍである。
ＣＭＯＳプロセス技術で試作したチップの特徴が示され
ている。また、図２２には、プロセスとデバイスパラメ
ータが示されている。電源電圧１Ｖで高い特性を得るた
めに、ＭＯＳＦＥＴのゲート酸化膜厚は４．５ｎｍにし
ている。高信頼性（高雑音余裕）とＣＰＵ等の論理回路
ＬＳＩとのプロセスの互換性のため、メモリセルには６
トランジスタ・セル（完全ＣＭＯＳ型メモリセル）を使
用している。また、周辺回路のＭＯＳトランジスタとメ
モリセルのＭＯＳトランジスタとはしきい値電圧を変え
ている。前者は、０．３Ｖで、後者は、０．５Ｖであ
る。キャッシュメモリのサイズは、３．６ｍｍＸ２．１
ｍｍである。
【０１２１】図２３には、データアレイの測定波形が示
されている。ＡＤＤはアドレス入力、ＳＥＬはタグアレ
イからのウェイ選択信号、ＯＵＴはウェイ選択信号ＳＥ
Ｌに対応するデータアレイからの出力信号を表してい
る。１次キャッシュメモリがヒットした場合のアクセス
時間は４．５ｎｓである。２次キャッシュメモリがヒッ
トした場合のアクセス時間は７．５ｎｓである。これ
は、シミュレーション結果とほぼ一致している。１次キ
ャッシュメモリのヒット率は約９０％であるため、実効
アクセス時間は５ｎｓとなる。
されている。ＡＤＤはアドレス入力、ＳＥＬはタグアレ
イからのウェイ選択信号、ＯＵＴはウェイ選択信号ＳＥ
Ｌに対応するデータアレイからの出力信号を表してい
る。１次キャッシュメモリがヒットした場合のアクセス
時間は４．５ｎｓである。２次キャッシュメモリがヒッ
トした場合のアクセス時間は７．５ｎｓである。これ
は、シミュレーション結果とほぼ一致している。１次キ
ャッシュメモリのヒット率は約９０％であるため、実効
アクセス時間は５ｎｓとなる。
【０１２２】《第１１の実施例》図２４には、本発明の
第１１の実施例に係るキャッシュメモリの論理的イメー
ジのブロック図が示されている。本実施例は第６の実施
例のメモリ装置を４ウェイ・セット・アソシアティブ構
造のキャッシュメモリにした場合のものである。キャッ
シュメモリ２４０はインストラクションポートＩＰＯＲ
ＴとデータポートＤＰＯＲＴを有する。マイクロプロセ
ッサ等のインストラクションパスとデータパスに接続し
て、命令キャッシュとデータキャッシュを兼ね備えたキ
ャッシュメモリとして用いるものである。すなわち、キ
ャッシュメモリ２４０は、２ポートを有するユニファイ
キャッシュである。キャッシュメモリ２４０は、３２Ｋ
バイトの２次キャッシュメモリと、２つの４Ｋバイトの
１次キャッシュメモリとで構成される。キャッシュメモ
リ２４０は、２次キャッシュメモリのタグアレイＬ２Ｔ
ＡＧとデータアレイＬ２ＤＡＴと、１次キャッシュメモ
リのタグアレイＬ１ＴＡＩ、Ｌ１ＴＡＤとデータアレイ
Ｌ１ＤＡＩ、Ｌ１ＤＡＤと、２次キャッシュメモリのデ
コーダＬ２ＤＥ（図示されていないが、タグアレイとデ
ータアレイは別にデコーダを有する。）と、１次キャッ
シュメモリのデコーダＬ１ＤＩ、Ｌ１ＤＤ（図示されて
いないが、タグアレイとデータアレイは別にデコーダを
有する。）と、ウェイセレクタＳＥＬＩ、ＳＥＬＤと、
比較器ＣＭＰＩ、ＣＭＰＤと、アドレスセレクタＳＥＬ
とで構成される。
第１１の実施例に係るキャッシュメモリの論理的イメー
ジのブロック図が示されている。本実施例は第６の実施
例のメモリ装置を４ウェイ・セット・アソシアティブ構
造のキャッシュメモリにした場合のものである。キャッ
シュメモリ２４０はインストラクションポートＩＰＯＲ
ＴとデータポートＤＰＯＲＴを有する。マイクロプロセ
ッサ等のインストラクションパスとデータパスに接続し
て、命令キャッシュとデータキャッシュを兼ね備えたキ
ャッシュメモリとして用いるものである。すなわち、キ
ャッシュメモリ２４０は、２ポートを有するユニファイ
キャッシュである。キャッシュメモリ２４０は、３２Ｋ
バイトの２次キャッシュメモリと、２つの４Ｋバイトの
１次キャッシュメモリとで構成される。キャッシュメモ
リ２４０は、２次キャッシュメモリのタグアレイＬ２Ｔ
ＡＧとデータアレイＬ２ＤＡＴと、１次キャッシュメモ
リのタグアレイＬ１ＴＡＩ、Ｌ１ＴＡＤとデータアレイ
Ｌ１ＤＡＩ、Ｌ１ＤＡＤと、２次キャッシュメモリのデ
コーダＬ２ＤＥ（図示されていないが、タグアレイとデ
ータアレイは別にデコーダを有する。）と、１次キャッ
シュメモリのデコーダＬ１ＤＩ、Ｌ１ＤＤ（図示されて
いないが、タグアレイとデータアレイは別にデコーダを
有する。）と、ウェイセレクタＳＥＬＩ、ＳＥＬＤと、
比較器ＣＭＰＩ、ＣＭＰＤと、アドレスセレクタＳＥＬ
とで構成される。
【０１２３】なお、キャッシュメモリ２４０は物理アド
レス側の配置されている。すなわち、メモリ管理ユニッ
ト（ＭＭＵ）内のアドレス変換バッファＴＬＢで論理ア
ドレス（仮想アドレス：Virtual Address）から物理ア
ドレス（Physical Address）に変換された後に、キャッ
シュメモリ２４０がアクセスされる。
レス側の配置されている。すなわち、メモリ管理ユニッ
ト（ＭＭＵ）内のアドレス変換バッファＴＬＢで論理ア
ドレス（仮想アドレス：Virtual Address）から物理ア
ドレス（Physical Address）に変換された後に、キャッ
シュメモリ２４０がアクセスされる。
【０１２４】タグアレイＬ２ＴＡＧは、４Ｘ２５６行Ｘ
２３ビットのメモリアレイで構成される。データアレイ
Ｌ２ＤＡＴは、４Ｘ２５６行Ｘ２５６ビットのメモリア
レイで構成される。タグアレイＬ１ＴＡＧは、４Ｘ３２
行Ｘ２３ビットのメモリアレイで構成される。データア
レイＬ１ＤＡＴは、４Ｘ３２行Ｘ２５６ビットのメモリ
アレイで構成される。
２３ビットのメモリアレイで構成される。データアレイ
Ｌ２ＤＡＴは、４Ｘ２５６行Ｘ２５６ビットのメモリア
レイで構成される。タグアレイＬ１ＴＡＧは、４Ｘ３２
行Ｘ２３ビットのメモリアレイで構成される。データア
レイＬ１ＤＡＴは、４Ｘ３２行Ｘ２５６ビットのメモリ
アレイで構成される。
【０１２５】アドレスセレクタＳＥＬは、インストラク
ションポート側からの２次キャッシュメモリのアクセス
とデータポート側からの２次キャッシュメモリのアクセ
スとのアドレス信号の切り替えを行っている。同時にア
クセスが発生した場合は、予め決められた優先順位に従
ってアドレスセレクタＳＥＬがアドレス信号を選択す
る。図２５には、データアレイＬ２ＤＡＴ、Ｌ１ＤＡ
Ｄ、Ｌ１ＤＡＩの回路図が示される。図２５は、階層ス
イッチＨＳＷを具体的に示している点と、プリデコーダ
ＰＲＥＤＥＣ及びデコーダ／ワードドライバＷＤを示し
ている点が異なるのみで、図１０の第６の実施例と基本
的には同じである。インストラクション及びデータのイ
ンデックスアドレスは、３群のプリデコードアドレスに
プリデコーダＰＲＥＤＥＣでデコードされる。２次キャ
ッシュメモリは、３群全てのプリデコードアドレスをデ
コーダ／ワードドライバＷＤでデコードする。一方、１
次キャッシュメモリは、２群のプリデコードアドレスの
みをデコーダ／ワードドライバＷＤでデコードする。プ
リデコードアドレス信号は１次キャッシュメモリと２次
キャッシュメモリとの間のデコーダスイッチＤＳＷによ
って導通・遮断されるようにされる。これは、図２４の
アドレスセレクタＳＥＬの機能を実現するためと１次キ
ャッシュメモリをアクセス時のプリデコードアドレス信
号の負荷を軽減するためのものである。
ションポート側からの２次キャッシュメモリのアクセス
とデータポート側からの２次キャッシュメモリのアクセ
スとのアドレス信号の切り替えを行っている。同時にア
クセスが発生した場合は、予め決められた優先順位に従
ってアドレスセレクタＳＥＬがアドレス信号を選択す
る。図２５には、データアレイＬ２ＤＡＴ、Ｌ１ＤＡ
Ｄ、Ｌ１ＤＡＩの回路図が示される。図２５は、階層ス
イッチＨＳＷを具体的に示している点と、プリデコーダ
ＰＲＥＤＥＣ及びデコーダ／ワードドライバＷＤを示し
ている点が異なるのみで、図１０の第６の実施例と基本
的には同じである。インストラクション及びデータのイ
ンデックスアドレスは、３群のプリデコードアドレスに
プリデコーダＰＲＥＤＥＣでデコードされる。２次キャ
ッシュメモリは、３群全てのプリデコードアドレスをデ
コーダ／ワードドライバＷＤでデコードする。一方、１
次キャッシュメモリは、２群のプリデコードアドレスの
みをデコーダ／ワードドライバＷＤでデコードする。プ
リデコードアドレス信号は１次キャッシュメモリと２次
キャッシュメモリとの間のデコーダスイッチＤＳＷによ
って導通・遮断されるようにされる。これは、図２４の
アドレスセレクタＳＥＬの機能を実現するためと１次キ
ャッシュメモリをアクセス時のプリデコードアドレス信
号の負荷を軽減するためのものである。
【０１２６】１次キャッシュメモリの記憶容量を小さ
く、読み出し時間を小さくしているので、アドレス変換
バッファＴＬＢで論理アドレスを物理アドレスに変換す
る時間を考慮しても１次キャッシュメモリの読み出し時
間は小さく押さえられる。
く、読み出し時間を小さくしているので、アドレス変換
バッファＴＬＢで論理アドレスを物理アドレスに変換す
る時間を考慮しても１次キャッシュメモリの読み出し時
間は小さく押さえられる。
【０１２７】一般的には、ユニファイキャッシュはセパ
レートキャッシュよりもヒット率が高い。一方、セパレ
ートキャッシュはマイクロプロセッサとキャッシュメモ
リとのバンド幅を２倍にできる。従って、キャッシュメ
モリ２４０は、従来のセパレートキャッシュとユニファ
イキャッシュの双方の利点を備えることができる。
レートキャッシュよりもヒット率が高い。一方、セパレ
ートキャッシュはマイクロプロセッサとキャッシュメモ
リとのバンド幅を２倍にできる。従って、キャッシュメ
モリ２４０は、従来のセパレートキャッシュとユニファ
イキャッシュの双方の利点を備えることができる。
【０１２８】《第１2の実施例》図２６には本発明のキ
ャッシュメモリを用いたマイクロコンピュータＭＣＵと
メインメモリＭＭ１とのシステムの一例が示されてい
る。マイクロコンピュータＭＣＵは、中央処理装置ＣＰ
Ｕと、浮動小数点処理ユニットＦＰＵ１と、乗算器ＭＵ
ＬＴと、メモリ管理ユニットＭＭＵ１と、キャッシュメ
モリコントローラＣＣＮＴと、キャッシュメモリＣＡＣ
ＨＥと、３２ビットデータバスＤＢＵＳと、３２ビット
論理アドレスバスＬＡＢＵＳと、３２ビット物理アドレ
スバスＰＡＢＵＳと、３２ビットデータバスＤＢＳと、
外部バスインタフェースＥＢＩＦ等から構成され、単結
晶シリコン等で形成された単一の半導体基板上に形成さ
れる。命令キャッシュとデータキャッシュが混在してい
るキャッシュメモリの例である。マイクロコンピュータ
ＭＣＵとメインメモリＭＭ１とは外部データバスＥＤＢ
と外部アドレスバスＥＡＢとを介して接続される。メイ
ンメモリＭＭ１には、例えばＤＲＡＭ(Dynamic Random
Acess Memory)や同期型ＤＲＡＭ(Synchronous DRAM)の
ようなダイナミック型のメモリセルを用いた半導体メモ
リが使用される。
ャッシュメモリを用いたマイクロコンピュータＭＣＵと
メインメモリＭＭ１とのシステムの一例が示されてい
る。マイクロコンピュータＭＣＵは、中央処理装置ＣＰ
Ｕと、浮動小数点処理ユニットＦＰＵ１と、乗算器ＭＵ
ＬＴと、メモリ管理ユニットＭＭＵ１と、キャッシュメ
モリコントローラＣＣＮＴと、キャッシュメモリＣＡＣ
ＨＥと、３２ビットデータバスＤＢＵＳと、３２ビット
論理アドレスバスＬＡＢＵＳと、３２ビット物理アドレ
スバスＰＡＢＵＳと、３２ビットデータバスＤＢＳと、
外部バスインタフェースＥＢＩＦ等から構成され、単結
晶シリコン等で形成された単一の半導体基板上に形成さ
れる。命令キャッシュとデータキャッシュが混在してい
るキャッシュメモリの例である。マイクロコンピュータ
ＭＣＵとメインメモリＭＭ１とは外部データバスＥＤＢ
と外部アドレスバスＥＡＢとを介して接続される。メイ
ンメモリＭＭ１には、例えばＤＲＡＭ(Dynamic Random
Acess Memory)や同期型ＤＲＡＭ(Synchronous DRAM)の
ようなダイナミック型のメモリセルを用いた半導体メモ
リが使用される。
【０１２９】キャッシュメモリＣＡＣＨＥは、例えば、
４ウエイ・セット・アソシアテイブ方式のキャッシュメ
モリであり、４組のタグ部とデータ部からなる１次キャ
ッシュメモリ部と４組のタグ部とデータ部からなる２次
キャッシュメモリ部とから構成され、１次キャッシュメ
モリ部のビット線と２次キャッシュメモリ部のビット線
が階層スイッチを介して接続されている。前記階層スイ
ッチは、キャッシュコントローラＣＣＮＴからの信号線
によって制御される。１次キャッシュメモリと２次キャ
ッシュメモリとがマイクロコンピュータに内蔵されるた
め、処理速度の向上が図れる。記憶容量は、１次キャッ
シュメモリ、２次キャッシュメモリ、メインメモリＭＭ
１の順で大きくなり。アクセス時間は、１次キャッシュ
メモリ、２次キャッシュメモリ、メインメモリＭＭ１の
順で大きくなる。１次キャッシュメモリ、２次キャッシ
ュメモリ及びメインメモリＭＭ１でメモリの階層を形成
している。
４ウエイ・セット・アソシアテイブ方式のキャッシュメ
モリであり、４組のタグ部とデータ部からなる１次キャ
ッシュメモリ部と４組のタグ部とデータ部からなる２次
キャッシュメモリ部とから構成され、１次キャッシュメ
モリ部のビット線と２次キャッシュメモリ部のビット線
が階層スイッチを介して接続されている。前記階層スイ
ッチは、キャッシュコントローラＣＣＮＴからの信号線
によって制御される。１次キャッシュメモリと２次キャ
ッシュメモリとがマイクロコンピュータに内蔵されるた
め、処理速度の向上が図れる。記憶容量は、１次キャッ
シュメモリ、２次キャッシュメモリ、メインメモリＭＭ
１の順で大きくなり。アクセス時間は、１次キャッシュ
メモリ、２次キャッシュメモリ、メインメモリＭＭ１の
順で大きくなる。１次キャッシュメモリ、２次キャッシ
ュメモリ及びメインメモリＭＭ１でメモリの階層を形成
している。
【０１３０】《第１３の実施例》図２７には本発明のキ
ャッシュメモリを用いたマイクロプロセッサＭＰＵとメ
インメモリＭＭ２とのシステムの一例が示されている。
マイクロプロセッサＭＰＵは、命令ユニットＩＮＳＴ
と、浮動小数点処理ユニットＦＰＵ２と、整数処理ユニ
ットＩＵと、メモリ管理ユニットＭＭＵ２と、命令キャ
ッシュメモリＩＮＣＡと、データキャッシュメモリＤＣ
Ａと、システムインタフェースＳＩＦ等から構成され、
単結晶シリコン等で形成された単一の半導体基板上に形
成される。データキャッシュメモリと命令キャッシュメ
モリとが分離された例である。マイクロプロセッサＭＰ
ＵとメインメモリＭＭ２とは外部データバスＥＤＢ２と
外部アドレスバスＥＡＢ２とを介して接続される。メイ
ンメモリＭＭ２には、メインメモリＭＭ１同様ダイナミ
ック型のメモリセルを用いた半導体メモリが使用され
る。
ャッシュメモリを用いたマイクロプロセッサＭＰＵとメ
インメモリＭＭ２とのシステムの一例が示されている。
マイクロプロセッサＭＰＵは、命令ユニットＩＮＳＴ
と、浮動小数点処理ユニットＦＰＵ２と、整数処理ユニ
ットＩＵと、メモリ管理ユニットＭＭＵ２と、命令キャ
ッシュメモリＩＮＣＡと、データキャッシュメモリＤＣ
Ａと、システムインタフェースＳＩＦ等から構成され、
単結晶シリコン等で形成された単一の半導体基板上に形
成される。データキャッシュメモリと命令キャッシュメ
モリとが分離された例である。マイクロプロセッサＭＰ
ＵとメインメモリＭＭ２とは外部データバスＥＤＢ２と
外部アドレスバスＥＡＢ２とを介して接続される。メイ
ンメモリＭＭ２には、メインメモリＭＭ１同様ダイナミ
ック型のメモリセルを用いた半導体メモリが使用され
る。
【０１３１】命令キャッシュメモリＩＮＣＡとデータキ
ャッシュメモリＤＣＡとは、図２６のキャッシュメモリ
ＣＡＣＨＥと同様な構成とすることができる。１次キャ
ッシュメモリと２次キャッシュメモリとがマイクロプロ
セッサに内蔵されるため、図２６の例と同様に処理速度
の向上が図れる。なお、デユアルポートメモリをデータ
キャッシュメモリＤＣＡに使用した場合は、整数処理ユ
ニットＩＵと浮動小数点処理ユニットＦＰＵとを別々の
データパスでデータキャッシュメモリＤＣＡに接続すれ
ば、並列演算処理が可能になり、さらに処理速度が向上
する。図２６の例と同様に１次キャッシュメモリ、２次
キャッシュメモリ及びメインメモリＭＭ２でメモリの階
層を形成している。
ャッシュメモリＤＣＡとは、図２６のキャッシュメモリ
ＣＡＣＨＥと同様な構成とすることができる。１次キャ
ッシュメモリと２次キャッシュメモリとがマイクロプロ
セッサに内蔵されるため、図２６の例と同様に処理速度
の向上が図れる。なお、デユアルポートメモリをデータ
キャッシュメモリＤＣＡに使用した場合は、整数処理ユ
ニットＩＵと浮動小数点処理ユニットＦＰＵとを別々の
データパスでデータキャッシュメモリＤＣＡに接続すれ
ば、並列演算処理が可能になり、さらに処理速度が向上
する。図２６の例と同様に１次キャッシュメモリ、２次
キャッシュメモリ及びメインメモリＭＭ２でメモリの階
層を形成している。
【０１３２】第１２及び第１３の実施例のように１次キ
ャッシュメモリと２次キャッシュメモリをマイクロプロ
セッサ等の半導体データ処理装置に内蔵するため、ヒッ
ト率の高いキャッシュメモリが内蔵できる。ヒット率の
高いキャッシュメモリを内蔵することによって、負荷の
大きいオフチップメモリのアクセスを減少させることが
できるため、半導体データ処理装置のみならず、半導体
データ処理装置を使用する携帯情報機器全体の消費電力
を低減することができる。また、オフチップの読み出し
時間の長いメモリのアクセスが減少するので、高速化を
図ることができる。
ャッシュメモリと２次キャッシュメモリをマイクロプロ
セッサ等の半導体データ処理装置に内蔵するため、ヒッ
ト率の高いキャッシュメモリが内蔵できる。ヒット率の
高いキャッシュメモリを内蔵することによって、負荷の
大きいオフチップメモリのアクセスを減少させることが
できるため、半導体データ処理装置のみならず、半導体
データ処理装置を使用する携帯情報機器全体の消費電力
を低減することができる。また、オフチップの読み出し
時間の長いメモリのアクセスが減少するので、高速化を
図ることができる。
【０１３３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが本発明はそれに限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変更可能であることはいうまでもない。例えば、メ
モリセルは、スタティック型のメモリセルの替りにダイ
ナミック型のメモリセル、不揮発性のメモリセル又は連
想メモリセルを用いてもよい。
例に基づいて具体的に説明したが本発明はそれに限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変更可能であることはいうまでもない。例えば、メ
モリセルは、スタティック型のメモリセルの替りにダイ
ナミック型のメモリセル、不揮発性のメモリセル又は連
想メモリセルを用いてもよい。
【０１３４】また、メモリアレイＭＡＦのメモリセルは
スタティック型のメモリセルを使用し、メモリアレイM
ＡＳのメモリセルはダイナミック型のメモリセルを使用
してもよい。さらに、メモリアレイＭＡＦのメモリセル
はスタティック型のメモリセルを使用し、メモリアレイ
MＡＳのメモリセルは不揮発性のメモリセルを使用して
もよい。この場合、メモリアレイMＡＳは主記憶として
使用してもよい。大容量ＤＲＡＭや大容量ＲＯＭ内蔵の
マイコンにおいては、メモリアレイＭＡＦがキャッシュ
メモリとして動作でき高速動作と低消費電力の効果が得
られる。
スタティック型のメモリセルを使用し、メモリアレイM
ＡＳのメモリセルはダイナミック型のメモリセルを使用
してもよい。さらに、メモリアレイＭＡＦのメモリセル
はスタティック型のメモリセルを使用し、メモリアレイ
MＡＳのメモリセルは不揮発性のメモリセルを使用して
もよい。この場合、メモリアレイMＡＳは主記憶として
使用してもよい。大容量ＤＲＡＭや大容量ＲＯＭ内蔵の
マイコンにおいては、メモリアレイＭＡＦがキャッシュ
メモリとして動作でき高速動作と低消費電力の効果が得
られる。
【０１３５】さらに、本発明は、キャッシュメモリのみ
ならず、メモリ管理ユニットのアドレス変換バッファの
ＴＬＢ（Translation Look-aside Buffer)にも適用でき
る。
ならず、メモリ管理ユニットのアドレス変換バッファの
ＴＬＢ（Translation Look-aside Buffer)にも適用でき
る。
【０１３６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１３７】すなわち、情報を記憶する複数のメモリセ
ルがアレイ状に形成された複数のメモリセルアレイのビ
ット線をスイッチによって接続することにより、メモリ
セルアレイの一部を高速・低消費電力にアクセスでき
る。
ルがアレイ状に形成された複数のメモリセルアレイのビ
ット線をスイッチによって接続することにより、メモリ
セルアレイの一部を高速・低消費電力にアクセスでき
る。
【０１３８】また、前記複数のメモリセルアレイ間に包
含関係を持たせれば、実効的に高速・低消費電力な半導
体メモリ装置およびキャッシュメモリが実現できる。
含関係を持たせれば、実効的に高速・低消費電力な半導
体メモリ装置およびキャッシュメモリが実現できる。
【図１】本発明の第１の実施例であるメモリ装置の構成
を示す図。
を示す図。
【図２】本発明の第１の実施例であるメモリ装置の動作
を示すタイミングチャートの図。
を示すタイミングチャートの図。
【図３】一般的なメモリ装置の構成を示す概念図。
【図４】本発明の第２の実施例であるメモリ装置の構成
を示す図。
を示す図。
【図５】本発明の第２の実施例であるメモリ装置の動作
を示すタイミングチャートの図。
を示すタイミングチャートの図。
【図６】本発明の第３の実施例であるメモリ装置の構成
を示す図。
を示す図。
【図７】本発明の第３の実施例であるメモリ装置の動作
を示すフローチャートの図。
を示すフローチャートの図。
【図８】本発明の第４の実施例であるメモリ装置の構成
を示す図。
を示す図。
【図９】本発明の第５の実施例であるメモリ装置の構成
を示す図。
を示す図。
【図１０】本発明の第６の実施例であるメモリ装置の構
成を示す図。
成を示す図。
【図１１】本発明の第７の実施例であるメモリ装置の構
成を示す図。
成を示す図。
【図１２】本発明の第８の実施例であるメモリ装置の構
成を示す図。
成を示す図。
【図１３】本発明の第９の実施例であるメモリ装置の構
成を示す図。
成を示す図。
【図１４】メモリセルの静的雑音余裕を示す図。
【図１５】読み出し速度の電源電圧依存性を示す図。
【図１６】本発明の第１０の実施例に係るキャッシュメ
モリの論理的イメージを示す図。
モリの論理的イメージを示す図。
【図１７】本発明の第１０の実施例に係るキャッシュメ
モリの半導体チップ上のレイアウトイメージを示す図。
モリの半導体チップ上のレイアウトイメージを示す図。
【図１８】本発明の第１０の実施例に係るキャッシュメ
モリのデータアレイの回路を示す図。
モリのデータアレイの回路を示す図。
【図１９】本発明の第１０の実施例に係るキャッシュメ
モリのデータアレイのシミュレーション波形を示す図。
モリのデータアレイのシミュレーション波形を示す図。
【図２０】本発明の第１０の実施例に係るキャッシュメ
モリのデータアレイの消費電力のシミュレーション結果
を示す図。
モリのデータアレイの消費電力のシミュレーション結果
を示す図。
【図２１】本発明の第１０の実施例に係るキャッシュメ
モリの試作したチップの特徴を示す図。
モリの試作したチップの特徴を示す図。
【図２２】本発明の第１０の実施例に係るキャッシュメ
モリの試作したチップのプロセスとデバイスパラメータ
を示す図。
モリの試作したチップのプロセスとデバイスパラメータ
を示す図。
【図２３】本発明の第１０の実施例に係るキャッシュメ
モリの試作したチップのデータアレイの測定波形を示す
図。
モリの試作したチップのデータアレイの測定波形を示す
図。
【図２４】本発明の第１１の実施例に係るキャッシュメ
モリの論理的イメージを示す図。
モリの論理的イメージを示す図。
【図２５】本発明の第１１の実施例に係るキャッシュメ
モリのデータアレイの回路を示す図。
モリのデータアレイの回路を示す図。
【図２６】本発明のキャッシュメモリを内蔵したマイク
ロコンピュータを用いたシステムのブロック図。
ロコンピュータを用いたシステムのブロック図。
【図２７】本発明のキャッシュメモリを内蔵したマイク
ロプロセッサを用いたシステムのブロック図。
ロプロセッサを用いたシステムのブロック図。
ＭＡＦ、ＭＡＳ、ＭＡＴ、ＨＡ１……メモリセルアレ
イ、 ＴＡＳ、ＴＡＦ、ＤＡＳ、ＤＡＦ……メモリセルアレ
イ、 Ｍ……メモリセル、 Ｄ……デュアルポートメモリセル、 ＷＳ１、ＷＳ２、ＷＳｐ……ワード線、 ＷＳ１Ｔ、ＷＳ２Ｔ、ＷＳｐＴ……ワード線、 ＷＦ１、ＷＦ２、ＷＦｑ……ワード線、 ＷＬ１、ＷＬ２、ＷＬｒ……ワード線、 ＷＴ１、ＷＴ２、ＷＴｕ……ワード線、 ＳＡ、ＳＡＴ、ＳＡＵ……センスアンプ起動信号、 ＨＳＷ１、ＨＳＷ２、ＨＳＷ３……階層指定信号、 ＢＳ１、ＢＳ２、ＢＳｎ……ビット線、 ＢＳＢ１、ＢＳＢ２、ＢＳＢｎ……ビット線、 ＢＦ１、ＢＦ２、ＢＦｎ……ビット線、 ＢＦＢ１、ＢＦＢ２、ＢＦＢｎ……ビット線、 ＢＬ１、ＢＬ２、ＢＬｎ……ビット線、 ＢＬＢ１、ＢＬＢ２、ＢＬＢｎ……ビット線、 ＳＳ１、ＳＳＢ１、ＳＦ１、ＳＦＢ１……ビット線、 ＢＴ１、ＢＴＢ１……ビット線、 ＢＳ１Ｔ、ＢＳＢ１Ｔ……ビット線、 ＢＦ１Ｔ、ＢＦＢ１Ｔ……ビット線、 １０５、１０６、１０７、１０８、１０９、１１０……
ビット線、 ＳＥＬ０……セレクタ、 ＳＡ１、ＳＡ２、ＳＡｎ、ＳＡ１Ｔ……センスアンプ、 ＳＡ１Ｕ、ＳＡ２Ｕ、ＳＡｎＵ……センスアンプ、 ＴＳＡ、ＤＳＡ……センスアンプ、 ＨＳ１、ＨＳ２、ＨＳｎ……階層スイッチ、 ＨＳＢ１、ＨＳＢ２、ＨＳＢｎ……階層スイッチ、 ＴＨ、ＤＨ……階層スイッチ、 ＨＥ１、ＨＥＢ１、ＨＦ１、ＨＦＢ１、ＨＴ１、ＨＴＢ
１……階層スイッチ、 ＨＵ１、ＨＵＢ１……階層スイッチ、 Ｄ１、Ｄ２、Ｄｎ……データ出力、 Ｄ１Ｔ、Ｄ２Ｔ、ＤｎＴ……データ出力、 Ｄ１Ｕ、Ｄ２Ｕ、ＤｎＵ……データ出力、 ＤＢ１、ＤＢ２、ＤＢｎ……データ出力、 ＤＢＢ１、ＤＢＢ２、ＤＢＢｎ……データ出力、 ＹＳＷ、ＹＳＷ１、ＹＳＷ２……Ｙスイッチ信号、 ＥＱ１……イコライザ、 ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＰ５、ＭＮ６、Ｍ
Ｎ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２
……ＮＭＯＳトランジスタ、 ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、Ｍ
Ｐ７、ＭＰ８、ＭＰ９、ＭＰ１０、ＭＰ１１、ＭＰ１２
……ＰＭＯＳトランジスタ、 ＣＭＰ１……比較器、 ＨＩＴ……ヒット信号、 １００、１０１、１０２、１０３……デコーダ、 ＭＣＵ……マイクロコンピュータ、 ＣＰＵ……中央処理装置、 ＦＰＵ１、ＦＰＵ２……浮動小数点演算処理ユニット、 ＭＵＬＴ……乗算器、 ＭＭＵ１、ＭＭＵ２……メモリ管理ユニット、 ＣＣＮＴ……キャッシュメモリコントローラ、 ＣＡＣＨＥ……キャッシュメモリ、 ＤＢＵＳ、ＤＢＳ……３２ビットデータバス、 ＬＡＢＵＳ……３２ビット論理アドレスバス、 ＰＡＢＵＳ……３２ビット物理アドレスバス、 ＥＢＩＦ……外部バスインタフェース、 ＭＰＵ……マイクロプロセッサ、 ＩＵ……整数演算処理ユニット、 ＩＮＣＡ……命令キャッシュ、 ＤＣＡ……データキャッシュメモリ、 ＳＩＦ……システムインタフェース。
イ、 ＴＡＳ、ＴＡＦ、ＤＡＳ、ＤＡＦ……メモリセルアレ
イ、 Ｍ……メモリセル、 Ｄ……デュアルポートメモリセル、 ＷＳ１、ＷＳ２、ＷＳｐ……ワード線、 ＷＳ１Ｔ、ＷＳ２Ｔ、ＷＳｐＴ……ワード線、 ＷＦ１、ＷＦ２、ＷＦｑ……ワード線、 ＷＬ１、ＷＬ２、ＷＬｒ……ワード線、 ＷＴ１、ＷＴ２、ＷＴｕ……ワード線、 ＳＡ、ＳＡＴ、ＳＡＵ……センスアンプ起動信号、 ＨＳＷ１、ＨＳＷ２、ＨＳＷ３……階層指定信号、 ＢＳ１、ＢＳ２、ＢＳｎ……ビット線、 ＢＳＢ１、ＢＳＢ２、ＢＳＢｎ……ビット線、 ＢＦ１、ＢＦ２、ＢＦｎ……ビット線、 ＢＦＢ１、ＢＦＢ２、ＢＦＢｎ……ビット線、 ＢＬ１、ＢＬ２、ＢＬｎ……ビット線、 ＢＬＢ１、ＢＬＢ２、ＢＬＢｎ……ビット線、 ＳＳ１、ＳＳＢ１、ＳＦ１、ＳＦＢ１……ビット線、 ＢＴ１、ＢＴＢ１……ビット線、 ＢＳ１Ｔ、ＢＳＢ１Ｔ……ビット線、 ＢＦ１Ｔ、ＢＦＢ１Ｔ……ビット線、 １０５、１０６、１０７、１０８、１０９、１１０……
ビット線、 ＳＥＬ０……セレクタ、 ＳＡ１、ＳＡ２、ＳＡｎ、ＳＡ１Ｔ……センスアンプ、 ＳＡ１Ｕ、ＳＡ２Ｕ、ＳＡｎＵ……センスアンプ、 ＴＳＡ、ＤＳＡ……センスアンプ、 ＨＳ１、ＨＳ２、ＨＳｎ……階層スイッチ、 ＨＳＢ１、ＨＳＢ２、ＨＳＢｎ……階層スイッチ、 ＴＨ、ＤＨ……階層スイッチ、 ＨＥ１、ＨＥＢ１、ＨＦ１、ＨＦＢ１、ＨＴ１、ＨＴＢ
１……階層スイッチ、 ＨＵ１、ＨＵＢ１……階層スイッチ、 Ｄ１、Ｄ２、Ｄｎ……データ出力、 Ｄ１Ｔ、Ｄ２Ｔ、ＤｎＴ……データ出力、 Ｄ１Ｕ、Ｄ２Ｕ、ＤｎＵ……データ出力、 ＤＢ１、ＤＢ２、ＤＢｎ……データ出力、 ＤＢＢ１、ＤＢＢ２、ＤＢＢｎ……データ出力、 ＹＳＷ、ＹＳＷ１、ＹＳＷ２……Ｙスイッチ信号、 ＥＱ１……イコライザ、 ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＰ５、ＭＮ６、Ｍ
Ｎ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２
……ＮＭＯＳトランジスタ、 ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、Ｍ
Ｐ７、ＭＰ８、ＭＰ９、ＭＰ１０、ＭＰ１１、ＭＰ１２
……ＰＭＯＳトランジスタ、 ＣＭＰ１……比較器、 ＨＩＴ……ヒット信号、 １００、１０１、１０２、１０３……デコーダ、 ＭＣＵ……マイクロコンピュータ、 ＣＰＵ……中央処理装置、 ＦＰＵ１、ＦＰＵ２……浮動小数点演算処理ユニット、 ＭＵＬＴ……乗算器、 ＭＭＵ１、ＭＭＵ２……メモリ管理ユニット、 ＣＣＮＴ……キャッシュメモリコントローラ、 ＣＡＣＨＥ……キャッシュメモリ、 ＤＢＵＳ、ＤＢＳ……３２ビットデータバス、 ＬＡＢＵＳ……３２ビット論理アドレスバス、 ＰＡＢＵＳ……３２ビット物理アドレスバス、 ＥＢＩＦ……外部バスインタフェース、 ＭＰＵ……マイクロプロセッサ、 ＩＵ……整数演算処理ユニット、 ＩＮＣＡ……命令キャッシュ、 ＤＣＡ……データキャッシュメモリ、 ＳＩＦ……システムインタフェース。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長田 健一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (22)
- 【請求項１】複数のワード線と、第１のビット線対と、
該複数のワード線と該第１のビット線対との交点に配置
される複数のメモリセルとを含んで構成される第１のメ
モリアレイと、 複数のワード線と、第２のビット線対と、該複数のワー
ド線と該第２のビット線対との交点に配置される複数の
メモリセルとを含んで構成される第２のメモリアレイ
と、 上記第２のビット線対に出力される信号を増幅するセン
スアンプと、 上記第１のビット線対と上記第２のビット線対との接続
を制御するスイッチ手段とを有し、 上記第１のビット線対に出力される信号は、上記スイッ
チ手段及び上記第２のビット線対を介し上記センスアン
プに伝達されるよう構成されたことを特徴とする半導体
メモリ装置。 - 【請求項２】上記半導体メモリ装置は、所定のアドレス
信号によって、上記第１のメモリアレイ及び上記第２の
メモリアレイに含まれる複数のワード線の中から単一の
ワード線が選択されるよう構成されたことを特徴とする
請求項１記載の半導体メモリ装置。 - 【請求項３】複数のワード線と、第１のビット線対と、
該複数のワード線と該第１のビット線対との交点に配置
された複数のメモリセルとを含んで構成される第１のメ
モリアレイと、 複数のワード線と、第２のビット線対と、該複数のワー
ド線と該第２のビット線対との交点に配置された複数の
メモリセルとを含んで構成される第２のメモリアレイと
を有し、 上記第２のメモリアレイに含まれるワード線の数は、上
記第１のメモリアレイに含まれるワード線の数に比べ少
ない本数により構成され、 上記第１のビット線対と上記第２のビット線対とは、制
御信号によりその導通状態が制御されるスイッチ手段を
介して接続されて構成されたことを特徴とする半導体メ
モリ装置。 - 【請求項４】上記第１のメモリアレイに含まれるワード
線が選択状態とされる時間は、上記第２のメモリアレイ
に含まれるワード線が選択状態とされる時間に比べ長く
設定されて構成されたことを特徴とする請求項３記載の
半導体メモリ装置。 - 【請求項５】上記第２のビット線対の長さは、上記第１
のビット線対の長さに比べ短いことを特徴とする請求項
３記載の半導体メモリ装置。 - 【請求項６】複数のワード線からなる第１及び第２のワ
ード線群と、 複数のビット線対からなる第１及び第２のビット線対群
と、 上記第１のワード線群と上記第１のビット線対群との交
点及び上記第２のワード線群と上記第２のビット線対群
との交点にマトリクス状に配置された複数のメモリセル
と、 上記第１のビット線対群の各ビット線対と上記第２のビ
ット線対群の各ビット線対とは第１のスイッチ手段を介
して接続されてなること特徴とする半導体メモリ装置。 - 【請求項７】上記第２のビット線対群の各ビット線対は
第２のスイッチ手段を介してセンスアンプに接続されて
なり、 上記第１のビット線対群のビット線の信号は、上記第２
のビット線対群のビット線を介して上記センスアンプに
伝達されることを特徴とする請求項６記載の半導体メモ
リ装置。 - 【請求項８】上記センスアンプは、上記第２のビット線
対群の各ビット線に対応して複数設けられたことを特徴
とする請求項７記載の半導体メモリ装置。 - 【請求項９】上記第２のワード線群のワード線の数は、
上記第１のワード線群のワード線の数より少ないことを
特徴とする請求項６記載の半導体メモリ装置。 - 【請求項１０】第１及ぶ第２及び第３のメモリセルアレ
イと比較器とを有し、 上記第１及び第２及び第３のメモリセルアレイはそれぞ
れ、複数のワード線と、複数のビット線対と、該複数の
ワード線と該複数のビット線対との交点に配置された複
数のメモリセルとを有し、 上記第１のメモリセルアレイの各ビット線対と上記第２
のメモリセルアレイの各ビット線対とはスイッチ手段を
介して接続され、 上記比較器は、アドレス信号と上記第３のメモリセルア
レイの記憶内容とを比較し、 上記スイッチ手段は、上記比較器での比較結果が一致し
ない場合に導通状態とされることを特徴とする半導体メ
モリ装置。 - 【請求項１１】第１及び第２及び第３のメモリセルアレ
イを有し、 上記第１及び第２及び第３のメモリセルアレイはそれぞ
れ、複数のワード線と、複数のビット線と、該複数のワ
ード線と該複数のビット線の交点に配置された複数のメ
モリセルを含んで構成され、 上記第１のメモリセルアレイのビット線と上記第２のメ
モリセルアレイのビット線とはそれぞれ第１のスイッチ
手段を介して接続され、 上記第１のメモリセルアレイのビット線と上記第３のメ
モリセルアレイのビット線とはそれぞれ第２のスイッチ
手段を介して接続されてなることを特徴とする半導体メ
モリ装置。 - 【請求項１２】上記半導体メモリ装置はさらに、 上記第２のメモリセルアレイのビット線に対応して設け
られた複数のセンスアンプ回路を有することを特徴とす
る請求項１１に記載の半導体メモリ装置。 - 【請求項１３】上記第２のメモリセルアレイに含まれる
ワード線の数は、上記第１のメモリセルアレイに含まれ
るワード線の数に比べ少なく構成されたことを特徴とす
る請求項１２に記載の半導体メモリ装置。 - 【請求項１４】上記半導体メモリ装置はさらに、 上記第２のメモリセルアレイに含まれるビット線と電気
的に接続された第１のセンスアンプと、 上記第３のメモリセルアレイに含まれるビット線と電気
的に接続された第２のセンスアンプとを有することを特
徴とする請求項１１記載の半導体メモリ装置。 - 【請求項１５】上記第１のメモリセルアレイに含まれる
メモリセルの情報は、上記第１のスイッチ手段を介して
上記第１のセンスアンプに伝達され、あるいは、上記第
２のスイッチ手段を介して上記第２のセンスアンプに伝
達されることを特徴とする請求項１４記載の半導体メモ
リ装置。 - 【請求項１６】上記第２のメモリセルアレイに含まれる
各ビット線の長さは、上記第１のメモリセルアレイに含
まれる各ビット線の長さより短く構成され、 上記第３のメモリセルアレイに含まれる各ビット線の長
さは、上記第１のメモリセルアレイに含まれる各ビット
線の長さより短く構成されたことを特徴とする請求項１
４記載の半導体メモリ装置。 - 【請求項１７】複数の第１のワード線と、第１のビット
線対と、該複数のワード線と該第１のビット線対との交
点に配置される複数のメモリセルとを含んで構成される
第１のメモリアレイと、 複数の第２のワード線と、第２及び第３のビット線対
と、該複数のワード線と該第２及び第３のビット線対と
の交点に配置され、上記第２及び第３のビット線対に接
続される複数のデュアルポートメモリセルとを含んで構
成される第２のメモリアレイと、 上記第１のビット線対と上記第２のビット線対との間に
接続された第１のスイッチ手段と、 上記第１のビット線対と上記第３のビット線対との間に
接続された第２のスイッチ手段と、 上記第２のビット線対の出力を増幅する第１のセンスア
ンプ回路と、 上記第３のビット線対の出力を増幅する第２のセンスア
ンプ回路とを有することを特徴とする半導体メモリ装
置。 - 【請求項１８】複数の第１のワード線と、第１のビット
線対と、該複数のワード線と該第１のビット線対との交
点に配置される複数のメモリセルとを含んで構成される
第１のメモリアレイと、 複数の第２のワード線と、第２のビット線対と、該複数
のワード線と該第２のビット線対との交点に配置される
複数のメモリセルとを含んで構成される第２のメモリア
レイと、 上記第１のビット線対と第１のスイッチ手段を介して接
続され、上記第２のビット線対と第２のスイッチ手段を
介して接続される第３のビット線対とを有し、 上記第２のビット線対の長さは上記第１のビット線対の
長さに比べ短く構成されたことを特徴とする半導体メモ
リ装置。 - 【請求項１９】上記半導体メモリ装置はさらにセンスア
ンプを有し、 上記センスアンプは上記第３のビット線対と電気的に接
続され、 上記第１又は第２のビット線対の出力は上記第３のビッ
ト線対を介して上記センスアンプに伝達され増幅される
よう構成されたことを特徴とする請求項１８に記載の半
導体メモリ装置。 - 【請求項２０】第１、第２、第３及び第４のメモリセル
アレイと比較器とを有し、 上記第１、第２、第３及び第４のメモリセルアレイはそ
れぞれ、複数のワード線と、複数のビット線対と、該複
数のワード線と該複数のビット線対との交点に配置され
た複数のメモリセルとを有し、 上記第１のメモリセルアレイの各ビット線対と上記第２
のメモリセルアレイの各ビット線対とは第１のスイッチ
手段を介して接続され、 上記第３のメモリセルアレイの各ビット線対と上記第４
のメモリセルアレイの各ビット線対とは第２のスイッチ
手段を介して接続され、 アドレス信号と上記第２のメモリセルアレイの記憶内容
とを上記比較器で比較し、上記比較器での比較結果が一
致しない場合には上記第１及び第２のスイッチ手段は導
通状態とされることを特徴とする半導体装置。 - 【請求項２１】ＣＰＵと、前記ＣＰＵにバスを介して接
続される記憶装置とを単一の半導体基板上に形成する半
導体データ処理装置であって、 前記記憶装置は、同一アドレスに複数のアドレスデータ
を格納する第１のタグアレイと、同一アドレスに複数の
データを格納する第１のデータアレイと、同一アドレス
に複数のアドレスデータを格納する第２のタグアレイ
と、同一アドレスに複数のデータを格納する第２のデー
タアレイと、前記バスから入力されるアドレス信号と前
記第１又は第２のタグアレイに格納されるアドレスデー
タとを比較する複数の比較器とを有し、 前記第１のタグアレイのビット線と前記第２のタグアレ
イのビット線とは第１のスイッチ手段を介して接続さ
れ、 前記第１のデータアレイのビット線と前記第２のデータ
アレイのビット線とは第２のスイッチ手段を介して接続
され、 前記第１のタグアレイ及び第１のデータアレイのビット
線にセンスアンプがそれぞれ接続され、 前記第１のデータアレイのビット線に接続されるセンス
アンプの出力は前記バスに接続されていることを特徴と
する半導体データ処理装置。 - 【請求項２２】請求項２１に記載の第１及び第２のタグ
アレイと第１及び第２のデータアレイを構成するメモリ
セルは、入出力が交差接続された一対のＣＭＯＳインバ
ータ回路と該インバータ回路の出力を前記ビット線と選
択的に接続する一対のトランスファーゲート回路とから
構成されることを特徴とする半導体データ処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12307096A JP3560266B2 (ja) | 1995-08-31 | 1996-05-17 | 半導体装置及び半導体データ装置 |
| US08/705,315 US5943284A (en) | 1995-08-31 | 1996-08-29 | Semiconductor memory device |
| KR1019960038230A KR100397678B1 (ko) | 1995-08-31 | 1996-08-30 | 반도체메모리장치및반도체데이터처리장치 |
| US09/291,272 US6353569B1 (en) | 1995-08-31 | 1999-04-14 | Semiconductor memory device |
| US09/577,366 US6525985B2 (en) | 1995-08-31 | 2000-05-23 | Semiconductor memory device |
| US10/307,954 US6940739B2 (en) | 1995-08-31 | 2002-12-03 | Semiconductor memory device |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22301595 | 1995-08-31 | ||
| JP7-223015 | 1995-08-31 | ||
| JP12307096A JP3560266B2 (ja) | 1995-08-31 | 1996-05-17 | 半導体装置及び半導体データ装置 |
| US08/705,315 US5943284A (en) | 1995-08-31 | 1996-08-29 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09128970A true JPH09128970A (ja) | 1997-05-16 |
| JP3560266B2 JP3560266B2 (ja) | 2004-09-02 |
Family
ID=27314626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12307096A Expired - Fee Related JP3560266B2 (ja) | 1995-08-31 | 1996-05-17 | 半導体装置及び半導体データ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (4) | US5943284A (ja) |
| JP (1) | JP3560266B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6952363B2 (en) | 2003-05-29 | 2005-10-04 | Samsung Electronics Co., Ltd. | Semiconductor memory device with selectively connectable segmented bit line member and method of driving the same |
| JP2011519109A (ja) * | 2008-04-24 | 2011-06-30 | クゥアルコム・インコーポレイテッド | 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法 |
| JP2012513073A (ja) * | 2008-12-19 | 2012-06-07 | フルクラム・マイクロシステムズ・インコーポレーテッド | 偽性デュアルポート型ｓｒａｍ |
| JP2013016244A (ja) * | 2011-06-09 | 2013-01-24 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置および半導体記憶装置の駆動方法 |
| JP2013041657A (ja) * | 2011-06-22 | 2013-02-28 | Marvell Israel (Misl) Ltd | 共通の列マルチプレクサ及びセンスアンプハードウェアを有するランダムアクセスメモリコントローラ |
| JP2020509524A (ja) * | 2017-03-01 | 2020-03-26 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 書き込みバイパス部を備えたメモリ回路 |
| US10818346B2 (en) | 2018-09-17 | 2020-10-27 | Northrop Grumman Systems Corporation | Quantizing loop memory cell system |
| JP2020191154A (ja) * | 2016-03-16 | 2020-11-26 | マイクロン テクノロジー，インク． | Ｆｅｒａｍ−ｄｒａｍハイブリッドメモリ |
| US11024791B1 (en) | 2020-01-27 | 2021-06-01 | Northrop Grumman Systems Corporation | Magnetically stabilized magnetic Josephson junction memory cell |
| US11211117B2 (en) | 2019-01-24 | 2021-12-28 | Northrop Grumman Systems Corporation | Ferrimagnetic/ferromagnetic exchange bilayers for use as a fixed magnetic layer in a superconducting-based memory device |
| US11342491B2 (en) | 2020-09-28 | 2022-05-24 | Northrop Grumman Systems Corporation | Magnetic Josephson junction system |
| US11444233B1 (en) | 2021-03-31 | 2022-09-13 | Northrop Grumman Systems Corporation | Josephson magnetic memory cell with ferrimagnetic layers having orthogonal magnetic polarity |
| US11631797B2 (en) | 2019-03-13 | 2023-04-18 | Northrop Grumman Systems Corporation | Repeating alternating multilayer buffer layer |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3560266B2 (ja) * | 1995-08-31 | 2004-09-02 | 株式会社ルネサステクノロジ | 半導体装置及び半導体データ装置 |
| US6202125B1 (en) * | 1996-11-25 | 2001-03-13 | Intel Corporation | Processor-cache protocol using simple commands to implement a range of cache configurations |
| US6141235A (en) * | 1998-07-31 | 2000-10-31 | Texas Instruments Incorporated | Stacked cache memory system and method |
| US6603817B1 (en) * | 2000-03-21 | 2003-08-05 | Mitsubisihi Denki Kabushiki Kaisha | Buffer circuit capable of correctly transferring small amplitude signal in synchronization with high speed clock signal |
| US6584006B2 (en) * | 2001-01-24 | 2003-06-24 | Infineon Technologies North America Corp. | MRAM bit line word line architecture |
| US6452823B1 (en) * | 2001-01-31 | 2002-09-17 | Motorola, Inc. | Non-volatile magnetic cache memory and method of use |
| US6618848B2 (en) * | 2001-03-22 | 2003-09-09 | Macronix International Co., Ltd. | Method for designing circuit layout of non-neighboring metal bit lines to reduce coupling effect |
| US6608786B2 (en) | 2001-03-30 | 2003-08-19 | Intel Corporation | Apparatus and method for a memory storage cell leakage cancellation scheme |
| KR100389130B1 (ko) * | 2001-04-25 | 2003-06-25 | 삼성전자주식회사 | 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자 |
| US6789168B2 (en) * | 2001-07-13 | 2004-09-07 | Micron Technology, Inc. | Embedded DRAM cache |
| KR100398954B1 (ko) * | 2001-07-27 | 2003-09-19 | 삼성전자주식회사 | 멀티웨이 세트 연관 구조의 캐쉬 메모리 및 데이터 판독방법 |
| US7301961B1 (en) | 2001-12-27 | 2007-11-27 | Cypress Semiconductor Corportion | Method and apparatus for configuring signal lines according to idle codes |
| US6687168B2 (en) * | 2002-01-18 | 2004-02-03 | Hewlett-Packard Development Company, L.P. | Method for writing data bits to a memory array |
| US6857046B1 (en) | 2002-03-28 | 2005-02-15 | Cisco Technology, Inc. | Caching for context switching applications |
| US6842369B2 (en) | 2002-05-07 | 2005-01-11 | Hewlett-Packard Development Company, L.P. | Intermesh memory device |
| US7061792B1 (en) * | 2002-08-10 | 2006-06-13 | National Semiconductor Corporation | Low AC power SRAM architecture |
| KR20050059081A (ko) * | 2002-08-29 | 2005-06-17 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 재구성가능 전자 장치 |
| JP4459527B2 (ja) * | 2002-12-18 | 2010-04-28 | パナソニック株式会社 | 半導体記憶装置 |
| US7173837B1 (en) * | 2003-09-26 | 2007-02-06 | Netlogic Microsystems, Inc. | Content addressable memory (CAM) cell bit line architecture |
| US7313023B2 (en) * | 2005-03-11 | 2007-12-25 | Sandisk Corporation | Partition of non-volatile memory array to reduce bit line capacitance |
| US7274594B2 (en) | 2005-04-11 | 2007-09-25 | Stmicroelectronics S.R.L. | Non-volatile memory electronic device with NAND structure being monolithically integrated on semiconductor |
| DE102005030773A1 (de) | 2005-07-01 | 2007-01-11 | Voith Patent Gmbh | Papiermaschinenbespannung |
| US7295485B2 (en) * | 2005-07-12 | 2007-11-13 | Atmel Corporation | Memory architecture with advanced main-bitline partitioning circuitry for enhanced erase/program/verify operations |
| US7787324B2 (en) * | 2006-10-13 | 2010-08-31 | Marvell World Trade Ltd. | Processor instruction cache with dual-read modes |
| US8027218B2 (en) | 2006-10-13 | 2011-09-27 | Marvell World Trade Ltd. | Processor instruction cache with dual-read modes |
| US7746717B1 (en) * | 2007-09-07 | 2010-06-29 | Xilinx, Inc. | Desensitizing static random access memory (SRAM) to process variation |
| US7761685B2 (en) * | 2007-11-20 | 2010-07-20 | Seiko Epson Corporation | Compressing and decompressing image data without introducing artifacts |
| US7996649B1 (en) * | 2008-04-29 | 2011-08-09 | Xilinx, Inc. | Translation look-aside buffer with look-up optimized for programmable logic resource utilization |
| US8134462B1 (en) * | 2008-08-08 | 2012-03-13 | The United States Of America As Represented By The Secretary Of The Navy | Self-contained sensor package for water security and safety |
| US8036061B2 (en) * | 2009-02-13 | 2011-10-11 | Apple Inc. | Integrated circuit with multiported memory supercell and data path switching circuitry |
| JP5315090B2 (ja) * | 2009-02-27 | 2013-10-16 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及びその検査方法 |
| US8391941B2 (en) * | 2009-07-17 | 2013-03-05 | Covidien Lp | System and method for memory switching for multiple configuration medical sensor |
| US8417310B2 (en) * | 2009-08-10 | 2013-04-09 | Covidien Lp | Digital switching in multi-site sensor |
| US8607105B1 (en) * | 2010-04-19 | 2013-12-10 | Altera Corporation | Memory test circuit and memory test techniques |
| US8228752B2 (en) * | 2010-05-10 | 2012-07-24 | Faraday Technology Corp. | Memory circuit and method for controlling memory circuit |
| US8645609B2 (en) * | 2010-12-06 | 2014-02-04 | Brocade Communications Systems, Inc. | Two-port memory implemented with single-port memory blocks |
| KR20120094778A (ko) * | 2011-02-17 | 2012-08-27 | 삼성전자주식회사 | 캐시 레이턴시 저감을 위한 캐시 메모리 제어방법 및 캐시 메모리 시스템 |
| US8848479B2 (en) * | 2011-03-24 | 2014-09-30 | Easic Corporation | Multiple write during simultaneous memory access of a multi-port memory device |
| CN103747743B (zh) * | 2011-07-01 | 2016-10-12 | 皇家飞利浦有限公司 | 对超声波束形成器进行基于对象姿态的初始化 |
| KR102410992B1 (ko) * | 2015-11-26 | 2022-06-20 | 삼성전자주식회사 | 적층형 메모리 장치, 이를 포함하는 메모리 패키지 및 메모리 시스템 |
| US11437120B2 (en) | 2017-10-31 | 2022-09-06 | SK Hynix Inc. | Memory system for activating redundancy memory cell and operating method thereof |
| US11423975B2 (en) | 2018-02-23 | 2022-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and method of operating the same |
| KR102526621B1 (ko) * | 2018-04-23 | 2023-04-28 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 이의 동작 방법 |
| US10447278B1 (en) | 2018-07-17 | 2019-10-15 | Northrop Grumman Systems Corporation | JTL-based superconducting logic arrays and FPGAs |
| DE102020105669A1 (de) | 2019-12-31 | 2021-07-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrierte schaltung |
| CN113129944A (zh) | 2019-12-31 | 2021-07-16 | 台湾积体电路制造股份有限公司 | 集成电路及其方法 |
| US11126548B1 (en) * | 2020-03-19 | 2021-09-21 | Micron Technology, Inc. | Accelerated in-memory cache with memory array sections having different configurations |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661082A (en) | 1979-10-22 | 1981-05-26 | Seiko Epson Corp | Two level memory integrated circuit |
| JPH0743925B2 (ja) | 1984-03-28 | 1995-05-15 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0787032B2 (ja) * | 1985-07-08 | 1995-09-20 | 日本電気アイシ−マイコンシステム株式会社 | 半導体記憶装置 |
| JPH01166394A (ja) | 1987-12-23 | 1989-06-30 | Hitachi Ltd | スタティック型ｒａｍ |
| JPH0383289A (ja) | 1989-08-25 | 1991-04-09 | Nec Corp | Ｍｏｓ型半導体記憶装置 |
| JP2938511B2 (ja) | 1990-03-30 | 1999-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH04182985A (ja) | 1990-11-16 | 1992-06-30 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
| TW231343B (ja) * | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| JPH0757475A (ja) * | 1993-08-09 | 1995-03-03 | Nec Corp | 半導体メモリ集積回路装置 |
| JPH0785676A (ja) | 1993-09-17 | 1995-03-31 | Toshiba Corp | 半導体記憶装置 |
| JPH07114794A (ja) | 1993-10-19 | 1995-05-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH07272480A (ja) * | 1994-03-30 | 1995-10-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4198201B2 (ja) | 1995-06-02 | 2008-12-17 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3560266B2 (ja) * | 1995-08-31 | 2004-09-02 | 株式会社ルネサステクノロジ | 半導体装置及び半導体データ装置 |
-
1996
- 1996-05-17 JP JP12307096A patent/JP3560266B2/ja not_active Expired - Fee Related
- 1996-08-29 US US08/705,315 patent/US5943284A/en not_active Expired - Lifetime
-
1999
- 1999-04-14 US US09/291,272 patent/US6353569B1/en not_active Expired - Lifetime
-
2000
- 2000-05-23 US US09/577,366 patent/US6525985B2/en not_active Expired - Fee Related
-
2002
- 2002-12-03 US US10/307,954 patent/US6940739B2/en not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6952363B2 (en) | 2003-05-29 | 2005-10-04 | Samsung Electronics Co., Ltd. | Semiconductor memory device with selectively connectable segmented bit line member and method of driving the same |
| JP2011519109A (ja) * | 2008-04-24 | 2011-06-30 | クゥアルコム・インコーポレイテッド | 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法 |
| JP2012513073A (ja) * | 2008-12-19 | 2012-06-07 | フルクラム・マイクロシステムズ・インコーポレーテッド | 偽性デュアルポート型ｓｒａｍ |
| JP2013016244A (ja) * | 2011-06-09 | 2013-01-24 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置および半導体記憶装置の駆動方法 |
| JP2013041657A (ja) * | 2011-06-22 | 2013-02-28 | Marvell Israel (Misl) Ltd | 共通の列マルチプレクサ及びセンスアンプハードウェアを有するランダムアクセスメモリコントローラ |
| JP2020191154A (ja) * | 2016-03-16 | 2020-11-26 | マイクロン テクノロジー，インク． | Ｆｅｒａｍ−ｄｒａｍハイブリッドメモリ |
| JP2020509524A (ja) * | 2017-03-01 | 2020-03-26 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | 書き込みバイパス部を備えたメモリ回路 |
| US10818346B2 (en) | 2018-09-17 | 2020-10-27 | Northrop Grumman Systems Corporation | Quantizing loop memory cell system |
| US11120869B2 (en) | 2018-09-17 | 2021-09-14 | Northrop Grumman Systems Corporation | Quantizing loop memory cell system |
| US11211117B2 (en) | 2019-01-24 | 2021-12-28 | Northrop Grumman Systems Corporation | Ferrimagnetic/ferromagnetic exchange bilayers for use as a fixed magnetic layer in a superconducting-based memory device |
| US11631797B2 (en) | 2019-03-13 | 2023-04-18 | Northrop Grumman Systems Corporation | Repeating alternating multilayer buffer layer |
| US11024791B1 (en) | 2020-01-27 | 2021-06-01 | Northrop Grumman Systems Corporation | Magnetically stabilized magnetic Josephson junction memory cell |
| US11342491B2 (en) | 2020-09-28 | 2022-05-24 | Northrop Grumman Systems Corporation | Magnetic Josephson junction system |
| US11444233B1 (en) | 2021-03-31 | 2022-09-13 | Northrop Grumman Systems Corporation | Josephson magnetic memory cell with ferrimagnetic layers having orthogonal magnetic polarity |
Also Published As
| Publication number | Publication date |
|---|---|
| US6353569B1 (en) | 2002-03-05 |
| JP3560266B2 (ja) | 2004-09-02 |
| US6525985B2 (en) | 2003-02-25 |
| US5943284A (en) | 1999-08-24 |
| US20030086315A1 (en) | 2003-05-08 |
| US6940739B2 (en) | 2005-09-06 |
| US20020018359A1 (en) | 2002-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09128970A (ja) | 半導体メモリ装置及び半導体データ処理装置 | |
| US5636174A (en) | Fast cycle time-low latency dynamic random access memories and systems and methods using the same | |
| US7379347B1 (en) | Memory device and method for performing write operations in such a memory device | |
| US7272061B2 (en) | Dynamic pre-charge level control in semiconductor devices | |
| US7558097B2 (en) | Memory having bit line with resistor(s) between memory cells | |
| JP3304413B2 (ja) | 半導体記憶装置 | |
| US5253203A (en) | Subarray architecture with partial address translation | |
| US6751159B2 (en) | Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode | |
| US6421290B2 (en) | Output circuit for alternating multiple bit line per column memory architecture | |
| US5742554A (en) | Volatile memory device and method of refreshing same | |
| JPH04255989A (ja) | 半導体記憶装置および内部電圧発生方法 | |
| JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| WO2014080184A1 (en) | Low-power sram cells | |
| US20110013467A1 (en) | System and Method for Reading Memory | |
| JP2004530250A (ja) | Ｄｒａｍを備える集積回路用の方法および装置 | |
| US7525867B2 (en) | Storage circuit and method therefor | |
| US20070041250A1 (en) | Read port circuit for register file | |
| US6552949B1 (en) | Reducing leakage current in a memory device | |
| US20210035614A1 (en) | Control of dual-voltage memory operation | |
| US5301160A (en) | Computer including an integrated circuit having a low power selection control arrangement | |
| US5749090A (en) | Cache tag RAM having separate valid bit array with multiple step invalidation and method therefor | |
| US6778455B2 (en) | Method and apparatus for saving refresh current | |
| US20070041262A1 (en) | Register file | |
| JPH10289585A (ja) | 半導体記憶装置 | |
| KR100397678B1 (ko) | 반도체메모리장치및반도체데이터처리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20031225 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040120 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040206 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040330 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040511 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040521 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080604 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080604 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090604 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |