JPH0785676A

JPH0785676A - 半導体記憶装置

Info

Publication number: JPH0785676A
Application number: JP5232038A
Authority: JP
Inventors: Taneo Kobayashi; 胤雄小林; Yukihiro Fujimoto; 幸宏藤本; Tsukasa Shiratori; 司白鳥
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1993-09-17
Filing date: 1993-09-17
Publication date: 1995-03-31

Abstract

(57)【要約】【目的】大規模な構成変更を行わずに簡単にメモリ容
量を変更し得る半導体記憶装置を提供することである。【構成】ビット線に接続された複数のメモリセルを有
するメモリセルアレイと、前記メモリセルアレイをアク
セスするためのデコード手段と、前記ビット線に接続さ
れ前記メモリセルに保持されているデータを読出すデー
タ読出し手段と、前記メモリセルに対するデータの書込
み及び前記ビット線のイコライズを行う書込み／イコラ
イズ制御手段と、前記ビット線を前記メモリセルアレイ
内で分離するビット線分離手段とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同一チップ上で論理集
積回路と混載化された半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体記憶装置（メモリ回路）
は、大容量化が進む一方で、同一チップ上で論理集積回
路との混載化が進んできており、そのため、特定用途向
けのメモリ回路の必要性が高まっている。特に、先端プ
ロセスを用いた開発試作品では、開発期間の短縮化など
の観点から、大規模な構成変更を行わずにその要求され
るメモリ容量をフレキシブル変更して対応することが求
められている。この種の従来のメモリ回路としては、例
えば図１０及び図１１に示すようなものがあった。

【０００３】図１０は従来のメモリ回路の一構成例を示
すブロック図であり、メモリアレイがチップ内で１つし
かない例である。

【０００４】このメモリ回路は、格子状に配置された複
数のビット線１０１とワード線１０２との各交差箇所に
それぞれメモリセルが接続されたメモリセルアレイ１０
３を備えている。ビット線１０１にはビット線負荷回路
１０６が、ワード線１０２にはロウデコーダが１０５が
それぞれ接続されている。

【０００５】さらに、各ビット線１０１にはカラムデコ
ーダ１０４を介して、メモリセルに対するデータの書込
み制御、及びビット線１０１のイコライズを行う書込み
／イコライズ制御回路１０７と、メモリセルアレイ１０
３に保持されているデータを読み出すセンスアンプ１０
８とが順次接続されている。

【０００６】このメモリ回路によれば、アドレスＡｄｄ
の入力により、カラムデコーダ１０４及びロウデコーダ
１０５で列方向及び行方向をそれぞれ選択し、その選択
されたメモリセルに対してデータの書込み、読出しを行
う。

【０００７】図１１は、従来の他のメモリ回路の構成例
を示すブロック図であり、メモリセルアレイを同一チッ
プ内で複数構成するようにしたものである。

【０００８】このメモリ回路は、２つのメモリアレイ１
０３ａ，１０３ｂを備え、これに伴い、ワード線１０２
ａ，１０２ｂ側には、上記図１０のメモリ回路と同一の
構成であるローデコーダ１０５ａ，１０５ｂがそれぞれ
設けられているほか、ビット線１０１側には、ビット線
負荷回路１０６ａ，１０６ｂと、書込み／イコライズ制
御回路１０７ａ，１０７ｂと、カラムデコーダ１０４
ａ，１０４ｂとが順次設けられ、そして各カラムデーダ
１０４ａ，１０４ｂがセンスアンプ１０８に接続されて
いる。

【０００９】このメモリ回路によれば、２つのメモリア
レイ１０３ａ，１０３ｂの両方またはいずれか一方を選
択的に用いることができ、一方のみを用いれば、簡単に
メモリ容量を１／２に設定することができる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記図
１０に示す従来のメモリ回路では、メモリアレイがチッ
プ内で１つしかないため、例えば、大規模な構成変更を
行わずにメモリセルアレイの一部を使用したい場合は、
その場所をデコード時に限定してアクセスするしか方法
がなく、このときビット線に不要なメモリセルが繋がっ
たままであると、ビット線の負荷容量や抵抗の影響でデ
ータの読出し／書込み動作が遅くなる。

【００１１】また、上記図１１のメモリ回路では、２つ
のメモリアレイ１０３ａ，１０３ｂの一方のみを用いれ
ば、簡単にメモリ容量を１／２に設定することができる
ものの、メモリ容量を１／２以外の例えば１／４に設定
する場合などの構成変更は不可能であり、要求されるメ
モリ容量に対してフレキシブル対応することができない
という問題があった。

【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、大規模な構成
変更を行わずに簡単にメモリ容量を変更し得る半導体記
憶装置を提供することである。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、ビット線に接続された複数のメモ
リセルを有するメモリセルアレイと、前記メモリセルア
レイをアクセスするためのデコード手段と、前記ビット
線に接続され前記メモリセルに保持されているデータを
読出すデータ読出し手段と、前記メモリセルに対するデ
ータの書込み及び前記ビット線のイコライズを行う書込
み／イコライズ制御手段と、前記ビット線を前記メモリ
セルアレイ内で分離するビット線分離手段とを有するも
のである。

【００１４】好ましくは、前記デコード手段、及び前記
書込み／イコライズ制御手段を、全て前記メモリセルア
レイの両方の側に配置する。

【００１５】好ましくは、前記ビット線分離手段は、前
記メモリセルアレイの１／４、１／２及び３／４の位置
に設ける。

【００１６】好ましくは、前記ビット線分離手段は、前
記メモリセルアレイの任意の位置に設ける。

【００１７】好ましくは、前記ビット線分離手段におい
て、ビット線を形成する金属配線を切断することによっ
てビット線を分離する。

【００１８】

【作用】上述の如き構成によれば、ビット線分離手段に
おいて、ビット線を分離する設定を行えば、容易にメモ
リ容量を削減した構成にすることができる。これによ
り、ビット線も短く構成することができ、ビット線の容
量や抵抗を軽減させることができる。

【００１９】また、デコード手段、及び書込み／イコラ
イズ制御手段を、すべてメモリセルアレイの両方の側に
配置すれば、ビット線を分離しない場合において、書き
込み時におけるビット線の上下のメモリアクセスタイミ
ングのずれを抑制することができる。

【００２０】また、ビット線分離手段をメモリセルアレ
イの１／４、１／２及び３／４の位置に設ければ、ロウ
デコーダの単位を考慮した位置で、ビット線を分離する
ことができ、少ない設計変更で、よりフレキシブルにメ
モリ容量の変更が可能となる。

【００２１】また、ビット線分離手段を、メモリセルア
レイの任意の位置に設けるようにすれば、例えばメモリ
セルのテスト後に不良のないメモリセルを選択して、良
品サンプルを多く取得することができる。

【００２２】また、ビット線分離手段としてビット線を
形成する金属配線を切断することによってビット線を分
離すれば、削減したメモリ容量を容易に増やすことが可
能である。

【００２３】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例に係る半導体記憶装
置の構成を示すブロック図である。

【００２４】この半導体記憶装置は、格子状に配列され
た複数のビット線１とワード線２とに接続されたメモリ
セルアレイ３を備えている。このメモリセルアレイ３に
は、図２に示すように、一対のビット線（ＢＬ，／ＢＬ
（反転信号用））１とワード線２との各交差箇所にそれ
ぞれデータ記憶用のメモリセル３−１が接続されてい
る。

【００２５】さらに、メモリセルアレイ内には、ビット
線を分離するためのビット線分離セル４が配設され、さ
らにこのビット線分離セル４を介して２つのメモリセル
ブロック３ａ，３ｂが配置されている。ビット線分離セ
ル４では、図３（ａ）に示すように、ビット線を形成す
る金属配線が切断され、ビット線を分離している。これ
によりメモリセルアレイ３が２つのメモリセルブロック
３ａ，３ｂに分離される。また図３（ｂ）に示すように
ビット線分離セルで金属配線を接続すれば２つのメモリ
セルブロック３ａ，３ｂは容易に接続でき、メモリセル
アレイ３が単体として機能する。本実施例では、メモリ
セルアレイ３の中でビット線を分離する部分（ビット線
分離セル４）に、オプションレイヤー４Ａ，４Ｂを使用
してマスクを作成し、容易にビット線を接続することが
できる。

【００２６】一方、ワード線２には、メモリセルアレイ
３の行方向を選択するためのロウデコーダ５が接続さ
れ、また、メモリセルアレイ３の外側へ延設されたビッ
ト線１には、メモリセルアレイ３の列方向を選択するた
めのカラムデコーダ８と、ビット線負荷回路６を介し
て、メモリセルに対するデータの書込み制御、及びビッ
ト線１のイコライズを行う書込み／イコライズ制御回路
７と、メモリセルアレイ３に保持されているデータを読
み出すセンスアンプ９とが順次接続されている。

【００２７】ここで、ロウデコーダ５はアドレスＡｄｄ
の例えば上位ビットに応じたワード線２を選択する機能
を有し、カラムデコーダ８は、アドレスＡｄｄの例えば
下位ビットに応じたビット線１を選択する機能を有して
いる。

【００２８】また、書込み／イコライズ制御回路７に
は、後述する書込み制御信号ＷＥやイコライズ信号（／
ＥＱ）のコントロール信号を生成するコントロール信号
生成回路１０が接続されている。イコライズ信号（／Ｅ
Ｑ）は、同期式であるならばクロック信号から生成し、
また非同期式ならばアドレスの変化を検知して生成され
るＡＴＤパルスから生成する。

【００２９】図４は、前記書込み／イコライズ制御回路
７の内部構成を示す回路図である。この書込み／イコラ
イズ制御回路７は、イコライズ信号（／ＥＱ）によりオ
ン／オフ制御される３つのＰチャネルＭＯＳＦＥＴ（以
下、Ｐ−ＭＯＳ）７ａ−１，７ａ−２，７ａ−３からな
るイコライズ回路７ａと、書込み制御信号ＷＥに基づき
オン／オフ制御される２つのアナログスイッチ７ｂ−
１，７ｂ−２及びインバータ７ｂ−３，７ｂ−４からな
る書込み制御回路７ｂとで構成されている。

【００３０】以上のように構成されるメモリ回路によれ
ば、入力されたアドレスＡｄｄにより、ロウデコーダ５
及びカラムデコーダ８でメモリセルアレイ３の列方向及
び行方向をそれぞれ選択し、そして選択されたメモリセ
ルに対してデータの書き込み、読出しを行う。

【００３１】その際、図５のタイミングチャートに示す
ように、データの実際の書込み／読出し動作に先立ち、
ビット線ＢＬ，／ＢＬをイコライズ（等電位）する。即
ち、イコライズ信号（／ＥＱ）を“Ｌ”レベルにする
と、Ｐ−ＭＯＳ７ａ−１，７ａ−２，７ａ−３はすべて
オン状態となり、ビット線ＢＬ，／ＢＬは、所定の電位
にイコライズされる。そして、メモリセルアレイ３へ実
際にデータを書込むまたは読出すときには、イコライズ
信号（／ＥＱ）を“Ｈ”レベルにしてイコライズを切る
（図５参照）。

【００３２】そして、データの書込み時には、書込み制
御信号ＷＥを“Ｈ”レベルにする（図５のＰ１）。これ
により、アナログスイッチ７ｂ−１，７ｂ−２が共にオ
ン状態となり、データＤＩＮがビット線ＢＬに、その反
転データＤＩＮがビット線（／ＢＬ）にそれぞれ供給さ
れる。その時のビット線ＢＬ，／ＢＬの電位の状態は図
５のＰ２（実線）とＰ３（破線）のようになる。その結
果、アドレスＡｄｄによって選択された所望のメモリセ
ル３−１に“１”または“０”のデータが書込まれる。

【００３３】また、データの読出し時には、書込み制御
信号ＷＥが“Ｌ”レベルとなる（図５）。これにより、
アナログスイッチ７ｂ−１，７ｂ−２が共にオフ状態と
なり、ビット線（／ＢＬ）には、既に選択されているメ
モリセル３−１に記憶されているデータに応じた電位に
設定され、センスアンプ９から出力Ｄａｔとして出力さ
れる。

【００３４】本発明によれば、図３（ａ）に示すよう
に、メモリセルアレイ３内に、ビット線を分離するビッ
ト線分離セル４を設けたので、このビット線分離セル４
において、メモリ容量を削減した構成にすることができ
る。

【００３５】これにより、ビット線１を短く構成するこ
とができ、ビット線を繋いだままでアドレスのみを限定
した従来の手法に比べ、ビット線の容量や抵抗が軽減す
るため、データの書込み／読出し動作の高速化が可能と
なる。

【００３６】また、再び単体のメモリセルアレイ３の構
成に修正する場合は、オプションレイヤー４Ａ，４Ｂを
使用してビット線１を接続するだけでよく、チップ全体
の修正を行わずに容易に修正することができる。

【００３７】図６は、本発明の第２実施例に係る半導体
記憶装置の構成を示すブロック図である。

【００３８】本実施例が上記第１実施例と異なる点は、
ビット線１が長い場合、例えば１０２４セル以上がビッ
ト線１に接続されているときに書込み動作及びビット線
の負荷回路の特性を改善するために、メモリセルアレイ
３の上下両側にビット線負荷回路６ａ，６ｂ、書込み制
御・イコライズ回路７ａ，７ｂ及びカラムデコーダ８
ａ，８ｂをそれぞれ設けた点である。

【００３９】すなわち、上記第１実施例のように、書込
み制御・イコライズ回路をメモリセルアレイ３の片側の
み設けた場合は、ビット線１を接続した場合と接続しな
い場合とでは、ビット線１の負荷や抵抗が異なるため、
メモリのアクセスタイミングが変化する。つまり、ビッ
ト線分離セル４によってビット線１を分離した場合は、
分離しない場合に比べて、ビット線１の負荷や抵抗が小
さくなる。

【００４０】本実施例では、メモリセルアレイ３の上下
両側にビット線負荷回路６ａ，６ｂ、書込み制御・イコ
ライズ回路７ａ，７ｂおよびカラムデコーダ８ａ，８ｂ
を設けたので、ビット線を分離しない場合にビット線１
の負荷や抵抗が大きくなったことによって生じるメモリ
のアクセスタイミングのずれを抑制することができる。

【００４１】さらに、本実施例では、メモリセルアレイ
３の上下両側に設けられた書込み制御・イコライズ回路
７ａ，７ｂを用い、メモリセルアレイ３に対して同時に
書込み処理を行う場合に、イコライズ信号（／ＥＱ）及
び書込み制御信号ＷＥの立上がりを上下の書込み制御・
イコライズ回路７ａ，７ｂで同時に行えるようにするた
め、下側の書込み制御・イコライズ回路７ａとコントロ
ール信号生成回路１０との間に遅延回路１１を設けてい
る。

【００４２】本実施例のように、コントロール信号生成
回路１０がメモリセルアレイ３の下側にある場合は、配
線の長さの違いにより下側のコントロール信号が上側の
コントロール信号よりも速くなる。このタイミングのず
れを無くすため、遅延回路１１により下側のコントロー
ル信号をタイミング差に応じて遅らせて、上下で同じタ
イミングになるようにするのである。これにより、より
一層アクセスタイミングのずれを抑制することができ
る。

【００４３】図７は、本発明の第３実施例に係る半導体
記憶装置の構成を示すブロック図である。

【００４４】本実施例は、ビット線分離セルを、メモリ
セルアレイ３のセンスアンプ９側から１／４及び１／２
に配置して、このうちのどちらかでビット線を分割でき
るようにしたものである。この位置で分割するようにし
たのは、ロウデコーダ５の単位からビット線１が分離で
きるのは１／２、１／４、…と２のべき乗の位置になる
からである。

【００４５】これにより、本実施例は、上記第１実施例
と同様の効果を有するほか、少ない設計変更で、よりフ
レキシブルにメモリ容量の変更が可能となる。

【００４６】図８は、本発明の第４実施例に係る半導体
記憶装置の構成を示すブロック図である。

【００４７】本実施例は、ビット線を分離する位置を任
意に設定するために、ロウデコーダ５に選択回路１２を
追加してアドレスＡｄｄによるデコードの位置を変えら
れるようにしたものである。すなわち、ビット線１を分
割する位置は、メモリセルアレイ３のセンスアンプ９側
から１／４、１／２及び３／４とし、この位置にビット
線分割セル４ａ，４ｂ，４ｃがそれそれ設けられ、メモ
リセルアレイ３内に４つのメモリブロック３ａ〜３ｄが
設けられている。さらに、各メモリブロック３ａ〜３ｄ
のワード線２には、ローデコーダ５ａ〜５ｄがそれぞれ
接続され、加えて該ローデコーダ５ａ〜５ｄの入力側に
選択回路１２ａ〜１２ｄが接続されている。

【００４８】選択回路１２ａ〜１２ｄは、図９に示すよ
うに電源電圧ＶＤＤと接地との間にヒューズ２１とＮチ
ャネルＭＯＳＦＥＴ２２とが直列に接続され、このヒュ
ーズ２１とＮ−ＭＯＳ２２との接続点がロウデコーダ側
に接続されている。この回路によれば、ヒューズ２１を
切断すると、ヒューズ２１とＮ−ＭＯＳ２２との接続点
の電位が低くなり、アドレスＡｄｄの内の／ＡＯアドレ
スが選択され、ヒューズ２１を切断しなければヒューズ
２１とＮ−ＭＯＳ２２との接続点の電位が高くなってい
るので、アドレスＡｄｄの内のＡＯアドレスが選択され
る。

【００４９】例えば、メモリセルアレイを１／２しか使
用しない場合に、ビット線１の切断箇所を３／４のとこ
ろ（図８のビット線分離セル４ｃ）で行い、メモリセル
ブロック３ｂ，３ｃ，３ｄを使用可能にする。必要なメ
モリ容量（１／２使用）から、この３つのメモリセルブ
ロック３ｂ，３ｃ，３ｄから２つのブロックを使用すれ
ばよいことになり、その２つのブロックの選択を選択回
路１２ｂ〜１２ｄのヒューズ２１で行う。

【００５０】本実施例では、メモリ容量を１／２にして
ＡＯアドレスを固定にする。この場合、ヒューズ２１を
切らなければメモリセルブロック３ｃ，３ｄのみが選択
される。しかし、メモリセルブロック３ｄに不良が見つ
かれば、選択回路１２ｂ，１２ｄのヒューズ２１を切断
して、メモリセルブロック３ｂを選択、メモリセルブロ
ック３ｄを非選択として不良のメモリセルブロック３ｄ
を除去する。

【００５１】このように、ヒューズ２１を有する選択回
路１２ａ〜１２ｄを設けたので、メモリテスト後に、不
良のないメモリセルブロックをメモリセルアレイ３から
選択することができ、良品サンプルを多く取得すること
ができる。また、上記実施例と同様にビット線を切断し
たために負荷の容量や抵抗を軽減することができる。

【００５２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ビット線をメモリセルアレイ内で分離するビット
線分離手段を設けたので、容易にメモリ容量を削減した
構成にすることができる。これにより、ビット線も短く
構成することができ、ビット線の容量や抵抗を軽減させ
ることが可能となる。

【００５３】また、デコード手段、データ読出し手段、
及び書込み／イコライズ制御手段を、全てメモリセルア
レイの両方の側に配置したので、ビット線分離によるメ
モリのアクセスタイミングのずれを抑制することがで
き、書込み動作及びビット線の負荷回路の特性を改善で
きる。

【００５４】また、ビット線分離手段をメモリセルアレ
イの１／４、１／２及び３／４の位置に設けたので、少
ない設計変更で、よりフレキシブルにメモリ容量の変更
が可能となる。

【００５５】また、ビット線分離手段をメモリセルアレ
イの任意の位置に設けたので、メモリセルのテスト後に
不良のないメモリセルのみを選択することもでき、良品
サンプルを多く取得することが可能となる。

【００５６】また、ビット線分離手段としてビット線を
形成する金属配線を切断することによってビット線を分
離するようにしたため、チップ全体の大規模な修正を行
わないで、容易にメモリ容量を増やすことが可能とな
る。

【００５７】このような効果より、本発明は、ビット線
を分離して開発当初は少ないメモリ容量であっても高速
に動作させ、開発が進むにつれてメモリ容量を増大させ
る場合に有効である。例えば、マイクロプロセッサのキ
ャッシュメモリのような場合に、できる限り大容量のメ
モリを搭載し、開発当初は少ないキャッシュ容量で動作
させてマイクロプロセッサの性能評価を進めておき、シ
ステムとして動作を確認した後でキャッシュ容量を増や
すような場合に非常に有効である。また、キャッシュ容
量の小さい試作品を至急準備する場合にも有効である。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体記憶装置の構
成を示すブロック図である。

【図２】メモリセルを示す図である。

【図３】ビット線分離セルを示す図である。

【図４】書込み／イコライズ制御回路の内部構成を示す
回路図である。

【図５】第１実施例のタイミングチャートである。

【図６】本発明の第２実施例に係る半導体記憶装置の構
成を示すブロック図である。

【図７】本発明の第３実施例に係る半導体記憶装置の構
成を示すブロック図である。

【図８】本発明の第４実施例に係る半導体記憶装置の構
成を示すブロック図である。

【図９】第４実施例の選択回路を示す回路図である。

【図１０】従来のメモリ回路の一構成例を示すブロック
図である。

【図１１】従来の他のメモリ回路の一構成例を示すブロ
ック図である。

【符号の説明】１ビット線２ワード線３メモリセルアレイ３−１メモリセル４ビット線分離セル５ロウデコーダ７書込み／イコライズ制御回路８カラムデコーダ９センスアンプ１２選択回路Ａｄｄアドレス

───────────────────────────────────────────────────── フロントページの続き (72)発明者白鳥司神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内

Claims

【特許請求の範囲】

【請求項１】ビット線に接続された複数のメモリセル
を有するメモリセルアレイと、前記メモリセルアレイをアクセスするためのデコード手
段と、前記ビット線に接続され前記メモリセルに保持されてい
るデータを読出すデータ読出し手段と、前記メモリセルに対するデータの書込み及び前記ビット
線のイコライズを行う書込み／イコライズ制御手段と、前記ビット線を前記メモリセルアレイ内で分離するビッ
ト線分離手段とを有することを特徴とする半導体記憶装
置。
【請求項２】前記デコード手段、及び前記書込み／イ
コライズ制御手段を、全て前記メモリセルアレイの両方
の側に配置したことを特徴とする請求項１記載の半導体
記憶装置。
【請求項３】前記ビット線分離手段は、前記メモリセ
ルアレイの領域の１／４、１／２及び３／４の位置に設
けたことを特徴とする請求項１乃び２記載の半導体装
置。
【請求項４】前記ビット線分離手段は、前記メモリセ
ルアレイの任意の位置に設けたことを特徴とする請求項
１乃び２記載の半導体装置。
【請求項５】前記ビット線分離手段箇所では、ビット
線の金属配線が切断されていることを特徴とする請求項
１乃至４記載の半導体記憶装置。