JPH06215595A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06215595A JPH06215595A JP679393A JP679393A JPH06215595A JP H06215595 A JPH06215595 A JP H06215595A JP 679393 A JP679393 A JP 679393A JP 679393 A JP679393 A JP 679393A JP H06215595 A JPH06215595 A JP H06215595A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 大容量であっても高速な読出しが可能なＲＯ
Ｍを提供することである。 【構成】 ビット線を分割して複数の分割マトリックス
を構成し、該各分割マトリックスは、それぞれ共通のワ
ード線選択信号に基づき前記ビット線の電位を変化させ
るようにされ、アドレス入力に基づいてカラム選択信号
を生成する信号生成部と、前記分割マトリックスに対応
して複数段で構成され、その初段目は前記各分割マトリ
ックスに対して、それぞれ共通のカラム制御信号に基づ
きカラム選択を行い、２段目以降は前段により選択され
たカラムの中から所定のカラムを前記カラム選択信号に
基づき選択するカラム選択回路とを備えたものである。
Ｍを提供することである。 【構成】 ビット線を分割して複数の分割マトリックス
を構成し、該各分割マトリックスは、それぞれ共通のワ
ード線選択信号に基づき前記ビット線の電位を変化させ
るようにされ、アドレス入力に基づいてカラム選択信号
を生成する信号生成部と、前記分割マトリックスに対応
して複数段で構成され、その初段目は前記各分割マトリ
ックスに対して、それぞれ共通のカラム制御信号に基づ
きカラム選択を行い、２段目以降は前段により選択され
たカラムの中から所定のカラムを前記カラム選択信号に
基づき選択するカラム選択回路とを備えたものである。
Description
【０００１】
【産業上の利用分野】本発明は、高速動作を要する半導
体集積回路等に有効なリード・オンリー・メモリ（以
下、ＲＯＭという）に関する。
体集積回路等に有効なリード・オンリー・メモリ（以
下、ＲＯＭという）に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサの高速化に伴
い、そのシステムプログラムや処理プログラム等を記憶
するＲＯＭの高速化、即ちアドレスを与えてから記憶デ
ータの読出しが可能となるまでのアクセスタイムの短縮
化が強く要求されている。
い、そのシステムプログラムや処理プログラム等を記憶
するＲＯＭの高速化、即ちアドレスを与えてから記憶デ
ータの読出しが可能となるまでのアクセスタイムの短縮
化が強く要求されている。
【０００３】従来、この種のＲＯＭは、一般的に図７に
示すように、ワード線とビット線がマトリックス状に配
置されその各交差位置にメモリセルを有するマトリック
ス部１０１と、複数ビットのアドレス入力をデコードし
所定のワード線を選択するワード線デコーダ１０２と、
アドレス入力に基づき所定のビット線を選択するための
カラム制御信号を生成するカラムデコーダ１０３と、選
択されたワード線及びビット線に対応した前記メモリセ
ル中の記憶データを出力する出力バッファ１０４とを備
えている。
示すように、ワード線とビット線がマトリックス状に配
置されその各交差位置にメモリセルを有するマトリック
ス部１０１と、複数ビットのアドレス入力をデコードし
所定のワード線を選択するワード線デコーダ１０２と、
アドレス入力に基づき所定のビット線を選択するための
カラム制御信号を生成するカラムデコーダ１０３と、選
択されたワード線及びビット線に対応した前記メモリセ
ル中の記憶データを出力する出力バッファ１０４とを備
えている。
【０００４】このように構成されるＲＯＭの各構成要素
の回路構成例が図８及び図９に示されている。
の回路構成例が図８及び図９に示されている。
【０００５】図８は従来のプリチャージ式ＲＯＭ（ＮＯ
Ｒ型；ｎビット×３２ワード）におけるマトリックス部
１０１と出力バッファ１０４の１ビット回路図である。
Ｒ型；ｎビット×３２ワード）におけるマトリックス部
１０１と出力バッファ１０４の１ビット回路図である。
【０００６】同図において、Ｂ０〜Ｂ３はビット線、Ｗ
０〜Ｗ７はワード線であり、それらの各交差位置にはＮ
チャントランジスタから成るメモリセルがそれぞれ配置
されている。そして、ビット線Ｂ０〜Ｂ３の各一端が、
クロックＣＬＫでオン／オフするＮチャントランジスタ
１１１〜１１４を介して電源ＶＤＤにそれぞれ接続され
ている。さらにビット線Ｂ０〜Ｂ３の各他端は、カラム
制御信号Ｃ３〜Ｃ０でオン／オフ制御されるカラム選択
用のＮチャントランジスタ１１５〜１１８を介してデー
タ線１１９に接続されている。このデータ線１１９は、
クロックＣＬＫの反転信号ＣＬＫバーによりオン／オフ
するＰチャントランジスタ１２０を介して電源ＶＤＤに
接続されると共に、出力データＯＵＴを出力するセンス
インバータ１２１の入力側に接続されている。
０〜Ｗ７はワード線であり、それらの各交差位置にはＮ
チャントランジスタから成るメモリセルがそれぞれ配置
されている。そして、ビット線Ｂ０〜Ｂ３の各一端が、
クロックＣＬＫでオン／オフするＮチャントランジスタ
１１１〜１１４を介して電源ＶＤＤにそれぞれ接続され
ている。さらにビット線Ｂ０〜Ｂ３の各他端は、カラム
制御信号Ｃ３〜Ｃ０でオン／オフ制御されるカラム選択
用のＮチャントランジスタ１１５〜１１８を介してデー
タ線１１９に接続されている。このデータ線１１９は、
クロックＣＬＫの反転信号ＣＬＫバーによりオン／オフ
するＰチャントランジスタ１２０を介して電源ＶＤＤに
接続されると共に、出力データＯＵＴを出力するセンス
インバータ１２１の入力側に接続されている。
【０００７】図９は、従来のワード線デコーダ１０２の
構成例を示す回路図である。
構成例を示す回路図である。
【０００８】同図に示すが如く、このワード線デコーダ
は、４個のインバータ、８個の３入力ＮＡＮＤゲート、
及び８個の２入力ＮＯＲゲートから構成されている。
は、４個のインバータ、８個の３入力ＮＡＮＤゲート、
及び８個の２入力ＮＯＲゲートから構成されている。
【０００９】また、本従来例のカラムデコーダ１０３は
後述する図３と同一である。
後述する図３と同一である。
【００１０】次に、読出し動作を説明する。
【００１１】クロックＣＬＫの立上がりに同期してＮチ
ャントランジスタ１１１〜１１４がオンすると、全ての
ビット線Ｂ０〜Ｂ３がプリチャージされ、さらにこのク
ロックＣＬＫの立上がり後において、アドレス入力Ａ０
〜Ａ４のアドレスが確定される。一方、クロックＣＬＫ
の“Ｈ”レベルの期間中においては、クロックＣＬＫの
反転信号ＣＬＫバーは“Ｌ”レベルとなり、従ってＰチ
ャントランジスタ１２０がオンするので、データ線１１
９も電位ＶＤＤまでプリチャージされる。
ャントランジスタ１１１〜１１４がオンすると、全ての
ビット線Ｂ０〜Ｂ３がプリチャージされ、さらにこのク
ロックＣＬＫの立上がり後において、アドレス入力Ａ０
〜Ａ４のアドレスが確定される。一方、クロックＣＬＫ
の“Ｈ”レベルの期間中においては、クロックＣＬＫの
反転信号ＣＬＫバーは“Ｌ”レベルとなり、従ってＰチ
ャントランジスタ１２０がオンするので、データ線１１
９も電位ＶＤＤまでプリチャージされる。
【００１２】例えば、ワード線デコーダ１０１によりワ
ード線Ｗ２が選択されて、図８中のメモリセルＺ１が選
択された場合は、このメモリセルＺ１にはトランジスタ
が存在しないので、ビット線Ｂ２は放電されずカラム選
択用のトランジスタ１１７が選択され、センスインバー
タ１２１からは“０”の出力データＯＵＴが出力され
る。もし、メモリセルＺ１にトランジスタが存在してい
る場合は、ビット線Ｂ２が放電されて“０”となり、セ
ンスインバータ１２１からは“１”の出力データＯＵＴ
が出力される。
ード線Ｗ２が選択されて、図８中のメモリセルＺ１が選
択された場合は、このメモリセルＺ１にはトランジスタ
が存在しないので、ビット線Ｂ２は放電されずカラム選
択用のトランジスタ１１７が選択され、センスインバー
タ１２１からは“０”の出力データＯＵＴが出力され
る。もし、メモリセルＺ１にトランジスタが存在してい
る場合は、ビット線Ｂ２が放電されて“０”となり、セ
ンスインバータ１２１からは“１”の出力データＯＵＴ
が出力される。
【００１３】上述の説明で明らかなように、プリチャー
ジ式ＲＯＭにおいては、出力データとして“０”が出力
している場合はプリチャージされた値がそのまま出力さ
れるため、実質のディレイは零となる。すなわち、ＲＯ
Ｍを読み出す際にディレイが存在するケースは、ビット
線に接続されているメモリセルのトランジスタがオンに
なり、ビット線にチャージされていた電荷が放電される
ケースである。つまり、センスインバータ１２１が
“１”から“０”へ変化する場合だけである。
ジ式ＲＯＭにおいては、出力データとして“０”が出力
している場合はプリチャージされた値がそのまま出力さ
れるため、実質のディレイは零となる。すなわち、ＲＯ
Ｍを読み出す際にディレイが存在するケースは、ビット
線に接続されているメモリセルのトランジスタがオンに
なり、ビット線にチャージされていた電荷が放電される
ケースである。つまり、センスインバータ１２１が
“１”から“０”へ変化する場合だけである。
【００１４】従って、高速動作が必要なＲＯＭでは、セ
ンスインバータ１２１の論理閾値を高めにとり、“１”
から“０”への変化を高速に感知することができるよう
にしている。
ンスインバータ１２１の論理閾値を高めにとり、“１”
から“０”への変化を高速に感知することができるよう
にしている。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
ＲＯＭでは、次のような問題点があった。
ＲＯＭでは、次のような問題点があった。
【００１６】ビット線Ｂ０〜Ｂ３に接続されるメモリセ
ル用の各トランジスタは、そのゲートとビット線Ｂ０〜
Ｂ３との間にジャンクション（ｊｕｎｃｔｉｏｎ）容量
を有している。読出し時において、同一ビット線に接続
されるメモリセル用のトランジスタは一つしか選択され
ないため、そのビット線に接続された他のトランジスタ
の前記ジャンクション容量が大きくなり、その結果、デ
ータの読出し速度は低下する。
ル用の各トランジスタは、そのゲートとビット線Ｂ０〜
Ｂ３との間にジャンクション（ｊｕｎｃｔｉｏｎ）容量
を有している。読出し時において、同一ビット線に接続
されるメモリセル用のトランジスタは一つしか選択され
ないため、そのビット線に接続された他のトランジスタ
の前記ジャンクション容量が大きくなり、その結果、デ
ータの読出し速度は低下する。
【００１７】このような現象は、ビット線に接続される
メモリセル用のトランジスタを増加させて大容量化すれ
ば、より一層、顕著に現れ、高速でしかも大容量のＲＯ
Ｍを実現する上で障害になっていた。
メモリセル用のトランジスタを増加させて大容量化すれ
ば、より一層、顕著に現れ、高速でしかも大容量のＲＯ
Ｍを実現する上で障害になっていた。
【００１８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、大容量であっ
ても高速な読出しが可能なＲＯＭを提供することであ
る。
するためになされたもので、その目的は、大容量であっ
ても高速な読出しが可能なＲＯＭを提供することであ
る。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、マトリックス状に配設されたワー
ド線とビット線の交差位置に、該ワード線に供給される
ワード線選択信号によりオンしてビット線の電位を変化
させるトランジスタを有するマトリックス部と、所定の
アドレス入力をデコードして前記ワード線選択信号を生
成するワード線デコーダと、前記アドレス入力に基づい
てカラム制御信号を生成するカラムデコーダとを有し、
該カラム制御信号に基づき所定のビット線を選択するカ
ラム選択を行い、その選択されたビット線の電位に応じ
た出力データを出力する半導体記憶装置において、前記
ビット線を分割して複数の分割マトリックスを構成し、
該各分割マトリックスは、それぞれ共通の前記ワード線
選択信号に基づき前記ビット線の電位を変化させるよう
にされると共に、前記アドレス入力に基づいてカラム選
択信号を生成する信号生成部と、前記分割マトリックス
に対応して複数段で構成され、その初段目は前記各分割
マトリックスに対して、それぞれ共通の前記カラム制御
信号に基づき前記カラム選択を行い、２段目以降は前段
により選択されたカラムの中から所定のカラムを前記カ
ラム選択信号に基づき選択するカラム選択回路とを備え
たことである。
に、本発明の特徴は、マトリックス状に配設されたワー
ド線とビット線の交差位置に、該ワード線に供給される
ワード線選択信号によりオンしてビット線の電位を変化
させるトランジスタを有するマトリックス部と、所定の
アドレス入力をデコードして前記ワード線選択信号を生
成するワード線デコーダと、前記アドレス入力に基づい
てカラム制御信号を生成するカラムデコーダとを有し、
該カラム制御信号に基づき所定のビット線を選択するカ
ラム選択を行い、その選択されたビット線の電位に応じ
た出力データを出力する半導体記憶装置において、前記
ビット線を分割して複数の分割マトリックスを構成し、
該各分割マトリックスは、それぞれ共通の前記ワード線
選択信号に基づき前記ビット線の電位を変化させるよう
にされると共に、前記アドレス入力に基づいてカラム選
択信号を生成する信号生成部と、前記分割マトリックス
に対応して複数段で構成され、その初段目は前記各分割
マトリックスに対して、それぞれ共通の前記カラム制御
信号に基づき前記カラム選択を行い、２段目以降は前段
により選択されたカラムの中から所定のカラムを前記カ
ラム選択信号に基づき選択するカラム選択回路とを備え
たことである。
【００２０】また、好ましくは前記２段目以降のカラム
選択回路がクロックドセンスインバータで構成されてい
る。
選択回路がクロックドセンスインバータで構成されてい
る。
【００２１】
【作用】上述の如き構成によれば、ビット線を分割して
カラム選択を複数段で行うようにしたので、従来回路に
比べ、その段数に応じてビット線に接続されるトランジ
スタの数が減少し、その分、ビット線と該トランジスタ
との間の接合容量が削減される。これにより、従来回路
よりもデータが高速に読み出される。
カラム選択を複数段で行うようにしたので、従来回路に
比べ、その段数に応じてビット線に接続されるトランジ
スタの数が減少し、その分、ビット線と該トランジスタ
との間の接合容量が削減される。これにより、従来回路
よりもデータが高速に読み出される。
【００２２】また、２段目以降のカラム選択回路をクロ
ックドセンスインバータで構成すれば、従来回路よりパ
ストランジスタが減少するので、読出し動作が一層高速
となる。
ックドセンスインバータで構成すれば、従来回路よりパ
ストランジスタが減少するので、読出し動作が一層高速
となる。
【００２３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例に係るプリチャージ
式ＲＯＭ（ＮＯＲ型；ｎビット×３２ワード）における
マトリックス部と出力バッファの１ビット回路図、図２
は同実施例のワード線デコーダの回路図、及び図３は同
実施例のカラムデコーダの回路図である。
する。図１は、本発明の第１実施例に係るプリチャージ
式ＲＯＭ（ＮＯＲ型；ｎビット×３２ワード）における
マトリックス部と出力バッファの１ビット回路図、図２
は同実施例のワード線デコーダの回路図、及び図３は同
実施例のカラムデコーダの回路図である。
【００２４】本実施例が従来回路と異なる点は、複数の
ビット線を２分割してカラム選択を２段構成にするよう
にした点であり、これによってビット線の負荷を１／２
に低減し、高速読出しを可能にしている。
ビット線を２分割してカラム選択を２段構成にするよう
にした点であり、これによってビット線の負荷を１／２
に低減し、高速読出しを可能にしている。
【００２５】以下、その構成を説明する。
【００２６】図１に示すが如く、本実施例のＲＯＭのマ
トリックス部は、複数のビット線が１段目ビット線Ｂ１
−０〜Ｂ１−３と下部ビット線Ｂ２−０〜Ｂ２−３とに
分割され、上部、下部から成る分割マトリックスで構成
されている。即ち、上部ビット線Ｂ１−０〜Ｂ１−３及
び下部ビット線Ｂ２−０〜Ｂ２−３と、これらに共通な
ワード線Ｗ０〜Ｗ３とがそれぞれワード方向及びカラム
方向でマトリックス状に配設され、それらの各交差位置
にはＮチャントランジスタ１（上部）または２（下部）
から成るメモリセルがそれぞれ配置されている。
トリックス部は、複数のビット線が１段目ビット線Ｂ１
−０〜Ｂ１−３と下部ビット線Ｂ２−０〜Ｂ２−３とに
分割され、上部、下部から成る分割マトリックスで構成
されている。即ち、上部ビット線Ｂ１−０〜Ｂ１−３及
び下部ビット線Ｂ２−０〜Ｂ２−３と、これらに共通な
ワード線Ｗ０〜Ｗ３とがそれぞれワード方向及びカラム
方向でマトリックス状に配設され、それらの各交差位置
にはＮチャントランジスタ１（上部）または２（下部）
から成るメモリセルがそれぞれ配置されている。
【００２７】上部の分割マトリックスの各Ｎチャントラ
ンジスタ１のゲートはワード線Ｗ０〜Ｗ３に、ドレイン
が一段目ビット線Ｂ１−０〜Ｂ１−３にぞれぞれ接続さ
れ、同様に下部の分割マトリックスの各Ｎチャントラン
ジスタ２のゲートがワード線Ｗ０〜Ｗ３に、ドレインが
下部ビット線Ｂ２−０〜Ｂ２−３にぞれぞれ接続される
と共に、各Ｎチャントランジスタ１，２のソースが接地
されている。
ンジスタ１のゲートはワード線Ｗ０〜Ｗ３に、ドレイン
が一段目ビット線Ｂ１−０〜Ｂ１−３にぞれぞれ接続さ
れ、同様に下部の分割マトリックスの各Ｎチャントラン
ジスタ２のゲートがワード線Ｗ０〜Ｗ３に、ドレインが
下部ビット線Ｂ２−０〜Ｂ２−３にぞれぞれ接続される
と共に、各Ｎチャントランジスタ１，２のソースが接地
されている。
【００２８】そして、上部ビット線Ｂ１−０〜Ｂ１−３
及び下部ビット線Ｂ２−０〜Ｂ２−３において、各１本
のビット線に接続されるＮチャントランジスタ１または
２の数は、それぞれ４個となっており、図８に示す従来
回路に比べて１／２となっている。
及び下部ビット線Ｂ２−０〜Ｂ２−３において、各１本
のビット線に接続されるＮチャントランジスタ１または
２の数は、それぞれ４個となっており、図８に示す従来
回路に比べて１／２となっている。
【００２９】このようなＮチャントランジスタ１または
２から成るメモリセルには、予め“１”または“０”の
データが格納されているのであるが、それは例えば本実
施例のＲＯＭを製造する際のマスクパターンにより決定
される。即ち、ゲート部分の酸化膜の厚さを変える等を
行うことによりＮチャントランジスタ１，２の有無（図
１中の１ａの部分はトランジスタ無を示す）が決定さ
れ、例えばトランジスタ有のメモリセルには“１”のデ
ータ、トランジスタ無のメモリセルには“０”のデータ
がそれぞれ記憶されていることになる。こうしたパター
ンで記憶内容が決定されている。
２から成るメモリセルには、予め“１”または“０”の
データが格納されているのであるが、それは例えば本実
施例のＲＯＭを製造する際のマスクパターンにより決定
される。即ち、ゲート部分の酸化膜の厚さを変える等を
行うことによりＮチャントランジスタ１，２の有無（図
１中の１ａの部分はトランジスタ無を示す）が決定さ
れ、例えばトランジスタ有のメモリセルには“１”のデ
ータ、トランジスタ無のメモリセルには“０”のデータ
がそれぞれ記憶されていることになる。こうしたパター
ンで記憶内容が決定されている。
【００３０】さらに、上部ビット線Ｂ１−０〜Ｂ１−３
及び下部ビット線Ｂ２−０〜Ｂ２−３の各一端には、Ｎ
チャントランジスタ３ａ〜３ｄ及びＮチャントランジス
タ３ｅ〜３ｈのソースがそれぞれ接続され、そのドレイ
ンが電源ＶＤＤに、ゲートがクロックＣＬＫ供給用の信
号線に接続されている。このＮチャントランジスタ３ａ
〜３ｄ，３ｅ〜３ｈは、クロックＣＬＫの立上がり時に
オン状態となってビット線Ｂ１−０〜Ｂ１−３，Ｂ２−
０〜Ｂ２−３をプリチャージする。
及び下部ビット線Ｂ２−０〜Ｂ２−３の各一端には、Ｎ
チャントランジスタ３ａ〜３ｄ及びＮチャントランジス
タ３ｅ〜３ｈのソースがそれぞれ接続され、そのドレイ
ンが電源ＶＤＤに、ゲートがクロックＣＬＫ供給用の信
号線に接続されている。このＮチャントランジスタ３ａ
〜３ｄ，３ｅ〜３ｈは、クロックＣＬＫの立上がり時に
オン状態となってビット線Ｂ１−０〜Ｂ１−３，Ｂ２−
０〜Ｂ２−３をプリチャージする。
【００３１】また、上部ビット線Ｂ１−０〜Ｂ１−３の
各他端が、それぞれカラム制御信号Ｃ３〜Ｃ０でオン／
オフ制御されるＮチャントランジスタ４ａ〜４ｄを介し
てデータ線５に接続されている。カラム制御信号Ｃ３〜
Ｃ０は後述するカラムデコーダで生成される。このデー
タ線５の一端は、Ｐチャントランジスタ６のドレインに
接続され、そのソースが電源ＶＤＤに、ゲートがクロッ
クＣＬＫの反転信号ＣＬＫバー供給用の信号線にそれそ
れ接続されている。このＰチャントランジスタ６は、ク
ロックＣＬＫの立下がり時にオン状態となってデータ線
５を電位ＶＤＤまでプリチャージする。
各他端が、それぞれカラム制御信号Ｃ３〜Ｃ０でオン／
オフ制御されるＮチャントランジスタ４ａ〜４ｄを介し
てデータ線５に接続されている。カラム制御信号Ｃ３〜
Ｃ０は後述するカラムデコーダで生成される。このデー
タ線５の一端は、Ｐチャントランジスタ６のドレインに
接続され、そのソースが電源ＶＤＤに、ゲートがクロッ
クＣＬＫの反転信号ＣＬＫバー供給用の信号線にそれそ
れ接続されている。このＰチャントランジスタ６は、ク
ロックＣＬＫの立下がり時にオン状態となってデータ線
５を電位ＶＤＤまでプリチャージする。
【００３２】前記データ線５はＮチャントランジスタ７
を介してセンスインバータ８の入力側に接続される。Ｎ
チャントランジスタ７は、本ＲＯＭに供給されるアドレ
ス入力Ａ０〜Ａ４（５ビット）の内、第２ビット目であ
るアドレスＡ２の反転信号Ａ２バー（カラム選択信号）
によってオン／オフ制御される。この反転信号Ａ２バー
は、後述するワード線デコーダにより生成される。
を介してセンスインバータ８の入力側に接続される。Ｎ
チャントランジスタ７は、本ＲＯＭに供給されるアドレ
ス入力Ａ０〜Ａ４（５ビット）の内、第２ビット目であ
るアドレスＡ２の反転信号Ａ２バー（カラム選択信号）
によってオン／オフ制御される。この反転信号Ａ２バー
は、後述するワード線デコーダにより生成される。
【００３３】同様に、下部のビット線Ｂ２−０〜Ｂ２−
３の各他端が、前記カラム制御信号Ｃ３〜Ｃ０によって
オン／オフ制御されるＮチャントランジスタ４ｅ〜４ｈ
を介してデータ線９に接続され、このデータ線９の一端
には前記Ｐチャントランジスタ６と同様の機能を有する
Ｐチャントランジスタ１０が接続されている。そして該
データ線９はＮチャントランジスタ１１を介して前記イ
ンバータ８の入力側に接続され、Ｎチャントランジスタ
１１は、前記アドレスＡ２（カラム選択信号）によって
オン／オフ制御される。なお、Ｎチャントランジスタ４
ａ〜４ｄで１段目のカラム選択回路が構成され、Ｎチャ
ントランジスタ７，１１で２段目のカラム選択回路が構
成される。
３の各他端が、前記カラム制御信号Ｃ３〜Ｃ０によって
オン／オフ制御されるＮチャントランジスタ４ｅ〜４ｈ
を介してデータ線９に接続され、このデータ線９の一端
には前記Ｐチャントランジスタ６と同様の機能を有する
Ｐチャントランジスタ１０が接続されている。そして該
データ線９はＮチャントランジスタ１１を介して前記イ
ンバータ８の入力側に接続され、Ｎチャントランジスタ
１１は、前記アドレスＡ２（カラム選択信号）によって
オン／オフ制御される。なお、Ｎチャントランジスタ４
ａ〜４ｄで１段目のカラム選択回路が構成され、Ｎチャ
ントランジスタ７，１１で２段目のカラム選択回路が構
成される。
【００３４】一方、本実施例のワード線デコーダは、図
２に示すが如く、アドレスＡ２を反転して前記反転信号
Ａ２バー（カラム選択信号）を生成するインバータ２１
（信号生成部）を有するほか、第３ビット目及び最上位
ビット目であるアドレスＡ３，Ａ４に対応したワード線
を前記ワード線Ｗ０〜Ｗ３の中から１本だけ選択するた
めのワード線選択信号を出力するため、インバータ２
２，２３，２４と、２入力ＮＡＮＤゲート２５，２６，
２７，２８と、２入力ＮＯＲゲート２９，３０，３１，
３２とを備えている。
２に示すが如く、アドレスＡ２を反転して前記反転信号
Ａ２バー（カラム選択信号）を生成するインバータ２１
（信号生成部）を有するほか、第３ビット目及び最上位
ビット目であるアドレスＡ３，Ａ４に対応したワード線
を前記ワード線Ｗ０〜Ｗ３の中から１本だけ選択するた
めのワード線選択信号を出力するため、インバータ２
２，２３，２４と、２入力ＮＡＮＤゲート２５，２６，
２７，２８と、２入力ＮＯＲゲート２９，３０，３１，
３２とを備えている。
【００３５】すなわち、ＮＡＮＤゲート２５の入力側に
はアドレスＡ３，Ａ４、ＮＡＮＤゲート２６の入力側に
はインバータ２３によるアドレスＡ４の反転信号及びア
ドレスＡ３、ＮＡＮＤゲート２７の入力側にはインバー
タ２２によるアドレスＡ３の反転信号及びアドレスＡ
４、ＮＡＮＤゲート２８の入力側には各インバータ２
２，２３によるアドレスＡ３，Ａ４の反転信号が、それ
ぞれ入力されるようになっている。さらに、ＮＡＮＤゲ
ート２５〜２８の各出力側がＮＯＲゲート２９〜３２の
一方の入力側にそれぞれ接続され、その各他方の入力側
にはクロックＣＬＫ反転用のインバータ２４の出力端が
接続されている。そして、ＮＯＲゲート２９〜３２の各
出力端が図１に示す前記ワード線Ｗ３，Ｗ２，Ｗ１，Ｗ
０にそれぞれ接続されている。
はアドレスＡ３，Ａ４、ＮＡＮＤゲート２６の入力側に
はインバータ２３によるアドレスＡ４の反転信号及びア
ドレスＡ３、ＮＡＮＤゲート２７の入力側にはインバー
タ２２によるアドレスＡ３の反転信号及びアドレスＡ
４、ＮＡＮＤゲート２８の入力側には各インバータ２
２，２３によるアドレスＡ３，Ａ４の反転信号が、それ
ぞれ入力されるようになっている。さらに、ＮＡＮＤゲ
ート２５〜２８の各出力側がＮＯＲゲート２９〜３２の
一方の入力側にそれぞれ接続され、その各他方の入力側
にはクロックＣＬＫ反転用のインバータ２４の出力端が
接続されている。そして、ＮＯＲゲート２９〜３２の各
出力端が図１に示す前記ワード線Ｗ３，Ｗ２，Ｗ１，Ｗ
０にそれぞれ接続されている。
【００３６】図３に示すが如く、本実施例のカラムデコ
ーダは、アドレス入力Ａ０〜Ａ４（５ビット）の内、最
下位ビット及び第１ビット目であるアドレスＡ０，Ａ１
に対応したカラム制御信号を前記カラム制御信号Ｃ３〜
Ｃ０の中から１つだけ選択するため、入力側のインバー
タ４１，４２と、２入力ＮＡＮＤゲート４３，４４，４
５，４６と、出力側のインバータ４７，４８，４９，５
０とを備えている。
ーダは、アドレス入力Ａ０〜Ａ４（５ビット）の内、最
下位ビット及び第１ビット目であるアドレスＡ０，Ａ１
に対応したカラム制御信号を前記カラム制御信号Ｃ３〜
Ｃ０の中から１つだけ選択するため、入力側のインバー
タ４１，４２と、２入力ＮＡＮＤゲート４３，４４，４
５，４６と、出力側のインバータ４７，４８，４９，５
０とを備えている。
【００３７】すなわち、ＮＡＮＤゲート４３の入力側に
はアドレスＡ０，Ａ１、ＮＡＮＤゲート４４の入力側に
はインバータ４１によるアドレスＡ０の反転信号及びア
ドレスＡ１、ＮＡＮＤゲート４５の入力側にはインバー
タ４２によるアドレスＡ１の反転信号及びアドレスＡ
０、ＮＡＮＤゲート４６の入力側には各インバータ４
１，４２によるアドレスＡ０，Ａ１の反転信号が、それ
ぞれ入力されるようになっている。さらに、これらＮＡ
ＮＤゲート４１〜４６の各出力側からインバータ４７〜
５０を介して、前記カラム制御信号Ｃ３〜Ｃ０がそれぞ
れ出力されるようになっている。
はアドレスＡ０，Ａ１、ＮＡＮＤゲート４４の入力側に
はインバータ４１によるアドレスＡ０の反転信号及びア
ドレスＡ１、ＮＡＮＤゲート４５の入力側にはインバー
タ４２によるアドレスＡ１の反転信号及びアドレスＡ
０、ＮＡＮＤゲート４６の入力側には各インバータ４
１，４２によるアドレスＡ０，Ａ１の反転信号が、それ
ぞれ入力されるようになっている。さらに、これらＮＡ
ＮＤゲート４１〜４６の各出力側からインバータ４７〜
５０を介して、前記カラム制御信号Ｃ３〜Ｃ０がそれぞ
れ出力されるようになっている。
【００３８】次に、例えば“０，１，０，１，０”のア
ドレス入力Ａ０〜Ａ４が本実施例のＲＯＭに供給される
場合の読出し動作について図４のタイムチャートを参照
しつつ説明する。
ドレス入力Ａ０〜Ａ４が本実施例のＲＯＭに供給される
場合の読出し動作について図４のタイムチャートを参照
しつつ説明する。
【００３９】時刻Ｔ１のクロックＣＬＫの立上がりに同
期してＮチャントランジスタ３ａ〜３ｈがオンすると、
全てのビット線Ｂ１−０〜Ｂ１−３，Ｂ２−０〜Ｂ２−
３は、ＶＤＤ−Ｖｔｈ（Ｖｔｈ；Ｎチャントランジスタ
の閾値電圧）分だけプリチャージされる。さらに、クロ
ックＣＬＫの“Ｈ”レベルの期間中においては、クロッ
クＣＬＫの反転信号ＣＬＫバーは“Ｌ”レベルとなり、
従ってＰチャントランジスタ６，１０がオンする。その
結果、データ線５，９が電位ＶＤＤまでプリチャージさ
れる。また、このクロックＣＬＫの立上がり後の時刻Ｔ
２において、アドレス入力Ａ０〜Ａ４が例えば“０，
１，０，１，０”として設定され、どこを読み出すかが
確定される（本実施例の場合は図１中のメモリセル１ｂ
が指定される）。
期してＮチャントランジスタ３ａ〜３ｈがオンすると、
全てのビット線Ｂ１−０〜Ｂ１−３，Ｂ２−０〜Ｂ２−
３は、ＶＤＤ−Ｖｔｈ（Ｖｔｈ；Ｎチャントランジスタ
の閾値電圧）分だけプリチャージされる。さらに、クロ
ックＣＬＫの“Ｈ”レベルの期間中においては、クロッ
クＣＬＫの反転信号ＣＬＫバーは“Ｌ”レベルとなり、
従ってＰチャントランジスタ６，１０がオンする。その
結果、データ線５，９が電位ＶＤＤまでプリチャージさ
れる。また、このクロックＣＬＫの立上がり後の時刻Ｔ
２において、アドレス入力Ａ０〜Ａ４が例えば“０，
１，０，１，０”として設定され、どこを読み出すかが
確定される（本実施例の場合は図１中のメモリセル１ｂ
が指定される）。
【００４０】一方、アドレス入力Ａ０〜Ａ４の内、第２
ビットであるアドレスＡ２（“０”）、第３ビットのア
ドレスＡ３（“１”）、及び最上位ビットのアドレスＡ
４（“０”）はワード線デコーダへ供給される。ワード
線デコーダ中のＮＡＮＤゲート２５の入力側には“０”
と“１”、ＮＡＮＤゲート２６の入力側には“１”と
“１”、ＮＡＮＤゲート２７の入力側には“０”と
“０”、ＮＡＮＤゲート２８の入力側には“１”と
“０”が、それぞれ入力される。その結果、ＮＡＮＤゲ
ート２５〜２８の出力の内、ＮＡＮＤゲート２６の出力
のみが“０”となり、他のＮＡＮＤゲート２５，２７，
２８の出力信号は“１”となって、これらがＮＯＲゲー
ト２９〜３２へそれぞれ供給される。
ビットであるアドレスＡ２（“０”）、第３ビットのア
ドレスＡ３（“１”）、及び最上位ビットのアドレスＡ
４（“０”）はワード線デコーダへ供給される。ワード
線デコーダ中のＮＡＮＤゲート２５の入力側には“０”
と“１”、ＮＡＮＤゲート２６の入力側には“１”と
“１”、ＮＡＮＤゲート２７の入力側には“０”と
“０”、ＮＡＮＤゲート２８の入力側には“１”と
“０”が、それぞれ入力される。その結果、ＮＡＮＤゲ
ート２５〜２８の出力の内、ＮＡＮＤゲート２６の出力
のみが“０”となり、他のＮＡＮＤゲート２５，２７，
２８の出力信号は“１”となって、これらがＮＯＲゲー
ト２９〜３２へそれぞれ供給される。
【００４１】この時、クロックＣＬＫの“Ｈ”レベルの
期間中には、ＮＡＮＤゲート２５〜２８の出力信号のレ
ベルに拘らず、ＮＯＲゲート２９〜３２の出力信号は全
て“Ｌ”レベルとなるので、ワード線Ｗ０〜Ｗ３が全て
“Ｌ”レベルとなり、データの読出しは行われない。ク
ロックＣＬＫが“Ｌ”レベルになると（時刻Ｔ３）、Ｎ
ＯＲゲート３０の出力信号のみが“Ｈ”レベル（ワード
線選択信号）となるため、ワード線Ｗ２のみが“Ｈ”レ
ベルとなり、ワード線Ｗ２が選択される。
期間中には、ＮＡＮＤゲート２５〜２８の出力信号のレ
ベルに拘らず、ＮＯＲゲート２９〜３２の出力信号は全
て“Ｌ”レベルとなるので、ワード線Ｗ０〜Ｗ３が全て
“Ｌ”レベルとなり、データの読出しは行われない。ク
ロックＣＬＫが“Ｌ”レベルになると（時刻Ｔ３）、Ｎ
ＯＲゲート３０の出力信号のみが“Ｈ”レベル（ワード
線選択信号）となるため、ワード線Ｗ２のみが“Ｈ”レ
ベルとなり、ワード線Ｗ２が選択される。
【００４２】その結果、指定された図１中のメモリセル
１ｂ中のＮチャントランジスタ１を含めて該ワード線Ｗ
２に接続されているＮチャントランジスタ１，２が全て
オンし、上部ビット線Ｂ１−０，Ｂ１−１，Ｂ１−３及
び下部ビット線Ｂ２−０〜Ｂ１−３にチャージされてい
た電荷が該Ｎチャントランジスタ１，２を介して放電さ
れる。
１ｂ中のＮチャントランジスタ１を含めて該ワード線Ｗ
２に接続されているＮチャントランジスタ１，２が全て
オンし、上部ビット線Ｂ１−０，Ｂ１−１，Ｂ１−３及
び下部ビット線Ｂ２−０〜Ｂ１−３にチャージされてい
た電荷が該Ｎチャントランジスタ１，２を介して放電さ
れる。
【００４３】一方、前記アドレス入力Ａ０〜Ａ４の内、
最下位ビットであるアドレスＡ０（“０”）及び第１ビ
ットであるアドレスＡ１（“１”）がカラム制御信号と
してカラムデコーダへ供給される。これによって、図３
のＮＡＮＤゲート４３の入力側には“０”と“１”、Ｎ
ＡＮＤゲート４４の入力側には“１”と“１”、ＮＡＮ
Ｄゲート４５の入力側には“０”と“０”、ＮＡＮＤゲ
ート４６の入力側には“１”と“０”が、それぞれ入力
される。その結果、カラム制御信号Ｃ０〜Ｃ３は、それ
ぞれ“０”，“１”，“０”，“０”となり、従ってカ
ラム制御信号Ｃ２が選択される。これによって、Ｎチャ
ントランジスタ４ａ〜４ｄ，４ｅ〜４ｈの内、Ｎチャン
トランジスタ４ｂ，４ｆのみがオンする（１段目のカラ
ム選択）。従って、上部ビット線Ｂ１−１及び下部ビッ
ト線Ｂ２−１の“０”電位がデータ線５，９に出力され
る。
最下位ビットであるアドレスＡ０（“０”）及び第１ビ
ットであるアドレスＡ１（“１”）がカラム制御信号と
してカラムデコーダへ供給される。これによって、図３
のＮＡＮＤゲート４３の入力側には“０”と“１”、Ｎ
ＡＮＤゲート４４の入力側には“１”と“１”、ＮＡＮ
Ｄゲート４５の入力側には“０”と“０”、ＮＡＮＤゲ
ート４６の入力側には“１”と“０”が、それぞれ入力
される。その結果、カラム制御信号Ｃ０〜Ｃ３は、それ
ぞれ“０”，“１”，“０”，“０”となり、従ってカ
ラム制御信号Ｃ２が選択される。これによって、Ｎチャ
ントランジスタ４ａ〜４ｄ，４ｅ〜４ｈの内、Ｎチャン
トランジスタ４ｂ，４ｆのみがオンする（１段目のカラ
ム選択）。従って、上部ビット線Ｂ１−１及び下部ビッ
ト線Ｂ２−１の“０”電位がデータ線５，９に出力され
る。
【００４４】また、“０”のアドレスＡ２はインバータ
２１で反転されて“１”のカラム選択信号Ａ２バーとし
て出力され、該カラム選択信号Ａ２バーはＮチャントラ
ンジスタ７のゲートへ、アドレスＡ２（カラム選択信
号）はＮチャントランジスタ１１のゲートへそれぞれ供
給される。本実施例によれば、アドレスＡ２が“０”で
あるので、Ｎチャントランジスタ７がオンし、Ｎチャン
トランジスタ１１はオフしている（２段目のカラム選
択）。従って、上部ビット線Ｂ１−１の“０”電位が選
択されてセンスインバータ８の入力端へ供給される。そ
のセンスインバータ８の入力端の電位がその論理閾値よ
り低下する時刻Ｔ４に至った時、センスインバータ８の
出力端から“１”のデータが出力される。
２１で反転されて“１”のカラム選択信号Ａ２バーとし
て出力され、該カラム選択信号Ａ２バーはＮチャントラ
ンジスタ７のゲートへ、アドレスＡ２（カラム選択信
号）はＮチャントランジスタ１１のゲートへそれぞれ供
給される。本実施例によれば、アドレスＡ２が“０”で
あるので、Ｎチャントランジスタ７がオンし、Ｎチャン
トランジスタ１１はオフしている（２段目のカラム選
択）。従って、上部ビット線Ｂ１−１の“０”電位が選
択されてセンスインバータ８の入力端へ供給される。そ
のセンスインバータ８の入力端の電位がその論理閾値よ
り低下する時刻Ｔ４に至った時、センスインバータ８の
出力端から“１”のデータが出力される。
【００４５】本実施例では、１本のビット線に接続され
るＮチャントランジスタの数が図８に示す従来回路に比
べて１／２の４個となっているため、その分、指定され
たビット線Ｂ１−１とＮチャントランジスタ１のゲート
との間に発生するジャンクション容量が減少し、ビット
線Ｂ１−１にチャージされた電荷を高速に放電すること
ができる。従って、センスインバータ８の出力端から
“１”データが高速に読み出される。これは、他のメモ
リセルを読み出す場合についても同様である。
るＮチャントランジスタの数が図８に示す従来回路に比
べて１／２の４個となっているため、その分、指定され
たビット線Ｂ１−１とＮチャントランジスタ１のゲート
との間に発生するジャンクション容量が減少し、ビット
線Ｂ１−１にチャージされた電荷を高速に放電すること
ができる。従って、センスインバータ８の出力端から
“１”データが高速に読み出される。これは、他のメモ
リセルを読み出す場合についても同様である。
【００４６】このように、本実施例によれば、ＲＯＭを
読み出す際にディレイが存在する場合、つまりＮチャン
トランシズタ１または２がオンし、ビット線にチャージ
されていた電荷が放電されて“１”データが読み出され
るときにおいて、そのディレイを大幅に減少させること
ができる。しかも、このような利点は、ビット線に接続
されたトランジスタの数が多ければ多いほど顕著とな
る。
読み出す際にディレイが存在する場合、つまりＮチャン
トランシズタ１または２がオンし、ビット線にチャージ
されていた電荷が放電されて“１”データが読み出され
るときにおいて、そのディレイを大幅に減少させること
ができる。しかも、このような利点は、ビット線に接続
されたトランジスタの数が多ければ多いほど顕著とな
る。
【００４７】図５は、本発明の第２実施例に係るプリチ
ャージ式ＲＯＭ（ＮＯＲ型；ｎビット×３２ワード）に
おけるマトリクス部と出力バッファの１ビット回路図で
あり、図１と共通の要素には同一の符号が付されてい
る。
ャージ式ＲＯＭ（ＮＯＲ型；ｎビット×３２ワード）に
おけるマトリクス部と出力バッファの１ビット回路図で
あり、図１と共通の要素には同一の符号が付されてい
る。
【００４８】本実施例のＲＯＭが図１に示す前記第１実
施例と異なる点は、２段目のカラム選択回路をＮチャン
トランジスタ７，１１に代えてクロックドセンスインバ
ータ２１，２２で構成して、センスインバータ８を省略
した点であり、パストランジスタが１段減少することに
より更なる高速化を実現するものである。
施例と異なる点は、２段目のカラム選択回路をＮチャン
トランジスタ７，１１に代えてクロックドセンスインバ
ータ２１，２２で構成して、センスインバータ８を省略
した点であり、パストランジスタが１段減少することに
より更なる高速化を実現するものである。
【００４９】例えばクロックドセンスインバータ２２の
構成は、図６のように示すようにＰチャントランジスタ
２２ａ，２２ｂとＮチャントランジスタ２２ｃ，２２ｄ
で構成されている。入力データＤがＰチャントランジス
タ２２ａ及びＮチャントランジスタ２２ｄのゲートに入
力され、アドレスＡ２及びその反転信号Ａ２バーは、Ｎ
チャントランジスタ２２ｄ及びＰチャントランジスタ２
２ｂのゲートにそれぞれ入力され、該グロックドセンス
インバータ２２のコントロール信号である。また、クロ
ックドセンスインバータ２１は、図５に示すようにアド
レスＡ２及びその反転信号Ａ２バー（カラム選択信号）
が前記クロックドセンスインバータ２２の場合と逆に入
力されるだけで他の構成は同一である。
構成は、図６のように示すようにＰチャントランジスタ
２２ａ，２２ｂとＮチャントランジスタ２２ｃ，２２ｄ
で構成されている。入力データＤがＰチャントランジス
タ２２ａ及びＮチャントランジスタ２２ｄのゲートに入
力され、アドレスＡ２及びその反転信号Ａ２バーは、Ｎ
チャントランジスタ２２ｄ及びＰチャントランジスタ２
２ｂのゲートにそれぞれ入力され、該グロックドセンス
インバータ２２のコントロール信号である。また、クロ
ックドセンスインバータ２１は、図５に示すようにアド
レスＡ２及びその反転信号Ａ２バー（カラム選択信号）
が前記クロックドセンスインバータ２２の場合と逆に入
力されるだけで他の構成は同一である。
【００５０】従って、クロックドセンスインバータ２１
と２２は、同時にオンすることなく、クロックドセンス
インバータ２１がオンしている時は、クロックドセンス
インバータ２２はオフであり、その逆にクロックドセン
スインバータ２１がオフしている時は、クロックドセン
スインバータ２２はオンし、互いに相補的なオン／オフ
動作を行う。なお、クロックドセンスインバータ２１，
２２は、高速に動作させるため、論理閾値を高めに設定
することにより、入力データＤの値が“１”から“０”
への変化を高速に感知できるようにしている。
と２２は、同時にオンすることなく、クロックドセンス
インバータ２１がオンしている時は、クロックドセンス
インバータ２２はオフであり、その逆にクロックドセン
スインバータ２１がオフしている時は、クロックドセン
スインバータ２２はオンし、互いに相補的なオン／オフ
動作を行う。なお、クロックドセンスインバータ２１，
２２は、高速に動作させるため、論理閾値を高めに設定
することにより、入力データＤの値が“１”から“０”
への変化を高速に感知できるようにしている。
【００５１】上記実施例ではプリチャージ方式のＲＯＭ
について説明したが、本発明はディスチャージ方式のＲ
ＯＭにも適用可能である。また、カラム選択の段数は２
段以上であってもよいことは言うまでもない。
について説明したが、本発明はディスチャージ方式のＲ
ＯＭにも適用可能である。また、カラム選択の段数は２
段以上であってもよいことは言うまでもない。
【００５２】
【発明の効果】以上詳細に説明したように、本発明で
は、ビット線を分割して複数の分割マトリックスを構成
し、該各分割マトリックスは、それぞれ共通のワード線
選択信号に基づき前記ビット線の電位を変化させるよう
にされ、アドレス入力に基づいてカラム選択信号を生成
する信号生成部と、前記分割マトリックスに対応して複
数段で構成され、その初段目は前記各分割マトリックス
に対して、それぞれ共通のカラム制御信号に基づきカラ
ム選択を行い、２段目以降は前段により選択されたカラ
ムの中から所定のカラムを前記カラム選択信号に基づき
選択するカラム選択回路とを備えたので、従来回路に比
べ、ほぼ同一の面積でありながら、高速読出しが可能と
なる。
は、ビット線を分割して複数の分割マトリックスを構成
し、該各分割マトリックスは、それぞれ共通のワード線
選択信号に基づき前記ビット線の電位を変化させるよう
にされ、アドレス入力に基づいてカラム選択信号を生成
する信号生成部と、前記分割マトリックスに対応して複
数段で構成され、その初段目は前記各分割マトリックス
に対して、それぞれ共通のカラム制御信号に基づきカラ
ム選択を行い、２段目以降は前段により選択されたカラ
ムの中から所定のカラムを前記カラム選択信号に基づき
選択するカラム選択回路とを備えたので、従来回路に比
べ、ほぼ同一の面積でありながら、高速読出しが可能と
なる。
【００５３】前記２段目以降のカラム選択回路をクロッ
クドセンスインバータで構成すれば、より一層の高速読
出しが可能となる。
クドセンスインバータで構成すれば、より一層の高速読
出しが可能となる。
【図１】本発明の第１実施例に係るプリチャージ式ＲＯ
Ｍにおけるマトリックス部と出力バッファの１ビット回
路図である。
Ｍにおけるマトリックス部と出力バッファの１ビット回
路図である。
【図２】前記第１実施例のワード線デコーダの回路図で
ある。
ある。
【図３】前記実施例のカラムデコーダの回路図である。
【図４】前記第１実施例の動作を説明するためのタイム
チャートである。
チャートである。
【図５】本発明の第２実施例に係るプリチャージ式ＲＯ
Ｍにおけるマトリクス部と出力バッファの１ビット回路
図である。
Ｍにおけるマトリクス部と出力バッファの１ビット回路
図である。
【図６】前記第２実施例のクロックドセンスインバータ
の回路図である。
の回路図である。
【図７】ＲＯＭの全体構成を示すブロック図である。
【図８】従来のプリチャージ式ＲＯＭにおけるマトリッ
クス部と出力バッファの１ビット回路図である。
クス部と出力バッファの１ビット回路図である。
【図９】従来のワード線デコーダの構成例を示す回路図
である。
である。
Ｂ１−０〜Ｂ１−３ 上部ビット線 Ｂ２−０〜Ｂ２−３ 下部ビット線 Ｗ０〜Ｗ３ ワード線 １，２，７，１１ Ｎチャントランジスタ Ｃ３〜Ｃ０ カラム制御信号 Ａ０〜Ａ４ アドレス入力 ２１，２２ クロックドセンスインバータ １０１ マトリックス部 １０２ ワード線デコーダ １０３ カラムデコーダ １０４ 出力バッファ
Claims (2)
- 【請求項１】マトリックス状に配設されたワード線とビ
ット線の交差位置に、該ワード線に供給されるワード線
選択信号によりオンしてビット線の電位を変化させるト
ランジスタを有するマトリックス部と、所定のアドレス
入力をデコードして前記ワード線選択信号を生成するワ
ード線デコーダと、前記アドレス入力に基づいてカラム
制御信号を生成するカラムデコーダとを有し、該カラム
制御信号に基づき所定のビット線を選択するカラム選択
を行い、その選択されたビット線の電位に応じた出力デ
ータを出力する半導体記憶装置において、 前記ビット線を分割して複数の分割マトリックスを構成
し、その各分割マトリックスは、それぞれ共通の前記ワ
ード線選択信号に基づき前記ビット線の電位を変化させ
るようにされると共に、 前記アドレス入力に基づいてカラム選択信号を生成する
信号生成部と、 前記分割マトリックスに対応して複数段で構成され、そ
の初段目は前記各分割マトリックスに対して、それぞれ
共通の前記カラム制御信号に基づき前記カラム選択を行
い、２段目以降は前段により選択されたカラムの中から
所定のカラムを前記カラム選択信号に基づき選択するカ
ラム選択回路と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記２段目以降のカラム選択回路は、ク
ロックドセンスインバータで構成したことを特徴とする
請求項１記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP679393A JP2768880B2 (ja) | 1993-01-19 | 1993-01-19 | 半導体記憶装置 |
| KR1019940000564A KR0152561B1 (ko) | 1993-01-19 | 1994-01-14 | 반도체 기억장치 |
| US08/182,553 US5373480A (en) | 1993-01-19 | 1994-01-18 | Read only memory |
| EP94100718A EP0607942B1 (en) | 1993-01-19 | 1994-01-19 | Read only memory |
| DE69417077T DE69417077T2 (de) | 1993-01-19 | 1994-01-19 | Festwertspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP679393A JP2768880B2 (ja) | 1993-01-19 | 1993-01-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06215595A true JPH06215595A (ja) | 1994-08-05 |
| JP2768880B2 JP2768880B2 (ja) | 1998-06-25 |
Family
ID=11648059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP679393A Expired - Fee Related JP2768880B2 (ja) | 1993-01-19 | 1993-01-19 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5373480A (ja) |
| EP (1) | EP0607942B1 (ja) |
| JP (1) | JP2768880B2 (ja) |
| KR (1) | KR0152561B1 (ja) |
| DE (1) | DE69417077T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528534A (en) * | 1995-03-21 | 1996-06-18 | At&T Corp. | High-density read-only memory employing multiple bit-line interconnection |
| US5667480A (en) * | 1995-10-20 | 1997-09-16 | Ethicon Endo-Surgery, Inc. | Method and devices for endoscopic vessel harvesting |
| US5894431A (en) * | 1998-04-20 | 1999-04-13 | Hewlett-Packard Company | Low power output block for large ROM |
| US6005803A (en) * | 1998-09-23 | 1999-12-21 | Advanced Micro Devices, Inc. | Memory address decoding circuit for a simultaneous operation flash memory device with a flexible bank partition architecture |
| US5995415A (en) * | 1998-09-23 | 1999-11-30 | Advanced Micro Devices, Inc. | Simultaneous operation flash memory device with a flexible bank partition architecture |
| FR2796195A1 (fr) * | 1999-07-08 | 2001-01-12 | Suisse Electronique Microtech | Memoire rom |
| US6567294B1 (en) * | 2002-02-13 | 2003-05-20 | Agilent Technologies, Inc. | Low power pre-charge high ROM array |
| US7623367B2 (en) * | 2006-10-13 | 2009-11-24 | Agere Systems Inc. | Read-only memory device and related method of design |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694588A (en) * | 1979-12-27 | 1981-07-31 | Seiko Epson Corp | Read only memory |
| JPS5979491A (ja) * | 1982-10-29 | 1984-05-08 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS6076094A (ja) * | 1983-10-03 | 1985-04-30 | Nec Corp | 読み出し専用メモリ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951075B2 (ja) * | 1980-03-31 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
| JPS5715271A (en) * | 1980-06-30 | 1982-01-26 | Toshiba Corp | Memory device |
| JPS59151396A (ja) * | 1983-02-15 | 1984-08-29 | Sharp Corp | 半導体読み出し専用メモリ回路 |
| US5023837A (en) * | 1989-09-05 | 1991-06-11 | Texas Instruments Incorporated | Bitline segmentation in logic arrays |
| JP2573392B2 (ja) * | 1990-03-30 | 1997-01-22 | 株式会社東芝 | 半導体記憶装置 |
| KR930008838A (ko) * | 1991-10-31 | 1993-05-22 | 김광호 | 어드레스 입력 버퍼 |
-
1993
- 1993-01-19 JP JP679393A patent/JP2768880B2/ja not_active Expired - Fee Related
-
1994
- 1994-01-14 KR KR1019940000564A patent/KR0152561B1/ko not_active IP Right Cessation
- 1994-01-18 US US08/182,553 patent/US5373480A/en not_active Expired - Lifetime
- 1994-01-19 DE DE69417077T patent/DE69417077T2/de not_active Expired - Fee Related
- 1994-01-19 EP EP94100718A patent/EP0607942B1/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694588A (en) * | 1979-12-27 | 1981-07-31 | Seiko Epson Corp | Read only memory |
| JPS5979491A (ja) * | 1982-10-29 | 1984-05-08 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS6076094A (ja) * | 1983-10-03 | 1985-04-30 | Nec Corp | 読み出し専用メモリ |
Also Published As
| Publication number | Publication date |
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