JP3068382B2 - プログラマブルロジックアレイ - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
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- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路化され
たプログラマブルロジックアレイ（ＰＬＡ）に係り、例
えば１チップマイクロコンピュータ（マイコン）、マイ
クロプロセッサ（ＭＰＵ）、マイクロコントローラ（Ｍ
ＣＵ）などでマイクロコードをデコードするために使用
されるＰＬＡに関する。
たプログラマブルロジックアレイ（ＰＬＡ）に係り、例
えば１チップマイクロコンピュータ（マイコン）、マイ
クロプロセッサ（ＭＰＵ）、マイクロコントローラ（Ｍ
ＣＵ）などでマイクロコードをデコードするために使用
されるＰＬＡに関する。
【０００２】
【従来の技術】一般に、マイクロコード用ＰＬＡは、マ
イクロコード入力用のアンド・アレイ部と、デコード出
力用のオア・アレイ部とを有しており、上記アンド・ア
レイ部として、アンド型構成またはオア型構成がある。
この場合、アンド型構成はパターン面積が小さく、オア
型構成は動作（デコード）動作が速いという特徴があ
る。
イクロコード入力用のアンド・アレイ部と、デコード出
力用のオア・アレイ部とを有しており、上記アンド・ア
レイ部として、アンド型構成またはオア型構成がある。
この場合、アンド型構成はパターン面積が小さく、オア
型構成は動作（デコード）動作が速いという特徴があ
る。
【０００３】図４は、従来のマイクロコード用ＰＬＡの
一例（アンド・アレイ部がアンド型構成のもの）を示し
ている。図４において、５１はアンド型構成のアンド・
アレイ部、５２はオア・アレイ部、５３はアドレス入力
バッファ回路、５４はクロック入力バッファ回路、５５
は上記オア・アレイ部の出力側に設けられた出力ラッチ
回路である。
一例（アンド・アレイ部がアンド型構成のもの）を示し
ている。図４において、５１はアンド型構成のアンド・
アレイ部、５２はオア・アレイ部、５３はアドレス入力
バッファ回路、５４はクロック入力バッファ回路、５５
は上記オア・アレイ部の出力側に設けられた出力ラッチ
回路である。
【０００４】前記アドレス入力バッファ回路５３は、ア
ンド・アレイ部５１の入力側に設けられ、ＰＬＡ入力信
号ＩＲ<m> をバッファ増幅してアンド・アレイ部５１に
命令コード入力として供給する。
ンド・アレイ部５１の入力側に設けられ、ＰＬＡ入力信
号ＩＲ<m> をバッファ増幅してアンド・アレイ部５１に
命令コード入力として供給する。
【０００５】前記クロック入力バッファ回路５４は、ア
ンド・アレイ部５１の入力側に設けられ、プリチャージ
・ディスチャージ信号（Ｐｒｅ／Ｄｉｓ信号）入力をバ
ッファ増幅してアンド・アレイ部５１に供給すると共に
上記アンド・アレイ部５１を経て前記オア・アレイ部５
２に供給する。
ンド・アレイ部５１の入力側に設けられ、プリチャージ
・ディスチャージ信号（Ｐｒｅ／Ｄｉｓ信号）入力をバ
ッファ増幅してアンド・アレイ部５１に供給すると共に
上記アンド・アレイ部５１を経て前記オア・アレイ部５
２に供給する。
【０００６】前記アンド・アレイ部５１は、マイクロコ
ード入力（積項入力）用のナンド回路が複数個並べられ
て設けられ、この複数個のナンド回路の各出力をそれぞ
れ反転させて前記オア・アレイ部５２に入力するための
複数個のインバータ回路５１１が設けられており、積項
入力用配線は行方向に形成され、積項出力用配線は列方
向に形成されている。
ード入力（積項入力）用のナンド回路が複数個並べられ
て設けられ、この複数個のナンド回路の各出力をそれぞ
れ反転させて前記オア・アレイ部５２に入力するための
複数個のインバータ回路５１１が設けられており、積項
入力用配線は行方向に形成され、積項出力用配線は列方
向に形成されている。
【０００７】この場合、上記各ナンド回路は、電源電位
（Ｖcc）ノードにソースが接続されたプリチャージ用の
１個のＰチャネルＭＯＳトランジスタ５１２と、このＰ
チャネルＭＯＳトランジスタのドレインと接地電位（Ｖ
ss）ノードとの間で任意数が直列に接続されたＮチャネ
ルＭＯＳトランジスタ５１３およびこれに直列に接続さ
れたディスチャージ用の１個のＮチャネルＭＯＳトラン
ジスタ５１４とからなる。
（Ｖcc）ノードにソースが接続されたプリチャージ用の
１個のＰチャネルＭＯＳトランジスタ５１２と、このＰ
チャネルＭＯＳトランジスタのドレインと接地電位（Ｖ
ss）ノードとの間で任意数が直列に接続されたＮチャネ
ルＭＯＳトランジスタ５１３およびこれに直列に接続さ
れたディスチャージ用の１個のＮチャネルＭＯＳトラン
ジスタ５１４とからなる。
【０００８】前記オア・アレイ部５２は、前記アンド・
アレイ部５１の積項出力が入力するノア回路が複数個並
べられて設けられ、この複数個のノア回路の各出力（デ
コード出力）をそれぞれ対応してデコード出力用配線
（ビット線）を介して出力するように構成されており、
積項出力が入力する配線（ワード線）は列方向に形成さ
れ、デコード出力用配線（ビット線）は行方向に形成さ
れている。
アレイ部５１の積項出力が入力するノア回路が複数個並
べられて設けられ、この複数個のノア回路の各出力（デ
コード出力）をそれぞれ対応してデコード出力用配線
（ビット線）を介して出力するように構成されており、
積項出力が入力する配線（ワード線）は列方向に形成さ
れ、デコード出力用配線（ビット線）は行方向に形成さ
れている。
【０００９】この場合、上記各ノア回路は、Ｖccノード
にソースが接続されたプリチャージ用の１個のＰチャネ
ルＭＯＳトランジスタ５２１と、このＰチャネルＭＯＳ
トランジスタのドレインに各ドレインが接続され、各ソ
ースがＶssノードに共通に接続された任意数のＮチャネ
ルＭＯＳトランジスタ５２２とからなる。
にソースが接続されたプリチャージ用の１個のＰチャネ
ルＭＯＳトランジスタ５２１と、このＰチャネルＭＯＳ
トランジスタのドレインに各ドレインが接続され、各ソ
ースがＶssノードに共通に接続された任意数のＮチャネ
ルＭＯＳトランジスタ５２２とからなる。
【００１０】図５は、図４のマイクロコード用ＰＬＡの
動作タイミングの一例を示す。まず、Ｐｒｅ／Ｄｉｓ信
号入力がプリチャージモード（“０”レベル）になる
と、アンド・アレイ部５１およびオア・アレイ部５２が
それぞれプリチャージされる。このプリチャージ期間中
にＰＬＡ外部から積項入力が入力し、アンド・アレイ部
５１において１つのナンド回路が入力条件（全入力が
“１”）を満たすようになる。
動作タイミングの一例を示す。まず、Ｐｒｅ／Ｄｉｓ信
号入力がプリチャージモード（“０”レベル）になる
と、アンド・アレイ部５１およびオア・アレイ部５２が
それぞれプリチャージされる。このプリチャージ期間中
にＰＬＡ外部から積項入力が入力し、アンド・アレイ部
５１において１つのナンド回路が入力条件（全入力が
“１”）を満たすようになる。
【００１１】次に、Ｐｒｅ／Ｄｉｓ信号入力がディスチ
ャージモード（“１”レベル）になると、前記入力条件
を満たす１つのナンド回路におけるＮチャネルＭＯＳト
ランジスタ５１３、５１４は全てオン状態になり、この
ナンド回路のナンド出力“０”が対応するインバータ回
路５１１により反転された“１”レベルの積項出力がオ
ア・アレイ部５２にワード線入力（例えばＤＥＣ０）と
して供給される。
ャージモード（“１”レベル）になると、前記入力条件
を満たす１つのナンド回路におけるＮチャネルＭＯＳト
ランジスタ５１３、５１４は全てオン状態になり、この
ナンド回路のナンド出力“０”が対応するインバータ回
路５１１により反転された“１”レベルの積項出力がオ
ア・アレイ部５２にワード線入力（例えばＤＥＣ０）と
して供給される。
【００１２】この時、残りのナンド回路は前記入力条件
を満たさないので、これらのナンド回路の出力は“１”
レベル（プリチャージレベル）を保持し、これらの
“１”レベルがそれぞれ対応するインバータ回路５１１
により反転された“０”レベルがオア・アレイ部５２に
ワード線入力として供給される。
を満たさないので、これらのナンド回路の出力は“１”
レベル（プリチャージレベル）を保持し、これらの
“１”レベルがそれぞれ対応するインバータ回路５１１
により反転された“０”レベルがオア・アレイ部５２に
ワード線入力として供給される。
【００１３】一方、前記オア・アレイ部５２において
は、前記“１”レベルのワード線入力が入力するノア回
路が存在すると仮定すると、このノア回路の出力は
“０”レベルになり、この出力に対応するビット線（本
例ではＢｉt0）は“０”レベルになる。
は、前記“１”レベルのワード線入力が入力するノア回
路が存在すると仮定すると、このノア回路の出力は
“０”レベルになり、この出力に対応するビット線（本
例ではＢｉt0）は“０”レベルになる。
【００１４】この時、前記“１”レベルのワード線入力
が入力しない残りのノア回路の出力は、“１”レベル
（プリチャージレベル）を保持し、これらに対応するビ
ット線（本例ではＢｉt1、…）は“１”レベルを保持す
る。
が入力しない残りのノア回路の出力は、“１”レベル
（プリチャージレベル）を保持し、これらに対応するビ
ット線（本例ではＢｉt1、…）は“１”レベルを保持す
る。
【００１５】そして、出力ラッチ回路５５は、上記オア
・アレイ部５２の出力を相補的なクロック信号ＰＨ、／
ＰＨによりラッチし、ＰＬＡ出力ＯＵＴとして出力す
る。図６は、従来のマイクロコード用ＰＬＡの他の例
（アンド・アレイ部がオア型構成のもの）を示してい
る。
・アレイ部５２の出力を相補的なクロック信号ＰＨ、／
ＰＨによりラッチし、ＰＬＡ出力ＯＵＴとして出力す
る。図６は、従来のマイクロコード用ＰＬＡの他の例
（アンド・アレイ部がオア型構成のもの）を示してい
る。
【００１６】図６において、７１はオア型構成のアンド
・アレイ部、７２はオア・アレイ部であり、５３、５４
および５５は図４中に示したようなアドレス入力バッフ
ァ回路、クロック入力バッファ回路、出力ラッチ回路で
ある。
・アレイ部、７２はオア・アレイ部であり、５３、５４
および５５は図４中に示したようなアドレス入力バッフ
ァ回路、クロック入力バッファ回路、出力ラッチ回路で
ある。
【００１７】前記アンド・アレイ部７１は、積項入力用
の複数個のノア回路が並べられて設けられ、この複数個
のノア回路の各出力をそれぞれ前記オア・アレイ部７２
に入力するための複数個の二段インバータ回路７１１が
設けられており、積項入力用配線は行方向に形成され、
積項出力用配線は列方向に形成されている。
の複数個のノア回路が並べられて設けられ、この複数個
のノア回路の各出力をそれぞれ前記オア・アレイ部７２
に入力するための複数個の二段インバータ回路７１１が
設けられており、積項入力用配線は行方向に形成され、
積項出力用配線は列方向に形成されている。
【００１８】この場合、上記各ノア回路は、Ｖccノード
にソースが接続されたプリチャージ用の１個のＰチャネ
ルＭＯＳトランジスタ７１２と、このＰチャネルＭＯＳ
トランジスタのドレインに各ドレインが接続された任意
数のＮチャネルＭＯＳトランジスタ７１３およびこれら
の各ソースとＶssノードとの間に共通に接続されたディ
スチャージ用の１個のＮチャネルＭＯＳトランジスタ７
１４とを有する。
にソースが接続されたプリチャージ用の１個のＰチャネ
ルＭＯＳトランジスタ７１２と、このＰチャネルＭＯＳ
トランジスタのドレインに各ドレインが接続された任意
数のＮチャネルＭＯＳトランジスタ７１３およびこれら
の各ソースとＶssノードとの間に共通に接続されたディ
スチャージ用の１個のＮチャネルＭＯＳトランジスタ７
１４とを有する。
【００１９】また、前記各ノア回路のうちの特定の１個
のノア回路は、ディスチャージ用のＮチャネルＭＯＳト
ランジスタ７１４が２個直列に挿入されている。前記オ
ア・アレイ部７２は、図４中に示したオア・アレイ部５
２と同様に、複数個のノア回路が複数個並べられて設け
られ、この複数個のノア回路の各出力（デコード出力）
をそれぞれ対応してビット線を介して出力するように構
成されており、入力用配線（ワード線）は列方向に形成
され、デコード出力用配線（ビット線）は行方向に形成
されている。
のノア回路は、ディスチャージ用のＮチャネルＭＯＳト
ランジスタ７１４が２個直列に挿入されている。前記オ
ア・アレイ部７２は、図４中に示したオア・アレイ部５
２と同様に、複数個のノア回路が複数個並べられて設け
られ、この複数個のノア回路の各出力（デコード出力）
をそれぞれ対応してビット線を介して出力するように構
成されており、入力用配線（ワード線）は列方向に形成
され、デコード出力用配線（ビット線）は行方向に形成
されている。
【００２０】この場合、上記各ノア回路は、Ｖccノード
にソースが接続されたプリチャージ用の１個のＰチャネ
ルＭＯＳトランジスタ７２１と、このＰチャネルＭＯＳ
トランジスタのドレインに各ドレインが接続された任意
数のＮチャネルＭＯＳトランジスタ７２２およびこれら
の各ソースとＶssノードとの間に共通に接続されたディ
スチャージ用の１個のＮチャネルＭＯＳトランジスタ７
２３とからなる。
にソースが接続されたプリチャージ用の１個のＰチャネ
ルＭＯＳトランジスタ７２１と、このＰチャネルＭＯＳ
トランジスタのドレインに各ドレインが接続された任意
数のＮチャネルＭＯＳトランジスタ７２２およびこれら
の各ソースとＶssノードとの間に共通に接続されたディ
スチャージ用の１個のＮチャネルＭＯＳトランジスタ７
２３とからなる。
【００２１】さらに、前記オア・アレイ部７２において
は、各ノア回路のディスチャージ用のＮチャネルＭＯＳ
トランジスタ７２３のディスチャージ動作を前記アンド
・アレイ部７１におけるディスチャージ動作よりも所定
時間遅らせるように制御するための遅延回路７３が設け
られている。
は、各ノア回路のディスチャージ用のＮチャネルＭＯＳ
トランジスタ７２３のディスチャージ動作を前記アンド
・アレイ部７１におけるディスチャージ動作よりも所定
時間遅らせるように制御するための遅延回路７３が設け
られている。
【００２２】この遅延回路７３は、前記前記アンド・ア
レイ部７１の特定の１個のノア回路からの出力に対応す
るワード線入力を反転させる第１のインバータ回路７３
１と、このインバータ回路の出力が第１の入力となり、
前記クロック入力バッファ回路５４から前記アンド・ア
レイ部７１を経て入力するＰｒｅ／Ｄｉｓ信号が第２の
入力となる１個の二入力ナンド回路７３２と、この二入
力ナンド回路の出力を反転させて各ノア回路のディスチ
ャージ用のＮチャネルＭＯＳトランジスタ７２３のゲー
トに共通に入力する第２のインバータ回路７３３とを有
する。
レイ部７１の特定の１個のノア回路からの出力に対応す
るワード線入力を反転させる第１のインバータ回路７３
１と、このインバータ回路の出力が第１の入力となり、
前記クロック入力バッファ回路５４から前記アンド・ア
レイ部７１を経て入力するＰｒｅ／Ｄｉｓ信号が第２の
入力となる１個の二入力ナンド回路７３２と、この二入
力ナンド回路の出力を反転させて各ノア回路のディスチ
ャージ用のＮチャネルＭＯＳトランジスタ７２３のゲー
トに共通に入力する第２のインバータ回路７３３とを有
する。
【００２３】図７は、図６のマイクロコード用ＰＬＡの
動作タイミングの一例を示す。まず、Ｐｒｅ／Ｄｉｓ信
号入力がプリチャージモード（“０”レベル）になる
と、アンド・アレイ部７１およびオア・アレイ部７２が
それぞれプリチャージされ、このプリチャージ期間中に
ＰＬＡ外部から積項入力が入力し、アンド・アレイ部７
１において１つのノア回路が入力条件（全入力が
“０”）を満たすようになる。
動作タイミングの一例を示す。まず、Ｐｒｅ／Ｄｉｓ信
号入力がプリチャージモード（“０”レベル）になる
と、アンド・アレイ部７１およびオア・アレイ部７２が
それぞれプリチャージされ、このプリチャージ期間中に
ＰＬＡ外部から積項入力が入力し、アンド・アレイ部７
１において１つのノア回路が入力条件（全入力が
“０”）を満たすようになる。
【００２４】この時、アンド・アレイ部７１において
は、全てのノア回路の各出力は“１”レベル（プリチャ
ージレベル）を保持し、これらの“１”レベルの各出力
はそれぞれ対応する二段インバータ回路７１１を経て積
項出力となる。
は、全てのノア回路の各出力は“１”レベル（プリチャ
ージレベル）を保持し、これらの“１”レベルの各出力
はそれぞれ対応する二段インバータ回路７１１を経て積
項出力となる。
【００２５】これにより、オア・アレイ部７２において
は、全てのノア回路に“１”レベルのワード線入力が入
力する。そして、第１のインバータ回路７３１は、
“１”レベルのワード線入力を反転して“０”レベルを
出力し、二入力ナンド回路７３２は“０”レベルのＰｒ
ｅ／Ｄｉｓ信号および“０”レベルの第１のインバータ
回路出力が入力するので“１”レベルを出力し、この
“１”レベルが第２のインバータ回路７３３で反転され
た“０”レベルの信号Ｄｉｓ−ＯＲが入力する各ノア回
路のディスチャージ用のＮチャネルＭＯＳトランジスタ
７２３はオフ状態になり、各ノア回路の出力は“１”レ
ベル（プリチャージレベル）を保持する。
は、全てのノア回路に“１”レベルのワード線入力が入
力する。そして、第１のインバータ回路７３１は、
“１”レベルのワード線入力を反転して“０”レベルを
出力し、二入力ナンド回路７３２は“０”レベルのＰｒ
ｅ／Ｄｉｓ信号および“０”レベルの第１のインバータ
回路出力が入力するので“１”レベルを出力し、この
“１”レベルが第２のインバータ回路７３３で反転され
た“０”レベルの信号Ｄｉｓ−ＯＲが入力する各ノア回
路のディスチャージ用のＮチャネルＭＯＳトランジスタ
７２３はオフ状態になり、各ノア回路の出力は“１”レ
ベル（プリチャージレベル）を保持する。
【００２６】次に、Ｐｒｅ／Ｄｉｓ信号入力がディスチ
ャージモード（“１”レベル）になり、アンド・アレイ
部７１の各ノア回路のディスチャージ用のＮチャネルＭ
ＯＳトランジスタ７１４がオンになっても、前記入力条
件を満たす１つのノア回路におけるＮチャネルＭＯＳト
ランジスタ７１３は全てオフ状態であるので、このノア
回路の出力“１”がオア・アレイ部７２に“１”レベル
のワード線入力（例えばＤＥＣ０）として供給される。
ャージモード（“１”レベル）になり、アンド・アレイ
部７１の各ノア回路のディスチャージ用のＮチャネルＭ
ＯＳトランジスタ７１４がオンになっても、前記入力条
件を満たす１つのノア回路におけるＮチャネルＭＯＳト
ランジスタ７１３は全てオフ状態であるので、このノア
回路の出力“１”がオア・アレイ部７２に“１”レベル
のワード線入力（例えばＤＥＣ０）として供給される。
【００２７】この時、アンド・アレイ部７１の残りのノ
ア回路は前記入力条件を満たさず、この各ノア回路にお
けるＮチャネルＭＯＳトランジスタ７１２の少なくとも
１つがオン状態になるので、これらのノア回路の出力は
“０”レベルに反転し、この“０”レベルがオア・アレ
イ部７２に“０”レベルのワード線入力として供給され
る。
ア回路は前記入力条件を満たさず、この各ノア回路にお
けるＮチャネルＭＯＳトランジスタ７１２の少なくとも
１つがオン状態になるので、これらのノア回路の出力は
“０”レベルに反転し、この“０”レベルがオア・アレ
イ部７２に“０”レベルのワード線入力として供給され
る。
【００２８】また、アンド・アレイ部７１の特定の１つ
のノア回路は、ディスチャージ用の２個のＮチャネルＭ
ＯＳトランジスタ７１４がオン状態になるので、その出
力は“０”レベルに反転し、この“０”レベルがオア・
アレイ部７２に供給される。
のノア回路は、ディスチャージ用の２個のＮチャネルＭ
ＯＳトランジスタ７１４がオン状態になるので、その出
力は“０”レベルに反転し、この“０”レベルがオア・
アレイ部７２に供給される。
【００２９】一方、前記オア・アレイ部７２において
は、前記“１”レベルのワード線入力が入力するノア回
路が存在すると仮定すると、このノア回路の出力は
“０”レベルになり、この出力に対応するビット線（本
例ではＢｉt0）は“０”レベルになる。この場合、前記
遅延回路７３の存在により、ワード線入力のレベルが決
定するまでは各ノア回路のディスチャージ用のＮチャネ
ルＭＯＳトランジスタ７２３がオフ状態を保持する（デ
ィスチャージしない）ように制御される。
は、前記“１”レベルのワード線入力が入力するノア回
路が存在すると仮定すると、このノア回路の出力は
“０”レベルになり、この出力に対応するビット線（本
例ではＢｉt0）は“０”レベルになる。この場合、前記
遅延回路７３の存在により、ワード線入力のレベルが決
定するまでは各ノア回路のディスチャージ用のＮチャネ
ルＭＯＳトランジスタ７２３がオフ状態を保持する（デ
ィスチャージしない）ように制御される。
【００３０】即ち、第１のインバータ回路７３１が
“０”レベルのワード線入力を反転して“１”レベルを
出力し、この“１”レベルおよびＰｒｅ／Ｄｉｓ信号の
“１”レベルが入力する二入力ナンド回路７３２の出力
は“０”レベルになり、この“０”レベルが第２のイン
バータ回路７３３で反転された“１”レベルが入力する
各ノア回路のディスチャージ用のＮチャネルＭＯＳトラ
ンジスタ７２３はオン状態になり、各ノア回路の動作が
可能になる。
“０”レベルのワード線入力を反転して“１”レベルを
出力し、この“１”レベルおよびＰｒｅ／Ｄｉｓ信号の
“１”レベルが入力する二入力ナンド回路７３２の出力
は“０”レベルになり、この“０”レベルが第２のイン
バータ回路７３３で反転された“１”レベルが入力する
各ノア回路のディスチャージ用のＮチャネルＭＯＳトラ
ンジスタ７２３はオン状態になり、各ノア回路の動作が
可能になる。
【００３１】この時、前記“１”レベルのワード線入力
が入力しない残りのノア回路の出力は、“１”レベル
（プリチャージレベル）を保持し、これらに対応するビ
ット線（本例ではＢｉt1、…）は“１”レベルを保持す
る。
が入力しない残りのノア回路の出力は、“１”レベル
（プリチャージレベル）を保持し、これらに対応するビ
ット線（本例ではＢｉt1、…）は“１”レベルを保持す
る。
【００３２】そして、出力ラッチ回路５５は、上記オア
・アレイ部７２の出力を相補的なクロック信号ＰＨ、／
ＰＨによりラッチし、ＰＬＡ出力ＯＵＴとして出力す
る。ところで、上記したような従来のＰＬＡは、アンド
・アレイ部の積項入力条件が成立するナンド回路あるい
はノア回路が１個であるにも拘らず、積項入力がアンド
・アレイ部の全てのナンド回路あるいはノア回路に入力
されているので、積項入力が変化する毎にアンド・アレ
イ部の全てのナンド回路あるいはノア回路のＭＯＳトラ
ンジスタを駆動する必要がある。
・アレイ部７２の出力を相補的なクロック信号ＰＨ、／
ＰＨによりラッチし、ＰＬＡ出力ＯＵＴとして出力す
る。ところで、上記したような従来のＰＬＡは、アンド
・アレイ部の積項入力条件が成立するナンド回路あるい
はノア回路が１個であるにも拘らず、積項入力がアンド
・アレイ部の全てのナンド回路あるいはノア回路に入力
されているので、積項入力が変化する毎にアンド・アレ
イ部の全てのナンド回路あるいはノア回路のＭＯＳトラ
ンジスタを駆動する必要がある。
【００３３】また、アンド・アレイ部の積項入力条件が
成立するナンド回路あるいはノア回路が１個であるにも
拘らず、ＰＬＡ全体がアクティブ状態であり、アンド・
アレイ部およびオア回路部の全体がプリチャージ／ディ
スチャージされる。
成立するナンド回路あるいはノア回路が１個であるにも
拘らず、ＰＬＡ全体がアクティブ状態であり、アンド・
アレイ部およびオア回路部の全体がプリチャージ／ディ
スチャージされる。
【００３４】特に、オア型構成のアンド・アレイ部７１
を有するＰＬＡにおいては、プリチャージ時に積項出力
が全て“１”レベル（プリチャージレベル）になり、デ
ィスチャージ時に積項入力条件が成立した１個のノア回
路以外の各回路の積項出力が全て“０”レベルにディス
チャージされ、しかも、このような動作がプリチャージ
／ディスチャージのサイクル毎に行われる。
を有するＰＬＡにおいては、プリチャージ時に積項出力
が全て“１”レベル（プリチャージレベル）になり、デ
ィスチャージ時に積項入力条件が成立した１個のノア回
路以外の各回路の積項出力が全て“０”レベルにディス
チャージされ、しかも、このような動作がプリチャージ
／ディスチャージのサイクル毎に行われる。
【００３５】しかし、ＰＬＡは、多数のＭＯＳトランジ
スタが規則的に配列されており、集積度が非常に高いの
で、他の部分に比べて、単位面積当りの容量が大きく、
消費電力も大きくなる。
スタが規則的に配列されており、集積度が非常に高いの
で、他の部分に比べて、単位面積当りの容量が大きく、
消費電力も大きくなる。
【００３６】
【発明が解決しようとする課題】上記したように従来の
ＰＬＡは、積項入力が変化する毎にアンド・アレイ部の
全てのナンド回路あるいはノア回路のＭＯＳトランジス
タを駆動する必要があるので、消費電力が大きくなると
いう問題があった。
ＰＬＡは、積項入力が変化する毎にアンド・アレイ部の
全てのナンド回路あるいはノア回路のＭＯＳトランジス
タを駆動する必要があるので、消費電力が大きくなると
いう問題があった。
【００３７】また、アンド・アレイ部がオア型構成のＰ
ＬＡにおいては、プリチャージ／ディスチャージのサイ
クル毎にアンド・アレイ部の大部分のナンド回路あるい
はノア回路でプリチャージ／ディスチャージを行うの
で、消費電力が大きくなるという問題があった。
ＬＡにおいては、プリチャージ／ディスチャージのサイ
クル毎にアンド・アレイ部の大部分のナンド回路あるい
はノア回路でプリチャージ／ディスチャージを行うの
で、消費電力が大きくなるという問題があった。
【００３８】本発明は上記の問題点を解決すべくなされ
たもので、次回の命令実行サイクルで使用されないバン
クにおける消費電力を削減し得るプログラマブルロジッ
クアレイを提供することを目的とする。
たもので、次回の命令実行サイクルで使用されないバン
クにおける消費電力を削減し得るプログラマブルロジッ
クアレイを提供することを目的とする。
【００３９】
【課題を解決するための手段】本発明のＰＬＡは、それ
ぞれマイクロコードをデコードするためのディスチャー
ジ型論理回路のアレイを有する複数個のバンクに対して
外部から所定の命令実行サイクル毎にマイクロコードが
共通に入力し、各バンク内に次回の命令実行サイクルの
マイクロコードがどのバンク内でデコードするかを指定
するためのバンク選択情報を持ち、このバンク選択情報
を命令実行サイクル毎に出力するＰＬＡ領域と、このＰ
ＬＡ領域から出力したバンク選択情報に基づいて次回の
命令実行サイクルのマイクロコードをデコードするため
のバンクを選択し、次回の命令実行サイクルでは、選択
されたバンクのみに対してマイクロコード入力の取り込
み動作と前記ディスチャージ型論理回路のディスチャー
ジ動作を行わせ、他のバンクの動作を停止させるように
制御する制御回路とを具備し、一連の命令実行サイクル
における複数のマイクロコードを連続して処理できるよ
うにしてなることを特徴とする。
ぞれマイクロコードをデコードするためのディスチャー
ジ型論理回路のアレイを有する複数個のバンクに対して
外部から所定の命令実行サイクル毎にマイクロコードが
共通に入力し、各バンク内に次回の命令実行サイクルの
マイクロコードがどのバンク内でデコードするかを指定
するためのバンク選択情報を持ち、このバンク選択情報
を命令実行サイクル毎に出力するＰＬＡ領域と、このＰ
ＬＡ領域から出力したバンク選択情報に基づいて次回の
命令実行サイクルのマイクロコードをデコードするため
のバンクを選択し、次回の命令実行サイクルでは、選択
されたバンクのみに対してマイクロコード入力の取り込
み動作と前記ディスチャージ型論理回路のディスチャー
ジ動作を行わせ、他のバンクの動作を停止させるように
制御する制御回路とを具備し、一連の命令実行サイクル
における複数のマイクロコードを連続して処理できるよ
うにしてなることを特徴とする。
【００４０】
【作用】ＰＬＡ領域が複数個のバンクに分割されてお
り、各バンク内に次回の命令実行サイクルの命令コード
がどのバンク内でデコードするかを指定するためのバン
ク選択情報を持たせている。そして、このバンク選択情
報を命令実行サイクル毎に出力し、次回の命令実行サイ
クルの命令をデコードするためのバンクを選択する。そ
して、次回の命令実行サイクルでは、選択されたバンク
のみ積項入力の取り込みとディスチャージを行い、他の
バンクの動作を停止させる。
り、各バンク内に次回の命令実行サイクルの命令コード
がどのバンク内でデコードするかを指定するためのバン
ク選択情報を持たせている。そして、このバンク選択情
報を命令実行サイクル毎に出力し、次回の命令実行サイ
クルの命令をデコードするためのバンクを選択する。そ
して、次回の命令実行サイクルでは、選択されたバンク
のみ積項入力の取り込みとディスチャージを行い、他の
バンクの動作を停止させる。
【００４１】換言すれば、次回の命令実行サイクルで使
用されないバンクにおいては、積項入力が変化せず、デ
ィスチャージも行われないので、この使用されないバン
クにおける消費電力はほぼ零に抑えられる。従って、バ
ンク分割数をｎとすると、バンク分割を行わない場合と
比べて、消費電力を１／ｎに抑えることが可能になる。
用されないバンクにおいては、積項入力が変化せず、デ
ィスチャージも行われないので、この使用されないバン
クにおける消費電力はほぼ零に抑えられる。従って、バ
ンク分割数をｎとすると、バンク分割を行わない場合と
比べて、消費電力を１／ｎに抑えることが可能になる。
【００４２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るマイクロ
コード用ＰＬＡのブロック構成の一例を示している。
に説明する。図１は、本発明の一実施例に係るマイクロ
コード用ＰＬＡのブロック構成の一例を示している。
【００４３】図２は、図１のＰＬＡの具体的な論理回路
の一例として、アンド・アレイ部がアンド型構成のもの
を示している。図１および図２に示すＰＬＡは、それぞ
れマイクロコードをデコードするためのディスチャージ
型論理回路のアレイを有する複数個のバンク１１〜１４
に対して外部から所定の命令実行サイクル毎に命令コー
ドが共通に入力し、各バンク内に次回の命令実行サイク
ルの命令がどのバンク内でデコードするかを指定するた
めのバンク選択情報を持ち、このバンク選択情報を命令
実行サイクル毎に出力するプログラマブルロジックアレ
イ領域と、このプログラマブルロジックアレイ領域から
出力したバンク選択情報に基づいて次回の命令実行サイ
クルの命令コードをデコードするためのバンクを選択
し、次回の命令実行サイクルでは、選択されたバンクの
みに対して命令コード入力の取り込み動作と前記ディス
チャージ型論理回路のディスチャージ動作を行わせ、他
のバンクの動作を停止させるように制御する制御回路と
を具備する。
の一例として、アンド・アレイ部がアンド型構成のもの
を示している。図１および図２に示すＰＬＡは、それぞ
れマイクロコードをデコードするためのディスチャージ
型論理回路のアレイを有する複数個のバンク１１〜１４
に対して外部から所定の命令実行サイクル毎に命令コー
ドが共通に入力し、各バンク内に次回の命令実行サイク
ルの命令がどのバンク内でデコードするかを指定するた
めのバンク選択情報を持ち、このバンク選択情報を命令
実行サイクル毎に出力するプログラマブルロジックアレ
イ領域と、このプログラマブルロジックアレイ領域から
出力したバンク選択情報に基づいて次回の命令実行サイ
クルの命令コードをデコードするためのバンクを選択
し、次回の命令実行サイクルでは、選択されたバンクの
みに対して命令コード入力の取り込み動作と前記ディス
チャージ型論理回路のディスチャージ動作を行わせ、他
のバンクの動作を停止させるように制御する制御回路と
を具備する。
【００４４】即ち、図１および図２において、１１〜１
４はＰＬＡ領域が複数個（本例では４個）に分割された
第１バンク〜第４バンクである。上記各バンクは、アド
レス入力バッファ回路（図示せず）からアドレス入力Ｉ
Ｒ<m> （マイクロコード入力、積項入力）が共通に入力
する積項入力ラッチ制御部２０と、この積項入力ラッチ
制御部２０から積項入力を受けるアンド・アレイ部２１
と、このアンド・アレイ部の積項出力が入力するオア・
アレイ部２２およびバンク選択制御用オア・アレイ部２
３を有している。
４はＰＬＡ領域が複数個（本例では４個）に分割された
第１バンク〜第４バンクである。上記各バンクは、アド
レス入力バッファ回路（図示せず）からアドレス入力Ｉ
Ｒ<m> （マイクロコード入力、積項入力）が共通に入力
する積項入力ラッチ制御部２０と、この積項入力ラッチ
制御部２０から積項入力を受けるアンド・アレイ部２１
と、このアンド・アレイ部の積項出力が入力するオア・
アレイ部２２およびバンク選択制御用オア・アレイ部２
３を有している。
【００４５】前記各バンクにおいては、バンク選択制御
用のノア回路を有しており、このノア回路の出力を導出
するためのバンク選択用のビット線が付加されており、
このバンク選択用のビット線の本数は、バンク数が２な
らば１本、バンク数が４ならば２本、バンク数が８なら
ば３本、…というようにバンク数に依存するものであ
り、本例では２本設けられている。
用のノア回路を有しており、このノア回路の出力を導出
するためのバンク選択用のビット線が付加されており、
このバンク選択用のビット線の本数は、バンク数が２な
らば１本、バンク数が４ならば２本、バンク数が８なら
ば３本、…というようにバンク数に依存するものであ
り、本例では２本設けられている。
【００４６】上記バンク選択信号出力用のノア回路は、
次回の命令実行サイクルの命令コード（積項入力）がど
のバンクでデコードされるかを指示するためのバンク選
択信号を出力するようにＮチャネルＭＯＳトランジスタ
が配置されている。
次回の命令実行サイクルの命令コード（積項入力）がど
のバンクでデコードされるかを指示するためのバンク選
択信号を出力するようにＮチャネルＭＯＳトランジスタ
が配置されている。
【００４７】そして、このバンク選択用のＮチャネルＭ
ＯＳトランジスタは、同一バンク内のアンド・アレイ部
２１で積項入力条件が成立したアンド回路から“１”レ
ベルの積項出力がゲートに供給される。
ＯＳトランジスタは、同一バンク内のアンド・アレイ部
２１で積項入力条件が成立したアンド回路から“１”レ
ベルの積項出力がゲートに供給される。
【００４８】２４は上記各バンクからのデコード出力を
切り替え選択して取り出すための出力セレクタ回路（マ
ルチプレクサ）、２５はこの出力セレクタ回路の出力側
に設けられ、同期クロック信号φがラッチ信号入力端Ｌ
Ｅに入力する出力レジスタ回路（ラッチ回路）である。
切り替え選択して取り出すための出力セレクタ回路（マ
ルチプレクサ）、２５はこの出力セレクタ回路の出力側
に設けられ、同期クロック信号φがラッチ信号入力端Ｌ
Ｅに入力する出力レジスタ回路（ラッチ回路）である。
【００４９】２６は上記出力レジスタ回路から出力する
２個のバンク選択信号を前記同期クロック信号φにより
ラッチするバンク選択信号ラッチ回路であり、ラッチ出
力信号を前記出力セレクタ回路２４にセレクタ制御信号
ＢＳ１Ａ、ＢＳ０Ａとして供給する。
２個のバンク選択信号を前記同期クロック信号φにより
ラッチするバンク選択信号ラッチ回路であり、ラッチ出
力信号を前記出力セレクタ回路２４にセレクタ制御信号
ＢＳ１Ａ、ＢＳ０Ａとして供給する。
【００５０】２７１〜２７４はクロック入力バッファ回
路（図示せず）から供給される同期クロック信号φを上
記各バンクにプリチャージ信号Ｐｒｅとして共通に入力
するためのプリチャージ信号線である。
路（図示せず）から供給される同期クロック信号φを上
記各バンクにプリチャージ信号Ｐｒｅとして共通に入力
するためのプリチャージ信号線である。
【００５１】２８１〜２８４は前記各バンク１１〜１４
に対応して設けられ、前記出力レジスタ回路２５から出
力するバンク選択信号ＢＳ１、ＢＳ０をデコードして各
対応するバンクの積項入力ラッチ制御部２０のラッチ信
号ＬＥ入力端に供給するための積項入力ラッチ信号バッ
ファである。
に対応して設けられ、前記出力レジスタ回路２５から出
力するバンク選択信号ＢＳ１、ＢＳ０をデコードして各
対応するバンクの積項入力ラッチ制御部２０のラッチ信
号ＬＥ入力端に供給するための積項入力ラッチ信号バッ
ファである。
【００５２】２９１〜２９４は上記各バンク１１〜１４
に対応して設けられ、各対応するバンクに入力するラッ
チ信号ＬＥとプリチャージ信号Ｐｒｅとの論理和をと
り、各対応するバンクにディスチャージ信号Ｄｉｓを供
給するためのディスチャージ制御信号バッファである。
に対応して設けられ、各対応するバンクに入力するラッ
チ信号ＬＥとプリチャージ信号Ｐｒｅとの論理和をと
り、各対応するバンクにディスチャージ信号Ｄｉｓを供
給するためのディスチャージ制御信号バッファである。
【００５３】前記各バンクにおいて、前記プリチャージ
信号Ｐｒｅ入力は、アンド・アレイ部２１に供給される
と共にアンド・アレイ部を経てオア・アレイ部２２、バ
ンク選択制御用オア・アレイ部２３にも供給され、前記
ディスチャージ信号Ｄｉｓ入力は、本例ではアンド・ア
レイ部２１にのみ供給される。
信号Ｐｒｅ入力は、アンド・アレイ部２１に供給される
と共にアンド・アレイ部を経てオア・アレイ部２２、バ
ンク選択制御用オア・アレイ部２３にも供給され、前記
ディスチャージ信号Ｄｉｓ入力は、本例ではアンド・ア
レイ部２１にのみ供給される。
【００５４】前記アンド・アレイ部２１は、図４中の５
１を参照して前述したように、積項入力用のナンド回路
が複数個並べられて設けられ、この複数個のナンド回路
の各出力をそれぞれ反転させて前記オア・アレイ部に論
理和入力として供給するための複数個のインバータ回路
が設けられており、積項入力用配線は行方向に形成さ
れ、積項出力用配線は列方向に形成されている。
１を参照して前述したように、積項入力用のナンド回路
が複数個並べられて設けられ、この複数個のナンド回路
の各出力をそれぞれ反転させて前記オア・アレイ部に論
理和入力として供給するための複数個のインバータ回路
が設けられており、積項入力用配線は行方向に形成さ
れ、積項出力用配線は列方向に形成されている。
【００５５】この場合、上記各ナンド回路は、Ｖccノー
ドにソースが接続されたプリチャージ用の１個のＰチャ
ネルＭＯＳトランジスタと、このＰチャネルＭＯＳトラ
ンジスタのドレインとＶssノードとの間で任意数が直列
に接続されたＮチャネルＭＯＳトランジスタおよびこれ
に直列に接続されたディスチャージ用の１個のＮチャネ
ルＭＯＳトランジスタとからなる。
ドにソースが接続されたプリチャージ用の１個のＰチャ
ネルＭＯＳトランジスタと、このＰチャネルＭＯＳトラ
ンジスタのドレインとＶssノードとの間で任意数が直列
に接続されたＮチャネルＭＯＳトランジスタおよびこれ
に直列に接続されたディスチャージ用の１個のＮチャネ
ルＭＯＳトランジスタとからなる。
【００５６】前記オア・アレイ部２２は、図４中の５２
を参照して前述したように、積項出力が入力する複数個
のノア回路が並べられて設けられ、これらのノア回路の
各出力（デコード出力）をそれぞれ対応してデコード出
力用配線（ビット線）を介して出力するように構成され
ており、積項出力が入力する配線（ワード線）は列方向
に形成され、デコード出力用配線（ビット線）は行方向
に形成されている。
を参照して前述したように、積項出力が入力する複数個
のノア回路が並べられて設けられ、これらのノア回路の
各出力（デコード出力）をそれぞれ対応してデコード出
力用配線（ビット線）を介して出力するように構成され
ており、積項出力が入力する配線（ワード線）は列方向
に形成され、デコード出力用配線（ビット線）は行方向
に形成されている。
【００５７】前記バンク選択制御用オア・アレイ部２３
は、バンク選択用の２個のノア回路が設けられており、
各ノア回路は、Ｖccノードにソースが接続されたプリチ
ャージ用の１個のＰチャネルＭＯＳトランジスタ２３１
と、このＰチャネルＭＯＳトランジスタのドレインに各
ドレインが接続され、各ソースがＶssノードに共通に接
続された任意数のＮチャネルＭＯＳトランジスタ２３２
とからなる。
は、バンク選択用の２個のノア回路が設けられており、
各ノア回路は、Ｖccノードにソースが接続されたプリチ
ャージ用の１個のＰチャネルＭＯＳトランジスタ２３１
と、このＰチャネルＭＯＳトランジスタのドレインに各
ドレインが接続され、各ソースがＶssノードに共通に接
続された任意数のＮチャネルＭＯＳトランジスタ２３２
とからなる。
【００５８】図３は、図１のマイクロコード用ＰＬＡの
出力レジスタ回路２５から出力する２個のバンク選択信
号ＢＳ１、ＢＳ０の状態によりどのバンクが選択される
かを示す。
出力レジスタ回路２５から出力する２個のバンク選択信
号ＢＳ１、ＢＳ０の状態によりどのバンクが選択される
かを示す。
【００５９】次に、図１、図２のマイクロコード用ＰＬ
Ａの動作タイミングの一例について、図５を参照しなが
ら説明する。このＰＬＡは、同期クロック信号φが
“０”レベルになると、プリチャージモードになり、同
期クロック信号φが“１”レベルになると、ディスチャ
ージモード（積項入力成立モード）になる。
Ａの動作タイミングの一例について、図５を参照しなが
ら説明する。このＰＬＡは、同期クロック信号φが
“０”レベルになると、プリチャージモードになり、同
期クロック信号φが“１”レベルになると、ディスチャ
ージモード（積項入力成立モード）になる。
【００６０】まず、プリチャージモードになると、全バ
ンク１１〜１４がそれぞれプリチャージされる。そし
て、前回の命令実行サイクルで決定された２個のバンク
選択信号ＢＳ１、ＢＳ０の状態により選択された１つの
バンク（２個のバンク選択信号が例えば共に“０”なら
ば、第１バンク１１）にのみ対応する積項入力ラッチ信
号バッファ２８１の出力信号（積項入力ラッチ信号）が
活性化し、新しく入力する積項入力（ＰＬＡ外部からの
命令コード）が上記第１バンク１１の積項入力ラッチ回
路２０でラッチされ、他のバンク１２〜１４の積項入力
ラッチ回路２０は前回の命令実行サイクルの命令を保持
したままの状態となる。
ンク１１〜１４がそれぞれプリチャージされる。そし
て、前回の命令実行サイクルで決定された２個のバンク
選択信号ＢＳ１、ＢＳ０の状態により選択された１つの
バンク（２個のバンク選択信号が例えば共に“０”なら
ば、第１バンク１１）にのみ対応する積項入力ラッチ信
号バッファ２８１の出力信号（積項入力ラッチ信号）が
活性化し、新しく入力する積項入力（ＰＬＡ外部からの
命令コード）が上記第１バンク１１の積項入力ラッチ回
路２０でラッチされ、他のバンク１２〜１４の積項入力
ラッチ回路２０は前回の命令実行サイクルの命令を保持
したままの状態となる。
【００６１】上記選択された第１バンク１１において
は、新しく入力する（今回の命令実行サイクルの）命令
コードによりアンド・アレイ部２１における１つのナン
ド回路が入力条件（全入力が“１”）を満たすようにな
る。
は、新しく入力する（今回の命令実行サイクルの）命令
コードによりアンド・アレイ部２１における１つのナン
ド回路が入力条件（全入力が“１”）を満たすようにな
る。
【００６２】次に、ディスチャージモード（積項入力成
立モード）になると、前記第１バンク１１にのみ対応す
るディスチャージ制御信号バッファ２９１の出力信号
（ディスチャージ制御信号）が活性化し、上記第１バン
ク１１において入力条件を満たす１つのナンド回路を構
成するＮチャネルＭＯＳトランジスタは全てオン状態に
なり、このナンド回路のナンド出力“０”が対応するイ
ンバータ回路により反転された“１”レベルの積項出力
がオア・アレイ部２２、２３にワード線入力（例えばＤ
ＥＣ０）として供給される。
立モード）になると、前記第１バンク１１にのみ対応す
るディスチャージ制御信号バッファ２９１の出力信号
（ディスチャージ制御信号）が活性化し、上記第１バン
ク１１において入力条件を満たす１つのナンド回路を構
成するＮチャネルＭＯＳトランジスタは全てオン状態に
なり、このナンド回路のナンド出力“０”が対応するイ
ンバータ回路により反転された“１”レベルの積項出力
がオア・アレイ部２２、２３にワード線入力（例えばＤ
ＥＣ０）として供給される。
【００６３】この時、上記第１バンク１１のアンド・ア
レイ部２１における残りのナンド回路は前記入力条件を
満たさないので、これらのナンド回路の出力は“１”レ
ベル（プリチャージレベル）を保持し、これらの“１”
レベルがそれぞれ対応するインバータ回路により反転さ
れた“０”レベルがオア・アレイ部２２、２３にワード
線入力として供給される。
レイ部２１における残りのナンド回路は前記入力条件を
満たさないので、これらのナンド回路の出力は“１”レ
ベル（プリチャージレベル）を保持し、これらの“１”
レベルがそれぞれ対応するインバータ回路により反転さ
れた“０”レベルがオア・アレイ部２２、２３にワード
線入力として供給される。
【００６４】一方、上記第１バンク１１のオア・アレイ
部２２においては、前記“１”レベルのワード線入力が
入力するデコード出力用のノア回路が存在すると仮定す
ると、このノア回路の出力（今回の命令実行サイクルの
デコード出力）は“０”レベルになり、このデコード出
力に対応するビット線（本例ではＢｉt0）は“０”レベ
ルになる。
部２２においては、前記“１”レベルのワード線入力が
入力するデコード出力用のノア回路が存在すると仮定す
ると、このノア回路の出力（今回の命令実行サイクルの
デコード出力）は“０”レベルになり、このデコード出
力に対応するビット線（本例ではＢｉt0）は“０”レベ
ルになる。
【００６５】この場合、上記“１”レベルのワード線入
力が第１バンク１１のバンク選択制御用オア・アレイ部
２３の２個のバンク選択用のノア回路にも入力するの
で、この２個のバンク選択用のノア回路に接続されてい
る２本のバンク選択信号出力用のビット線から２個のバ
ンク選択信号ＢＳ１、ＢＳ０が出力する。
力が第１バンク１１のバンク選択制御用オア・アレイ部
２３の２個のバンク選択用のノア回路にも入力するの
で、この２個のバンク選択用のノア回路に接続されてい
る２本のバンク選択信号出力用のビット線から２個のバ
ンク選択信号ＢＳ１、ＢＳ０が出力する。
【００６６】また、上記第１バンク１１のオア・アレイ
部２２において、“０”レベルのワード線入力が入力す
る残りのノア回路の出力は、“１”レベル（プリチャー
ジレベル）を保持し、これらに対応するビット線（本例
ではＢｉt1、…）は“１”レベルを保持する。
部２２において、“０”レベルのワード線入力が入力す
る残りのノア回路の出力は、“１”レベル（プリチャー
ジレベル）を保持し、これらに対応するビット線（本例
ではＢｉt1、…）は“１”レベルを保持する。
【００６７】そして、前回の命令実行サイクルで決定さ
れた２個のバンク選択信号は、同期クロック信号φが
“０”レベルになった時に前記バンク選択信号ラッチ回
路２６にラッチされ、このバンク選択信号ラッチ回路の
出力信号（前回の命令実行サイクルで決定された２個の
バンク選択信号ＢＳ１Ａ、ＢＳ０Ａが同期クロック信号
φの半クロック分だけシフトした信号）により出力セレ
クタ回路２４が第１バンク１１のデコード出力（今回の
命令実行サイクルのデコード出力）を切り替え選択し、
次に、同期クロック信号φが“０”レベルになった時に
上記出力セレクタ回路２４の出力を出力レジスタ回路２
５でラッチし、ＰＬＡ出力ＯＵＴとして出力する。
れた２個のバンク選択信号は、同期クロック信号φが
“０”レベルになった時に前記バンク選択信号ラッチ回
路２６にラッチされ、このバンク選択信号ラッチ回路の
出力信号（前回の命令実行サイクルで決定された２個の
バンク選択信号ＢＳ１Ａ、ＢＳ０Ａが同期クロック信号
φの半クロック分だけシフトした信号）により出力セレ
クタ回路２４が第１バンク１１のデコード出力（今回の
命令実行サイクルのデコード出力）を切り替え選択し、
次に、同期クロック信号φが“０”レベルになった時に
上記出力セレクタ回路２４の出力を出力レジスタ回路２
５でラッチし、ＰＬＡ出力ＯＵＴとして出力する。
【００６８】なお、上記したように動作する第１バンク
１１以外のバンク（第２バンク１２〜第４バンク１４）
においては、全ての積項出力が“０”レベルになり、全
てのビット線が“１”レベルを保持する。
１１以外のバンク（第２バンク１２〜第４バンク１４）
においては、全ての積項出力が“０”レベルになり、全
てのビット線が“１”レベルを保持する。
【００６９】上記実施例のＰＬＡによれば、ＰＬＡ領域
が複数個のバンクに分割されており、各バンク内に次回
の命令実行サイクルの命令コードがどのバンク内でデコ
ードするかを指定するためのバンク選択情報を持たせて
いる。そして、このバンク選択情報を命令実行サイクル
毎に出力し、次回の命令実行サイクルの命令をデコード
するためのバンクを選択する。そして、次回の命令実行
サイクルでは、選択されたバンクのみ積項入力の取り込
みとディスチャージを行い、他のバンクの動作を停止さ
せる。
が複数個のバンクに分割されており、各バンク内に次回
の命令実行サイクルの命令コードがどのバンク内でデコ
ードするかを指定するためのバンク選択情報を持たせて
いる。そして、このバンク選択情報を命令実行サイクル
毎に出力し、次回の命令実行サイクルの命令をデコード
するためのバンクを選択する。そして、次回の命令実行
サイクルでは、選択されたバンクのみ積項入力の取り込
みとディスチャージを行い、他のバンクの動作を停止さ
せる。
【００７０】従って、次回の命令実行サイクルで使用さ
れないバンクにおいては、積項入力が変化せず、ディス
チャージも行われないので、この使用されないバンクに
おける消費電力はほぼ零に抑えられる。これにより、バ
ンク分割数をｎとすると、バンク分割を行わない場合と
比べて、消費電力は１／ｎに抑えられる。
れないバンクにおいては、積項入力が変化せず、ディス
チャージも行われないので、この使用されないバンクに
おける消費電力はほぼ零に抑えられる。これにより、バ
ンク分割数をｎとすると、バンク分割を行わない場合と
比べて、消費電力は１／ｎに抑えられる。
【００７１】なお、上記実施例は前記アンド・アレイ部
としてアンド型構成のものを用いたが、アンド・アレイ
部２１として図６中の７１に示したようなオア型構成の
ものを用いた場合には、上記実施例と基本的には同様の
動作が行われるが、上記実施例の動作と比べて次の点が
異なる。即ち、前記したように選択された第１バンク内
で積項入力条件が成立したノア回路は“１”レベル（プ
リチャージレベル）を保持するが、残りのノア回路はデ
ィスチャージが行われ、“０”レベルを出力する。
としてアンド型構成のものを用いたが、アンド・アレイ
部２１として図６中の７１に示したようなオア型構成の
ものを用いた場合には、上記実施例と基本的には同様の
動作が行われるが、上記実施例の動作と比べて次の点が
異なる。即ち、前記したように選択された第１バンク内
で積項入力条件が成立したノア回路は“１”レベル（プ
リチャージレベル）を保持するが、残りのノア回路はデ
ィスチャージが行われ、“０”レベルを出力する。
【００７２】なお、各バンクのアンド・アレイ部および
オア・アレイ部として、必ずしもプリチャージを行う必
要がない構成のものを用いてもよい。また、集積回路の
チップサイズを抑制するために、前記出力セレクタ回路
については、各バンクに対応する部分を各バンク上に配
置するようにしてもよい。
オア・アレイ部として、必ずしもプリチャージを行う必
要がない構成のものを用いてもよい。また、集積回路の
チップサイズを抑制するために、前記出力セレクタ回路
については、各バンクに対応する部分を各バンク上に配
置するようにしてもよい。
【００７３】
【発明の効果】上述したように本発明のＰＬＡによれ
ば、次回の命令実行サイクルで使用されないバンクにお
ける消費電力を削減することができる。
ば、次回の命令実行サイクルで使用されないバンクにお
ける消費電力を削減することができる。
【図１】本発明の第１実施例に係るマイクロコード用Ｐ
ＬＡを示すブロック図。
ＬＡを示すブロック図。
【図２】図１のＰＬＡの一具体例を示す論理回路図。
【図３】図１のＰＬＡの出力レジスタ回路から出力する
２個のバンク選択信号の状態によりどのバンクが選択さ
れるかを示す状態図。
２個のバンク選択信号の状態によりどのバンクが選択さ
れるかを示す状態図。
【図４】従来のマイクロコード用ＰＬＡの一例（アンド
・アレイ部がアンド型構成のもの）を示す回路図。
・アレイ部がアンド型構成のもの）を示す回路図。
【図５】図４のＰＬＡの動作例を示すタイミング図。
【図６】従来のマイクロコード用ＰＬＡの他の例（アン
ド・アレイ部がオア型構成のもの）を示す回路図。
ド・アレイ部がオア型構成のもの）を示す回路図。
【図７】図６のＰＬＡの動作例を示すタイミング図。
１１〜１４…バンク、２０…積項入力ラッチ制御部、２
１…アンド・アレイ部、２２…オア・アレイ部、２３…
バンク選択制御用オア・アレイ部、２４…出力セレクタ
回路（マルチプレクサ）、２５…出力レジスタ回路（ラ
ッチ回路）、２６…バンク選択信号ラッチ回路、２７１
〜２７４…プリチャージ信号線、２８１〜２８４…積項
入力ラッチ信号バッファ、２９１〜２９４…ディスチャ
ージ制御信号バッファ。
１…アンド・アレイ部、２２…オア・アレイ部、２３…
バンク選択制御用オア・アレイ部、２４…出力セレクタ
回路（マルチプレクサ）、２５…出力レジスタ回路（ラ
ッチ回路）、２６…バンク選択信号ラッチ回路、２７１
〜２７４…プリチャージ信号線、２８１〜２８４…積項
入力ラッチ信号バッファ、２９１〜２９４…ディスチャ
ージ制御信号バッファ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀江 昌司 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平１−260924（ＪＰ，Ａ) 特開 平５−122057（ＪＰ，Ａ) 特開 平４−227327（ＪＰ，Ａ) 特開 平５−235747（ＪＰ，Ａ) 特開 平５−315943（ＪＰ，Ａ) 特開 平５−300005（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/173 - 19/177 H01L 21/82
Claims (2)
- 【請求項１】 それぞれマイクロコードをデコードする
ためのディスチャージ型論理回路のアレイを有する複数
個のバンクに対して外部から所定の命令実行サイクル毎
に命令コードが共通に入力し、各バンク内に次回の命令
実行サイクルの命令がどのバンク内でデコードするかを
指定するためのバンク選択情報を持ち、このバンク選択
情報を命令実行サイクル毎に出力するプログラマブルロ
ジックアレイ領域と、 このプログラマブルロジックアレイ領域から出力したバ
ンク選択情報に基づいて次回の命令実行サイクルの命令
コードをデコードするためのバンクを選択し、次回の命
令実行サイクルでは、選択されたバンクのみに対して命
令コード入力の取り込み動作と前記ディスチャージ型論
理回路のディスチャージ動作を行わせ、他のバンクの動
作を停止させるように制御する制御回路とを具備し、 一連の命令実行サイクルにおける複数の命令を連続して
処理できるようにしてなる ことを特徴とするプログラマ
ブルロジックアレイ。 - 【請求項２】 請求項１記載のプログラマブルロジック
アレイにおいて、 前記各バンクは、 それぞれ命令コードが共通に入力する積項入力ラッチ制
御部と、 この積項入力ラッチ制御部から積項入力を受けるアンド
・アレイ部と、 このアンド・アレイ部の積項出力が入力する複数個のデ
コード出力用のノア回路および少なくとも１個のバンク
選択信号出力用のノア回路が並べられて設けられ、これ
らのノア回路の各出力をそれぞれ対応してデコード出力
用配線を介して出力するオア・アレイ部とを具備し、 前記制御回路は、 前記各バンクからのデコード出力をバンク毎に切り替え
選択して取り出すための出力セレクタ回路と、 この出力セレクタ回路の出力が入力し、同期クロック信
号の後縁に同期してラッチする出力レジスタ回路と、 この出力レジスタ回路から出力するバンク選択信号を前
記同期クロック信号の前縁に同期してラッチし、ラッチ
出力を前記出力セレクタ回路にセレクタ制御信号として
供給するバンク選択信号ラッチ回路と、 前記同期クロック信号を前記各バンクにプリチャージ信
号として共通に入力するためのプリチャージ信号線と、 前記各バンクに対応して設けられ、前記出力レジスタ回
路から出力するバンク選択信号をデコードして各対応す
るバンクの積項入力ラッチ制御部のラッチ信号として供
給するための積項入力ラッチ信号供給回路と、 上記各バンクに対応して設けられ、各対応するバンクに
入力する前記ラッチ信号と前記プリチャージ信号との論
理和をとり、各対応するバンクにディスチャージ信号と
して供給するディスチャージ制御信号供給回路とを具備
することを特徴とするプログラマブルロジックアレイ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242888A JP3068382B2 (ja) | 1993-09-29 | 1993-09-29 | プログラマブルロジックアレイ |
| DE69424012T DE69424012D1 (de) | 1993-09-29 | 1994-09-29 | Programmierbare logic Array |
| KR1019940025269A KR970011206B1 (ko) | 1993-09-29 | 1994-09-29 | 프로그래머블 로직 어레이 |
| EP94115365A EP0645700B1 (en) | 1993-09-29 | 1994-09-29 | Programmable logic array |
| US08/654,938 US5672984A (en) | 1993-09-29 | 1996-05-29 | Programmable logic array having power-saving banks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242888A JP3068382B2 (ja) | 1993-09-29 | 1993-09-29 | プログラマブルロジックアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106950A JPH07106950A (ja) | 1995-04-21 |
| JP3068382B2 true JP3068382B2 (ja) | 2000-07-24 |
Family
ID=17095725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242888A Expired - Fee Related JP3068382B2 (ja) | 1993-09-29 | 1993-09-29 | プログラマブルロジックアレイ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5672984A (ja) |
| EP (1) | EP0645700B1 (ja) |
| JP (1) | JP3068382B2 (ja) |
| KR (1) | KR970011206B1 (ja) |
| DE (1) | DE69424012D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492835B2 (en) * | 1998-01-09 | 2002-12-10 | Jeng-Jye Shau | Power saving methods for programmable logic arrays |
| JP3459821B2 (ja) * | 2001-05-08 | 2003-10-27 | 松下電器産業株式会社 | マイクロプロセッサ |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3891972A (en) * | 1972-06-09 | 1975-06-24 | Hewlett Packard Co | Synchronous sequential controller for logic outputs |
| US4034356A (en) * | 1975-12-03 | 1977-07-05 | Ibm Corporation | Reconfigurable logic array |
| JPS5619150A (en) * | 1979-07-25 | 1981-02-23 | Fujitsu Ltd | Microprogram control system |
| JP2547436B2 (ja) * | 1988-04-11 | 1996-10-23 | 富士通株式会社 | Ｐｌａ制御方式 |
| US4906870A (en) * | 1988-10-31 | 1990-03-06 | Atmel Corporation | Low power logic array device |
| US5043879A (en) * | 1989-01-12 | 1991-08-27 | International Business Machines Corporation | PLA microcode controller |
| US5021689A (en) * | 1989-01-19 | 1991-06-04 | National Semiconductor Corp. | Multiple page programmable logic architecture |
| US5021690A (en) * | 1989-11-13 | 1991-06-04 | Advanced Micro Devices, Inc. | Programmable logic array apparatus |
| JP2544027B2 (ja) * | 1990-05-24 | 1996-10-16 | 株式会社東芝 | 低消費電力型プログラマブルロジックアレイおよびそれを用いた情報処理装置 |
| US5189628A (en) * | 1991-03-11 | 1993-02-23 | National Semiconductor Corporation | System and method for partitioning PLA product terms into distinct logical groups |
| JPH05122057A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | ダイナミツクｐｌａ回路 |
-
1993
- 1993-09-29 JP JP5242888A patent/JP3068382B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-29 DE DE69424012T patent/DE69424012D1/de not_active Expired - Lifetime
- 1994-09-29 EP EP94115365A patent/EP0645700B1/en not_active Expired - Lifetime
- 1994-09-29 KR KR1019940025269A patent/KR970011206B1/ko not_active IP Right Cessation
-
1996
- 1996-05-29 US US08/654,938 patent/US5672984A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0645700B1 (en) | 2000-04-19 |
| EP0645700A3 (en) | 1996-05-01 |
| KR950009425A (ko) | 1995-04-24 |
| US5672984A (en) | 1997-09-30 |
| JPH07106950A (ja) | 1995-04-21 |
| EP0645700A2 (en) | 1995-03-29 |
| KR970011206B1 (ko) | 1997-07-08 |
| DE69424012D1 (de) | 2000-05-25 |
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