JPH0636567A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0636567A JPH0636567A JP4215454A JP21545492A JPH0636567A JP H0636567 A JPH0636567 A JP H0636567A JP 4215454 A JP4215454 A JP 4215454A JP 21545492 A JP21545492 A JP 21545492A JP H0636567 A JPH0636567 A JP H0636567A
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- decoder
- block
- output
- circuit
- blocks
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Abstract
(57)【要約】
【目的】 大容量になったときでも動作の高速性を維持
し、また消費電力を少なくする。 【構成】 メモリセル部分が複数のブロック２−１〜２
−ｎに分割され、各ブロック内にはメモリセル部４と、
メモリセル部４内のメモリセルを選択するワードライン
を選択するＸデコーダ６と、メモリセル部４内のビット
ラインを選択するＹデコーダ８、及び選択されたメモリ
セルのデータをビットラインを通して読み出すセンシン
グ回路を含み読み出されたデータをそのブロックから出
力バッファ回路１２へ出力する出力コントロール回路１
０を備えている。１つのブロックのみを選択して動作可
能な状態にするために、Ｚデコーダ２０が設けられてい
る。
し、また消費電力を少なくする。 【構成】 メモリセル部分が複数のブロック２−１〜２
−ｎに分割され、各ブロック内にはメモリセル部４と、
メモリセル部４内のメモリセルを選択するワードライン
を選択するＸデコーダ６と、メモリセル部４内のビット
ラインを選択するＹデコーダ８、及び選択されたメモリ
セルのデータをビットラインを通して読み出すセンシン
グ回路を含み読み出されたデータをそのブロックから出
力バッファ回路１２へ出力する出力コントロール回路１
０を備えている。１つのブロックのみを選択して動作可
能な状態にするために、Ｚデコーダ２０が設けられてい
る。
Description
【０００１】
【産業上の利用分野】本発明はＲＯＭ（リード・オンリ
・メモリ）などの半導体メモリ装置に関するものであ
る。
・メモリ）などの半導体メモリ装置に関するものであ
る。
【０００２】
【従来の技術】ＲＯＭなどの半導体メモリ装置では、メ
モリセルのデータを読み出すために、Ｘデコーダにより
ワードラインを選択しＹデコーダによりビットラインを
選択して、その交差部位に配置されているメモリセルの
データをビットラインを経てセンシング回路で読み出
し、出力バッファ回路を経て出力する。メモリ容量が大
容量になってくると、各ビットラインに接続されるメモ
リセルの数が多くなり、ビットラインの容量が大きくな
って、高速読み出しを行なうことが困難になってくる。
モリセルのデータを読み出すために、Ｘデコーダにより
ワードラインを選択しＹデコーダによりビットラインを
選択して、その交差部位に配置されているメモリセルの
データをビットラインを経てセンシング回路で読み出
し、出力バッファ回路を経て出力する。メモリ容量が大
容量になってくると、各ビットラインに接続されるメモ
リセルの数が多くなり、ビットラインの容量が大きくな
って、高速読み出しを行なうことが困難になってくる。
【０００３】そこで、メモリセル部をいくつかのブロッ
クに選択し、各ブロックごとにセンシング回路を設けて
高速読み出しを行なわせる考え方がある。しかし、その
場合でも１つのＸデコーダと１つのＹデコーダで全体の
メモリセル部から特定のメモリセルを選択している。ま
た、センシング回路について考えると、１チップ内では
全てのセンシング回路が動作状態にあるため、消費電力
が大きくなる問題もある。
クに選択し、各ブロックごとにセンシング回路を設けて
高速読み出しを行なわせる考え方がある。しかし、その
場合でも１つのＸデコーダと１つのＹデコーダで全体の
メモリセル部から特定のメモリセルを選択している。ま
た、センシング回路について考えると、１チップ内では
全てのセンシング回路が動作状態にあるため、消費電力
が大きくなる問題もある。
【０００４】
【発明が解決しようとする課題】本発明は大容量になっ
たときでも動作の高速性を維持し、また消費電力を少な
くするのも容易な半導体メモリ装置を提供することを目
的とするものである。
たときでも動作の高速性を維持し、また消費電力を少な
くするのも容易な半導体メモリ装置を提供することを目
的とするものである。
【０００５】
【課題を解決するための手段】本発明では、メモリセル
部を複数のブロックに分ける。各ブロックにはメモリセ
ルの他、ワードライン選択用Ｘデコーダ、ビットライン
選択用Ｙデコーダ、及びＺデコーダ出力により活性化さ
れたときにＸデコーダとＹデコーダで選択されたメモリ
セルのデータを読み出して出力する出力コントロール回
路を備える。複数のブロック以外に、アドレス信号を入
力し各ブロックのＸデコーダに対して共通の信号を供給
するＸプリデコーダ、アドレス信号を入力し各ブロック
のＹデコーダに対して共通の信号を供給するＹプリデコ
ーダ、アドレス信号を入力しいずれかのブロックを選択
して活性化する信号を供給するＺデコーダ、及びＺデコ
ーダにより選択されたブロックの出力を外部へ出力する
出力バッファ回路をさらに備えている。
部を複数のブロックに分ける。各ブロックにはメモリセ
ルの他、ワードライン選択用Ｘデコーダ、ビットライン
選択用Ｙデコーダ、及びＺデコーダ出力により活性化さ
れたときにＸデコーダとＹデコーダで選択されたメモリ
セルのデータを読み出して出力する出力コントロール回
路を備える。複数のブロック以外に、アドレス信号を入
力し各ブロックのＸデコーダに対して共通の信号を供給
するＸプリデコーダ、アドレス信号を入力し各ブロック
のＹデコーダに対して共通の信号を供給するＹプリデコ
ーダ、アドレス信号を入力しいずれかのブロックを選択
して活性化する信号を供給するＺデコーダ、及びＺデコ
ーダにより選択されたブロックの出力を外部へ出力する
出力バッファ回路をさらに備えている。
【０００６】好ましい態様では、各ブロックの出力コン
トロール回路からの対応する出力線がワイヤードオア結
合されて出力バッファ回路へ接続され、出力コントロー
ル回路はＺデコーダ出力により選択されたときにデータ
を有効に出力し、選択されなかったときに出力線をハイ
インピーダンス状態とするゲート回路を備えている。項
１に記載の半導体メモリ装置。他の好ましい態様では、
出力コントロール回路内で、メモリセルのデータを読み
出すセンシング回路と電源端子との間には、Ｚデコーダ
出力により選択されたときに導通状態になるスイッチ回
路が設けられている。さらに他の好ましい態様では、各
ブロックは同一の回路構成をしている。
トロール回路からの対応する出力線がワイヤードオア結
合されて出力バッファ回路へ接続され、出力コントロー
ル回路はＺデコーダ出力により選択されたときにデータ
を有効に出力し、選択されなかったときに出力線をハイ
インピーダンス状態とするゲート回路を備えている。項
１に記載の半導体メモリ装置。他の好ましい態様では、
出力コントロール回路内で、メモリセルのデータを読み
出すセンシング回路と電源端子との間には、Ｚデコーダ
出力により選択されたときに導通状態になるスイッチ回
路が設けられている。さらに他の好ましい態様では、各
ブロックは同一の回路構成をしている。
【０００７】
【実施例】図１は本発明をＲＯＭに適用した一実施例を
表わし、図２は図１における各ブロックの出力コントロ
ール回路内に設けられたセンシング回路部の例であり、
図３は出力コントロール回路内でセンシング回路で読み
出されたデータを出力バッファ回路へ出力するための回
路部分の例である。図１において、チップ１４内でメモ
リセル部分が複数のブロック２−１〜２−ｎに分割さ
れ、各ブロック２−１〜２−ｎは同じ構成をし、小容量
のメモリを含んでいる。各ブロック２−１〜２−ｎ内に
はメモリセル部４と、メモリセル部４内のメモリセルを
選択するワードラインを選択するＸデコーダ６と、メモ
リセル部４内のビットラインを選択するＹデコーダ８、
及び選択されたメモリセルのデータをビットラインを通
して読み出すセンシング回路を含み読み出されたデータ
をそのブロックから出力バッファ回路１２へ出力する出
力コントロール回路１０を備えている。ブロックの数ｎ
は特に規定されるものではなく、任意に設定することが
できる。チップ１４には外部から与えられるアドレス信
号により各ブロック２−１〜２−ｎのＸデコーダ６に共
通の信号群αを供給するＸプリデコーダ１６と、外部か
ら与えられるアドレス信号により各ブロック２−１〜２
−ｎのＹデコーダ８に共通の信号群βを供給するＹプリ
デコーダ１８も設けられている。信号群α、βはそれぞ
れＸプリデコーダ１６、Ｙプリデコーダ１８でアドレス
入力信号をデコードした信号である。
表わし、図２は図１における各ブロックの出力コントロ
ール回路内に設けられたセンシング回路部の例であり、
図３は出力コントロール回路内でセンシング回路で読み
出されたデータを出力バッファ回路へ出力するための回
路部分の例である。図１において、チップ１４内でメモ
リセル部分が複数のブロック２−１〜２−ｎに分割さ
れ、各ブロック２−１〜２−ｎは同じ構成をし、小容量
のメモリを含んでいる。各ブロック２−１〜２−ｎ内に
はメモリセル部４と、メモリセル部４内のメモリセルを
選択するワードラインを選択するＸデコーダ６と、メモ
リセル部４内のビットラインを選択するＹデコーダ８、
及び選択されたメモリセルのデータをビットラインを通
して読み出すセンシング回路を含み読み出されたデータ
をそのブロックから出力バッファ回路１２へ出力する出
力コントロール回路１０を備えている。ブロックの数ｎ
は特に規定されるものではなく、任意に設定することが
できる。チップ１４には外部から与えられるアドレス信
号により各ブロック２−１〜２−ｎのＸデコーダ６に共
通の信号群αを供給するＸプリデコーダ１６と、外部か
ら与えられるアドレス信号により各ブロック２−１〜２
−ｎのＹデコーダ８に共通の信号群βを供給するＹプリ
デコーダ１８も設けられている。信号群α、βはそれぞ
れＸプリデコーダ１６、Ｙプリデコーダ１８でアドレス
入力信号をデコードした信号である。
【０００８】ブロック２−１〜２−ｎのうちの１つのブ
ロックのみを選択して動作可能な状態にするために、ア
ドレス入力信号を入力して１つのブロックを選択する信
号Ｚ1〜Ｚｎを供給するＺプリデコーダ及びＺデコーダ
（以下、Ｚデコーダという）２０も同じチップ１４内に
設けられている。各ブロック２−１〜２−ｎの出力コン
トロール回路１０からのデータ出力信号は対応するデー
タについてワイヤードオア結合されてそれぞれのデータ
の出力線２２−１〜２２−ｍとなり、同じチップ１４内
に設けられた出力バッファ回路１２へ接続されている。
ロックのみを選択して動作可能な状態にするために、ア
ドレス入力信号を入力して１つのブロックを選択する信
号Ｚ1〜Ｚｎを供給するＺプリデコーダ及びＺデコーダ
（以下、Ｚデコーダという）２０も同じチップ１４内に
設けられている。各ブロック２−１〜２−ｎの出力コン
トロール回路１０からのデータ出力信号は対応するデー
タについてワイヤードオア結合されてそれぞれのデータ
の出力線２２−１〜２２−ｍとなり、同じチップ１４内
に設けられた出力バッファ回路１２へ接続されている。
【０００９】各ブロックの出力コントロール回路１０に
は図２に示されるセンシング回路部が設けられている。
Ｙデコーダ８で選択されたビットラインにつながるセン
シング回路２４を動作させるための電源端子Ｖccとセン
シング回路２４との間には、ＰＭＯＳトランジスタ２６
がスイッチ回路として設けられており、そのＰＭＯＳト
ランジスタ２６のゲート電極にはＺデコーダ２０からの
Ｚ信号Ｚ1〜Ｚｎがブロックごとに１つずつインバータ
２８を介して供給される。Ｚ信号がハイレベルのとき、
ＰＭＯＳトランジスタ２６がオンとなってそのブロック
のセンシング回路２４が動作状態となる。その選択され
た１つのブロック以外の他のブロックのセンシング回路
２４ではＺ信号がローレベルであるため、スイッチ回路
のＰＭＯＳトランジスタ２６がオフとなってセンシング
回路２４への電源供給が遮断され、そのセンシング回路
２４は非動作状態となる。これにより、選択されないブ
ロックにおける消費電力が抑えられる。
は図２に示されるセンシング回路部が設けられている。
Ｙデコーダ８で選択されたビットラインにつながるセン
シング回路２４を動作させるための電源端子Ｖccとセン
シング回路２４との間には、ＰＭＯＳトランジスタ２６
がスイッチ回路として設けられており、そのＰＭＯＳト
ランジスタ２６のゲート電極にはＺデコーダ２０からの
Ｚ信号Ｚ1〜Ｚｎがブロックごとに１つずつインバータ
２８を介して供給される。Ｚ信号がハイレベルのとき、
ＰＭＯＳトランジスタ２６がオンとなってそのブロック
のセンシング回路２４が動作状態となる。その選択され
た１つのブロック以外の他のブロックのセンシング回路
２４ではＺ信号がローレベルであるため、スイッチ回路
のＰＭＯＳトランジスタ２６がオフとなってセンシング
回路２４への電源供給が遮断され、そのセンシング回路
２４は非動作状態となる。これにより、選択されないブ
ロックにおける消費電力が抑えられる。
【００１０】出力コントロール回路１０におけるデータ
を出力バッファ回路１２へ出力するためのコントロール
部として、出力コントロール回路１０には図３に示され
る回路が設けられている。センシング回路２４からのデ
ータ信号はＣＭＯＳ構造のトランスファゲート３０へ入
力される。トランスファゲート３０の開閉を制御するた
めに、各ブロックに対応したＺ信号Ｚ1〜Ｚｎがそのト
ランスファゲートのＮＭＯＳトランジスタ３０ｎのゲー
ト電極に供給され、Ｚ信号のインバータを介した反転信
号がそのトランスファゲートのＰＭＯＳトランジスタ３
０ｐのゲート電極に供給されている。ＮＡＮＤ回路３２
の他方の入力端子にはＺ信号が入力されている。トラン
スファゲート３０の出力はＮＡＮＤ回路３２を経てＰＭ
ＯＳトランジスタ３４ｐとＮＭＯＳトランジスタ３４ｎ
からなるインバータ３４に接続され、インバータ３６を
経てＰＭＯＳトランジスタ３８ｐとＮＭＯＳトランジス
タ３８ｎからなる他方の出力インバータ３８に接続され
ている。
を出力バッファ回路１２へ出力するためのコントロール
部として、出力コントロール回路１０には図３に示され
る回路が設けられている。センシング回路２４からのデ
ータ信号はＣＭＯＳ構造のトランスファゲート３０へ入
力される。トランスファゲート３０の開閉を制御するた
めに、各ブロックに対応したＺ信号Ｚ1〜Ｚｎがそのト
ランスファゲートのＮＭＯＳトランジスタ３０ｎのゲー
ト電極に供給され、Ｚ信号のインバータを介した反転信
号がそのトランスファゲートのＰＭＯＳトランジスタ３
０ｐのゲート電極に供給されている。ＮＡＮＤ回路３２
の他方の入力端子にはＺ信号が入力されている。トラン
スファゲート３０の出力はＮＡＮＤ回路３２を経てＰＭ
ＯＳトランジスタ３４ｐとＮＭＯＳトランジスタ３４ｎ
からなるインバータ３４に接続され、インバータ３６を
経てＰＭＯＳトランジスタ３８ｐとＮＭＯＳトランジス
タ３８ｎからなる他方の出力インバータ３８に接続され
ている。
【００１１】Ｚ信号により選択されたブロックのみデー
タを有効とし、選択されなかったブロックの出力をハイ
インピーダンス状態とするために、インバータ３４のＰ
ＭＯＳトランジスタ３４ｐとＮＭＯＳトランジスタ３４
ｎの間にはＮＭＯＳトランジスタ４０が配置され、その
ＮＭＯＳトランジスタ４０のゲート電極にはＺ信号が供
給される。また、インバータ３８のＰＭＯＳトランジス
タ３８ｐとＮＭＯＳトランジスタ３８ｎの間にはＰＭＯ
Ｓトランジスタ４２が配置され、そのＰＭＯＳトランジ
スタ４２のゲート電極にはＺ信号がインバータ３６で反
転されて供給される。
タを有効とし、選択されなかったブロックの出力をハイ
インピーダンス状態とするために、インバータ３４のＰ
ＭＯＳトランジスタ３４ｐとＮＭＯＳトランジスタ３４
ｎの間にはＮＭＯＳトランジスタ４０が配置され、その
ＮＭＯＳトランジスタ４０のゲート電極にはＺ信号が供
給される。また、インバータ３８のＰＭＯＳトランジス
タ３８ｐとＮＭＯＳトランジスタ３８ｎの間にはＰＭＯ
Ｓトランジスタ４２が配置され、そのＰＭＯＳトランジ
スタ４２のゲート電極にはＺ信号がインバータ３６で反
転されて供給される。
【００１２】選択されなかったブロックでトランスファ
ゲート３０の出力をハイレベルに固定するために、トラ
ンスファゲート３０の出力端子と電源端子Ｖccとの間に
ＰＭＯＳトランジスタ４４が設けられ、そのＰＭＯＳト
ランジスタ４４のゲート電極にはＺ信号が供給される。
各ブロックで対応するデータについて出力コントロール
用の回路が設けられ、それぞれの出力ラインはＰ側どお
しとＮ側どおしがそれぞれワイヤードオアで結合され
て、出力バッファ回路１２の対応する出力トランジスタ
のＰＭＯＳトランジスタ４６とＮＭＯＳトランジスタ４
８のゲート電極にそれぞれ接続されている。
ゲート３０の出力をハイレベルに固定するために、トラ
ンスファゲート３０の出力端子と電源端子Ｖccとの間に
ＰＭＯＳトランジスタ４４が設けられ、そのＰＭＯＳト
ランジスタ４４のゲート電極にはＺ信号が供給される。
各ブロックで対応するデータについて出力コントロール
用の回路が設けられ、それぞれの出力ラインはＰ側どお
しとＮ側どおしがそれぞれワイヤードオアで結合され
て、出力バッファ回路１２の対応する出力トランジスタ
のＰＭＯＳトランジスタ４６とＮＭＯＳトランジスタ４
８のゲート電極にそれぞれ接続されている。
【００１３】次に、この実施例の動作について説明す
る。例としてブロック２−１からの出力をデータ出力Ｄ
1〜Ｄｍへ出力する場合を説明する。まず、Ｘプリデコ
ーダ１６とＹプリデコーダ１８によりブロック２−１内
のメモリセルが選択される。それと同時にブロック２−
２〜２−ｎの対応するメモリセルも選択されるが、セン
シング回路が動作しているのはブロック２−１のみであ
り、このブロック２−１のみが動作電流を消費し、その
他のブロック２−２〜２−ｎはスタンバイ状態となって
いる。ブロックの選択はＺデコーダ２０により行ない、
Ｚ信号Ｚ1のみがハイレベルとなり、Ｚ2〜Ｚｎはローレ
ベルとなる。このＺ信号Ｚ1〜Ｚｎによって出力コント
ロール回路１０の制御も行なわれ、出力バッファ回路１
２のＭＯＳトランジスタ４６，４８のゲート電極にはブ
ロック２−１から出力された信号のみが入力され、その
他のブロックの出力線はハイインピーダンス状態とな
る。その結果データ出力Ｄ1〜Ｄｍとしてはブロック１
の信号が出力される。ブロック２−１以外のブロック２
−２〜２−ｎを選択する場合も上記と同様に、Ｚデコー
ダ２０から出力されている信号Ｚ2〜Ｚｎのうちの選択
しようとするブロックに入力されているＺ信号のみをハ
イレベルとし、その他のＺ信号をローレベルとする。
る。例としてブロック２−１からの出力をデータ出力Ｄ
1〜Ｄｍへ出力する場合を説明する。まず、Ｘプリデコ
ーダ１６とＹプリデコーダ１８によりブロック２−１内
のメモリセルが選択される。それと同時にブロック２−
２〜２−ｎの対応するメモリセルも選択されるが、セン
シング回路が動作しているのはブロック２−１のみであ
り、このブロック２−１のみが動作電流を消費し、その
他のブロック２−２〜２−ｎはスタンバイ状態となって
いる。ブロックの選択はＺデコーダ２０により行ない、
Ｚ信号Ｚ1のみがハイレベルとなり、Ｚ2〜Ｚｎはローレ
ベルとなる。このＺ信号Ｚ1〜Ｚｎによって出力コント
ロール回路１０の制御も行なわれ、出力バッファ回路１
２のＭＯＳトランジスタ４６，４８のゲート電極にはブ
ロック２−１から出力された信号のみが入力され、その
他のブロックの出力線はハイインピーダンス状態とな
る。その結果データ出力Ｄ1〜Ｄｍとしてはブロック１
の信号が出力される。ブロック２−１以外のブロック２
−２〜２−ｎを選択する場合も上記と同様に、Ｚデコー
ダ２０から出力されている信号Ｚ2〜Ｚｎのうちの選択
しようとするブロックに入力されているＺ信号のみをハ
イレベルとし、その他のＺ信号をローレベルとする。
【００１４】
【発明の効果】請求項１ではメモリセル部を複数のブロ
ックに分割し、ＸデコーダとＹデコーダにより各ブロッ
クの対応するメモリセルを共通に選択するとともに、Ｚ
デコーダを新たに設けて１つのブロックのみを選択して
活性化するようにしたので、小容量メモリブロックの高
速性を損なうことなく、メモリセルの大容量化に対して
はブロックの数を増やすことにより対応することができ
る。請求項２では小容量メモリブロックの数が増加した
ときに、出力信号配線の増加に対してワイヤードオアで
あればチップサイズの増大を回避することができる。請
求項３では小容量メモリブロック数が増加しても消費電
流の増加を回避することができる。請求項４では小容量
メモリブロック間でのアクセススピードに差が生じない
ため、高速化メモリに適する。
ックに分割し、ＸデコーダとＹデコーダにより各ブロッ
クの対応するメモリセルを共通に選択するとともに、Ｚ
デコーダを新たに設けて１つのブロックのみを選択して
活性化するようにしたので、小容量メモリブロックの高
速性を損なうことなく、メモリセルの大容量化に対して
はブロックの数を増やすことにより対応することができ
る。請求項２では小容量メモリブロックの数が増加した
ときに、出力信号配線の増加に対してワイヤードオアで
あればチップサイズの増大を回避することができる。請
求項３では小容量メモリブロック数が増加しても消費電
流の増加を回避することができる。請求項４では小容量
メモリブロック間でのアクセススピードに差が生じない
ため、高速化メモリに適する。
【図１】一実施例を示すブロック図である。
【図２】同実施例におけるセンシング回路部を示すブロ
ック図である。
ック図である。
【図３】同実施例におけるコントロール回路の出力部を
示す回路図である。
示す回路図である。
２−１〜２−ｎ ブロック ４ メモリセル部 ６ Ｘデコーダ ８ Ｙデコーダ １０ 出力コントロール回路 １２ 出力バッファ回路 １４ チップ １６ Ｘプリデコーダ １８ Ｙプリデコーダ ２０ Ｚプリデコーダ及びＺデコーダ ２４ センシング回路
Claims (4)
- 【請求項１】 メモリセル、ワードライン選択用Ｘデコ
ーダ、ビットライン選択用Ｙデコーダ、及び後記Ｚデコ
ーダ出力により活性化されたときにＸデコーダとＹデコ
ーダで選択されたメモリセルのデータを読み出して出力
する出力コントロール回路を備えた複数のブロックと、
アドレス信号を入力し前記各ブロックのＸデコーダに対
して共通の信号を供給するＸプリデコーダと、アドレス
信号を入力し前記各ブロックのＹデコーダに対して共通
の信号を供給するＹプリデコーダと、アドレス信号を入
力し前記ブロックのいずれかを選択して活性化する信号
を供給するＺデコーダと、Ｚデコーダにより選択された
ブロックの出力を外部へ出力する出力バッファ回路とを
備えたことを特徴とする半導体メモリ装置。 - 【請求項２】 前記各ブロックの出力コントロール回路
からの対応する出力線がワイヤードオア結合されて前記
出力バッファ回路へ接続され、前記出力コントロール回
路は前記Ｚデコーダ出力により選択されたときにデータ
を有効に出力し、選択されなかったときに出力線をハイ
インピーダンス状態とするゲート回路を備えている請求
項１に記載の半導体メモリ装置。 - 【請求項３】 前記出力コントロール回路内で、メモリ
セルのデータを読み出すセンシング回路と電源端子との
間には、Ｚデコーダ出力により選択されたときに導通状
態になるスイッチ回路が設けられている請求項１に記載
の半導体メモリ装置。 - 【請求項４】 前記各ブロックは同一の回路構成をして
いる請求項１に記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215454A JPH0636567A (ja) | 1992-07-20 | 1992-07-20 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4215454A JPH0636567A (ja) | 1992-07-20 | 1992-07-20 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636567A true JPH0636567A (ja) | 1994-02-10 |
Family
ID=16672640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4215454A Pending JPH0636567A (ja) | 1992-07-20 | 1992-07-20 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001058071A1 (fr) * | 2000-02-03 | 2001-08-09 | Matsushita Electric Industrial Co., Ltd. | Circuit de memoire, et circuit de detection synchrone |
-
1992
- 1992-07-20 JP JP4215454A patent/JPH0636567A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001058071A1 (fr) * | 2000-02-03 | 2001-08-09 | Matsushita Electric Industrial Co., Ltd. | Circuit de memoire, et circuit de detection synchrone |
| US6985468B2 (en) | 2000-02-03 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Memory circuit and coherent detection circuit |
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