JPH11110963A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 要求に応じて柔軟に回路規模が対応できるよ
うにしたＲＡＭ及び使い方に自由度と効率化とを持つＲ
ＡＭを備えた半導体集積回路装置を提供する。 【解決手段】 論理回路と混在して搭載されるＲＡＭと
して、複数のワード線と複数のビット線の交点に複数か
らなるメモリセルが配置されてなるメモリアレイと、上
記ワード線とビット線の選択動作を行うアドレス選択回
路とを含むメモリマットの複数個に対して１つの制御回
路を共通に設ける構成とし、必要な記憶容量に対応して
メモリマット数を決めるようにするとともに、上記複数
個のメモリマットのうち同時にワード線が選択されるも
のの数を上記制御回路により切り換え可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、主として論理回路と混在して搭載されるＲ
ＡＭ（ランダム・アクセス・メモリ）に利用して有効な
技術に関するものである。

【０００２】

【従来の技術】半導体技術の進展に伴い大規模集積回路
においては、部品を組み合わせるプリント基板の設計と
同じように大規模マクロ（コア）を組み合わせる手法に
向かいつつある。ディジタル信号処理においてメモリは
不可欠であり、特にダイナミック型ＲＡＭは、大きな記
憶容量が得られるという特徴を持つものであるために、
上記のような大規模集積回路では重要な役割を果たすも
のとなる。このような大規模な特定用途向ＬＳＩに関し
ては、日経マグロウヒル社、１９９６年３月１１付「日
経エレクトロニクス」第１０７頁〜第１２５頁がある。

【０００３】

【発明が解決しようとする課題】本願発明者等において
は、上記のような大規模集積回路に搭載されるＲＡＭと
して、個々の要求に応じて多種類のＲＡＭコアを用意し
たのではその開発や管理が面倒で複雑になってしまうこ
とを考慮し、それぞれの要求に応じて回路規模が柔軟に
対応できるようにすることを考えた。また、限られた面
積からなる半導体集積回路装置に搭載されるＲＡＭとし
て、大量のデータをリード／ライトすることに向いた動
作と、高速にリード／ライトすることに向いた動作とを
時間的又は空間的に切り換えられるようにしてその自由
度と効率化を図ることを考えた。

【０００４】この発明の目的は、その要求に応じて柔軟
に回路規模が対応できるようにしたＲＡＭを備えた半導
体集積回路装置を提供することにある。この発明の他の
目的は、使い方に自由度と効率化とを持つＲＡＭを備え
た半導体集積回路装置を提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、論理回路と混在して搭載さ
れるＲＡＭとして、複数のワード線と複数のビット線の
交点に複数からなるメモリセルが配置されてなるメモリ
アレイと、上記ワード線とビット線の選択動作を行うア
ドレス選択回路とを含むメモリマットの複数個に対して
１つの制御回路を共通に設ける構成とし、必要な記憶容
量に対応してメモリマット数を決めるようにするととも
に、上記複数個のメモリマットのうち同時にワード線が
選択されるものの数を上記制御回路により切り換え可能
にする。

【０００６】

【発明の実施の形態】図１には、この発明に係るＲＡＭ
モジュールの一実施例の概略ブロック図が示されてい
る。この実施例のＲＡＭモジュールは、論理回路と混在
されて１つの半導体集積回路に搭載される。特に制限さ
れないが、この実施例では、マクロセル化され、必要な
記憶容量に対応して搭載される数が決められるメモリマ
ットＭＡＴと、上記複数のメモリマットＭＡＴに対して
共通に設けられる制御回路及び電源回路とから構成され
る。上記メモリマットＭＡＴの複数は、特に制限されな
いが、制御回路と電源回路の間に一直線上に並ぶように
配置され、その両側に制御回路と電源回路が分かれて配
置される。

【０００７】この実施例では、上記複数のメモリマット
を複数組に分割して複数のバンクが構成される。例え
ば、１バンクはＮマットにより構成されて、複数バンク
が設けられる。例えば、全体のメモリマット数がＭであ
るとき、１つのバンクをＮ個のメモリマットで構成する
と、バンク数は、Ｍ／Ｎにされる。ここで、上記バンク
は、１回のメモリアクセスにより独立にリード／ライト
できるメモリの大きさを表す。上記の実施例の場合に
は、バンクの最小は、１マットからなるものであり、こ
のときにはバンク数はＭのような最大にされる。これに
対して、最小のバンク数は２とされ、そのときのバンク
当たりのメモリマットの数はＭ／２となる。ここで、１
バンクをＭマットで構成するとことには意味がない。つ
まり、上記のように複数のバンクを前提としてそれぞれ
が独立してリード／ライトできるということに格別な意
義が生じるからである。

【０００８】１バンク当たりのメモリマット数が多いと
いうことは、１回のメモリアクセスによりリード／ライ
トできるデータ数を多く採れるという利点を持つ。これ
に対して、メモリバンク数が多いということは、各バン
クを独立してメモリアクセスできることを利用してパイ
プライン動作を行うことが可能となり、高速なリード／
ライトが可能になる。例えば、ダイナミック型メモリセ
ルにおいては、微小なキャパシタに記憶された記憶電荷
をセンスして読み出し信号を得るまでに比較的長い時間
を費やすことになる。そこで、複数のバンクを順次にア
クセスするというパイプライン動作を行わせることによ
り、最初のデータが出力されまでの数サイクルを除い
て、連続して上記複数のバンクから順に読み出しデータ
を得るようにすることができる。

【０００９】それ自身が増幅機能を持つスタティック型
メモリセルにおいても、大記憶容量化あるいは高集積化
のために、メモリセルを構成するＭＯＳＦＥＴのコンダ
クタンスは小さく形成される。このため、メモリセルが
接続されたビット線又はデータ線に読み出される信号は
比較的小さな信号レベルとされ、それをを増幅するセン
スアンプが必要になる。したがって、程度の差はある
が、このようなスタティック型メモリセルを用いた場合
でも、上記のように複数のバンクを設けて、それを順次
にアクセスさせるというパイプライン動作を行わせるこ
とにより、高速読み出しを十分に期待できるものとな
る。

【００１０】この実施例では、半導体集積回路装置の設
計時にはそのデータ処理機能に対応してメモリ回路の最
大記憶容量が決められる。つまり、メモリマットＭＡＴ
の数が決められる。そして、かかるメモリマットＭＡＴ
を用い、そのメモリ回路を用いたデータ処理の種別、つ
まり、メモリ回路に対する書き込み動作と読み出し動作
に対応して、複数通りのバンク構成が用意される。この
ようなバンク構成の切り換えは、制御回路により任意に
切り換え可能にされる。

【００１１】最も単純な構成は、制御回路にマスタース
ライス方式により固定的な信号レベルを与えて、ＲＡＭ
モジュールに対してバンク数設定するものである。この
ような構成により、１バンク当たり例えばＮマットにさ
れる。ＲＡＭモジュールの外部の論理回路部でレジスタ
を設け、そこにバンク数を設定する構成とすれば、ＲＡ
Ｍモジュールを使ってデータ処理動作に対応して逐一バ
ンク構成を設定することができる。

【００１２】制御回路が多少複雑になるが、Ｍ個のメモ
リマットをＭ／２の２組に分割し、各組毎にバンク数を
設定する構成としてもよい。この場合も、上記のように
固定的に設定するものと、上記レジスタ等を用いてその
都度設定するものとしてもよい。この構成では、特に制
限されないが、データ処理の中で高速アクセスを必要と
するデータの書き込み／読み出しを行う動作は、上記バ
ンク数を多く設定した一方の組を用いるようにし、一括
して大量のデータの書き込みと読み出しを行う動作は、
上記バンク数を少なくしてバンク当たりのメモリマット
数を多くした他方の組を用いるようにするようにすれば
よい。

【００１３】図２には、この発明に係るＲＡＭモジュー
ルを用いた他の実施例のメモリ回路の概略ブロック図が
示されている。この実施例のメモリ回路は、上記ＲＡＭ
モジュールを縦積にして、Ｐ個のＲＡＭモジュールで構
成するものである。各ＲＡＭモジュールは、前記のよう
にそれぞれに対応して制御回路が設けられるものである
ので、Ｐ個のＲＡＭモジュールを用いる構成では、制御
回路もＰ個設けらることになる。上記Ｐ個の制御回路に
対して、入力信号は共通に供給される。つまり、動作モ
ードを指示する制御信号とアドレス信号は共通に供給さ
れる。これに対して、特に制限されないが、データ入出
力端子は、それぞれ独立したデータバスに接続される。

【００１４】この構成では、１つのＲＡＭモジールを用
いてＸバイトからなるデータの入出力を行うようにした
場合、Ｐ個のＲＡＭモジュールを縦積にすることによ
り、Ｐ×Ｘバイトかなるデータの入出力が可能になる。
つまり、ＲＡＭモジュールを複数個縦積にすることによ
り、データバスのビット幅の拡張に対応させることがで
きる。この場合には、バンク当たりのマット数はＮ×Ｐ
マットとされる。

【００１５】論理回路部にセレクタを設けるようにすれ
ば、上記の構成でもＸバイトの単位でのデータ入出力が
可能である。つまり、セレクタにおいて、Ｘバイト単位
でのシリアル／パラレル変換を行うようにするればよ
い。このようにＲＡＭモジュールを基本にして、ＲＡＭ
モジュール自身でのマット数を任意に設定して任意の記
憶容量を選ぶことができること、及びマット数を決定し
つつ、その範囲内でのバンク数を任意に設定してデータ
処理に対応した動作モードが選べること、これに加え
て、Ｐ個のモジュールを縦積にすることにより記憶容量
の増大、ビット幅の拡張等にも対応できる。

【００１６】この場合において、上記制御回路はそれぞ
れのＲＡＭモジュール内のメモリマットの制御のみを行
うこと、電源回路はＲＡＭモジュール内のメモリマット
に電源を供給するものであることから、上記のようなバ
ンク構成、記憶容量等の様々な組み合わせにも対応でき
るものとなる。上記Ｐ個のＲＡＭモジュールを組み合わ
せると、同じ機能の制御回路が複数個搭載され、一見す
ると回路の重複によって無駄が生じるように思えるが、
回路設計の最適化や標準化といった観点から判断する
と、制御回路及び電源回路は、メモリマットの最大搭載
数にも対応できるように回路を設計しておけばよく、上
記のような様々な仕様に対応できるという優れた利点を
持つものとなる。

【００１７】図３には、上記ＲＡＭモジュールの一実施
例のブロック図が示されている。この実施例では、制御
回路と電源回路とが同じ回路エリアに設けられる。つま
り、制御回路は、コマンドデコーダＣＯＭＤとアドレス
信号や各種制御信号を形成するバスドライバＢＤＶ、及
びリード・ライトアンプＲＷＡｍｐから構成され、電源
回路ＶＣと同じ回路エリアに設けられる。

【００１８】上記のような制御回路及び電源回路に対し
て、複数のメモリマットが設けられる。複数のメモリマ
ットは、互いに同じ構成にされるものであり、メモリア
レイＭＡＲＹ、センスアンプＳＡ、ロウデコーダＲＤＥ
Ｃ、及びカラムスイッチＣＳＷと、バンクアドレス生成
部ＢＡＧと、指定されたバンクアドレスとの比較一致を
判定するバンクアドレスコンパレータＢＡＣＰ及びタイ
ミング発生回路ＴＧ及びカラムセレクタＣＳＥＬから構
成される。

【００１９】メモリアレイＭＡＲＹは、特に制限されな
いが、ワード線は２５６本から構成され、相補ビット線
は１０２４対から構成される。これにより、メモリアレ
イ全体では、約２５６Ｋビットのような記憶容量を持つ
ようにされる。カラムスイッチＣＳＷは、上記１０２４
対のビット線を１２８対のグローバルビット線ＧＢＤ
（データバス）に接続する。すなわち、メモリアレイＭ
ＡＲＹの相補ビット線を８組に分けて、１／８の選択動
作を行わせるものである。

【００２０】特に制限されないが、制御回路において、
上記１２８対のグローバルビット線ＧＢＤは、６４対ず
つが２組に分けられて６４ビットずつの入出力が可能に
できるようにされる。したがって、制御回路において、
一部のカラム選択機能を持たせて６４ビット（８バイ
ト）単位でのデータ入出力ができるような使い方も可能
にされる。この場合、リードアンプＲＡは、６４個とし
て上記２組の分割されたグローバルビット線ＧＢＤに共
通に設けられ、ライトアンプＷＡは、１２８対の上記グ
ローバルビット線ＧＢＤに対応して１２８個設けられ
る。

【００２１】特に制限されないが、ライトアンプＷＡ
は、８個ずつが１組にされて１６組設けられる。各組毎
にマスクができるようにされる。例えば、６４ビット単
位での書き込み動作のときには、選択状態にされる６４
個のライトアンプＷＡが動作状態にされ、非選択にされ
る残り６４ビット分のライトアンプＷＡは出力ハイイン
ピーダンス状態にされる。これにより、１２８対からな
るグローバルビット線ＧＢＤのうち上記制御回路部で選
択された６４対のグローバルビット線ＧＢＤには書き込
み信号が伝えられそれに対応した６４対の相補ビット線
に接続されたメモリセルに書き込み動作が行われる。残
り６４対のグローバルビット線ＧＢＤはハイインピーダ
ンス状態にされるために、カラムスイッチＣＳＷを介し
て接続されている相補ビット線に接続されたセンスアン
プＳＡの読み出し信号が現れるだけで、かかる相補ビッ
ト線に接続されたメモリセルには書き込みが行われな
い。

【００２２】上記のようなライトアンプＷＡの動作制御
は、選択され６４個のライトアンプにも適用できる。つ
まり、６４ビット（８バイト）のうちライトアンプＷＡ
の出力をハイインピーダンス状態にすることにより、特
定のバイトについて書き込みを行わないようにすること
ができる。したがって、書き込み動作においては、最小
１バイトから最大８バイトまでの範囲で任意のバイトの
組み合わせでの書き込み動作が可能になる。

【００２３】例えば、ＲＡＭモジュールの外部の論理回
路においては、６４ビット単位でデータを読み出し、そ
のデータ処理によって特定のバイトだけのデータが変化
した場合、かかる変化したデータのみを入力し、それに
対応したバイトを指定するという処理によって書き換え
が可能になる。あるいは、上記６４ビットのデータのう
ち、特定のバイトのみを変化させたい場合には、６４ビ
ットのデータをいったん読み出すことなく、そこのデー
タを生成して入力するだけでよい。このようなデータ処
理は、背景はそのままで描きたい箇所の画素のみに着目
してデータを作成するような画像処理において便利な機
能となるものである。このようなライトアンプＷＡのマ
スク機能は、上記のように６４個ものライトアンプＷＡ
が常に動作するものではないために消費電力を削減させ
るという効果も奏する。

【００２４】リードアンプＲＡも１２８個設けて、リー
ド／ライト動作が１２８ビット単位で行われるように
し、基本動作としては１２８ビット単位でのリード／ラ
イト動作を可能にしつつ、ライト動作においては上記ラ
イトアンプＷＡを複数組に分けて、各組毎に活性化でき
るようにするというマスク機能を設けるようにするもの
であってもよい。この場合には、制御回路のデータ端子
ＤＱからは１２８ビット単位での入出力が行われる。上
記出力部にセレクタを設けるようにして、ＲＡＭモジュ
ールの用途に応じて１２８ビットと６４ビットとの切り
換えを行うようにするものであってもよい。

【００２５】この実施例では、前記のようにバンク構成
に対応して同時選択されるメモリマットの数を切り換え
る機能が設けられる。このようなバンク構成の設定は、
バンクアドレス設定回路ＢＡＧと、一致判定回路ＢＡＣ
Ｐとにより行われる。つまり、個々のメモリマットには
上記バンクアドレス設定回路によりバンクアドレスＢＡ
Ｄ（又はＩＤ（自己識別）情報）を割り当てるようにす
る。１つのメモリバンクがＮ個のメモリマットから構成
される場合、Ｎ個のメモリマットに上記同じバンクアド
レスが設定される。

【００２６】ＲＡＭモジュールのバンク構成を任意に設
定できるようにする場合、上記バンクアドレス設定回路
はレジスタ等の記憶回路から構成される。そして、特定
のバンクを設定してメモリアクセスを行うと、指定され
たバンクに対応した複数のメモリマットが選択状態にさ
れ、各メモリマットにおけるメモリアレイＭＡＲＹにお
いてワード線が選択される。

【００２７】上記複数のメモリマットのうち何れか１つ
のメモリマットから前記のように１２８ビット単位での
相補ビット線を選択してグローバルビット線ＧＢＤに接
続させるようにするため、上記１つのバンクに対応した
Ｎ個のメモリマットのうち１つのメモリマットにおいて
カラム選択動作が行われる。つまり、１つのメモリマッ
トは、８組のカラムスイッチを持っており、それに対応
してカラムアドレスの下位３ビットをデコードして上記
８組のカラムスイッチのうち１つ（１２８ビット）を選
択するようなカラムデコーダが設けられている。そし
て、Ｎ個のメモリマットで１つのメモリバンクを構成す
る場合には、Ｎ個のメモリマットのうちの１つメモリマ
ットのカラムデコーダがカラムセレクタＣＳＥＬで選択
されるようにするものである。

【００２８】１つのＲＡＭモジュールにおいて搭載可能
なメモリマットの最大数は決められている。したがっ
て、上記カラムセレクタＣＳＥＬには、上記搭載可能な
メモリマット数に対応した選択機能を持つデコード機能
を持たせておき、カラム系の選択動作に関しては、バン
ク構成に無関係に１つのメモリマットにおいてカラムス
イッチが選択されるようにされる。例えば、ＲＡＭモジ
ュールの最大数が１６個としたとき、４ビットのカラム
アドレスを用いて１６通りの選択動作を行わせるように
するものである。つまり、バンク構成は、ロウ系の選択
動作の制御によって実現される。上記１６個のメモリマ
ットが設けられている場合、バンク数が２のときには８
個ずつのメモリマットのロウ系回路が選択される。そし
て、上記８個のメモリマットのうちの１つのメモリマッ
トが上記カラムセレクタＣＳＥＬによって選択される。

【００２９】４ビットからなるバンク指定用のロウ系ア
ドレス信号のうち最上位ビットのみを有効として、下位
３ビットを無効にして上記８個ずつのメモリマットにお
いてロウ系回路の選択が行われる。バンク数を４とし
て、１バンク当たりのメモリマット数を４とすると、上
記４ビットのアドレス信号のうち下位２ビットを無効に
して、４個のメモリマット群を指定して上記同様に選択
し、そのうちの１つのメモリマットを上記カラムセレク
タＣＳＥＬによって選択する。バンク数を８として１バ
ンク当たりのメモリマット数を２とするなら、上記４ビ
ットのうちの下位１ビットを無効にして２個のメモリマ
ット群を指定して上記同様に選択し、そのうちの１つの
メモリマットを上記カラムセレクタＣＳＥＬによって選
択する。そして、バンク数を１６として１バンク当たり
のメモリマット数を１とするには、上記４ビットのアド
レスを用いて、１つのメモリマットのみロウ系選択動作
を行い、そのメモリマットを上記カラムセレクタＣＳＥ
Ｌによって選択するようにする。

【００３０】このようにＲＡＭモジュール内の各メモリ
マットは、基本的には個々が独立して選択できるように
されており、そのためにアドレス信号Ａｄｄと、動作モ
ードを指定するコマンドＣｏｍが共通のアドレス，コマ
ンドバスを通して個々のメモリマットに伝えられる。つ
まり、前記グローバルビット線ＧＢＤと同様に搭載され
るメモリマットに対応してアドレスとコマンドを伝える
信号バスＡｄｄ，Ｃｏｍは延長させられる。

【００３１】上記の各メモリマットに設けられるタイミ
ング発生回路ＴＧは、メモリアレイＭＡＲＹのワード線
の選択タイミング、センスアンプＳＡの活性化信号、及
び相補ビット線のプリチャージタイミング信号等の各種
タイミング信号を発生させる。ダイナミック型ＲＡＭで
は、ワード線の選択タイミングとセンスアンプの活性化
タイミングは、ワード線の選択動作によって相補ビット
線にメモリセルから必要な読み出し信号が得られるまで
所要の時間を持って設定される。そして、センスアンプ
の増幅動作が終了するを待ってカラムスイッチＣＳＷの
動作タイミング信号が形成されるものである。

【００３２】図４には、この発明に係るＲＡＭモジュー
ルにおけるバンクアドレス設定方式を説明するための概
略ブロック図が示されている。各メモリマットは、バン
クアドレスの設定に前記レジスタを用いた場合には互い
に同じ回路構成のものを用いることができるが、反面に
おいて電源投入の都度バンクアドレスの設定を行わなけ
ればならない。マスタースライス方式により書き込みが
行われるＲＯＭを用いた場合には、電源投入の都度バン
ク構成を逐一設定する必要はないが、かかるＲＯＭ部分
をバンク構成に応じてＲＯＭの目が異なるように形成す
る必要があり回路設計を複雑にさせてしまう。つまり、
バンクアドレス設定の部分のみが各メモリマットで共通
化できず、前記のように最大搭載数を１６とした場合に
は、１６種類のマクロセル化したメモリマットを作り込
んでおくか、あるいは手作業によりマスタースライスに
よるバンク又はマットアドレスの設定を行う必要があ
る。

【００３３】この実施例では、各メモリマットにおいて
同一のバンクアドレス設定回路を用いつつ、それぞれが
異なるバンクアドレスを自動的に設定できるように工夫
されている。上記各メモリマットに設けられるバンクア
ドレス設定回路ＢＡＧとして２進の加算回路（Incrimen
t 回路) が設けられる。例えば、バンクアドレス（ＢＫ
−ａｄｄ）が０〜ｎからなるｎ＋１個のメモリマットが
搭載される場合、＃０から＃ｎのメモリマットを並べ、
それぞれの加算回路を縦列形態に接続する。そして、先
頭のメモリマットの４ビットからなるアドレス入力（Ｃ
Ａ＜３：０＞）には、００００のような初期アドレスを
供給する。すると、先頭のメモリマットの加算回路は、
＋１の加算動作を行って０００１の加算出力を形成して
第２番目のメモリマットに伝える。以下、順に各メモリ
マットの加算回路が縦列形態に接続されているため、そ
れを通る度に＋１の加算動作が行われるものであるため
に００１０、００１１、０１００・・・のように２進の
アドレスが形成される。

【００３４】このような構成により、先頭のメモリマッ
トには、００００のバンクアドレスが設定され、２番目
のメモリマットには上記先頭のメモリマットの加算回路
で形成された０００１のアドレスが割り当てられ、第３
番目のメモリマットには、第２番目のメモリマットの加
算回路で形成された００１０のアドレスが割り当てら
れ、第ｎ番目のメモリマットに、十進法で第ｎ−１番目
のメモリマットの加算回路で形成されたアドレスが割り
当てられる。この構成では、各メモリマットのアドレス
設定回路は、同じ加算回路で構成できるため同一のメモ
リマットを並べるだけで、異なるバンクアドレスの設定
が可能になる。

【００３５】各メモリマットにおいて、それぞれに割り
当てられたバンクアドレスと、制御回路を通して入力さ
れたバンクアドレスとは、バンクアドレス一致比較回路
ＢＡＣＰにより比較される。この実施例では、上記のよ
うな固定のバンクアドレスを用いつつ、異なるバンク構
成の設定ができるようにるため、ロウ系のバンクアドレ
スＡＲＮＢ＜３：０＞と、カラム系のバンクアドレスＡ
ＣＮＢ＜３：０＞が入力される。つまり、バンクアドレ
ス比較回路ＢＡＣＰは、２組の一致比較回路からなり、
上記バンクアドレス設定回路ＢＡＧで生成されたバンク
アドレスに対してロウ系とカラム系からなる２通りのバ
ンクアドレスＡＲＮＢ＜３：０＞及びＡＣＮＢ＜３：０
＞との一致比較信号ＣＩＣとＣＩＲが形成される。

【００３６】上記ロウ系の一致比較回路において、最下
位ビットの判定結果を無効にすると、一致比較信号ＣＩ
Ｒは２つのバンクに対して同時に形成される。これに対
して、カラム系で上記のよう同時選択を行わせると、前
記グローバルビット線ＧＢＬにおいて同時選択された複
数のメモリマットの相補ビット線が同時選択されてしま
うという問題が生じてしまうために、カラム系の一致比
較信号ＣＩＣはメモリマットに割り当てられたバンクア
ドレス毎に１つが形成される。上記のようにロウ系にお
いては、複数のメモリマットにおいてそれぞれワード線
が選択されるだけであるので何ら問題も生じないばかり
か、複数のメモリマットにおいて同時にワード線が選択
状態されてメモリセルの記憶情報がセンスアンプＳＡに
よって増幅されているためにカラム系の選択動作の切り
換えだけで大量のデータを高速にシリアルに入出力させ
ることが可能になる。つまり、カラムアドレスの更新に
よって、各メモリマットから最大１０２４ビットの記憶
容量が読み出され、１つのメモリバンクがＮ個のメモリ
マットで構成されている場合には、最大でＮ×１０２４
ビットもの大量のデータの入出力が可能になる。

【００３７】ＲＡＭモジュールにおいて、搭載されるメ
モリマットの数は任意である。それ故、例えば上記のよ
うに４ビットのバンクアドレスにより最大１６個のメモ
リマットを搭載した場合には問題ないが、例えばそれよ
り少ない数のメモリマットしか搭載しない場合におい
て、存在しないバンクアドレスを誤って指定すると、リ
ードアンプでは、存在しないメモリマットを指定するこ
ととなりグローバルビット線ＧＢＬは同一のプリチャー
ジ信号のままとなって、それを受けるリードアンプＲＡ
には過大な電流が流れてしまうこと、あるいはシステム
にエラーが発生する虞れがある。そこで、最終段のメモ
リマットの加算回路で形成されたアドレスをオーバーフ
ローチェック回路に供給し、そこで大小比較を行うこと
により存在しないバンクアドレスへのアクセスを検出す
ると、ＲＡＭモジュール内では上記リードアンプの動作
を禁止させ、制御回路を介して外部の論理回路に対して
バンク指定エラーを知らせる。

【００３８】図５には、上記バンクアドレス生成回路と
バンクアドレス一致比較回路の一実施例の回路図が示さ
れている。上記バンクアドレス生成回路は、＋１の加算
回路から構成され、入力された４ビットからなるバンク
アドレスＣＡＲ＜０＞、ＣＡＲ＜１＞、ＣＡＲ＜２＞、
ＣＡＲ＜３＞を自己のバンクアドレスとして取り込むと
ともに、それに＋１の加算動作を行って４ビットからな
る次段のバンクアドレスＣＡＲ＜０＞、ＣＡＲ＜１＞、
ＣＡＲ＜２＞、ＣＡＲ＜３＞を生成する。

【００３９】バンクアドレス一致比較回路は、カラム系
とロウ系の２が設けられる。つまり、カラム系のバンク
アドレス一致比較回路は、上記入力された４ビットから
なるバンクアドレスＣＡＲ＜０＞、ＣＡＲ＜１＞、ＣＡ
Ｒ＜２＞、ＣＡＲ＜３＞と、メモリアクセスの際に指定
されたカラム系のバンクアドレスＡＣＮＢ＜０＞、ＡＣ
ＮＢ＜１＞、ＡＣＮＢ＜２＞、ＡＣＮＢ＜３＞の対応す
るビットを排他的論理和回路（一致／不一致回路）で判
定し、全ビットの一致信号をナンドゲート回路とノアゲ
ート回路とにより取り出すようにするものである。

【００４０】上記同様にロウ系のバンクアドレス一致比
較回路も、上記入力された４ビットからなるバンクアド
レスＣＡＲ＜０＞、ＣＡＲ＜１＞、ＣＡＲ＜２＞、ＣＡ
Ｒ＜３＞と、メモリアクセスの際に指定されたロウ系の
バンクアドレスＡＲＮＢ＜０＞、ＡＲＮＢ＜１＞、ＡＲ
ＮＢ＜２＞、ＡＲＮＢ＜３＞の対応するビットを排他的
論理和回路（一致／不一致回路）で判定し、全ビットの
一致信号をナンドゲート回路により取り出すようにする
ものである。ただし、ロウ系は、前記のように１バンク
当たり複数のメモリマットで構成されるような切り換え
可能にするため、この実施例では最下位ビットＣＡＲ＜
０＞とＡＲＮＢ＜０＞に対応した排他的論理和回路の出
力にノアゲート回路を設け、かかる回路の出力信号を強
制的に一致信号にする制御信号ＲＦＴＮを供給する。こ
れにより、上記信号ＲＦＴＮを論理１にすれば、ロウ系
においてはバンクアドレスの最下位ビットが０でも１で
も一致信号が形成されることとなり、２つのメモリマッ
トに対して実質的に同じバンクアドレスを設定すること
ができる。

【００４１】もしも、１バンク当たり４つのメモリマッ
トで構成する機能も付加するなら、上記制御信号ＲＦＴ
Ｎを最下位ビットＣＡＲ＜０＞とＡＲＮＢ＜０＞に対応
して信号ＲＦＴＮ１を設け、下位第２ビットＣＡＲ＜１
＞とＡＲＮＢ＜１＞に対応して信号ＲＦＴＮ２を設け、
１バンク当たり２つのメモリマットで構成するときに
は、上記信号ＲＦＴＮ１を論理１に設定し、１バンク当
たり４つのメモリマットで構成するときには、上記信号
ＲＦＴＮ１とＲＦＴＮ２を論理１に設定すればよい。

【００４２】同図のバンクアドレス生成回路及びバンク
アドレス一致比較回路は、図４に示された＃０〜＃ｎの
全てのメモリマットにおいて全て同一の回路で構成する
ことができる。それ故、メモリマットは１種類のマクロ
セル化されたものを共通に用いることができ、メモリマ
ット数及びそのバンク構成が異なる複数種類のＲＡＭモ
ジュールに対して上記種類のマクロセル化されたメモリ
マットを用いることができ、回路設計及び回路レイアウ
トの大幅な簡略化が可能になるものである。

【００４３】この実施例では、バンクアドレスは２つの
意味を持っている。つまり、カラム系でみると、バンク
アドレスはマットアドレスに一対一に対応している。こ
れに対して、ロウ系はマットアドレスには対応しておら
ず、バンク数にいわば比例して増減させられる。つま
り、バンク数がマット数と同じときには上記のように一
対一に対応させられるが、バンク数がマット数の１／２
になると、それに対応してバンクアドレスも１／２に減
らされる。具体的には、マット数が１６個のときにはマ
ットアドレスは１６通りとなるが、ロウ系でみるとバン
ク数をマット数の１／２の８個に減らすと、前記のよう
にロウ系のバンクアドレス一致比較動作において４ビッ
トのうちの下位１ビットが無効にされてロウ系のバンク
アドレスは８通りに減らされる。

【００４４】このようにメモリマットのカラム系の信号
伝達経路を並列に接続し、カラム系についてはバンクア
ドレスとマットアドレスとを一対一に対応させて重複選
択を避けるとともに、ロウ系についてはバンク構成に対
応させて複数のメモリマットのワード線を同時選択させ
る。これにより、バンク内での読み出しや書き込みはロ
ウ系のアドレス信号を更新させてカラム切り換えによる
連続アクセスによりデータの入出力を高速に行えるよう
にできるものである。

【００４５】図６には、上記メモリマットにおけるメモ
リアレイＭＡＲＹ、ワード線選択回路の一実施例の回路
図が示されている。同図においては、メモリアレイ部に
含まれるビット線のイコライズ＆プリチャージ回路も合
わせて描かれいる。同図のメモリマットは、上記バンク
アドレス＃０〜＃ｎのうちの１つのバンク＃ｊが代表と
して例示的に示されている。バンク（メモリマット）＃
ｊに設けられる複数の相補ビット線及び複数のワード線
のうち、一対の相補ビット線ＢＬｍ，／ＢＬｍと１本の
ビット線ＢＬｎ、ワード線ＷＬ０，ＷＬｍ、ＷＬｍ＋
１，ＷＬｎが代表として例示的に示されている。

【００４６】ワード線ＷＬ０とビット線ＢＬｍとの交点
に設けられたメモリセルを例にして説明すると、アドレ
ス選択ＭＯＳＦＥＴＱｍのゲートは、ワード線に接続さ
れる。上記ＭＯＳＦＥＴＱｍの一方のソース，ドレイン
は、ビット線ＢＬｍに接続される。上記ＭＯＳＦＥＴＱ
ｍの他方のソース，ドレインは、記憶キャパシタＣｓの
一方の電極である蓄積ノードＮｓに接続される。そし
て、記憶キャパシタＣｓの他方の電極は、他のメモリセ
ルの記憶キャパシタの他方の電極と共通化されて、プレ
ート電圧ＶＰＬが印加される。

【００４７】上記のようなメモリセルは、ワード線と相
補ビット線のうちの一方との交点にマトリッス配置され
る。例えば、ワード線ＷＬｍとそれと隣接するワード線
ＷＬｍ＋１においては、ワード線ＷＬｍと相補ビット線
のうちの一方のビット線ＢＬｍとの交点にメモリセルが
設けられ、ワード線ＷＬｍ＋１と相補ビット線のうちの
他方のビット線／ＢＬｍとの交点にメモリセルが設けら
れる。このようにワード線の奇数と偶数毎に相補ビット
線の一方と他方に交互にメモリセルを配置することの
他、互いに隣接する２本のワード線を一対として、かか
る２本のワード線毎にそれぞれ設けられる２個ずつのメ
モリセルを相補ビット線の一方と他方に交互に配置する
ようにしてもよい。

【００４８】上記相補ビット線ＢＬｍ，／ＢＬｍには、
イコライズ＆プリチャージ回路を構成するＮチャンネル
型ＭＯＳＦＥＴＱ１４〜Ｑ１６が設けられる。ＭＯＳＦ
ＥＴＱ１４は、相補ビット線ＢＬｍと／ＢＬｍのハイレ
ベルとロウレベル（又はロウレベルとハイレベル）を短
絡してハーフ電位に設定する。ＭＯＳＦＥＴＱ１５とＱ
１６は、相補ビット線ＢＬｍ，／ＢＬｍの上記短絡によ
るハーフ電位がリーク電流等により変動するのを防止す
るためのものであり、ハーフプリチャージ電圧ＶＭＰを
上記相補ビット線ＢＬｍ，／ＢＬｍに供給する。これら
のＭＯＳＦＥＴＱ１４〜Ｑ１６のゲートは、共通に接続
されてプリチャージ＆イコライズ信号ＢＬＥＱｊが供給
される。つまり、ワード線が選択レベルから非選択レベ
ルにリセットされた後に、上記信号ＢＬＥＱｊがハイレ
ベルに変化し、上記ＭＯＳＦＥＴＱ１４〜Ｑ１６をオン
状態にして相補ビット線ＢＬｍ，／ＢＬｍのプリチャー
ジとイコライズ動作を行わせる。

【００４９】上記複数のワード線ＷＬ０〜ＷＬｎに対応
して複数のワード線駆動回路ＷＤ０〜ＷＤｎが設けられ
る。同図では、そのうちワード線ＷＬｍに対応したワー
ド線駆動回路ＷＤｍの具体的回路が代表として例示的に
示されている。上記ワード線駆動回路ＷＤｍには、その
ソースが昇圧電源ＶＤＨに接続されたＰチャンネル型Ｍ
ＯＳＦＥＴＱ６と、回路の接地電位にソースが接続され
たＮチャンネル型ＭＯＳＦＥＴＱ７とにより構成された
ＣＭＯＳインバータ回路が用いられる。上記ＭＯＳＦＥ
ＴＱ６とＱ７のドレインが共通接続され出力端子を構成
し、上記ワード線ＷＬｍに接続される。上記ＭＯＳＦＥ
ＴＱ６とＱ７のゲートは、共通接続されて入力端子を構
成し、ロウ（Ｘ）デコーダＲＤＥＣにより形成された選
択信号が供給される。

【００５０】上記ＣＭＯＳインバータ回路（Ｑ６とＱ
７）の入力端子と上記昇圧電源ＶＤＨとの間には、その
ソース−ドレイン経路が接続されたプリチャージ用のＰ
チャンネル型ＭＯＳＦＥＴＱ９と、非選択ラッチ用のＰ
チャンネル型ＭＯＳＦＥＴＱ８が並列形態に設けられ
る。上記非選択ラッチ用のＰチャンネル型ＭＯＳＦＥＴ
Ｑ８のゲートは、上記ＣＭＯＳインバータ回路（Ｑ６と
Ｑ７）の出力端子に接続される。上記プリチャージ用の
Ｐチャンネル型ＭＯＳＦＥＴＱ９のゲートには、プリチ
ャージ信号ＷＰＨが供給される。このプリチャージ信号
ＷＰＨを形成する信号発生回路は、上記昇圧電源ＶＤＨ
を動作電圧として、ワード線の選択レベルに対応したハ
イレベルと回路の接地電位のようなロウレベルの信号Ｗ
ＰＨを形成する。

【００５１】上記ＭＯＳＦＥＴＱ１４は、レベルリミッ
タ用のＭＯＳＦＥＴである。図示しないセンスアンプが
電源電圧Ｖｄｄで動作する場合、相補ビット線ＢＬｍ又
は／ＢＬｍの電位のハイレベルは電源電圧Ｖｄｄに対応
したものとなり、上記昇圧電圧ＶＤＨの電位は、上記電
源電圧Ｖｄｄ＋Ｖthに形成される。ここで、Ｖthはアド
レス選択ＭＯＳＦＥＴＱｍのしきい値電圧であり、セン
スアンプの増幅動作によって増幅された相補ビット線Ｂ
Ｌｍ又は／ＢＬｍの電源電圧Ｖｄｄのようなハイレベル
の信号をレベル損失なくキャパシタＣｓに伝えるように
される。

【００５２】図７には、上記ロウデコーダＲＤＥＣとそ
れに設けられるワードドライバの一実施例の具体的回路
図が示されている。ＡＸ２０〜２７は、３ビットからな
るロウ（Ｘ）アドレス信号Ａ２〜Ａ４をプリデコーダに
よりプリデコードして形成された信号であり、ＡＸ５０
〜５７は、３ビットからなるロウ（Ｘ）アドレス信号Ａ
５〜Ａ７をプリデコーダによりプリデコードして形成さ
れた信号である。上記プリデコード信号ＡＸ２０〜Ａ２
７のうち、１つがゲートに供給されたＭＯＳＦＥＴＱ３
と、上記プリデコード信号ＡＸ５０〜５７のうち、１つ
がゲートに供給されたＭＯＳＦＥＴＱ４とが直接形態に
接続されて上記ロウデコーダ（ＲＤＥＣ）が構成され、
選択タイミング信号ＸＤＧＢが供給される。

【００５３】上記ロウデコーダ（ＲＤＥＣ）は、ＮＡＮ
Ｄ（ナンド）構成のダイナミック型論理回路から構成さ
れ、プリチャージ信号ＸＤＰによりスイッチ制御される
Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ１と、非
選択レベルのラッチを行うインバータ回路とＰチャンネ
ル型ＭＯＳＦＥＴＱ２が設けられる。上記プリチャージ
ＭＯＳＦＥＴＱ１によりハイレベルにプリチャージされ
たノードが、上記ＭＯＳＦＥＴＱ３及びＱ４を通してタ
イミング信号ＸＤＧＢのロウレベルによりディスチャー
ジされるか否かで選択／非選択のデコード信号が形成さ
れる。

【００５４】上記インバータ回路の出力信号を受けて、
その入力にハイレベル側の信号を帰還させるＰチャンネ
ル型ＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴ
Ｑ２は、プリデコード出力ＡＸ２ｉとＡＸ５ｉによりＭ
ＯＳＦＥＴＱ３又はＱ４がオフ状態にされたデコード出
力は、上記プリチャージＭＯＳＦＥＴＱ１によりプリチ
ャージされたハイレベルである。このハイレベルは、上
記プリチャージ期間の終了によりＭＯＳＦＥＴＱ１がオ
フ状態にされ、上記プリデコード出力ＡＸ２ｉ又はＡＸ
５ｉによりＭＯＳＦＥＴＱ３又はＱ４がオフ状態にされ
るためにフローティング状態となり、カップリングやリ
ーク電流によりハイレベルから不所望にロウレベルの選
択レベルにされる虞れが生じる。そこで、インバータ回
路ＩＶ１のロウレベルを受けて、帰還用のＰチャンネル
型ＭＯＳＦＥＴＱ２がオン状態となってインバータ回路
の入力レベルを電源電圧Ｖｄｄに維持させる。

【００５５】上記インバータ回路の出力信号は、特に制
限されないが、４本のワード線ＷＬ０〜ＷＬ３に対応さ
れた選択信号である。このような４つのワード線ＷＬ０
〜ＷＬ３の中から、下位ビットのロウ（Ｘ）アドレス信
号Ａ０とＡ１をデコードし、それに選択タイミング信号
を加えた４通りのワード線選択タイミング信号Ｘ０ＭＢ
〜Ｘ３ＭＢにより指定された１つのワード線が選択され
る。

【００５６】上記インバータ回路の出力信号がハイレベ
ルの選択レベルであるときＭＯＳＦＥＴＱ５がオン状態
となっており、上記１つのワード線選択タイミング信号
Ｘ３ＭＢがハイレベルからロウレベルに変化すると、上
記昇圧電源ＶＤＨの電圧で動作するＰチャンネル型ＭＯ
ＳＦＥＴＱ６とＮチャンネル型ＭＯＳＦＥＴＱ７からな
るワードドライバにロウレベルの入力信号が供給され、
その出力端子に接続されたワード線ＷＬ３をロウレベル
から上記昇圧電源ＶＤＨの電圧に対応したハイレベルに
立ち上げる。

【００５７】上記インバータ回路の出力信号がハイレベ
ルの選択レベルであるときＭＯＳＦＥＴＱ５とともに、
他のＭＯＳＦＥＴもオン状態になっているが、上記ワー
ド線選択タイミング信号Ｘ０ＭＢ〜Ｘ２ＭＢがハイレベ
ルのままとなっており、ワードドライバのＮチャンネル
型ＭＯＳＦＥＴがオン状態になってワード線ＷＬ０〜Ｗ
Ｌ２をロウレベルの非選択状態のままにする。Ｐチャン
ネル型ＭＯＳＦＥＴＱ８は、非選択レベルのラッチ用の
ＭＯＳＦＥＴであり、ワード線ＷＬ３が非選択のロウレ
ベルのときにオン状態になって、上記ワードドライバの
入力端子を昇圧電源ＶＤＨにしてＰチャンネル型ＭＯＳ
ＦＥＴＱ６をオフ状態にさせる。Ｐチャンネル型ＭＯＳ
ＦＥＴＱ９は、プリチャージＭＯＳＦＥＴであり、プリ
チャージ信号ＷＰＨのロウレベルによりオン状態になっ
てワードドライバの入力端子を上記サブ電源線ＳＶＣＷ
の電圧にプリチャージさせる。

【００５８】上記インバータ回路の出力信号がロウレベ
ルの非選択レベルであるときＭＯＳＦＥＴＱ５を代表と
するＭＯＳＦＥＴがオフ状態になっている。したがっ
て、上記ワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３Ｍ
Ｂのいずれか１つがハイレベルからロウレベルに変化し
ても、それに応答せず上記プリチャージレベルに対応し
たワード線ＷＬ０〜ＷＬ３のロウレベルにより、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ８がオン状態になって、ワード
ドライバの入力端子に昇圧電源ＶＤＨに対応したハイレ
ベルを帰還させるというラッチがかかり、ワード線ＷＬ
０〜ＷＬ３等の非選択状態が維持される。

【００５９】特に制限されないが、冗長ワード線ＲＷＬ
０にも、上記同様なワードドライバ、ラッチ用ＭＯＳＦ
ＥＴ及びプリチャージＭＯＳＦＥＴが設けられる。この
冗長ワード線ＲＷＬ０は、上記タイミング信号ＸＤＧＢ
と、図示しない不良アドレス記憶用のヒューズ回路と、
不良アドレスと入力されたＸアドレスとの比較を行うア
ドレス比較回路からなる冗長回路により形成された冗長
ワード線選択信号ＸＲ０Ｂに同期して選択される。この
とき、不良アドレスの比較一致信号により、正規回路で
あるプリデコーダＡＸ２０〜２７及びＡＸ５０〜５７又
はワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢが非
選択レベルにされので、不良ワード線に対する選択動作
は行われない。

【００６０】この実施例のメモリアレイＭＡＲＹの両側
には、前記図３に示したようにセンスアンプＳＡ（プリ
チャージ回路ＰＣ）が設けられる。特に制限されない
が、上記ワード線ＷＬ０〜ＷＬ３等と直交するように配
置される相補ビット線のピッチと、センスアンプやプリ
チャージ回路のピッチを合わせるために、奇数番目の相
補ビット線と偶数番目の相補ビット線に対応されたセン
スアンプが左右に振り分けられる。このようなセンスア
ンプＳＡの配置により、相補ビット線の２倍のピッチに
１つのセンスアンプを配置できるようにされる。

【００６１】図８には、前記図３に示した電源回路ＶＣ
の一実施例のブロック図が示されている。この実施例の
電源回路ＶＣは、特に制限されないが、前記ワード線の
選択レベルに対応した昇圧電圧ＶＤＨ、メモリセルが形
成されたＰ型ウェル領域に与えられるべき負電圧の基板
電圧ＶＢＢ、及びメモリセルの記憶キャパシタの共通電
極に与えられるべきプレート電圧ＶＢＭＰＣ（前記ＶＰ
Ｌ）及び相補ビット線のプリチャージ電圧ＶＢＭを形成
する。

【００６２】上記昇圧電圧ＶＤＨと基板電圧ＶＢＢは、
チャージポンプ回路からなるＶＤＨ発生回路、ＶＢＢ発
生回路で形成される。上記プレート電圧ＶＢＭＰＣとプ
リチャージ電圧ＶＢＭは、電源電圧Ｖｄｄを実質的に１
／２に分圧するＶＢＭ、ＶＢＭＰＣ発生回路により形成
される。

【００６３】上記電源回路ＶＣは、前記のようなＲＡＭ
モジュールに１個設けられる。前記ＲＡＭモジュールに
おいては、バンク構成に対応して選択されるメモリマッ
トの数が異なるようにされる。各メモリマットにおいて
は、それが選択されると多数のメモリセルが接続される
ワード線を昇圧電圧させる。したがって、１つのバンク
に割り当てられるメモリマットの数が増加すると、各メ
モリマット毎に１本のワード線を選択レベルにするため
に必要なワード線の駆動電流が増大する。

【００６４】電源回路ＶＣとして、１バンク当たり最大
数のメモリマットのワード線を駆動できるだけの電流供
給能力を設定しておけば動作上は問題ない。しかしなが
ら、上記昇圧電圧回路は、チャージポンプ回路を用いて
電源電圧Ｖｄｄに対して昇圧された電圧を形成するもの
であり、昇圧電圧を形成するために電流を消費するもの
となる。したがって、上記最大数のメモリマット数のワ
ード線を駆動できるようにしたのでは、バンク当たりの
メモリマット数がそれ以下のときには無駄な電流消費が
増大してしまう。

【００６５】この実施例では、前記図５の実施例のよう
にバンク当たりのメモリマット数を１と２のように切り
換える場合、それに対応してＶＤＨ発生回路の電流供給
能力も１と２のようにバンク構成に対応して切り換える
ようにして低消費電力化を図るようにするものである。
この実施例では、上記のような電流供給能力の切り換え
には、チャージポンプ回路からなるＶＤＨ発生回路に供
給されるパルスＣＬＫＰＳの周波数が変化させられる。

【００６６】上記のような周波数の切り換えは、クロッ
ク発生回路１と２により実現される。つまり、クロック
発生回路１は、１／２分周回路であり、クロック信号Ｃ
ＬＫＲＢを１／２に分周して１／２にされた周波数信号
ＣＬＫＦを発生させる。クロック発生回路２はセクレタ
であり、前記バンク構成を切り換える制御信号ＲＦＴＮ
により、上記入力されたクロック信号ＣＬＫＲＢと上記
分周されたクロック信号ＣＬＫＦのいずれかを選択して
出力クロック信号ＣＬＫＰＳを発生させる。

【００６７】このクロック発生回路２から出力されるク
ロック信号ＣＬＫＰＳは、上記ＶＤＨ発生回路及びＶＢ
Ｍ，ＶＢＭＰＣ発生回路に伝えられる。ＶＢＢ発生回路
には、上記クロック発生回路１の分周クロックＣＬＫＦ
が定常的に供給される。上記クロック信号ＣＬＫＲＢ
は、ＲＡＭモジュールの外部から供給されるクロック信
号であり、上記ＲＡＭモジュールが搭載されるディジタ
ル情報処理回路におけるシステムクロックが流用され
る。

【００６８】特に制限されないが、この実施例のＲＡＭ
モジュールは、従来のシンクロナスＤＲＡＭあるいはラ
ンバス仕様のＤＲＡＭのように上記クロック信号ＣＬＫ
ＲＢに同期してデータの入出力が行われる。それ故、カ
ラム系のアドレスの更新は、上記クロック信号ＣＬＫＲ
Ｂに同期して行われものとされる。このようなクロック
信号ＣＬＫＲＢによる同期動作によって、前記説明した
複数バンクを用いたパイプライン動作によるリード／ラ
イトを簡単に実現できる。

【００６９】バンク構成を指定する制御信号ＲＦＴＮが
ロウレベル（論理０）のときには、１つのバンクが１つ
のメモリマットにより構成される。このようなバンク構
成のときには、前記クロック信号ＣＬＫＲＢの１サイク
ルでは、１つのメモリマットしかワード線が選択されな
いから、上記クロック発生回路１により分周されたクロ
ック信号ＣＬＫＦがクロック発生回路２により選択され
て出力される。これにより、上記ＶＤＨ発生回路では上
記低い周波数にされたクロック信号ＣＬＫＦに同期して
チャージポンプ動作を行い、それに見合った電流供給能
力とされる。

【００７０】バンク構成を指定する制御信号ＲＦＴＮが
ハイレベル（論理１）のときには、１つのバンクが２つ
のメモリマットにより構成される。このようなバンク構
成のときには、前記クロック信号ＣＬＫＲＢの１サイク
ルでは、同時に２つのメモリマットのワード線が選択さ
れることになるから、入力されたクロック信号ＣＬＫＲ
Ｂがクロック発生回路２により選択されて出力される。
これにより、上記ＶＤＨ発生回路では上記の場合の２倍
の高い周波数にされたクロック信号ＣＬＫＲＢに同期し
てチャージポンプ動作を行い、前記の約２倍の電流供給
能力を持つようにされる。

【００７１】このようにバンク構成に対応して、言い換
えるならば、同時にワード線が動作させられるメモリマ
ットの数に対応して、ＶＤＨ発生回路の電流供給能力が
切り換えられるので、その消費電流を必要最小に抑える
ことができる。

【００７２】特に制限されないが、ＲＡＭモジュールを
搭載したディジタル情報処理システム自体が非動作状態
にされると、上記クロック信号ＣＬＫＲＢが停止させら
れる。それ故、上記ＶＤＨ発生回路、ＶＢＢ発生回路も
動作が停止させれてＲＡＭモジュールは実質的に電流を
消費しなくされる。この場合、電源電圧Ｖｄｄを１／２
に分割する回路では、電源電圧Ｖｄｄを１／２に分圧し
た電圧を発生させるための直流電流経路を持つものであ
るために、上記ＲＡＭモジュールを搭載したディジタル
情報処理システム自体の非動作状態に対応して発生され
た制御信号ＭＱＲによって上記直流電流経路が遮断さ
れ、かかるＶＢＭ，ＶＢＭＰＣ発生回路も非活性状態に
される。

【００７３】図９には、上記ＶＤＨ発生回路の一実施例
の回路図が示されている。同図において、各回路素子に
付された回路記号は、図面を見やすくするために前記図
６等に付された回路記号と一部重複しているが、それぞ
れは別個の回路機能を持つものと理解されたい。また、
Ｐチャンネル型ＭＯＳＦＥＴは、ゲート部分にロウレベ
ルがアクティブレベルであることを示す○を付すること
によりＮチャンネル型ＭＯＳＦＥＴと区別される。ＣＭ
ＯＳ回路では、Ｎチャンネル型ＭＯＳＦＥＴを同じＰ型
ウェル領域に形成することができるが、同図のＡないし
Ｃを付したＮチャンネル型ＭＯＳＦＥＴは、それぞれ別
のＰ型ウェル領域に形成されることより電気的に分離さ
れる。したがって、Ｐ型基板上の深い深さにＮ型ウェル
領域ＤＷＬＬを形成し、かかるＤＥＬＬ内にＰ型ウェル
領域ＰＷＥＬＬを形成して上記Ｎチャンネル型ＭＯＳＦ
ＥＴが形成されるという３重ウェル構造とされる。

【００７４】この実施例のＶＤＨ発生回路は、低電源電
圧Ｖｄｄのもとで、効率よく上記昇圧電圧ＶＤＨを形成
するような工夫に加えて、微細化されたＭＯＳＦＥＴの
低耐圧を考慮して内部電圧が２Ｖｄｄ以上にならないよ
う工夫がされている。この実施例では、昇圧回路は２つ
の回路が組み合わされて構成される。

【００７５】回路ＬＣ１は、Ｐチャンネル型ＭＯＳＦＥ
Ｔのゲート容量を利用したキャパシタＣ１とその駆動回
路を構成するインバータ回路Ｎ１により昇圧電圧を形成
する回路である。キャパシタＣ１の昇圧側のノードに
は、ＭＯＳＦＥＴＱ１とＱ４がプリチャージ回路として
設けられる。上記駆動回路を構成するインバータ回路Ｎ
１の出力信号ｃｂがロウレベルとき、上記ＭＯＳＦＥＴ
Ｑ１やＱ４によってキャパシタＣ１にプリチャージが行
われ、上記出力信号ｃｂがハイレベルに変化すると、イ
ンバータ回路Ｎ１から出力される電源電圧Ｖｄｄのよう
なハイレベルに、上記キャパシタＣ１にプリチャージ電
圧とが加算されて昇圧電圧が形成される。

【００７６】上記ＭＯＳＦＥＴＱ１は、Ｎチャンネル型
ＭＯＳＦＥＴであるが、そのチャンネル領域（Ｐ型ウェ
ル）に電源電圧Ｖｄｄとゲートが接続されるという通常
の使い方と異なる。上記出力信号ｃｂがロウレベルのと
き、ＭＯＳＦＥＴＱ１はチャンネル領域とソースとのＰ
Ｎ接合によりプリチャージ電流が供給される。ただし、
上記ＭＯＳＦＥＴＱ１からは上記のようなＰＮ接合の順
方向電圧分だけレベル損失が生じてしまい効率が悪い。
このため、ＭＯＳＦＥＴＱ４が利用される。ＭＯＳＦＥ
ＴＱ４も基本的には上記ＭＯＳＦＥＴＱ１と同様である
が、ゲートにはキャパシタＣ２で形成された電源電圧Ｖ
ｄｄ以上にされた昇圧電圧が印加されることによりＭＯ
ＳＦＥＴとして作用してオン状態となり、ほぼ電源電圧
Ｖｄｄを上記キャパシタＣ１に伝えるようにすることが
できる。

【００７７】回路ＬＣ２は、２つのチャージポンプ回路
を組み合わせた昇圧電圧回路であり、上記ＭＯＳＦＥＴ
Ｑ４の駆動用に用いられる。２つのキャパシタＣ２とＣ
３には、ナンドゲート回路、ノアゲート回路及びインバ
ータ回路と遅延回路Ｄ２とによりノンオーバーラップの
相補的なパルスが供給される。上記キャパシタＣ２とＣ
３の昇圧側のノードには、ラッチ形態にされたＮチャン
ネル型ＭＯＳＦＥＴＱ２とＱ３が設けられる。

【００７８】キャパシタＣ２の入力側ノードがロウレベ
ルのとき、キャパシタＣ３によって昇圧電圧が形成され
ており、ＭＯＳＦＥＴＱ２をオン状態にしてキャパシタ
Ｃ２に電源電圧Ｖｄｄを伝える。このとき、ＭＯＳＦＥ
ＴＱ４のゲートにも昇圧電圧が印加されており、上記キ
ャパシタＣ１へのプリチャージ動作が行われている。上
記キャパシタＣ３の入力ノードがロウレベルにされてか
ら、上記キャパシタＣ２の入力ノードがハイレベルにさ
れてキャパシタＣ２の出力側には昇圧電圧が形成され
る。これにより、ＭＯＳＦＥＴＱ３がオン状態となり、
ＭＯＳＦＥＴＱ２のゲート，ソース間を短絡してＭＯＳ
ＦＥＴＱ２をオフ状態にしてキャパシタＣ２の昇圧電圧
が電源電圧Ｖｄｄに抜けてしまうのを防止するととも
に、上記キャパシタＣ３へのプリチャージ動作を行う。

【００７９】回路ＬＣ３は、上記回路ＬＣ２と基本的に
は同じ回路とされる。それにより制御されるＭＯＳＦＥ
ＴＱ５は、上記回路ＬＣ２のようにキャパシタＣ１のプ
リチャージ動作を行うのではなく、かかるキャパシタＣ
１で形成された昇圧電圧を出力させるためのものであ
る。したがって、回路ＬＣ２とＣＬ３は、ノンオーバー
ラップの相補的なパルスで駆動される。つまり、波形図
に示すように、上記ＭＯＳＦＥＴＱ４とＱ５の昇圧電圧
を形成するために用いられる入力側のパルス信号ｐｃと
信号ｇとは、波形図に示すように互いに逆相でノンオー
バーラップとされる。この構成では、キャパシタＣ１〜
Ｃ３で形成される昇圧電圧は、最大でも電源電圧Ｖｄｄ
の２倍と低く抑えることができる。そのため、素子の微
細化による低い耐圧のＭＯＳＦＥＴで回路を構成するこ
とができるものである。

【００８０】この実施例では、本来の昇圧電圧を形成す
るために、言い換えるならば、電源電圧Ｖｄｄが低い領
域では、上記回路ＬＣ３のような昇圧回路だけ十分な昇
圧電圧を得るのが難しいために、回路ＬＣ４とＬＣ５が
追加される。回路ＬＣ４は、上記電源電圧Ｖｄｄのもと
で形成されたパルス信号を、上記回路ＬＣ１〜ＬＣ３で
形成された昇圧電圧に対応した電圧にレベル変換するレ
ベル変換回路である。つまり、回路ＬＣ５は、回路ＬＣ
３のような電源電圧Ｖｄｄで動作するのではなく、回路
ＬＣ３で形成された昇圧電圧を利用してチャージポンプ
動作を行うようにするものある。

【００８１】この結果、回路ＬＣ５では、キャパシタＣ
６とＣ７の入力側のノードのパルス信号のレベルが昇圧
回路ＬＣ３で形成された昇圧電圧にされるものであるの
で、ＭＯＳＦＥＴＱ６のゲート電圧を高くすることがで
きる。つまり、ＭＯＳＦＥＴＱ５は、そのしきい値電圧
分だけレベル損失があるので前記のように十分な昇圧電
圧を得ることが難しいが、ＭＯＳＦＥＴＱ６のゲートに
は上記昇圧電圧ＶＤＨを利用したより高い電圧が印加さ
れるために、キャパシタＣ１で形成された電圧を効率よ
く出力昇圧電圧ＶＤＨとして出力させることができる。

【００８２】回路ＬＣ３とＬＣ５とは、同時に動作する
ものであるが、電源投入直後ではＬＣ３により昇圧電圧
ＶＤＨが形成され、ある程度まで昇圧電圧ＶＤＨが高く
なると回路ＬＣ５の昇圧動作が支配的となり、目標とさ
れる昇圧電圧まで到達させるものである。同図では、省
略されているが、上記昇圧電圧ＶＤＨは、適当なレベル
変換回路により降圧され所望の電圧に対応した基準電圧
に到達したと判定されたなら、クロック信号ＣＫの供給
が停止させられる。このようなチャージポンプ回路の間
欠的な動作によって、昇圧電圧ＶＤＨを前記のようなワ
ード線の選択レベルに対応した高電圧になるような制御
される。また、キャパシタＣ８は、昇圧電圧ＶＤＨを保
持するキャパシタであり、ＭＯＳＦＥＴＱ７はその基板
とソース，ドレインとのＰＮ接合を通して電源投入時に
キャパシタＣ８へのチャージアップを行うＭＯＳＦＥＴ
であり、前記のような昇圧動作が開始されるとオフ状態
にされるものである。

【００８３】図１０には、この発明に係るＲＡＭモジュ
ールが搭載された半導体集積回路装置の一実施例のブロ
ック図が示されている。同図の各回路ブロックは、公知
の半導体集積回路の製造技術よって単結晶シリコンのよ
うな１個の半導体基板上において形成される。

【００８４】この実施例の半導体集積回路装置は、３Ｄ
グラフィック処理のようなデータ処理に向けられ、家庭
用ゲーム機におけるグラフィックレンダリングＬＳＩと
して用いることができる。この実施例では、コマンド，
ソース画像用に４Ｍビット、表示、描画用にそれぞれ２
Ｍビットずつ、合計８ＭビットのＳＤＲＡＭ（シンクロ
ナスダイナミック型ＲＡＭ）と約５万ゲートからなる描
画プロセッサ、ＤＭＡ制御回路及びバス制御回路と表示
回路から構成される。

【００８５】上記ＳＤＲＡＭは、前記実施例のようなＲ
ＡＭモジュールを組み合わせて構成される。例えば、上
記のように約２５６Ｋビットのメモリマットを８個組み
合わせて２Ｍビットからなる表示，描画用のＳＤＲＡＭ
２と３が構成される。また、上記約２５６Ｋビットのメ
モリマットを１６個搭載して約４Ｍビットからなるコマ
ンド，ソース画像用のＳＤＲＡＭ１が構成される。

【００８６】上記２つのＳＤＲＡＭ２と３は、時間的に
交互に描画用と表示用に切り換えられる。例えば、偶数
フレーム０のときは、２つのＳＤＲＡＭのうち一方のＳ
ＤＲＡＭ２の画像データを読み出して、バス制御と表示
回路を通して外部の表示プロセッサを介してＣＲＴ等の
表示装置のラスタスキャンタイミングに同期した表示デ
ータを出力させているときには、他方のＳＤＲＡＭ３を
描画用として用いて更新すべき画像データの書き込みが
行われる。奇数フレーム１のときは、上記とは逆に２つ
のＳＤＲＡＭのうち他方のＳＤＲＡＭ３の画像データを
読み出して、バス制御と表示回路を通して外部の表示プ
ロセッサを介してＣＲＴ等の表示装置のラスタスキャン
タイミングに同期した表示データを出力さているときに
は、上記一方のＳＤＲＡＭ２を描画用として用いて更新
すべき画像データの書き込みが行われる。

【００８７】上記のように表示動作と描画動作とを交互
に切り換えて行うことにより、表示フレームに対応した
短い時間を有効に生かして、３Ｄグラフィック画像の描
画と表示を行うことができる。上記のような表示用とし
て用いられるときには、大量のデータを連続して読み出
す必要があるために、バンク当たりのメモリマット数を
２として１回のメモリアクセスにより連続して読み出さ
れるデータ数を多く設定する。これに対して、描画用と
して用いられるときには、上記表示動作期間中において
変更したい部分を高速に書き換えるためにバンク数を多
く設定して、パイプライン処理による高速書き込み動作
とする。この実施例のＲＡＭモジュールでは、前記のよ
うにバンク構成の切り換えが制御信号ＲＦＴＮにより行
えるものであるので、その動作モードに応じた効率のよ
いメモリ動作が行えるようにされる。

【００８８】このことは、コマンド，ソース画像用のＳ
ＤＲＡＭ１についても同様である。例えば、ＣＤからの
プログラムコマンドやソース画像の取り込みには、バン
ク当たりのメモリマット数を多くして大量のデータを高
速に書き込むようにし、描画動作のときにはバンク数を
多くしてパイプライン動作によって必要なデータのみを
高速に変更させることにより、高速な３Ｄグラフィック
データの作成が可能になるものである。

【００８９】図１１には、この発明に係るＲＡＭモジュ
ールが搭載された半導体集積回路装置の他の一実施例の
ブロック図が示されている。同図の各回路ブロックは、
公知の半導体集積回路の製造技術よって単結晶シリコン
のような１個の半導体基板上において形成される。

【００９０】この実施例の半導体集積回路装置は、携帯
用情報端末装置に向けられている。携帯用情報端末装置
は、内蔵の電池で駆動される動作モードと商用電源によ
り駆動される動作モードに対応してパワーセーブ機能と
して利用される。つまり、電池駆動される場合には、全
面的にあるいは電池電圧が低下したときにピーク電流を
減らすというパワーセーブさせるためにＤＲＡＭモジュ
ールを低消費電力モードにする。

【００９１】この実施例のＤＲＡＭモジュールは、前記
のようにバンク構成により同時に動作するメモリマット
の数を切り換えるようにすることができる。このこと
は、前記のようなデータ処理の種類に応じて切り換える
ことの他、上記メモリマット数に対応してピークの消費
電流が異なることを利用して上記パワーセーブ機能に利
用するものである。つまり、電池駆動される場合等にお
いては、電流供給能力が低下すると、そのときのピーク
動作電流の供給ができなくなり回路動作を不能にしてし
まう。このため、上記メモリマット数を減らすという簡
単な構成でピーク電流を減らすことにより上記回路動作
を正常に行わせるようにすることができるものとなる。

【００９２】同図（Ａ）の実施例の携帯用情報端末は、
マイクロプロセッサＭＰＵとキャシュメモリ及びこの発
明に係るＤＲＡＭモジュールを主要な回路ブロックとし
て構成される。この他、上記電池を含む電源回路や入出
力や表示動作のための周辺回路も設けられが、同図では
省略されている。この実施例では、モード設定にレジス
タＰＭＯＤＥ ＲＥＧが設けられる。このレジスタＰＭ
ＯＤＥ ＲＥＧに論理０を書き込みことにより、パワー
セーブモードとされてＤＲＡＭモジュールは前記１つの
メモリマットが選択状態にされる。つまり、ワード線の
選択動作によって１２８ビットの単位で８サイクルによ
り最大１０２４ビットのメモリセルが選択される。これ
に対して、上記レジスタＰＭＯＤＥ ＲＥＧに論理１を
書き込みと、１バンク当たりのメモリマット数が４個と
されて１２８ビットの単位で３２サイクルにより最大４
０９６ビットのような大量のデータを高速に入出力でき
るというノーマルモードとされる。

【００９３】同図（Ｂ）の実施例の携帯用情報端末で
は、最上位ビットＣＡＤＲ〔１４〕を用いて、５１２バ
イト（４Ｍビット）の記憶容量が２Ｍずつ分けられて、
上位側の２５６Ｋバイトに対しては上記パワーセーブモ
ードでのメモリアクセスが行われ、下位の２５６Ｋバイ
トに対しては上記ノーマルモードでのメモリアクセスが
行われるようにされる。

【００９４】図１２には、この発明に係るＲＡＭモジュ
ールが搭載された半導体集積回路装置の更に他の一実施
例のブロック図が示されている。同図には、その説明の
ために簡単なメモリマップと動作図を合わせて示されて
いる。この実施例の半導体集積回路装置は、特に制限さ
れないが、前記同様な携帯用情報端末装置に向けられて
いる。携帯用情報端末装置は、内蔵の電池で駆動される
動作モードと商用電源により駆動される動作モードに対
応してパワーセーブ機能として利用される。つまり、電
池駆動される場合には、全面的にあるいは電池電圧が低
下したときにパワーセーブさせるためにＤＲＡＭモジュ
ールを低消費電力モードにするため、前記レ図１１
（Ａ）に示したジスタに代えて、拡張された上位ビット
ＣＡＤＲ〔１５〕の付加によって、メモリマップに示し
たように通常空間とシャドウ空間を持つようにして、前
記ノーマルモードとパワーセーブモードに使い分けるよ
うにするものである。

【００９５】上位ビットＣＡＤＲ〔１５〕を０として、
通常空間を指定したときには波形図に示したように、ロ
ウ系の選択コマンドＣｏｍＲによって１ワード線の選択
に５サイクル費やし、６サイクル目にカラム系の選択コ
マンドＣｏｍＣを８回供給して１ワード線分の１０２４
ビットを読み出し又は書き込みを行うようにできる。上
位ビットＣＡＤＲ〔１５〕を１としてシャドウ空間を指
定したときには、同図では省略されているが、上記同様
にロウ系の選択コマンドＣｏｍＲによって４ワード線の
選択に５サイクル費やし、６サイクル目からカラム系の
選択コマンドＣｏｍＣを３２回供給して４ワード線分の
４０９６ビットを読み出し又は書き込みを行うようにで
きる。

【００９６】前記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 論理回路と混在して搭載されるＲＡＭとして、
複数のワード線と複数のビット線の交点に複数からなる
メモリセルが配置されてなるメモリアレイと、上記ワー
ド線とビット線の選択動作を行うアドレス選択回路とを
含むメモリマットの複数個に対して１つの制御回路を共
通に設ける構成とし、必要な記憶容量に対応してメモリ
マット数を決めるようにするとともに、上記複数個のメ
モリマットのうち同時にワード線が選択されるものの数
を上記制御回路により切り換え可能にすることにより、
記憶容量に要求に応じて柔軟に回路規模等が対応できる
とともに、使い方の自由度と効率化を持たせることがで
きるという効果がえられる。

【００９７】（２） 上記複数個のメモリマットとそれ
に対して共通に設けられる制御回路はＲＡＭモジュール
を構成するものとし、必要な記憶容量に対応して複数個
からなるＲＡＭモジュールを搭載させることにより、マ
クロセル化されたＲＡＭモジュールを用いつつ、記憶容
量に応じた柔軟な対応ができるという効果が得られる。

【００９８】（３） 上記メモリアレイとしてダイナミ
ック型メモリセルからビット線に読み出されたメモリセ
ルの記憶情報を読み出して増幅して、メモリセルの記憶
電荷をもとの状態に戻すセンスアンプと、上記ビット線
の電位をプリチャージさせるプリチャージ回路及びビッ
ト線を上記複数のメモリマットに対して共通に設けられ
るグローバルビット線に接続させるカラムスイッチで構
成することにより、メモリアレイを含むメモリマットも
マクロセル化でき、共通化された制御回路に対してメモ
リアレイ単位での記憶容量の設定が可能になるという効
果が得られる。

【００９９】（４） 上記制御回路において、入力され
る制御信号に対応して複数のメモリマットの全部につい
て、同時にワード線が選択されるメモリマットの数を切
り換えるようにすることにより、いわば時分割的にＲＡ
Ｍモジュールの動作モードの切り換えが可能になるとい
う効果が得られる。

【０１００】（５） 上記制御回路において、入力され
る制御信号に対応して複数のメモリマットを複数組に分
割し、各組毎に上記同時にワード線が選択されるメモリ
マットを設定することにより、ＲＡＭモジュール内で空
間的に異なる動作モードでのメモリアクセスを行うよう
にすることができるという効果が得られる。

【０１０１】（６） 上記メモリマットは、それぞれの
メモリマットに独立に割り当てられた２進情報からなる
バンクアドレス情報と、入力されたバンクアドレス情報
とをそれぞれ一致比較を行う第１と第２の判定回路と、
上記第１の判定結果により上記ワード線の選択動作に用
いられるＸ系のアドレス信号を取り込み、上記第２の判
定結果により上記ビット線の選択動作に用いられるＹ系
のアドレス信号を取り込むようにし、上記制御回路にお
いて上記第１の判定回路に対して同時動作させるメモリ
マット数に対応したアドレス情報のビットを強制的に一
致状態にさせることにより、実質的なバンク構成の切り
換えが可能になるという効果が得られる。

【０１０２】（７） 上記複数のメモリマットに対応し
てワード線の選択レベルを形成する昇圧回路、プレート
電圧及びプリチャージ電圧及び必要に応じて基板電圧を
形成する電源回路を共通に設け、上記同時にワード線が
選択されるメモリマットの数に対応して上記昇圧回路の
電流供給能力を切り換えらるようにすることより、低消
費電力化を図ることができるという効果が得られる。

【０１０３】（８） 上記昇圧回路として、周期的なパ
ルス信号を受けて動作するチャージポンプ回路を用い、
上記電流供給能力の切り換えを上記入力される周期的な
パルス信号の周波数の切り換えとすることにより簡単な
構成での電流供給能力の切り換えが可能になるという効
果が得られる。

【０１０４】（９） 上記各ＲＡＭモジュールに対応し
て上記電源回路を設ける構成とすることにより、標準化
された電源回路を用いつつ、ＲＡＭモジュール内でのメ
モリマット数及びＲＡＭモジュール自体の搭載数に対応
して最適な電源供給が可能になるという効果が得られ
る。

【０１０５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、１つ
のメモリマットに設けられるメモリアレイの記憶容量
は、種々の実施形態を採ることができる。メモリアレイ
は、その中央部分にセンスアンプ、プリチャージ回路、
及びカラムスイッチを配置し、両側にメモリセルを配置
するというシェアードセンスアンプ方式を採用するもの
であってもよい。ダイナミック型メモリセルが形成され
る半導体領域には、前記のような基板電圧ＶＢＢではな
く回路の接地電位とするものであってもよい。

【０１０６】この場合、ダイナミック型メモリセルにお
けるアドレス選択ＭＯＳＦＥＴでのリーク電流を減らす
ために、言い換えるならば、メモリセルの情報保持特性
を維持するためにビット線のロウレベル電位を回路の接
地電位より高くするといういわゆるＢＳＧ（ブーステッ
ドセンスグランド）方式を採用するものであってもよ
い。また、ビット線の電位を電源電圧に対してアドレス
選択ＭＯＳＦＥＴのしきい値電圧分だけ降圧した電圧と
し、ワード線の選択レベルを電源電圧を用いるようにし
て昇圧回路を省略するものであってもよい。あるいは、
上記両者を組み合わせるものとしてもよい。このように
すると、ＲＡＭモジュールと外部に設けられたＣＭＯＳ
論理回路との素子プロセスの整合性が良くなりその簡素
化が可能になる。

【０１０７】ＲＡＭモジュールに搭載されるメモリマッ
トは、上記のようなダイナミック型メモリセルを用いる
ものの他、スタティック型メモリセルを用いる構成とす
るものであってもよい。この発明は、ＲＡＭモジュール
を搭載した半導体集積回路装置に広く利用できる。

【０１０８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、論理回路と混在して搭載さ
れるＲＡＭとして、複数のワード線と複数のビット線の
交点に複数からなるメモリセルが配置されてなるメモリ
アレイと、上記ワード線とビット線の選択動作を行うア
ドレス選択回路とを含むメモリマットの複数個に対して
１つの制御回路を共通に設ける構成とし、必要な記憶容
量に対応してメモリマット数を決めるようにするととも
に、上記複数個のメモリマットのうち同時にワード線が
選択されるものの数を上記制御回路により切り換え可能
にすることにより、記憶容量に要求に応じて柔軟に回路
規模等が対応できるとともに、使い方の自由度と効率化
を持たせることができる。

【図面の簡単な説明】

【図１】この発明に係るＲＡＭモジュールの一実施例を
示す概略ブロック図である。

【図２】この発明に係るＲＡＭモジュールの他の一実施
例を示す概略ブロック図である。

【図３】この発明に係るＲＡＭモジュールの一実施例を
示すブロック図である。

【図４】この発明に係るＲＡＭモジュールにおけるバン
クアドレス設定方式を説明するための概略ブロック図で
ある。

【図５】この発明に係るバンクアドレス生成回路とバン
クアドレス一致比較回路の一実施例を示す回路図であ
る。

【図６】上記ＲＡＭモジュールのメモリマットにおける
メモリアレイ、ワード線選択回路の一実施例を示す回路
図である。

【図７】上記ＲＡＭモジュールのロウデコーダとそれに
設けられるワードドライバの一実施例を示す具体的回路
図である。

【図８】図３に示した電源回路の一実施例を示すブロッ
ク図である。

【図９】図８のＶＤＨ（昇圧電圧）発生回路の一実施例
を示す回路図である。

【図１０】この発明に係るＲＡＭモジュールが搭載され
た半導体集積回路装置の一実施例を示すブロック図であ
る。

【図１１】この発明に係るＲＡＭモジュールが搭載され
た半導体集積回路装置の他の一実施例を示すブロック図
である。

【図１２】この発明に係るＲＡＭモジュールが搭載され
た半導体集積回路装置の更に他の一実施例を示すブロッ
ク図である。

【符号の説明】

ＭＡＲＹ…メモリアレイ、ＳＡ…センスアンプ、ＲＤＥ
Ｃ…ロウデコーダ、ＣＳＷ…カラムスイッチ、ＢＡＧ…
バンクアドレス生成回路、ＢＡＣＰ…バンクアドレス一
致比較回路、ＴＧ…タイミング発生回路、ＣＳＥＬ…カ
ラムセレクタ、ＧＢＤ…グローバルビット線、ＲＷＡｍ
ｐ…リード・ライトアンプ、ＶＣ…電源回路、ＣＯＭＤ
…コマンドデコーダ、ＢＤＶ…バスドライバ、ＯＶＦＣ
…オーバーフローチェック回路、ＷＤ０〜ＷＤｎ…ワー
ドドライバ、Ｑ１〜Ｑ１６…ＭＯＳＦＥＴ、Ｑｍ…アド
レス選択ＭＯＳＦＥＴ、Ｃｓ…記憶キャパシタ、Ｃ１〜
Ｃ８…キャパシタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｅ (72)発明者 佐々木 敏夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 柳沢 一正 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 均 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 佐藤 潤 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 宮本 崇 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小山田 太郎 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 青木 康伸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数のビット線の交点
   に複数からなるメモリセルが配置されてなるメモリアレ
   イと、上記ワード線とビット線の選択動作を行うアドレ
   ス選択回路を含むメモリマットの複数個と、 上記複数個のメモリマットに対して共通に設けられる制
   御回路とを備え、 上記複数個のメモリマットのうち同時にワード線が選択
   されるメモリマットの数を上記制御回路により切り換え
   可能にしてなる半導体記憶回路を搭載してなることを特
   徴とする半導体集積回路装置。
2. 【請求項２】 上記複数個のメモリマットとそれに対し
   て共通に設けられる制御回路はＲＡＭモジュールを構成
   し、必要な記憶容量に対応して複数個からなるＲＡＭモ
   ジュールが搭載されてなることを特徴とする請求項１の
   半導体集積回路装置。
3. 【請求項３】 上記メモリセルは、ダイナミック型メモ
   リセルから構成されるものであり、 上記メモリアレイには上記ビット線に読み出されたメモ
   リセルの記憶情報を読み出して増幅して、メモリセルの
   記憶電荷をもとの状態に戻すセンスアンプと、上記ビッ
   ト線の電位をプリチャージさせるプリチャージ回路及び
   ビット線を上記複数のメモリマットに対して共通に設け
   られるグローバルビット線に接続させるカラムスイッチ
   が含まれるものであることを特徴とする請求項１又は請
   求項２の半導体集積回路装置。
4. 【請求項４】 上記制御回路は、入力される制御信号に
   対応して上記複数のメモリマットの全部について、上記
   同時にワード線が選択されるメモリマットの数を切り換
   えるものであることを特徴とする請求項１の半導体集積
   回路装置。
5. 【請求項５】 上記制御回路は、入力される制御信号に
   対応して複数のメモリマットを複数組に分割し、各組毎
   に上記同時にワード線が選択されるメモリマットを設定
   するものであることを特徴とする請求項１の半導体集積
   回路装置。
6. 【請求項６】 上記メモリマットは、それぞれのメモリ
   マットに独立に割り当てられた２進情報からなるバンク
   アドレス情報と、入力されたバンクアドレス情報とをそ
   れぞれ一致比較を行う第１と第２の判定回路と、上記第
   １の判定結果により上記ワード線の選択動作に用いられ
   るＸ系のアドレス信号を取り込み、上記第２の判定結果
   により上記ビット線の選択動作に用いられるＹ系のアド
   レス信号を取り込むものであり、 上記制御回路は、上記第１の判定回路に対して同時動作
   させるメモリマット数に対応したアドレス情報のビット
   を強制的に一致状態にさせるものであることを特徴とす
   る請求項１の半導体集積回路装置。
7. 【請求項７】 上記複数のメモリマットに対応してワー
   ド線の選択レベルを形成する昇圧回路、プレート電圧及
   びプリチャージ電圧及び必要に応じて基板電圧を形成す
   る電源回路が更に設けられるものであり、 上記昇圧回路は、上記同時にワード線が選択されるメモ
   リマットの数に対応してその電流供給能力が切り換えら
   れるものであることを特徴とする請求項３の半導体集積
   回路装置。
8. 【請求項８】 上記昇圧回路は、周期的なパルス信号を
   受けて動作するチャージポンプ回路からなり、上記電流
   供給能力の切り換えは上記入力される周期的なパルス信
   号の周波数の切り換えにより行われるものであることを
   特徴とする請求項８の半導体集積回路装置。
9. 【請求項９】 上記各ＲＡＭモジュールに対応して上記
   電源回路が設けられるものであることを特徴とする請求
   項３の半導体集積回路装置。
10. 【請求項１０】 上記半導体集積回路装置は、電池電圧
    での動作が可能にされるものであり、かかる電池電圧で
    のデータ処理動作において同時動作させるメモリマット
    数を減らして低消費電力モードを実現するものであるこ
    とを特徴とする請求項１の半導体集積回路装置。
11. 【請求項１１】 上記半導体集積回路装置は、電池電圧
    での動作が可能にされるものであり、かかる電池電圧で
    のデータ処理動作であって、且つ電池電圧が所定電圧以
    下に低下したときにおいて、同時動作させるメモリマッ
    ト数を減らして低消費電力モードを実現するものである
    ことを特徴とする請求項１の半導体集積回路装置。