JP2003178580A - 半導体メモリ装置及びこれを利用したメモリシステム - Google Patents

半導体メモリ装置及びこれを利用したメモリシステム

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JP2003178580A JP2002308272A JP2002308272A JP2003178580A JP 2003178580 A JP2003178580 A JP 2003178580A JP 2002308272 A JP2002308272 A JP 2002308272A JP 2002308272 A JP2002308272 A JP 2002308272A JP 2003178580 A JP2003178580 A JP 2003178580A
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Abstract

(57)【要約】 【課題】構成可能なメモリアーキテクチャとして、相異
なる構造の第１及び第２メモリアーキテクチャを含み、
オプション処理により第１及び第２メモリアーキテクチ
ャのうち何れか一つが選択できる半導体メモリ装置及び
これを利用したメモリシステムを提供する。 【解決手段】第１メモリアーキテクチャは、ｐ個のバン
クよりなり、前記各バンク内で一本のワードラインに連
結されるメモリセルがｍ／２個であるｍ／２バイトのペ
ージサイズとｎ／２個のデータターミナルＤＱ数とを有
する。第２メモリアーキテクチャは、ｐ個のバンクより
なり、ｍバイトのページサイズとｎ個のデータターミナ
ルＤＱ数とを有する。前記オプション処理はボンディン
グ、マスクパターン又はヒューズにより行われる。従っ
て、本発明に係る半導体メモリ装置は、オプション設計
によりページサイズ及びバンク数を調節することによ
り、冗長柔軟性を高められると共に、電力消耗を減らせ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリ装置に係り、
特に、メモリアーキテクチャ構造の変更が容易であり、
且つ、高い冗長柔軟性及び省力性を有するメモリ装置に
関する。
【０００２】
【従来の技術】マルチメディアの発展に伴い、グラフィ
ック処理とこれを含む幾つかの処理とを同時に行う機能
が要求されている。この要求に応えるために、高性能コ
ンピュータシステムに使われるＣＰＵは数ＧＨｚの動作
速度を有するものとして、そしてメインメモリとして使
われるＳＤＲＡＭは広い帯域幅及びマルチバンク構造を
有するものとして開発されている。
【０００３】一方、現在最も汎用されているＳＤＲＡＭ
は最大動作周波数が約１３３ＭＨｚであり、これはＣＰ
Ｕの動作速度に比べて相当に遅い。そして、ＳＤＲＡＭ
のメモリセルはＤＲＡＭセルのように単一のトランジス
タ及び単一のキャパシタを有するために、データ書込み
及び読出し時間を短縮するには限界がある。また、ＳＤ
ＲＡＭは内部的に通常４バンク構造を有するが、その帯
域幅はＣＰＵで要求されるデータを処理できるほどに広
くない。この理由から、多くのコンピュータシステムに
おいてＳＤＲＡＭがボトルネックとなっている。
【０００４】コンピュータシステムの性能低下を防止す
るために、帯域幅を広げる一つの方法としてプレフェッ
チ方法が使われている。プレフェッチ方法は、ＳＤＲＡ
Ｍの読出し動作ではメモリセルアレイブロックＤにおい
てｎ個の外部ＤＱパッドにｍ個のデータをかけた数に当
たる（ｎ×ｍ）個のデータを一括して読み出した後、外
部クロック信号に同期させてパイプライン動作によりｎ
個の外部ＤＱパッド各々にｍ個のデータを順番に出力
し、且つ、ＳＤＲＡＭの書込み動作ではｎ個の外部ＤＱ
パッド各々からｍ回に亘ってデータを受信し、これらを
一括してメモリセルアレイに書き込む方法である。
【０００５】ところが、プレフェッチ方法により帯域幅
を広げれば、カラム冗長柔軟性が落ちてしまう。という
のは、カラム冗長は一つのメモリバンクから選択された
メモリセルが不良である場合、この不良セルのビットラ
インを冗長メモリセルのビットラインに取り替えること
であるが、一括して選択されるメモリセルの数がｍ個ま
で増えれば、不良セルを限られた冗長メモリセルに取り
替えるには無理があるためである。
【０００６】カラム冗長柔軟性の低下を克服する方法と
して、ページサイズを増やす方法がある。ページサイズ
とは、一回のロウアクセスによりアクティブ状態にされ
るメモリセルの数である。また、一本のワードラインに
より動作するセンスアンプの数でもある。一本のワード
ラインにより動作するメモリセルは２つのメモリバンク
でアクティブ状態されるように設定されるため、各メモ
リバンクのカラム冗長柔軟性には変わりがない。しか
し、ページサイズを増やす方法は、２つのメモリバンク
内のセンスアンプが動作するため、電力消耗が高まると
いう問題点を有する。
【０００７】従って、冗長柔軟性を高められると共に電
力消耗を減らせるメモリ装置が望まれる。
【０００８】
【発明が解決しようとする課題】本発明の目的は、冗長
柔軟性を一定にできると共に、電力消耗を減らせるメモ
リ装置を提供するところにある。
【０００９】本発明の他の目的は、前記メモリ装置が組
み込まれたメモリモジュールを有するメモリシステムを
提供するところにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体メモリ装置は、構成可能なメモ
リアーキテクチャとして相異なる構造の第１及び第２メ
モリアーキテクチャを含み、例えばオプション処理によ
り第１及び第２メモリアーキテクチャのうち何れか一つ
を選択することができる。
【００１１】本発明の一実施形態による半導体メモリ装
置は、構成可能なメモリアーキテクチャとして、ｐ個の
バンクよりなり、前記各バンク内で一本のワードライン
に連結されるメモリセルがｍ／２個であるｍ／２バイト
のページサイズとｎ／２個のデータターミナルＤＱ数と
を有する第１メモリアーキテクチャと、前記ｐ個のバン
クよりなり、ｍバイトのページサイズとｎ個のデータタ
ーミナルＤＱ数とを有する第２メモリアーキテクチャと
を含むことを特徴とする。
【００１２】本発明の他の実施形態による半導体メモリ
装置は、構成可能なメモリアーキテクチャとして、ｐ個
のバンクよりなり、前記各バンク内で一本のワードライ
ンに連結されるメモリセルがｍ／２個であるｍ／２バイ
トのページサイズとｎ／２個のデータターミナルＤＱ数
とを有する第１メモリアーキテクチャと、ｐ／２個のバ
ンクよりなり、ｍバイトのページサイズとｎ個のデータ
ターミナルＤＱ数とを有する第２メモリアーキテクチャ
とを含むことを特徴とする。
【００１３】望ましくは、前記オプション処理は、ボン
ディング、マスクパターン又はヒューズにより行われ
る。
【００１４】前記他の目的を達成するために、本発明に
係るメモリシステムは、構成可能なメモリアーキテクチ
ャとして、相異なる構造の第１及び第２メモリアーキテ
クチャを含み、例えばオプション処理により第１及び第
２メモリアーキテクチャのうち何れか一つを選択するこ
とができるメモリチップを組み込んだメモリモジュール
を備える。前記メモリシステムは、メモリコントロー
ラ、データバスラインを介して前記メモリコントローラ
と連結され、ｉ個のメモリチップを含む第１メモリモジ
ュール、及び前記データバスラインを介して前記メモリ
コントローラと連結され、ｉ／２個のメモリチップを含
む第２メモリモジュールを備える。
【００１５】前記第１及び第２メモリモジュールの各メ
モリチップは、構成可能なメモリアーキテクチャとして
第１メモリアーキテクチャ及び第２メモリアーキテクチ
ャを含むメモリ装置を基本構造として構成され、このよ
うな基本構造において、前記第１メモリモジュールのメ
モリチップでは前記第１メモリアーキテクチャが選択さ
れ、前記第２メモリモジュールのメモリチップでは前記
第２メモリアーキテクチャが選択されている。
【００１６】前記第１メモリアーキテクチャは、ｐ個の
バンクよりなり、前記各バンク内で一本のワードライン
に連結されるメモリセルがｍ／２個であるｍ／２バイト
のページサイズとｎ／２個のデータターミナルＤＱ数と
を有する。前記第２メモリアーキテクチャは、ｐ個又は
ｐ／２個のバンクよりなり、ｍバイトのページサイズと
ｎ個のデータターミナルＤＱ数とを有する。
【００１７】望ましくは、前記オプション処理は、ボン
ディング、マスクパターン又はヒューズにより行われ
る。
【００１８】このように、本発明によれば、オプション
設計によってページサイズ及びバンク数を調節すること
により、冗長柔軟性を高められると共に、消耗電力を減
らすことができる。
【００１９】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施形態を説明することにより、本発明を
詳細に説明する。各図面において、同じ参照符号は同じ
要素を表わす。
【００２０】図１は、本発明の第１実施形態によるメモ
リ装置を示す図面である。図１を参照すれば、本発明の
第１実施形態によるメモリ装置は、８個のＤＱピン１１
０によりデータを入出力の行うために、×８データ入出
力規定を満足するメモリアーキテクチャを有するように
構成されている。このメモリアーキテクチャの詳細につ
いて説明すれば、８個（ｐ＝８の例）の第１ないし第８
メモリバンクＢ１，Ｂ２，…，Ｂ８各々から出力される
８個のデータは６４本のデータバスラインを介して８個
（ｎ／２＝８の例）のＤＱピンに順次に出力される。こ
こで、各メモリバンクＢ１，Ｂ２，…，Ｂ８から出力さ
れる８個のデータはレジスタに格納されていて、クロッ
ク信号に同期してパイプライン方式により順次に一つず
つ出力される。
【００２１】図２は、図１のメモリアーキテクチャを有
するメモリ装置を構成するための基本構造と同一の基本
構造を使って×１６データ入出力規定を満足するように
構成されたメモリアーキテクチャの一例を示す図面であ
る。図１のメモリアーキテクチャと比較すれば、図２の
メモリアーキテクチャには、８個（ｐ＝８の例）の第１
ないし第８メモリバンクＢ１，Ｂ２，…，Ｂ８よりなる
メモリグループが２つ存在する。第１メモリグループ２
０１の各メモリバンクＢ１，Ｂ２，…，Ｂ８は第２メモ
リグループ２０２の各メモリバンクＢ１，Ｂ２，…，Ｂ
８と共に選択される。すなわち、第１メモリグループ２
０１の第１メモリバンクＢ１が選択されれば第２メモリ
グループ２０２の第１メモリバンクＢ１も共に選択さ
れ、第１メモリグループ２０１の第２メモリバンクＢ２
が選択されれば第２メモリグループ２０２の第２メモリ
バンクＢ２も共に選択される。すなわち、図２に示すメ
モリアーキテクチャには、８個のメモリバンクが存在す
る。
【００２２】第１メモリグループ２０１の第１ないし第
８メモリバンクＢ１，Ｂ２，…，Ｂ８各々から出力され
る８個のデータは第１メモリグループ２０１の６４本の
データバスラインを介して８個のＤＱピン２１０に出力
され、第２メモリグループ２０２の第１ないし第８メモ
リバンクＢ１，Ｂ２，…，Ｂ８各々から出力される８個
のデータは第２メモリグループ２０２の６４本のデータ
バスラインを介して８個のＤＱピン２２０に出力され
る。すなわち、図２に示すメモリアーキテクチャには、
合計で１６個（ｎ＝１６の例）のＤＱピンが存在する。
【００２３】ここで、図１のメモリアーキテクチャにお
いて、各メモリバンクＢ１，Ｂ２，…，Ｂ８内で一本の
ワードラインに連結されるメモリセルの数を１，０２４
（以下”１Ｋ”）個とした時（ｍ／２＝１Ｋの例）、図
１のメモリアーキテクチャのページサイズは１Ｋバイト
となる（ｍ／２バイト＝１Ｋバイトの例）。そして、各
メモリバンクＢ１，Ｂ２，…，Ｂ８内で一本のワードラ
インがイネーブルされれば、１Ｋ個のメモリセルのデー
タが１Ｋ個のセンスアンプ（図示せず）によりセンシン
グされる。図２のメモリアーキテクチャでは各メモリバ
ンクＢ１，Ｂ２，…，Ｂ８が第１メモリグループ２０１
及び第２メモリグループ２０２から同時に選択されるた
めに、一本のワードラインに連結されるメモリセルの
数、すなわちページサイズは２Ｋバイトとなる（ｍバイ
ト＝２Ｋバイトの例）。これにより、各メモリバンクＢ
１，Ｂ２，…、Ｂ８内で一本のワードラインがイネーブ
ルされれば、２Ｋ個のメモリセルのデータが２Ｋ個のセ
ンスアンプ（図示せず）によりセンシングされる。
【００２４】図３は、図１のメモリアーキテクチャを有
するメモリ装置を構成するための基本構造と同一の基本
構造を使って×１６データ入出力規定を満足するように
構成されたメモリアーキテクチャの他の例を示す図面で
ある。図１のメモリアーキテクチャは８個（ｐ＝８の
例）のメモリバンクＢ１，Ｂ２，…，Ｂ８よりなり、各
メモリバンクＢ１，Ｂ２，…，Ｂ８から出力される８個
のデータが６４本のデータラインを介して８個（ｎ／２
＝８の例）のＤＱピンに出力される。そして、ページサ
イズは１Ｋバイトである。これに対し、図３のメモリア
ーキテクチャは４個（ｐ／２＝４の例）のメモリバンク
Ｂ１，Ｂ２，Ｂ３及びＢ４よりなり、第１及び第２メモ
リグループ３０１及び３０２の各メモリバンクＢ１，Ｂ
２，Ｂ３，Ｂ４から８個のデータが出力され、図１のメ
モリアーキテクチャ形成するための基本構造と同一の基
本構造中に作り込まれている６４本のデータラインを介
して１６個のＤＱピンに出力される。この時、実際に使
われるデータラインは３２本である。すなわち、第１メ
モリグループ３０１の第１ないし第４メモリバンクＢ
１，Ｂ２，Ｂ３及びＢ４各々から出力される８個のデー
タは第１メモリグループ３０１の６４本のデータバスラ
インを介して８個のＤＱピン３１０に出力され、第２メ
モリグループ３０２の第１ないし第４メモリバンクＢ
１，Ｂ２，Ｂ３及びＢ４各々から出力される８個のデー
タは第２メモリグループ３０２の６４本のデータバスラ
インを介して８個のＤＱピン３２０に出力される。すな
わち、図３に示すメモリアーキテクチャには、合計で１
６個（ｎ＝１６の例）のＤＱピンが存在する。
【００２５】前述の如く、図３のメモリアーキテクチャ
は図２のメモリアーキテクチャに比べてバンクの数が半
分であり、そのような各バンク毎に欠陥セルに取り替え
られる冗長セルが確保でき、冗長柔軟性が高まる。そし
て、バンク数の減少に伴って電力消耗も減る。
【００２６】このように、図１のメモリアーキテクチャ
及び図２又は図３のメモリアーキテクチャは一つのメモ
リ装置に共に組み込まれ、オプション処理により互いに
切り換え可能である。すなわち、一つのメモリ装置に図
１のメモリアーキテクチャ及び図２のメモリアーキテク
チャが共に組み込まれている場合、オプション処理によ
り図１のメモリアーキテクチャ又は図２のメモリアーキ
テクチャが選択できる。オプション処理方法としては、
例えば、マスクパターン（又は、これによって形成され
るメタルパターン等）、ヒューズ又はボンディング等の
手段により所定の信号ライン等を連結又は切断する方法
を使うことができる。
【００２７】本発明のメモリアーキテクチャによれば、
オプション設計によりページサイズ及びバンク数を調節
することができる。これにより、冗長柔軟性を高められ
ると共に、電力消耗を減らすことができるメモリ装置が
提供可能になる。
【００２８】一方、図１のメモリアーキテクチャ及び図
２又は図３のメモリアーキテクチャが共に組み込まれて
いる本発明の望ましい実施形態によるメモリチップを使
ってメモリシステムを構成する場合、オプション処理に
より図１のメモリアーキテクチャとして設定されたメモ
リチップを含むメモリモジュールと、オプション処理に
より図２又は図３のメモリアーキテクチャとして設定さ
れたメモリチップを含むメモリモジュールとを併用でき
る。
【００２９】図４は、本発明の一実施形態によるメモリ
システムを示す図面である。図４を参照すれば、本発明
の一実施形態のメモリシステム４００は、メモリコント
ローラ４１０と、第１メモリモジュール４２０及び第２
メモリモジュール４３０を含む。メモリコントローラ４
１０と第１及び第２メモリモジュール４２０及び４３０
の間にはコマンドバス、アドレスバス、クロックバス及
びデータバスなどが連結されるが、ここでは６４本のデ
ータバスライン４４０が代表例として説明される。
【００３０】第１メモリモジュール４２０はオプション
処理により図１のメモリアーキテクチャ１００として構
成された８個のメモリチップ４２１ないし４２８を含
み、各メモリチップ４２１ないし４２８の８個のＤＱピ
ンは６４本のデータバスライン４４０と各々連結され
る。第２メモリモジュール４３０はオプション処理によ
り図２又は図３のメモリアーキテクチャとして構成され
た４個のメモリチップ４３１ないし４３４を含み、各メ
モリチップ４３１ないし４３４の１６個のＤＱピンは６
４本のデータバスライン４４０と各々連結される。
【００３１】本発明は図面に示された一実施形態を参考
として説明されたが、これは単なる例示的なものに過ぎ
ず、この技術分野における当業者であれば、これより各
種の変形及び均等な他の実施形態が可能であるという点
が理解できるであろう。よって、本発明の真の技術的な
保護範囲は特許請求の範囲上の技術的な思想によって定
まるべきである。
【００３２】
【発明の効果】以上述べたように、本発明に係るメモリ
装置は、オプション設計によってページサイズ及びバン
ク数を調節することにより、メモリアーキテクチャの変
更が可能であり、冗長柔軟性を高められるほか、電力消
耗を減らすことができる。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態の第１メモリアーキ
テクチャを示す図面である。
【図２】本発明の望ましい実施形態の第２メモリアーキ
テクチャを示す図面である。
【図３】本発明の望ましい実施形態の第２メモリアーキ
テクチャの他の例を示す図面である。
【図４】本発明の望ましい実施形態のメモリシステムを
示す図面である。
【符号の説明】
１００、２００、３００ メモリアーキテクチャ ２０１、３０１ 第１メモリグループ ２０２、３０２ 第２メモリグループ １１０、２１０、２２０、３１０，３２０ ＤＱピン Ｂ１，Ｂ２，・・・，Ｂ８ 第１ないし第８メモリバンク
フロントページの続き Ｆターム(参考） 5B060 HA02 MB08 5L106 AA01 AA15 CC17 GG06 GG07 5M024 AA20 AA74 BB30 BB40 HH10 JJ02 JJ20 LL01 LL19 MM13 PP01 QQ10

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 一つのメモリ装置を相異なる構造のメモ
    リアーキテクチャで構成可能な半導体メモリ装置におい
    て、構成可能なメモリアーキテクチャとして、 ｐ個のバンクよりなり、前記各バンク内で一本のワード
    ラインに連結されるメモリセルがｍ／２個であるｍ／２
    バイトのページサイズとｎ／２個のデータターミナルＤ
    Ｑ数とを有する第１メモリアーキテクチャと、 ｐ個のバンクよりなり、ｍバイトのページサイズとｎ個
    のデータターミナルＤＱ数とを有する第２メモリアーキ
    テクチャとを含むことを特徴とする半導体メモリ装置。
  2. 【請求項２】 オプション処理により前記第１メモリア
    ーキテクチャ及び前記第２メモリアーキテクチャのうち
    何れか一つが選択されることを特徴とする請求項１に記
    載の半導体メモリ装置。
  3. 【請求項３】 前記オプション処理は、ボンディング、
    マスクパターン及びヒューズのうち何れか一つにより行
    われることを特徴とする請求項２に記載の半導体メモリ
    装置。
  4. 【請求項４】 一つのメモリ装置を相異なる構造のメモ
    リアーキテクチャで構成可能な可能な半導体メモリ装置
    において、構成可能なメモリアーキテクチャとして、 ｐ個のバンクよりなり、前記各バンク内で一本のワード
    ラインに連結されるメモリセルがｍ／２個であるｍ／２
    バイトのページサイズとｎ／２個のデータターミナル数
    ＤＱとを有する第１メモリアーキテクチャと、 ｐ／２個のバンクよりなり、ｍバイトのページサイズと
    ｎ個のデータターミナル数ＤＱとを有する第２メモリア
    ーキテクチャとを含むことを特徴とする半導体メモリ装
    置。
  5. 【請求項５】 オプション処理により前記第１メモリア
    ーキテクチャ及び前記第２メモリアーキテクチャのうち
    何れか一つが選択されることを特徴とする請求項４に記
    載の半導体メモリ装置。
  6. 【請求項６】 前記オプション処理は、ボンディング、
    マスクパターン及びヒューズのうち何れか一つにより行
    われることを特徴とする請求項５に記載の半導体メモリ
    装置。
  7. 【請求項７】 メモリコントローラと、 データバスラインを介して前記メモリコントローラと連
    結され、ｉ個のメモリチップを含む第１メモリモジュー
    ルと、 前記データバスラインを介して前記メモリコントローラ
    と連結され、ｉ／２個のメモリチップを含む第２メモリ
    モジュールとを備え、 前記第１及び第２メモリモジュールの各メモリチップ
    は、構成可能なメモリアーキテクチャとして、 ｐ個のバンクよりなり、前記各バンク内で一本のワード
    ラインに連結されるメモリセルがｍ／２個であるｍ／２
    バイトのページサイズとｎ／２個のデータターミナルＤ
    Ｑ数とを有する第１メモリアーキテクチャと、 ｐ個のバンクよりなり、ｍバイトのページサイズとｎ個
    のデータターミナル数ＤＱとを有する第２メモリアーキ
    テクチャとを含むメモリ装置を基本構造として構成さ
    れ、 ここで、前記第１メモリモジュールのメモリチップでは
    前記第１メモリアーキテクチャが選択され、前記第２メ
    モリモジュールのメモリチップでは前記第２メモリアー
    キテクチャが選択されていることを特徴とするメモリシ
    ステム。
  8. 【請求項８】 前記第１及び第２メモリモジュールの各
    メモリチップでは、オプション処理により前記第１メモ
    リアーキテクチャ及び前記第２メモリアーキテクチャの
    うち何れか一つが選択されることを特徴とする請求項７
    に記載のメモリシステム。
  9. 【請求項９】 前記オプション処理は、ボンディング、
    マスクパターン及びヒューズのうち何れか一つにより行
    われることを特徴とする請求項８に記載のメモリシステ
    ム。
  10. 【請求項１０】 メモリコントローラと、 データバスラインを介して前記メモリコントローラと連
    結され、ｉ個のメモリチップを含む第１メモリモジュー
    ルと、 前記データバスラインを介して前記メモリコントローラ
    と連結され、ｉ／２個のメモリチップを含む第２メモリ
    モジュールとを備え、 前記第１及び第２メモリモジュールの各メモリチップ
    は、構成可能なメモリアーキテクチャとして、 ｐ個のバンクよりなり、前記各バンク内で一本のワード
    ラインに連結されるメモリセルがｍ／２個であるｍ／２
    バイトのページサイズとｎ／２個のデータターミナルＤ
    Ｑ数とを有する第１メモリアーキテクチャと、 ｐ／２個のバンクよりなり、ｍバイトのページサイズと
    ｎ個のデータターミナルＤＱ数とを有する第２メモリア
    ーキテクチャとを含むメモリ装置を基本構造として構成
    され、 ここで、前記第１メモリモジュールのメモリチップでは
    前記第１メモリアーキテクチャが選択され、前記第２メ
    モリモジュールのメモリチップでは前記第２メモリアー
    キテクチャが選択されていることを特徴とするメモリシ
    ステム。
  11. 【請求項１１】 前記第１及び第２メモリモジュールの
    各メモリチップでは、オプション処理により前記第１メ
    モリアーキテクチャ及び前記第２メモリアーキテクチャ
    のうち何れか一つが選択されることを特徴とする請求項
    １０に記載のメモリシステム。
  12. 【請求項１２】 前記オプション処理は、ボンディン
    グ、マスクパターン及びヒューズのうち何れか一つによ
    り行われることを特徴とする請求項１１に記載のメモリ
    システム。
JP2002308272A 2001-10-23 2002-10-23 半導体メモリ装置及びこれを利用したメモリシステム Expired - Fee Related JP4808901B2 (ja)

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