JP4808901B2 - 半導体メモリ装置及びこれを利用したメモリシステム - Google Patents
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Description
【発明の属する技術分野】
本発明はメモリ装置に係り、特に、メモリアーキテクチャ構造の変更が容易であり、且つ、高い冗長柔軟性及び省力性を有するメモリ装置に関する。
【0002】
【従来の技術】
マルチメディアの発展に伴い、グラフィック処理とこれを含む幾つかの処理とを同時に行う機能が要求されている。この要求に応えるために、高性能コンピュータシステムに使われるCPUは数GHzの動作速度を有するものとして、そしてメインメモリとして使われるSDRAMは広い帯域幅及びマルチバンク構造を有するものとして開発されている。
【0003】
一方、現在最も汎用されているSDRAMは最大動作周波数が約133MHzであり、これはCPUの動作速度に比べて相当に遅い。そして、SDRAMのメモリセルはDRAMセルのように単一のトランジスタ及び単一のキャパシタを有するために、データ書込み及び読出し時間を短縮するには限界がある。また、SDRAMは内部的に通常4バンク構造を有するが、その帯域幅はCPUで要求されるデータを処理できるほどに広くない。この理由から、多くのコンピュータシステムにおいてSDRAMがボトルネックとなっている。
【0004】
コンピュータシステムの性能低下を防止するために、帯域幅を広げる一つの方法としてプレフェッチ方法が使われている。プレフェッチ方法は、SDRAMの読出し動作ではメモリセルアレイブロックDにおいてn個の外部DQパッドにm個のデータをかけた数に当たる(n×m)個のデータを一括して読み出した後、外部クロック信号に同期させてパイプライン動作によりn個の外部DQパッド各々にm個のデータを順番に出力し、且つ、SDRAMの書込み動作ではn個の外部DQパッド各々からm回に亘ってデータを受信し、これらを一括してメモリセルアレイに書き込む方法である。
【0005】
ところが、プレフェッチ方法により帯域幅を広げれば、カラム冗長柔軟性が落ちてしまう。というのは、カラム冗長は一つのメモリバンクから選択されたメモリセルが不良である場合、この不良セルのビットラインを冗長メモリセルのビットラインに取り替えることであるが、一括して選択されるメモリセルの数がm個まで増えれば、不良セルを限られた冗長メモリセルに取り替えるには無理があるためである。
【0006】
カラム冗長柔軟性の低下を克服する方法として、ページサイズを増やす方法がある。ページサイズとは、一回のロウアクセスによりアクティブ状態にされるメモリセルの数である。また、一本のワードラインにより動作するセンスアンプの数でもある。一本のワードラインにより動作するメモリセルは2つのメモリバンクでアクティブ状態にされるように設定されるため、各メモリバンクのカラム冗長柔軟性には変わりがない。しかし、ページサイズを増やす方法は、2つのメモリバンク内のセンスアンプが動作するため、電力消耗が高まるという問題点を有する。
【0007】
従って、冗長柔軟性を高められると共に電力消耗を減らせるメモリ装置が望まれる。
【0008】
【発明が解決しようとする課題】
本発明の目的は、冗長柔軟性を一定にできると共に、電力消耗を減らせるメモリ装置を提供するところにある。
【0009】
本発明の他の目的は、前記メモリ装置が組み込まれたメモリモジュールを有するメモリシステムを提供するところにある。
【0010】
【課題を解決するための手段】
前記目的を達成するために、本発明に係る半導体メモリ装置は、構成可能なメモリアーキテクチャとして相異なる構造の第1及び第2メモリアーキテクチャを含み、例えばオプション処理により第1及び第2メモリアーキテクチャのうち何れか一つを選択することができる。
【0011】
本発明の一実施形態による半導体メモリ装置は、構成可能なメモリアーキテクチャとして、p個のバンクよりなり、前記各バンク内で一本のワードラインに連結されるメモリセルがm/2個であるm/2バイトのページサイズとn/2個のデータターミナルDQ数とを有する第1メモリアーキテクチャと、前記p個のバンクよりなり、mバイトのページサイズとn個のデータターミナルDQ数とを有する第2メモリアーキテクチャとを含むことを特徴とする。
【0012】
本発明の他の実施形態による半導体メモリ装置は、構成可能なメモリアーキテクチャとして、p個のバンクよりなり、前記各バンク内で一本のワードラインに連結されるメモリセルがm/2個であるm/2バイトのページサイズとn/2個のデータターミナルDQ数とを有する第1メモリアーキテクチャと、p/2個のバンクよりなり、mバイトのページサイズとn個のデータターミナルDQ数とを有する第2メモリアーキテクチャとを含むことを特徴とする。
【0013】
望ましくは、前記オプション処理は、ボンディング、マスクパターン又はヒューズにより行われる。
【0014】
前記他の目的を達成するために、本発明に係るメモリシステムは、構成可能なメモリアーキテクチャとして、相異なる構造の第1及び第2メモリアーキテクチャを含み、例えばオプション処理により第1及び第2メモリアーキテクチャのうち何れか一つを選択することができるメモリチップを組み込んだメモリモジュールを備える。前記メモリシステムは、メモリコントローラ、データバスラインを介して前記メモリコントローラと連結され、i個のメモリチップを含む第1メモリモジュール、及び前記データバスラインを介して前記メモリコントローラと連結され、i/2個のメモリチップを含む第2メモリモジュールを備える。
【0015】
前記第1及び第2メモリモジュールの各メモリチップは、構成可能なメモリアーキテクチャとして第1メモリアーキテクチャ及び第2メモリアーキテクチャを含むメモリ装置を基本構造として構成され、このような基本構造において、前記第1メモリモジュールのメモリチップでは前記第1メモリアーキテクチャが選択され、前記第2メモリモジュールのメモリチップでは前記第2メモリアーキテクチャが選択されている。
【0016】
前記第1メモリアーキテクチャは、p個のバンクよりなり、前記各バンク内で一本のワードラインに連結されるメモリセルがm/2個であるm/2バイトのページサイズとn/2個のデータターミナルDQ数とを有する。前記第2メモリアーキテクチャは、p個又はp/2個のバンクよりなり、mバイトのページサイズとn個のデータターミナルDQ数とを有する。
【0017】
望ましくは、前記オプション処理は、ボンディング、マスクパターン又はヒューズにより行われる。
【0018】
このように、本発明によれば、オプション設計によってページサイズ及びバンク数を調節することにより、冗長柔軟性を高められると共に、消耗電力を減らすことができる。
【0019】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面において、同じ参照符号は同じ要素を表わす。
【0020】
図1は、本発明の第1実施形態によるメモリ装置を示す図面である。図1を参照すれば、本発明の第1実施形態によるメモリ装置は、8個のDQピン110によりデータの入出力を行うために、×8データ入出力規定を満足するメモリアーキテクチャを有するように構成されている。このメモリアーキテクチャの詳細について説明すれば、8個(p=8の例)の第1ないし第8メモリバンクB1,B2,…,B8各々から出力される8個のデータは64本のデータバスラインを介して8個(n/2=8の例)のDQピンに順次に出力される。ここで、各メモリバンクB1,B2,…,B8から出力される8個のデータはレジスタに格納されていて、クロック信号に同期してパイプライン方式により順次に一つずつ出力される。
【0021】
図2は、図1のメモリアーキテクチャを有するメモリ装置を構成するための基本構造と同一の基本構造を使って×16データ入出力規定を満足するように構成されたメモリアーキテクチャの一例を示す図面である。図1のメモリアーキテクチャと比較すれば、図2のメモリアーキテクチャには、8個(p=8の例)の第1ないし第8メモリバンクB1,B2,…,B8よりなるメモリグループが2つ存在する。第1メモリグループ201の各メモリバンクB1,B2,…,B8は第2メモリグループ202の各メモリバンクB1,B2,…,B8と共に選択される。すなわち、第1メモリグループ201の第1メモリバンクB1が選択されれば第2メモリグループ202の第1メモリバンクB1も共に選択され、第1メモリグループ201の第2メモリバンクB2が選択されれば第2メモリグループ202の第2メモリバンクB2も共に選択される。すなわち、図2に示すメモリアーキテクチャには、8個のメモリバンクが存在する。
【0022】
第1メモリグループ201の第1ないし第8メモリバンクB1,B2,…,B8各々から出力される8個のデータは第1メモリグループ201の64本のデータバスラインを介して8個のDQピン210に出力され、第2メモリグループ202の第1ないし第8メモリバンクB1,B2,…,B8各々から出力される8個のデータは第2メモリグループ202の64本のデータバスラインを介して8個のDQピン220に出力される。すなわち、図2に示すメモリアーキテクチャには、合計で16個(n=16の例)のDQピンが存在する。
【0023】
ここで、図1のメモリアーキテクチャにおいて、各メモリバンクB1,B2,…,B8内で一本のワードラインに連結されるメモリセルの数を1,024(以下”1K”)個とした時(m/2=1Kの例)、図1のメモリアーキテクチャのページサイズは1Kバイトとなる(m/2バイト=1Kバイトの例)。そして、各メモリバンクB1,B2,…,B8内で一本のワードラインがイネーブルされれば、1K個のメモリセルのデータが1K個のセンスアンプ(図示せず)によりセンシングされる。図2のメモリアーキテクチャでは各メモリバンクB1,B2,…,B8が第1メモリグループ201及び第2メモリグループ202から同時に選択されるために、一本のワードラインに連結されるメモリセルの数、すなわちページサイズは2Kバイトとなる(mバイト=2Kバイトの例)。これにより、各メモリバンクB1,B2,…、B8内で一本のワードラインがイネーブルされれば、2K個のメモリセルのデータが2K個のセンスアンプ(図示せず)によりセンシングされる。
【0024】
図3は、図1のメモリアーキテクチャを有するメモリ装置を構成するための基本構造と同一の基本構造を使って×16データ入出力規定を満足するように構成されたメモリアーキテクチャの他の例を示す図面である。図1のメモリアーキテクチャは8個(p=8の例)のメモリバンクB1,B2,…,B8よりなり、各メモリバンクB1,B2,…,B8から出力される8個のデータが64本のデータラインを介して8個(n/2=8の例)のDQピンに出力される。そして、ページサイズは1Kバイトである。これに対し、図3のメモリアーキテクチャは4個(p/2=4の例)のメモリバンクB1,B2,B3及びB4よりなり、第1及び第2メモリグループ301及び302の各メモリバンクB1,B2,B3,B4から8個のデータが出力され、図1のメモリアーキテクチャ形成するための基本構造と同一の基本構造中に作り込まれている64本のデータラインを介して16個のDQピンに出力される。この時、実際に使われるデータラインは32本である。すなわち、第1メモリグループ301の第1ないし第4メモリバンクB1,B2,B3及びB4各々から出力される8個のデータは第1メモリグループ301の64本のデータバスラインを介して8個のDQピン310に出力され、第2メモリグループ302の第1ないし第4メモリバンクB1,B2,B3及びB4各々から出力される8個のデータは第2メモリグループ302の64本のデータバスラインを介して8個のDQピン320に出力される。すなわち、図3に示すメモリアーキテクチャには、合計で16個(n=16の例)のDQピンが存在する。
【0025】
前述の如く、図3のメモリアーキテクチャは図2のメモリアーキテクチャに比べてバンクの数が半分であり、そのような各バンク毎に欠陥セルに取り替えられる冗長セルが確保でき、冗長柔軟性が高まる。そして、バンク数の減少に伴って電力消耗も減る。
【0026】
このように、図1のメモリアーキテクチャ及び図2又は図3のメモリアーキテクチャは一つのメモリ装置に共に組み込まれ、オプション処理により互いに切り換え可能である。すなわち、一つのメモリ装置に図1のメモリアーキテクチャ及び図2のメモリアーキテクチャが共に組み込まれている場合、オプション処理により図1のメモリアーキテクチャ又は図2のメモリアーキテクチャが選択できる。オプション処理方法としては、例えば、マスクパターン(又は、これによって形成されるメタルパターン等)、ヒューズ又はボンディング等の手段により所定の信号ライン等を連結又は切断する方法を使うことができる。
【0027】
本発明のメモリアーキテクチャによれば、オプション設計によりページサイズ及びバンク数を調節することができる。これにより、冗長柔軟性を高められると共に、電力消耗を減らすことができるメモリ装置が提供可能になる。
【0028】
一方、図1のメモリアーキテクチャ及び図2又は図3のメモリアーキテクチャが共に組み込まれている本発明の望ましい実施形態によるメモリチップを使ってメモリシステムを構成する場合、オプション処理により図1のメモリアーキテクチャとして設定されたメモリチップを含むメモリモジュールと、オプション処理により図2又は図3のメモリアーキテクチャとして設定されたメモリチップを含むメモリモジュールとを併用できる。
【0029】
図4は、本発明の一実施形態によるメモリシステムを示す図面である。図4を参照すれば、本発明の一実施形態のメモリシステム400は、メモリコントローラ410と、第1メモリモジュール420及び第2メモリモジュール430を含む。メモリコントローラ410と第1及び第2メモリモジュール420及び430の間にはコマンドバス、アドレスバス、クロックバス及びデータバスなどが連結されるが、ここでは64本のデータバスライン440が代表例として説明される。
【0030】
第1メモリモジュール420はオプション処理により図1のメモリアーキテクチャ100として構成された8個のメモリチップ421ないし428を含み、各メモリチップ421ないし428の8個のDQピンは64本のデータバスライン440と各々連結される。第2メモリモジュール430はオプション処理により図2又は図3のメモリアーキテクチャとして構成された4個のメモリチップ431ないし434を含み、各メモリチップ431ないし434の16個のDQピンは64本のデータバスライン440と各々連結される。
【0031】
本発明は図面に示された一実施形態を参考として説明されたが、これは単なる例示的なものに過ぎず、この技術分野における当業者であれば、これより各種の変形及び均等な他の実施形態が可能であるという点が理解できるであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲上の技術的な思想によって定まるべきである。
【0032】
【発明の効果】
以上述べたように、本発明に係るメモリ装置は、オプション設計によってページサイズ及びバンク数を調節することにより、メモリアーキテクチャの変更が可能であり、冗長柔軟性を高められるほか、電力消耗を減らすことができる。
【図面の簡単な説明】
【図1】本発明の望ましい実施形態の第1メモリアーキテクチャを示す図面である。
【図2】本発明の望ましい実施形態の第2メモリアーキテクチャを示す図面である。
【図3】本発明の望ましい実施形態の第2メモリアーキテクチャの他の例を示す図面である。
【図4】本発明の望ましい実施形態のメモリシステムを示す図面である。
【符号の説明】
100、200、300 メモリアーキテクチャ
201、301 第1メモリグループ
202、302 第2メモリグループ
110、210、220、310,320 DQピン
B1,B2,・・・,B8 第1ないし第8メモリバンク
Claims (4)
- 一つのメモリ装置を相異なる構造のメモリアーキテクチャで構成可能な半導体メモリ装置において、構成可能なメモリアーキテクチャとして、
p個のバンクよりなり、前記各バンク内で一本のワードラインに連結されるメモリセルがm/2個であるm/2バイトのページサイズとn/2個のデータターミナルDQ数とを有する第1メモリアーキテクチャと、
p個のバンクよりなる第1メモリグループとp個のバンクよりなる第2メモリグループを有し、前記第1メモリグループのバンクとそれに対応する前記第2メモリグループのバンクとが同時に選択され、前記第1メモリグループのバンクとそれに対応する前記第2メモリグループのバンクとを合わせてmバイトのページサイズを有し、かつ、n個のデータターミナルDQ数を有する第2メモリアーキテクチャとを含み、
第1メモリアーキテクチャと第2メモリアーキテクチャとは同一の基本構造を使って構成され、
ボンディング、マスクパターン及びヒューズの何れか一つにより行われるオプション処理により前記第1メモリアーキテクチャ及び前記第2メモリアーキテクチャのうち何れか一つが選択され、リダンダンシ柔軟性を増加させ、
前記基本構造は構成要素として、メモリセルアレイと、同数のラインよりなる第1バス及び第2バスと、同数のデータターミナル(DQ)よりなる第1ターミナルグループ及び第2ターミナルグループを備え、
前記第1メモリアーキテクチャ及び前記第2メモリアーキテクチャは前記構成要素間の接続を変更することによって構成されることを特徴とする半導体メモリ装置。 - メモリコントローラと、
データバスラインを介して前記メモリコントローラと連結されたi個の請求項1に記載された半導体メモリ装置を含む第1メモリモジュールと、
前記データバスラインを介して前記メモリコントローラと連結されたi/2個の請求項1に記載された半導体メモリ装置を含む第2メモリモジュールとを備え、
前記第1メモリモジュールの半導体メモリ装置では前記第1メモリアーキテクチャが選択され、前記第2メモリモジュールの半導体メモリ装置では前記第2メモリアーキテクチャが選択されていることを特徴とするメモリシステム。 - 前記第1及び第2メモリモジュールの各半導体メモリ装置では、オプション処理により前記第1メモリアーキテクチャ及び前記第2メモリアーキテクチャのうち何れか一つが選択されることを特徴とする請求項2に記載のメモリシステム。
- 前記オプション処理は、ボンディング、マスクパターン及びヒューズのうち何れか一つにより行われることを特徴とする請求項3に記載のメモリシステム。
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