DE10392539T5

DE10392539T5 - Speicherchiparchitektur mit nichtrechteckigen Speicherbänken und Verfahren zum Anordnen von Speicherbänken

Info

Publication number: DE10392539T5
Application number: DE10392539T
Authority: DE
Inventors: Jun-Hyun Chun
Original assignee: Hynix Semiconductor Inc
Current assignee: Conversant IP NB 868 Inc
Priority date: 2002-04-10
Filing date: 2003-04-10
Publication date: 2005-06-02
Also published as: JP4559738B2; US20080002508A1; CN1647205A; AU2003219596A1; WO2003085672A1; CN100580801C; US8305833B2; US20050226089A1; JP2005533369A; US7236420B2

Abstract

Halbleiterspeichervorrichtung mit Halbleiterspeicherchips, wobei jeder Halbleiterspeicherchip Folgendes aufweist:
eine Vielzahl von Speicherbänken, die für eine unabhängige Zugreifbarkeit ausgebildet sind, wobei jede Speicherbank eine Vielzahl von Speicherblocks aufweist, wobei mindestens zwei in derselben Speicherbank benachbarte Speicherblocks die unterschiedliche Anzahl von Einheitsspeicherblocks aufweisen, so dass jede Bank eine nichtrechteckige Form aufweist.

Description

Bereich der Erfindung
Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere eine Halbleiterspeichervorrichtungsarchitektur von Speicherbänken, wobei jede eine Vielzahl von Speicherblocks aufweist sowie Blocks bzw. Pads/Steuerblocks, und ein Verfahren zum Anordnen der Speicherblocks auf der Speicherbank in einer Halbleiterspeichervorrichtung in einer raumsparenden Art und Weise.
Beschreibung des Standes der Technik
Wie bekannt ist eine Halbleiterspeichervorrichtung im Allgemeinen mit einem Halbleiterspeicherchip und einem Baustein bzw. Bausteingehäuse versehen. Der Halbleiterspeicherchip weist eine Vielzahl von Speicherbänken auf, wobei auf jede Speicherbank unabhängig zugegriffen werden kann. Typischerweise besteht die Speichereinrichtung aus zum Beispiel vier Speicherbänken, und jede Speicherbank besteht aus zum Beispiel vier Speicherblocks. Jeder Speicherblock beinhaltet eine Vielzahl von Speicherzellen, die in einer Matrix angeordnet sind und von dem gleichen X-Dekoder und Y-Dekoder ausgewählt werden.
1 ist eine Flächenansicht, die eine typische Speicherbank in dem Halbleiterspeicherchip darstellt. Zum Beispiel wird ein 256-Mbit Halbleiterspeicherchip gezeigt.
Wie dargestellt, beinhaltet der Halbleiterspeicherchip 16 Speicherblocks MBs, wobei jeder eine quadratische oder rechteckförmige Gestalt aufweist, und vier Speicherblocks sind als eine Speicherbank Bank_0, Bank_1, Bank_2 oder Bank_3 festgelegt. Jede der Speicherbänke Bank_0, Bank_1, Bank_2 oder Bank_3 ist ebenfalls in einer rechteckigen Gestalt aufgebaut. Jeder Speicherblock MB besteht aus einer Vielzahl von Zelleinheiten, die zu 16 Mbits korrespondieren. Die Zelleinheiten sind als vier Einheitsspeicherblocks UMBs gruppiert und jeder Einheitsspeicherblock UMB korrespondiert zu einem 4-Mbit Speicherblock. Jeder Speicherblock beinhaltet einen X-Dekoder längs einer X-Achse und einen Y-Dekoder längs einer Y-Achse, so dass eine der Speicherzellen auswählbar ist.
Eine Vielzahl von Blocks bzw. Pads 12 und ein Steuerblock 14 sollte in dem Halbleiterspeicherchipbereich außer den Speicherblocks angeordnet sein. Die Pads 12 und der Steuerblock 14 sind längs der X-Achse in der Mitte des Halbleiterspeicherchips 10 gemäß dem Stand der Technik angeordnet, wie in 1 gezeigt ist. Wie bekannt ist, werden die Pads zur Übertragung von Signalen zu externen Schaltkreisen des Halbleiterspeicherchips 10 verwendet, und der Steuerblock 14 steuert Datenein-/ausgabe der Speicherzellen in Abhängigkeit von einem Steuersignal, das von einem externen Schaltkreis aufgebracht wird.
2 ist eine schematische plane Ansicht, die eine Beziehung zwischen einem Halbleiterspeicherchip mit einer vergrößerten Abmessung und einem herkömmlichen Baustein bzw. Gehäuse darstellt.
Ein Bezugszeichen 20 bezeichnet den herkömmlichen Baustein, welcher zum Beispiel bei der Ausführung von einer 256-Mbit Halbeiterspeichervorrichtung zur Anwendung kommt. Ein Bezugszeichen 22 bezeichnet ein Speicherbankarray von einer 512-Mbit Halbleiterspeichervorrichtung, die unter Anwendung der gleichen Designregel ausgelegt ist, die bei der 256-Mbit Ausführung benutzt wird.
Wie zum Beispiel dargestellt ist, ist der 512-Mbit Halbleiterspeicherchip mit 16 Speicherblocks MB in dem herkömmlichen Baustein mit der gleichen Designregel gemäß der Standardbausteinregel des Joint Electron Device Engineering Council (JEDEC) angeordnet. Da die Speicherkapazität von Halbleiterspeicherchips erhöht ist, zum Beispiel von 256 Mbits auf 512 Mbits, ist die Abmessung des Halbleiterspeicherchips unter Verwendung der gleichen Designregel bedeutend vergrößert. Als ein Ergebnis können die 16 Speicherblocks des 512-Mbit Halbleiterspeicherchips mit vergrößerter Abmessung nicht in dem herkömmlichen Baustein angeordnet werden, wie in 2 dargestellt ist. Dementsprechend sollte eine Designregel einer höheren Technologie angewandt werden, um den Halbleiterspeicherchip in dem gleichen Baustein anzuordnen. Es sind jedoch höhere Kosten und Zeit zur Entwicklung einer Designregel einer solch höheren Technologie erforderlich, so dass es ein Problem gibt, dass ein Speicherhersteller einen Halbleiterspeicherchip nicht passend und rechtzeitig mit einer mehr vergrößerten Speicherkapazität an das geforderte System liefern kann.
Außerdem, wenn der Halbleiterspeicherchip eine quadratische Form aufweist, das heißt, dass ein Verhältnis von horizontaler Länge zu vertikaler Länge in dem Chip 1:1 wird, ist die Anzahl von Halbleiterchips maximiert, die von einem Wafer erhalten werden. Wenn der Halbleiterspeicherchip jedoch wie in 2 dargestellt in einer solchen Art und Weise ausgebildet ist, dass das Verhältnis von horizontaler Länge zu vertikaler Länge in dem Halbleiterspeicherchip größer wird, kann die Anzahl von Chips, die von dem Wafer erhalten werden können, beträchtlich abnehmen.
Zusammenfassung der Erfindung
Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung in Übereinstimmung mit der vorliegenden Erfindung zu schaffen, die zu einer hohen Integration von Speicherchips geeignet ist, ohne Entwicklung einer hohen Technologie.
In Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung mit Halbleiterspeicherchips vorgesehen, wobei jeder Halbleiterspeicherchip Folgendes aufweist: eine Vielzahl von Speicherbänken, die unabhängig zugreifbar sind, wobei jede Speicherbank eine Vielzahl von Speicherblocks aufweist, wobei mindestens zwei in derselben Speicherbank benachbarte Speicherblocks die unterschiedliche Anzahl von Einheitsspeicherblocks aufweisen, so dass jede Bank eine nichtrechteckige Form aufweist.
In Übereinstimmung mit einer weiteren Ausführungsform der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung vorgesehen, die einen Halbleiterspeicherchip aufweist, der in 18 Bereiche mit einer gleichen Fläche in ein 3 × 6 Array (3 Reihen, 3 Spalten) aufgeteilt ist, wobei der Halbleiterspeicherchip Folgendes aufweist: eine erste Speicherbank mit Speicherblocks, die in einem Bereich, der aus einem 2. Reihe/1. Spalte-Bereich, einem 2. Reihe/2. Spalte-Bereich und einem 2. Reihe/3. Spalte-Bereich ausgewählt ist, und in einem 1. Reihe/1. Spalte-Bereich, einem 1. Reihe/2. Spalte-Bereich und in einem 1. Reihe/3. Spalte-Bereich angeordnet sind; eine zweite Speicherbank mit Speicherblocks, die in einem Bereich, der aus einem 2. Reihe/1. Spalte-Bereich, einem 2. Reihe/2. Spalte-Bereich und einem 2. Reihe/3. Spalte-Bereich ausgewählt ist, und in einem 3. Reihe/1. Spalte-Bereich, einem 3. Reihe/2. Spalte-Bereich und in einem 3. Reihe/3. Spalte-Bereich angeordnet sind; und eine dritte Speicherbank mit Speicherblocks, die in einem Bereich, der aus einem 2. Reihe/4. Spalte-Bereich, einem 2. Reihe/5. Spalte-Bereich und einem 2. Reihe/6. Spalte-Bereich ausgewählt ist, und in einem 1. Reihe/4. Spalte-Bereich, einem 1. Reihe/5. Spalte-Bereich und in einem 1. Reihe/6. Spalte-Bereich angeordnet sind; eine vierte Speicherbank mit Speicherblocks, die in einem Bereich, der aus einem 2. Reihe/4. Spalte-Bereich, einem 2. Reihe/5. Spalte-Bereich und einem 2. Reihe/6. Spalte-Bereich ausgewählt ist, und in einem 3. Reihe/4. Spalte-Bereich, einem 3. Reihe/5. Spalte-Bereich und in einem 3. Reihe/6. Spalte-Bereich angeordnet sind; und Pads und Steuerblocks, die in einem Bereich angeordnet sind, der aus dem 2. Reihe/1. Spalte-Bereich, dem 2. Reihe/2. Spalte-Bereich, dem 2. Reihe/3. Spalte-Bereich, 2. Reihe/4. Spalte-Bereich, dem 2. Reihe/5. Spalte-Bereich und dem 2. Reihe/6. Spalte-Bereich ausgewählt ist.
In Übereinstimmung mit einer weiteren Ausführungsform der vorliegenden Erfindung ist ein Verfahren zum Anordnen von Speicherblocks in einem Halbleiterspeicherchip in einer Halbleitervorrichtung, wobei das Verfahren folgende Verfahrensschritte aufweist: Konfigurieren einer Vielzahl von Speicherblocks mit einer Vielzahl von benachbarten Einheitsspeicherblocks; und Konfigurieren einer Vielzahl von Speicherbänken mit den benachbarten Speicherblocks, wobei mindestens zwei Speicherblocks unterschiedliche Anzahlen von Einheitsspeicherblocks untereinander in derselben Bank aufweisen, so dass jede Speicherbank eine nichtrechteckige Form aufweist.
Kurze Beschreibung der Zeichnungen
Die obige Aufgabe und weitere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung von bevorzugten Ausführungen im Zusammenhang mit den beigefügten Zeichnungen deutlich, von denen:
1 eine Flächenansicht ist, die ein typisches Speicherbankarray in dem Halbleiterspeicherchip darstellt;
2 eine schematische Flächenansicht ist, die eine Beziehung zwischen einem 512-Mbit Halbleiterspeicherchip und einem herkömmlichen Baustein zeigt;
3 eine Flächenansicht ist, die einen 512-Mbit DDR SDRAM Chip in Übereinstimmung mit der ersten Ausführungsform der vorliegenden Erfindung zeigt;
4A eine schematische Flächenansicht ist, die eine Beziehung zwischen einem 512-Mbit Halbleiterspeicherchip mit einem herkömmlichen Bankarray und einem herkömmlichen Baustein zeigt;
4B eine schematische Flächenansicht ist, die eine Beziehung zwischen einem 512-Mbit Halbleiterspeicherchip mit einem herkömmlichen Bankarray in Übereinstimmung mit der vorliegenden Erfindung und einem herkömmlichen Baustein zeigt;
5A und 5B schematische Flächenansichten sind, die Beziehungen zwischen dem Halbleiterspeicherchip und dem Baustein zeigen, indem Positionen des 48-Mbit Speicherblocks und des Steuerblocks in der ersten Ausführungsform der vorliegenden Erfindung verändert werden;
6 eine Flächenansicht ist, die einem Halbleiterspeicherchip in Übereinstimmung mit der zweiten Ausführungsform der Erfindung zeigt, zum Beispiel ein 512-Mbit DDR SDRAM;
7 eine schematische Flächenansicht ist, die eine Beziehung zwischen einem Halbleiterspeicherchip und einem herkömmlichen Baustein zeigt, wobei einer herkömmlichen Bausteingröße in Übereinstimmung mit der zweiten Ausführungsform der vorliegenden Erfindung entsprochen ist;
8A und 8B schematische Flächenansichten sind, die Beziehungen zwischen dem Halbleiterspeicherchip und dem Baustein durch Verändern von Positionen der Steuerblocks in 7 zeigen;
9 eine Flächenansicht ist, die einen 512-Mbit DDR SDRAM in Übereinstimmung mit einer dritten Ausführungsform der vorliegenden Erfindung darstellt;
10 eine schematische Flächenansicht ist, die eine Beziehung zwischen dem Halbleiterspeicherchip in 9 und einem herkömmlichen Baustein zeigt;
11A und 11B schematische Flächenansichten sind, die Beziehungen zwischen dem Halbleiterspeicherchip und dem Baustein durch Verändern von Positionen des ersten und zweiten Steuerblocks in Übereinstimmung mit der dritten Ausführungsform der vorliegenden Erfindung zeigen;
12 eine schematische Flächenansicht ist, die Zusammenschaltung zwischen Versorgungsleitungsrahmen und Pads zur Drahtbondung untereinander in Übereinstimmung mit der in 6 gezeigten zweiten Ausführungsform der vorliegenden Erfindung darstellt; und
13 eine Flächenansicht ist, die eine Konfiguration von Datenleitungen in Übereinstimmung mit der in 6 gezeigten zweiten Ausführungsform der vorliegenden Erfindung zeigt.
Detaillierte Beschreibung der Erfindung
Nachstehend wird eine Halbleiterspeichervorrichtung im Detail mit Bezugnahme auf die beigefügten Zeichnungen beschrieben, welche dazu geeignet ist, einen Halbleiterspeicherchip mit einer vergrößerten Speicherkapazität in einem herkömmlichen Baustein bzw. Gehäuse in Übereinstimmung mit der vorliegenden Erfindung unterzubringen.
Einfachheitshalber wird ein synchroner dynamischer 512-Mbit Speicher mit wahlfreiem Zugriff und mit doppelter Datenrate (DDR SDRAM) als ein Beispiel beschrieben.
1) Erste Ausführungsform
3 ist eine Flächenansicht, die den 512-Mbit DDRSDRAM (wird im Weiteren als ein Halbleiterspeicherchip bezeichnet) in Übereinstimmung mit der ersten Ausführungsform der vorliegenden Erfindung zeigt.
Wie dargestellt ist, weist der Halbleiterspeicherchip 12 Speicherblocks MB_0 bis MB_11 auf, und jeder Speicherblock beinhaltet einen X-Dekoder längs einer X-Achse und einen Y-Dekoder längs einer Y-Achse zur Auswahl einer der Speicherzellen, die in jedem Speicherblock enthalten sind. Hierbei ist die Y-Achse typischerweise kürzer als die X-Achse. Jede der Speicherbänke weist drei Speicherblocks MBs auf, und der Halbleiterspeicherchip beinhaltet vier Speicherbänke Bank_0, Bank_1, Bank_2 und Bank_3, wobei jede Speicherbank in eine der darin befindlichen Speicherzellen Daten unabhängig eingeben oder aus ihr ausgeben kann.
Eine der Speicherbänke Bank_0 weist drei Speicherblocks MB_0 bis MB_2 auf. Ein erster Speicherblock MB_0 beinhaltet sechs Einheitsspeicherblocks UMBs, von denen jeder Einheitsspeicherblock eine 8-Mbit Speicherzelle aufweist. Somit korrespondiert der erste Speicherblock MB_0 zu einem 48-Mbit Speicherblock. Zweite und dritte Speicherblocks MB_1 und MB_2 beinhalten jeweils fünf Einheitsspeicherblocks, so dass jeder der beiden, der zweite und dritte Speicherblock MB_1 und MB_2 zu einem 40-Mbit Speicherblock korrespondiert. Konfigurationen von weiteren drei Bänken Bank_1, Bank_2 und Bank_3 sind ähnlich zu dem der ersten Bank Bank_0. Dementsprechend weist jede der Speicherbänke eine nichtrechteckige Form auf.
Der X-Dekoder, der sich in dem 48-Mbit Speicherblock befindet, ist zwischen dem fünften Einheitsspeicherblock und dem sechsten Einheitsspeicherblock in den aufeinanderfolgenden sechs Einheitsspeicherblocks gebildet, um einen ähnlichen Aufbau mit einem benachbarten 40-Mbit Speicherblock aufzuweisen. Der X-Dekoder in dem 48-Mbit Speicherblock weist zwei Treiberanschlüsse (nicht in 3 dargestellt) auf, um den 48-Mbit Speicherblock durch den X-Dekoder in dem 48-Mbit Speicherblock zu treiben. Ein Treiberanschluss wird benutzt, um die 40-Mbit Speicherblocks mit fünf Einheitsspeicherblocks zu treiben, und ein weiterer Treiberanschluss wird benutzt, um den verbleibenden 8-Mbit Einheitsspeicherblock zu treiben. Der 48-Mbit Speicherblock kann in jedem Speicherblock angeordnet sein.
Wie in 3 gezeigt ist, ist die erste Bank Bank_0 auf einem zweiten Quadranten angeordnet, und die zweite Bank Bank_1 ist auf einem dritten Quadranten angeordnet. Die dritte Bank Bank_2 ist auf einem ersten Quadranten angeordnet, und die vierte Bank Bank_3 ist auf einem vierten Quadranten angeordnet. Die 48-Mbit Speicherblocks in den ersten und zweiten Bänken Bank_0 und Bank_1 sind in einem äußerst links liegenden Bereich davon angeordnet, und die 48-Mbit Speicherblocks in der dritten und vierten Bank Bank_2 und Bank_3 sind in einem äußerst rechts liegenden Bereich davon angeordnet.
Wie gezeigt ist, gibt es keinen Platz, um Pads und einen Steuerblock zwischen den 48-Mbit Speicherblocks vorzusehen, zum Beispiel MB_0 und MB_3 und MB_11, welche vertikal nebeneinanderliegend angeordnet sind. Da es genügend Platz bzw. Raum 30 zwischen den 48-Mbit Speicherblocks gibt, die vertikal gegenüberliegend angeordnet sind, sind die Pads 120 und der Steuerblock 140 dazwischen angeordnet. Die Pads 120 und der Steuerblock 140 sind nämlich in einem zentralen Bereich des Halbleiterspeicherchips horizontal angeordnet. Wenn eine X-Achse in 6 Bereiche aufgeteilt ist, sind die Pads 120 und der Steuerblock 140 in dem zentralen Bereich angeordnet, das heißt von einem zweiten bis zu einem fünften Bereich.
4A ist eine schematische Flächenansicht, die eine Beziehung zwischen einem 512-Mbit Halbleiterspeicherchip mit einem herkömmlichen Bankarray und einem herkömmlichen Baustein zeigt, und 4B ist eine schematische Flächenansicht, die eine Beziehung zwischen einem 512-Mbit Halbleiterspeicherchip mit einem herkömmlichen Bankarray in Übereinstimmung mit der vorliegenden Erfindung und einem herkömmlichen Baustein zeigt.
Wie dargestellt ist, genügt die erste Ausführungsform der vorliegenden Erfindung den Anforderungen des herkömmlichen Bausteins bzw. Gehäuses, wenn die gleiche Designregel angewandt wird, die Ausführung nach dem Stand der Technik erfüllt die Anforderungen des Bausteins jedoch nicht, wie in 4A gezeigt ist.
5A und 5B sind schematische Flächenansichten, die Beziehungen zwischen dem Halbleiterspeicherchip und dem Baustein zeigen, indem Positionen des 48-Mbit Speicherblocks und des Steuerblocks in der ersten Ausführungsform der vorliegenden Erfindung verändert werden. 5A zeigt, dass jeder 48-Mbit Speicherblock in jeder Speicherbank in einem Zentrum des Halbleiterspeicherchips angeordnet ist, und 5B zeigt, dass die 48-Mbit Speicherblocks zwischen jeden 40-Mbit Speicherblocks in jeder Speicherbank angeordnet sind. Hierbei zeigt 5A und 5B, dass, auch wenn die Pads 120 und der Steuerblock 140 durch eine Aufteilung in 2 oder 3 Bereiche angeordnet sind, die Halbleiterspeicherchips den Anforderungen der herkömmlichen Bausteingröße genügen. Auch im Vergleich mit dem Stand der Technik ist die Anzahl der Chips in Übereinstimmung mit der vorliegenden Erfindung erhöht, die aus einem Wafer erhalten werden, weil das Verhältnis von Länge der X-Achse zur Länge der Y-Achse vermindert ist.
2) Zweite Ausführungsform
6 ist eine Flächenansicht, die einen Halbleiterspeicherchip, zum Beispiel ein 512-Mbit DDR SDRAM in Übereinstimmung mit der zweiten Ausführungsform der Erfindung zeigt.
Der Halbleiterspeicherchip ist wie gezeigt vertikal in 3 Bereiche und horizontal in 6 Bereiche aufgeteilt. Das bedeutet, dass der Halbleiterspeicherchip in ein 3 × 6 Blockarray mit 18 Bereichen aufgeteilt ist. Hierbei ist eine Länge einer horizontalen Achse (im Weiteren als eine X-Achse bezeichnet) des Halbleiterspeicherchips länger als die einer vertikalen Achse davon (im Weiteren als eine Y-Achse bezeichnet).
In mittleren Bereichen der Y-Achse ist ein (2,1)-Bereich, der zu einem Bereich einer zweiten Reihe und einer ersten Spalte in den 18 Bereichen korrespondiert, in zwei Bereiche aufgeteilt, in einen (2a,1a)- und einen (2b,1b)-Bereich. Ebenfalls ist ein (2,3)-Bereich, der zu der zweiten Reihe und der dritten Spalte korrespondiert, in zwei Bereiche aufgeteilt, in einen (2a,3a)- und einen (2b,3b)-Bereich. Die aufgeteilten oberen (2a,1a)-Bereiche sind in einer ersten Bank Bank_0 zusammen mit (1,1)-, (1,2)- und (1,3)-Bereichen enthalten. Die aufgeteilten unteren (2b,1b)- und (2b,3b)-Bereiche sind zusammen mit (3,1)-, (3,2)- und (3,3)-Bereichen in einer zweiten Bank Bank_1 enthalten. Dementsprechend weist die erste und zweite Bank Bank_0 und Bank_1 eine nichtrechteckige Form verschieden von der des Standes der Technik auf. Ein erster Steuerblock ist in einem (2,2)-Bereich zur Steuerung der ersten und zweiten Speicherbank angeordnet.
Eine dritte Bank Bank_2 und eine vierte Bank Bank_3 weisen die gleiche Konfiguration mit der ersten und zweiten Bank Bank_0 und Bank_1 auf. In mittleren Bereichen ist ein (2,4)-Bereich in zwei Bereiche aufgeteilt, in einen (2a,4a)- und einen (2b,4b)-Bereich, und ein (2,6)-Bereich ist in zwei Bereiche aufgeteilt, in einem (2a,6a)- und einen (2b,6b)-Bereich. Die aufgeteilten oberen (2a,4a)- und (2a,6a)-Bereiche sind in der dritten Bank Bank_2 zusammen mit (1,4)-, (1,5)- und (1,6)-Bereichen enthalten. Die aufgeteilten unteren (2b,4b)- und (2b,6b)-Bereiche sind zusammen mit (3,4)-, (3,5)- und (3,6)-Bereichen in der vierten Bank Bank_3 enthalten. Dementsprechend weist die dritte Bank und vierte Bank Bank_2 und Bank_3 eine nichtrechteckige Form verschieden von der des Standes der Technik auf. Eine Vielzahl von Pads ist zwischen der ersten Bank Bank_0 und der zweiten Bank Bank_1 und zwischen der dritten Bank Bank_2 und der vierten Bank Bank_3 angeordnet. Ebenso ist ein Steuerblock in einem (2,5)-Bereich zur Steuerung der dritten und vierten Speicherbank Bank_2 und Bank_3 angeordnet.
Die erste Speicherbank Bank_0 weist einen ersten Speicherblock von 48-Mbits auf, der in den (1,1)- und (2a,1a)-Bereichen angeordnet ist, sowie einen in dem (1,2)-Bereich angeordneten zweiten Speicherblock von 32 Mbits und einen in den (1,3)- und (2a,3a)-Bereichen angeordneten dritten Speicherblock von 48 Mbits. In dem ersten Speicherblock sind vier Einheitsspeicherblocks, von denen jeder Einheitsspeicherblock zu einem 8-Mbit Speicherblock korrespondiert, in dem (1,1)-Bereich und zwei Einheitsspeicherblocks in dem (2a,1a)-Bereich angeordnet.
Da die Konfiguration der zweiten bis vierten Bank Bank_1 bis Bank_3 ähnlich der der ersten Speicherbank ist, wird eine detaillierte Beschreibung der Konfiguration davon ausgelassen.
Da jede Speicherbank zwei 48-Mbit Speicherblocks und einen 32-Mbit Speicherblock besitzt, weist jede Speicherbank eine nichtrechteckige Form auf. Und die zweite Ausführungsform der vorliegenden Erfindung erfüllt die Anforderungen einer herkömmlichen Bausteingröße ohne Entwicklung einer verbesserten Designregel.
7 ist eine schematische Flächenansicht, die eine Beziehung zwischen einem Halbleiterspeicherchip und dem herkömmlichen Baustein zeigt, wobei einer herkömmlichen Bausteingröße in Übereinstimmung mit der zweiten Ausführungsform der vorliegenden Erfindung entsprochen ist, auch wenn die gleiche Designregel für den Stand der Technik angewandt ist. Ebenfalls kann die Anzahl von Halbleiterspeicherchips erhöht werden, die pro Wafer erhalten werden, da ein Verhältnis von X-Achse zu Y-Achse vermindert ist.
Jeder Speicherblock enthält ein Paar von einem X-Dekoder und einem Y-Dekoder. Der X-Dekoder, der in dem 48-Mbit Speicherblock angeordnet ist, ist zwischen dem vierten Einheitsspeicherblock und dem fünften Einheitsspeicherblock in den aufeinanderfolgenden sechs Einheitsspeicherblocks gebildet, um ein ähnliches Design mit einem benachbarten 32-Mbit Speicherblock aufzuweisen. Um den 48-Mbit Speicherblock mit dem X-Dekoder in dem 48-Mbit Speicherblock zu treiben, besitzt der X-Dekoder zwei Treiberanschlüsse (nicht dargestellt). Ein Treiberanschluss wird benutzt, um den 32-Mbit Speicherblock mit vier Einheitsspeicherblocks zu treiben, und ein weiterer Treiberanschluss wird zum Treiben der verbleibenden 16-Mbit Speicherblocks benutzt.
Eine Vielzahl von Pads PAD sind zwischen der ersten Speicherbank Bank_0 und der zweiten Speicherbank Bank_1 und zwischen der dritten Speicherbank Bank_2 und der vierten Speicherbank Bank_3 angeordnet, wobei sie längs der X-Achse liegen.
8A und 8B sind schematische Flächenansichten, die Beziehungen zwischen dem Halbleiterspeicherchip und dem Baustein durch Verändern von Positionen der Steuerblocks in 7 zeigen. Der erste Steuerblock ist in einem (2,1)-Bereich und der zweite Steuerblock ist in einem (2,6)-Bereich wie in 8A gezeigt angeordnet, und der erste Steuerblock und der zweite Steuerblock ist jeweils in einem (2,3)- und in einem (2,4)-Bereich in 8B unterschiedlich zu dem in 7 Dargestelltem angeordnet.
Auch die erste bis vierte Speicherbank Bank_0 bis Bank_3 in 8A und 8B weisen jeweils eine nichtrechteckige Form auf und entsprechen einer herkömmlichen Bausteingröße.
3) Dritte Ausführungsform
9 ist eine Flächenansicht, die einen 512-Mbit DDR SDRAM Chip in Übereinstimmung mit einer dritten Ausführungsform der vorliegenden Erfindung darstellt.
Wie gezeigt ist der Halbleiterspeicherchip vertikal durch 3 und horizontal durch 6 geteilt. Das bedeutet, dass der Halbleiterspeicherchip gleichmäßig in ein 3 × 6 Blockarray mit 18 Bereichen aufgeteilt ist. Hierbei ist eine Länge einer horizontalen Achse (im Weiteren als X-Achse bezeichnet) des Halbleiterspeicherchips länger als die einer vertikalen Achse davon (im Weiteren als eine Y-Achse bezeichnet). Jeder Speicherblock ist in 16 Bereichen angeordnet, und eine Bank besteht aus vier Speicherblöcken, welche nebeneinander liegen. Erste und zweite Blocks sind in weiteren zwei Bereichen angeordnet.
Vier 32-Mbit Speicherblocks, von denen jeder vier 8-Mbit Einheitsspeicherblocks aufweist, sind jeweils in (1,1)-, (1,2)-, (1,3)- und (2,1)-Bereichen in einer ersten Bank Bank_0 angeordnet. Auch wenn jeder 32-Mbit Speicherblock eine rechteckige Form aufweist, besitzt die aus vier Speicherblocks bestehende erste Bank Bank_0 eine nichtrechteckige Form, die sich von der der herkömmlichen Bank unterscheidet.
Vier 32-Mbit Speicherblocks sind jeweils in (2,3)-, (3,1)-, (3,2)- und (3,3)-Bereichen in einer zweiten Bank Bank_1 angeordnet. Auch wenn jeder 32-Mbit Speicherblock eine rechteckige Form aufweist, besitzt die aus vier Speicherblocks bestehende zweite Bank Bank_1 eine nichtrechteckige Form, die sich von der der herkömmlichen Bank unterscheidet. Der erste Steuerblock ist in einem (2,2)-Bereich angeordnet, der von der ersten Bank Bank_0 und der zweiten Bank Bank_1 umgeben ist.
Die dritte Speicherbank Bank_2 und die vierte Speicherbank Bank_3 sind ähnlich angeordnet wie die erste und die zweite Speicherbank Bank_0 und Bank_1. Der zweite Steuerblock ist in einem (2,5)-Bereich angeordnet, der von der dritten Bank Bank_2 und der vierten Bank Bank_3 umgeben ist.
Ebenfalls beinhaltet jeder Speicherblock ein Paar eines längs der X-Achse angeordneten X-Dekoders und eines längs der Y-Achse angeordneten Y-Dekoders. Die vertikal nebeneinander liegenden 32-Mbit Speicherblocks, die zu derselben Bank gehören, teilen sich den X-Dekoder untereinander.
Eine Vielzahl von Pads ist zwischen der ersten Bank Bank_0 und der zweiten Bank Bank_1 und zwischen der dritten Bank Bank_2 und der vierten Bank Bank_3 angeordnet, wobei sie aus der Mitte des Halbleiterspeicherchips heraus mitgenommen ist.
Eine Bank besteht nämlich aus vier 32-Mbit Speicherblocks, und eine Gestalt davon weist eine nichtrechteckige Form auf.
10 ist eine schematische Flächenansicht, die eine Beziehung zwischen dem Halbleiterspeicherchip in 9 und einem herkömmlichen Baustein zeigt, wobei mit der dritten Ausführungsform der vorliegenden Erfindung einer herkömmlichen Bausteingröße entsprochen wird.
11A und 11B sind schematische Flächenansichten, die Beziehungen zwischen dem Halbleiterspeicherchip und dem Baustein durch Verändern von Positionen des ersten und zweiten Steuerblocks in Übereinstimmung mit der dritten Ausführungsform der vorliegenden Erfindung zeigen.
Wie in 11A gezeigt ist, ist der erste Steuerblock in einem (2,1)-Bereich angeordnet, und der zweite Steuerblock ist in einem (2,6)-Bereich angeordnet, unterschiedlich zu dem Array in 9. Der erste Steuerblock kann auch in einem (2,3)-Bereich angeordnet sein, und der zweite Steuerblock ist in einem (2,4)-Bereich wie in 11B gezeigt angeordnet. In Übereinstimmung mit der dritten Ausführungsform der vorliegenden Erfindung weisen die Speicherbänke Bank_0 bis Bank_3 eine nichtrechteckige Form auf, und der Halbleiterspeicherchip entspricht einer herkömmlichen Bausteingröße, so dass keine Notwendigkeit zur Ausdehnung der X-Achse des Bausteins für den Halbleiterspeicherchip mit einer erhöhten Speicherkapazität bei gleicher angewandter Regel besteht.
Da die Speicherbank mit einer nichtrechteckigen an Stelle einer regulären rechteckigen Form hergestellte ist, kann ein Halbleiterspeicherchip mit einer erhöhten Speicherkapazität die Anforderungen der herkömmlichen Bausteingröße erfüllen. Deshalb kann ein Halbleiterspeicherchip mit hoher Effizienz mit niedrigen Kosten hergestellt werden.
Im Folgenden wird ein Array einer Vielzahl von Pads, Energieversorgungsleitungen und Datenleitungen zur Anwendung in dem oben erwähnten Aufbau beschrieben.
12 ist eine schematische Flächenansicht, die Zusammenschaltung zwischen Versorgungsleitungsrahmen und Pads zur Drahtbondung untereinander in Übereinstimmung mit der in 6 gezeigten zweiten Ausführungsform der vorliegenden Erfindung darstellt.
Bezugszeichen 1a, 1b und 1c bezeichnen die Versorgungsleitungsrahmen bzw. Lead Frames für VSS, und Bezugszeichen 2a, 2b und 2c bezeichnen die Versorgungsleitungsrahmen bzw. Lead Frames für VDD. Ebenfalls bezeichnet ein Bezugszeichen 3 einen Pad und ein Bezugszeichen 4 einen Draht.
Im Allgemeinen weist ein SDRAM Baustein- bzw. Gehäusepins von drei Paaren von VDD und VSS auf. Wie in 12 dargestellt ist, sind die Lead Frames an linken und rechten Seiten und in einem Mittelabschnitt des Halbleiterspeicherchips konfiguriert. Und die im Mittelabschnitt des Halbleiterspeicherchips angeordneten Lead Frames 1b und 2b sind durch bidirektionale Ausdehnung des Lead Frames in der X-Achse so ausgebildet, dass sie mit drei Paaren von VDD und VSS drahtgebondet werden können. In 6 gibt es keinen Bedarf zur Bildung eines Energieversorgungsbus für den Lead Frame zwischen dem (2a,3a)-Bereich und dem (2b,3b)-Bereich und zwischen dem (2a,4a)-Bereich und dem (2b,4b)-Bereich. Der obige Lead Frame kann auch bei den Ausführungen von 3 und 9 zur Anwendung kommen.
Die auf einem Waferlevel des Chips konfigurierten Versorgungsdrähte bzw. -leitungen sind in einer netzartigen Ebene über den Speicherblocks auf dem Chip aufgebaut. Wenn die Versorgungsdrähte oder Signaldrähte bzw. -leitungen zwischen Ausgabeleitungen des Y-Dekoders konfiguriert sind, können die Versorgungsleitungen oder Signalleitungen zwischen dem ersten Steuerblock und dem zweiten Steuerblock verbunden sein. Deshalb gibt es keinen Bedarf, die Versorgungsleitungen oder die Signalleitungen zwischen dem (2a,3a)-Bereich und dem (2b,3b)-Bereich und zwischen dem (2a,4a)-Bereich und dem (2b,4b)-Bereich auszubilden, so dass ein durch die Pads und Steuerblocks belegter Platz reduziert werden kann.
13 ist eine Flächenansicht, die eine Konfiguration von Datenleitungen in Übereinstimmung mit der in 6 gezeigten zweiten Ausführungsform der vorliegenden Erfindung zeigt.
Im Allgemeinen sind die Datenleitungen eines Speicherarrays mit einem Leseverstärker in dem Y-Dekoder verbunden. Die Datenleitungen für jede Speicherbank sind an eine globale bzw. übergeordnete Datenleitung angeschlossen. Zu diesem Zeitpunkt ist zur Verringerung einer Datenverzögerung auf Grund der Leitung eine linke Datenleitung 7a von jeder Speicherbank mit einem linken Datenpad 3a verbunden, und eine rechte Datenleitung 7b von jeder Speicherbank ist mit einem rechten Datenpad 3b wie in 13 dargestellt verbunden.
Da der Halbleiterspeicherchip Speicherbänke von nichtrechteckiger Form mit Fläche aufweist, kann eine Halbleiterspeichervorrichtung mit einer erhöhten Speicherkapazität in den herkömmlichen Baustein eingebracht werden, ohne dass eine verbesserte Regel entwickelt wird. Der Halbleiterspeicherchip kann nämlich mit einem niedrigen Kostenaufwand geschaffen werden.
Da es auch keine Notwendigkeit gibt, die Bausteingröße auszudehnen, das heißt besonders die X-Achse, um den Halbleiterspeicherchip einer höheren Speicherkapazität zu erhalten, gibt es eine Auswirkung, indem ein Verhältnis zwischen der X-Achse und der Y-Achse des Halbleiterspeicherchips reduziert ist. Deshalb ist die Anzahl der pro Wafer erhaltenen Chips erhöht.
Außerdem kann eine von dem X-Dekoder belegte Fläche reduziert sein, da die Anzahl von X-Dekodern für jede Speicherbank verringert sein kann.
Während die vorliegende Erfindung mit Bezug auf die besonderen Ausführungsformen beschrieben ist, ist es für den Fachmann offensichtlich, dass verschiedene Änderungen und Modifikationen gemacht werden können, ohne von dem Gedanken und von dem Rahmen der in den folgenden Ansprüchen definierten Erfindung abzuweichen.
Zusammenfassung der Offenbarung
Eine Halbleiterspeichervorrichtung mit Halbleiterspeicherchips, wobei jeder Halbleiterspeicherchip eine Vielzahl von Speicherbänken aufeist, die für eine unabhängige Zugreifbarkeit ausgebildet sind, wobei jede Speicherbank eine Vielzahl von Speicherblocks aufweist, wobei mindestens zwei in derselben Speicherbank benachbarte Speicherblocks die unterschiedliche Anzahl von Einheitsspeicherblocks aufweisen, so dass jede Bank eine nichtrechteckige Form aufweist.
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Claims

Halbleiterspeichervorrichtung mit Halbleiterspeicherchips, wobei jeder Halbleiterspeicherchip Folgendes aufweist: eine Vielzahl von Speicherbänken, die für eine unabhängige Zugreifbarkeit ausgebildet sind, wobei jede Speicherbank eine Vielzahl von Speicherblocks aufweist, wobei mindestens zwei in derselben Speicherbank benachbarte Speicherblocks die unterschiedliche Anzahl von Einheitsspeicherblocks aufweisen, so dass jede Bank eine nichtrechteckige Form aufweist.
Halbleiterspeichervorrichtung nach Anspruch 1, welche weiterhin eine Vielzahl von Pads und Steuerblocks aufweist, die in einem freien Raum zwischen benachbarten Speicherbänken angeordnet sind.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei jeder Speicherblock ein Paar X-Dekoder und Y-Dekoder aufweist.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei jede Speicherbank ungerade Anzahlen von Speicherblocks aufweist.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei ein gesamter Speicherbereich des Halbleiterspeicherchips in vier Speicherbänke aufgeteilt ist, wobei vier Speicherbänke jeweils in dem ersten, zweiten, dritten und vierten Quadranten des Halbleiterspeicherchips angeordnet sind.
Halbleiterspeichervorrichtung nach Anspruch 5, wobei jede Speicherbank Folgendes aufweist: einen ersten Speicherblock mit ersten Zahlen von Einheitsspeicherblocks; einen zweiten Speicherblock mit zweiten Zahlen von Einheitsspeicherblocks, die geringer sind als die des ersten Speicherblocks; und einen dritten Speicherblock mit den zweiten Zahlen von Einheitsspeicherblocks.
Halbleiterspeichervorrichtung nach Anspruch 6, wobei die ersten Speicherblocks von in dem zweiten und dritten Quadranten angeordneten Speicherbänken in einem äußerst links liegenden Bereich des Halbleiterspeicherchips angeordnet sind, und wobei der erste Speicherblock von in dem ersten und vierten Quadranten angeordneten Bänken in einem äußerst rechts liegenden Bereich des Halbleiterspeicherchips angeordnet ist.
Halbleiterspeichervorrichtung nach Anspruch 7, welche weiterhin eine Vielzahl von Pads und Steuerblocks aufweist, die zwischen den benachbarten zweiten Speicherblocks angeordnet sind, welche zu verschiedenen Speicherbänken gehören, wobei die Pads zwischen den benachbarten ersten Speicherblocks angeordnet sind.
Halbleiterspeichervorrichtung nach Anspruch 6, wobei jeder erste Speicherblock von jeder Speicherbank benachbart in einem zentralen Bereich des Halbleiterspeicherchips angeordnet ist.
Halbleiterspeichervorrichtung nach Anspruch 9, welche weiterhin eine Vielzahl von Pads und Steuerblocks aufweist, die zwischen den benachbarten zweiten Speicherblocks angeordnet sind, welche zu verschiedenen Speicherbänken gehören, wobei die Pads zwischen den benachbarten ersten Speicherblocks angeordnet sind.
Halbleiterspeichervorrichtung nach Anspruch 6, wobei jeder erste Speicherblock von jeder Speicherbank jeweils in einem zentralen Bereich von jeder Bank angeordnet ist.
Halbleiterspeichervorrichtung nach Anspruch 11, welche weiterhin eine Vielzahl von Pads und Steuerblocks aufweist, die zwischen den benachbarten zweiten Speicherblocks angeordnet sind, welche zu verschiedenen Speicherbänken gehören, wobei die Pads zwischen den benachbarten ersten Speicherblocks angeordnet sind.
Halbleiterspeichervorrichtung nach Anspruch 6, wobei jeder der ersten, zweiten und dritten Speicherblocks jeweils ein Paar von X-Dekodern und Y-Dekodern aufweist, und ein Endtreiberanschluss des X-Dekoders in den ersten Speicherblocks in zwei Treiberanschlüsse aufgeteilt ist.
Halbleiterspeichervorrichtung nach Anspruch 6, wobei der erste Speicherblock sechs 8-Mbit Einheitsspeicherblocks und der zweite und der dritte Speicherblock fünf 8-Mbit Einheitsspeicherblocks aufweist.
Halbleiterspeichervorrichtung nach Anspruch 5, wobei jede Speicherbank Folgendes aufweist: einen ersten Speicherblock mit einer ersten Zahl von Einheitsspeicherblocks; einen zweiten Speicherblock mit einer zweiten Zahl von Einheitsspeicherblocks, die geringer ist als die des ersten Speicherblocks; und einen dritten Speicherblock mit der ersten Zahl von Einheitsspeicherblocks.
Halbleiterspeichervorrichtung nach Anspruch 15, wobei die zweiten Speicherblocks von in dem zweiten und dritten Quadranten angeordneten Speicherbänken in einem äußerst links liegenden Bereich des Halbleiterspeicherchips angeordnet sind, und wobei die zweiten Speicherblocks von in dem ersten und vierten Quadranten angeordneten Bänken in einem äußerst rechts liegenden Bereich des Halbleiterspeicherchips angeordnet sind.
Halbleiterspeichervorrichtung nach Anspruch 16, welche weiterhin eine Vielzahl von Pads und Steuerblocks aufweist, die zwischen den benachbarten zweiten Speicherblocks angeordnet sind, welche zu verschiedenen Speicherbänken gehören, wobei die Pads weiter zwischen den benachbarten ersten Speicherblocks angeordnet sind.
Halbleiterspeichervorrichtung nach Anspruch 15, wobei jeder zweite Speicherblock von jeder Speicherbank benachbart in einem zentralen Bereich des Halbleiterspeicherchips angeordnet ist.
Halbleiterspeichervorrichtung nach Anspruch 18, welche weiterhin eine Vielzahl von Pads und Steuerblocks aufweist, die zwischen den benachbarten zweiten Speicherblocks angeordnet sind, die zu verschiedenen Speicherbänken gehören, wobei die Pads weiter zwischen den benachbarten ersten Speicherblocks angeordnet sind.
Halbleiterspeichervorrichtung nach Anspruch 15, wobei jeder zweite Speicherblock von jeder Speicherbank benachbart in einem zentralen Bereich von jeder Bank angeordnet ist.
Halbleiterspeichervorrichtung nach Anspruch 20, welche weiterhin eine Vielzahl von Pads und Steuerblocks aufweist, die zwischen den benachbarten zweiten Speicherblocks angeordnet sind, die zu verschiedenen Speicherbänken gehören, wobei die Pads zwischen den benachbarten ersten Speicherblocks angeordnet sind.
Halbleiterspeichervorrichtung nach Anspruch 15, wobei jeder der ersten, zweiten und dritten Speicherblocks jeweils ein Paar von X-Dekodern und Y-Dekodern aufweist, und ein Endtreiberanschluss des X-Dekoders in den ersten und dritten Speicherblocks in zwei Treiberanschlüsse aufgeteilt ist.
Halbleiterspeichervorrichtung nach Anspruch 15, wobei jeder der ersten und dritten Speicherblocks sechs 8-Mbit Einheitsspeicherblocks und der zweite Speicherblock fünf 8-Mbit Einheitsspeicherblocks aufweist.
Halbleiterspeichervorrichtung mit einem Halbleiterspeicherchip, der in 18 Bereiche mit einer gleichen Fläche in ein 3 × 6 Array (3 Reihen, 3 Spalten) aufgeteilt ist, wobei der Halbleiterspeicherchip Folgendes aufweist: eine erste Speicherbank mit Speicherblocks, die in einem Bereich, der aus einem 2. Reihe/1. Spalte-Bereich, einem 2. Reihe/2. Spalte-Bereich und einem 2. Reihe/3. Spalte-Bereich ausgewählt ist, und in einem 1. Reihe/1. Spalte-Bereich, einem 1. Reihe/2. Spalte-Bereich und in einem 1. Reihe/3. Spalte-Bereich angeordnet sind; eine zweite Speicherbank mit Speicherblocks, die in einem Bereich, der aus einem 2. Reihe/1. Spalte-Bereich, einem 2. Reihe/2. Spalte-Bereich und einem 2. Reihe/3. Spalte-Bereich ausgewählt ist, und in einem 3. Reihe/1. Spalte-Bereich, einem 3. Reihe/2. Spalte-Bereich und in einem 3. Reihe/3. Spalte-Bereich angeordnet sind; eine dritte Speicherbank mit Speicherblocks, die in einem Bereich, der aus einem 2. Reihe/4. Spalte-Bereich, einem 2. Reihe/5. Spalte-Bereich und einem 2. Reihe/6. Spalte-Bereich ausgewählt ist, und in einem 1. Reihe/4. Spalte-Bereich, einem 1. Reihe/5. Spalte-Bereich und in einem 1. Reihe/6. Spalte-Bereich angeordnet sind; eine vierte Speicherbank mit Speicherblocks, die in einem Bereich, der aus einem 2. Reihe/4. Spalte-Bereich, einem 2. Reihe/5. Spalte-Bereich und einem 2. Reihe/6. Spalte-Bereich ausgewählt ist, und in einem 3. Reihe/4. Spalte-Bereich, einem 3. Reihe/5. Spalte-Bereich und in einem 3. Reihe/6. Spalte-Bereich angeordnet sind; und Pads und Steuerblocks, die in einem Bereiche angeordnet sind, der aus dem 2. Reihe/1. Spalte-Bereich, dem 2. Reihe/2. Spalte-Bereich, dem 2. Reihe/3. Spalte-Bereich, dem 2. Reihe/4. Spalte-Bereich, dem 2. Reihe/5. Spalte-Bereich und dem 2. Reihe/6. Spalte-Bereich ausgewählt ist.
Halbleiterspeichervorrichtung nach Anspruch 24, wobei ein X-Dekoder zwischen den benachbarten Speicherblöcken in derselben Speicherbank von diesen gemeinsam benutzt wird.
Halbleiterspeichervorrichtung nach Anspruch 24, wobei die Pads zwischen den ersten und zweiten Bänken und den dritten und vierten Bänken angeordnet sind.
Verfahren zum Anordnen von Speicherblocks in einem Halbleiterspeicherchip in einer Halbleitervorrichtung, wobei das Verfahren folgende Verfahrensschritte aufweist: Konfigurieren einer Vielzahl von Speicherblocks mit einer Vielzahl von benachbarten Einheitsspeicherblocks; und Konfigurieren einer Vielzahl von Speicherbänken mit den benachbarten Speicherblocks, wobei mindestens zwei Speicherblocks unterschiedliche Anzahlen von Einheitsspeicherblocks untereinander in derselben Bank aufweisen, so dass jede Speicherbank eine nichtrechteckige Form aufweist.
Verfahren nach Anspruch 27, wobei Pads und Steuerblocks zwischen den Speicherblocks angeordnet sind, die relativ kleinere Anzahl von Einheitsspeicherblocks aufweisen.