DE102007034120A1

DE102007034120A1 - System und Verfahren zum Verbinden einer Prozessoreinheit mit einer Speichereinheit

Info

Publication number: DE102007034120A1
Application number: DE102007034120A
Authority: DE
Inventors: Christoph Bilger; Markus Balb; Martin Brox; Thomas Hein; Peter Mayer; Michael Richter; Wolfgang Spirkl
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2006-08-31
Filing date: 2007-07-21
Publication date: 2008-03-20
Also published as: US20080059687A1

Abstract

Die Erfindung betrifft ein Verfahren und ein System, das mindestens zwei Prozessoreinheiten aufweist, die mit mindestens zwei Speichereinheiten verbunden sind, wobei erste Datenbusse mit den Speichereinheiten verbunden sind, wobei zweite Datenbusse mit den Prozessoreinheiten verbunden sind, wobei Kreuzschienenverteiler zwischen den ersten und den zweiten Datenbussen vorgesehen sind und wobei eine Steuereinheit die Kreuzschienenverteiler zum Verbinden ausgewählter Prozessoreinheiten mit ausgewählten Speichereinheiten steuert.

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft im Allgemeinen mikroelektronische Bausteine. Insbesondere betrifft die Erfindung programmierbare Strukturen, die sich für verschiedene integrierte Schaltungsanwendungen, beispielsweise in Speichervorrichtungen, eignen.
Beschreibung des relevanten Stands der Technik
Die Erfindung betrifft ein System mit mindestens zwei Prozessoreinheiten, die mit mindestens zwei Speichereinheiten verbunden sind. Darüber hinaus betrifft die Erfindung ein Verfahren zum Verbinden mindestens zweier Prozessoreinheiten mit zwei Speichereinheiten.
Im Bereich der Konzeption integrierter Schaltungen, insbesondere zur Integration von Peripheriebauteilen und Makrofunktionen mit einer Zentraleinheit (CPU), wird in der Regel eine Schnittstellenvorrichtung zwischen einer externen Vorrichtung und einer oder mehreren Prozessorfunktionen verwendet. Die externe Vorrichtung umfasst ein Speicherzellenfeld und die Schnittstelle umfasst eine Vielzahl von Speicheranschlüssen, eine Vielzahl von Funktionsanschlüssen mit zugehörigen Funktionssteuereinheiten, eine Kreuzschiene, welche die Speicheranschlüsse mit den Funktionsanschlüssen verbindet, und eine Vermittlungseinheit zum Vermitteln von Speicherzugriffen und zur Vereinfachung von Ladungs- und Speichervorgängen.
ZUSAMMENFASSUNG DER ERFINDUNG
In einer Ausführungsform betrifft die Erfindung ein System mit mindestens zwei Prozessoreinheiten, die mit mindestens zwei Speichereinheiten verbunden sind. Erste Datenbusse sind mit den Speichereinheiten verbunden. Zweite Datenbusse sind mit Prozessoreinheiten verbunden. Es sind Kreuzschienenverteiler vorgesehen, welche die ersten und die zweiten Datenbusse verbinden. Es ist eine Steuereinheit vorgesehen, welche die Kreuzschienenverteiler zum Verbinden ausgewählter Prozessoreinheiten mit ausgewählten Speichereinheiten steuert.
In einer weiteren Ausführungsform betrifft die Erfindung ein System, das mindestens zwei graphische Prozessoreinheiten umfasst, welche mit mindestens zwei dynamischen Halbleiterspeichern mit wahlfreiem Zugriff (DRAN) verbunden sind, wobei die ersten Datenbusse mit den DRAN-Speichern verbunden sind, wobei zweite Datenbusse mit den graphischen Prozessoreinheiten verbunden sind, wobei Kreuzschienenverteiler zwischen den ersten und zweiten Datenbussen vorgesehen sind, wobei eine Steuereinheit vorgesehen ist, welche die Kreuzschienenverteiler zum Verbinden der ausgewählten graphischen Prozessoreinheit mit ausgewählten DRAN-Speichereinheiten steuert.
Eine weitere Ausführungsform der Erfindung betrifft ein Verfahren zum Verbinden einer Prozessoreinheit mit einer Speichereinheit. Das Verfahren umfasst das Vorsehen von mindestens zwei Prozessoreinheiten, von mindestens zwei Speichereinheiten, sowie einem ersten und einem zweiten Datenbus. Das Verfahren umfasst weiterhin das Verbinden der ersten Datenbusse mit den Speichereinheiten und das Verbinden der zweiten Datenbusse mit den Prozessoreinheiten. Das Verfahren umfasst weiterhin das Vorsehen von Kreuzschienenverteilern, welche die ersten und die zweiten Datenbusse verbinden. Das Verfahren umfasst weiterhin das Steuern der Kreuzschienenverteiler zum Verbinden einer Prozessoreinheit mit einem ersten und/oder einem zweiten Speicher.
KURZE BESCHREIBUNG DER FIGUREN
Um ein detaillierteres Verständnis der oben beschriebenen Merkmale der vorliegenden Erfindung zu ermöglichen, wird im folgenden eine genauere Beschreibung der oben kurz zusammengefassten Erfindung unter Bezugnahme auf Ausführungsformen, von denen manche in den beigefügten Zeichnungen dargestellt sind, angegeben. Es wird jedoch darauf hingewiesen, dass die beigefügten Zeichnungen lediglich typische Ausführungsform der Erfindung zeigen und daher ihren Umfang nicht einschränken, da die Erfindung andere, ebenso wirksame Ausführungsformen zulassen kann.
1 zeigt eine schematische Darstellung eines Teils eines Datensystems; und
2 zeigt eine zweite Ausführungsform eines Datensystems.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
Die vorliegende Erfindung betrifft im Allgemeinen mikroelektronische Bausteine. Insbesondere betrifft die Erfindung programmierbare Strukturen, die sich für unterschiedliche Anwendungen in integrierten Schaltungen, beispielsweise in Speichervorrichtungen, eignen.
Die vorliegende Erfindung kann im Hinblick auf verschiedene funktionale Bauelemente beschrieben werden. Dabei wird darauf hingewiesen, dass solche funktionalen Bauelemente durch eine beliebige Anzahl von Hardware- und Softwarebauelementen umgesetzt werden können, die zum Durchführen der spezifischen Funktionen dienen. Die vorliegende Erfindung kann beispielsweise verschiedene integrierte Bauelemente einsetzen, die verschiedene elektrische Vorrichtung aufweisen, wie z.B. Widerstände, Transistoren, Kondensatoren, Dioden und dergleichen, deren Funktionsweise sich für verschiedene vorgesehene Zwecke eignen kann. Darüber hinaus kann die vorliegende Erfindung in jeder beliebigen integrierten Schaltungsanwendung eingesetzt werden, in der eine wirkungsvolle umkehrbare Polarität erwünscht ist. Solche allgemeinen Anwendungen sind für den Fachmann ersichtlich und werden nicht detailliert beschrieben. Außerdem wird darauf hingewiesen, dass verschiedene Bauelemente in geeigneter Weise mit anderen Bauelementen innerhalb beispielhafter Schaltungen gekoppelt oder verbunden sein können, und dass solche Verbindungen und Kopplungen durch direktes Verbinden zwischen Bauelementen und durch Verbinden mittels anderer dazwischen angebrachter Bauelemente und Vorrichtungen realisiert werden können.
1 zeigt ein System mit zwei Prozessoreinheiten, die mit mindestens zwei Speichereinheiten verbunden sind, wobei erste Datenbusse vorgesehen sind, die mit den Speichereinheiten verbunden sind, wobei zweite Datenbusse vorgesehen sind, die mit Prozessoreinheiten verbunden sind, wobei Kreuzschienenverteiler, auch Koppelfelder genannt, zwischen den ersten und zweiten Datenbussen vorgesehen sind, wobei eine Steuereinheit vorgesehen ist, welche die Kreuzschienenverteiler zum Verbinden ausgewählter Prozessoreinheiten mit ausgewählten Speichereinheiten steuert.
1 zeigt eine Teilansicht eines Systems mit einer ersten Speichereinheit 3 mit einer zweiten Schnittstelle 4, die mit einem ersten Datenbus 5 verbunden ist. Darüber hinaus ist eine zweite Speichereinheit 6 mit einer dritten Schnittstelle 7 vorgesehen, welche mit einem weiteren ersten Datenbus 8 verbunden ist. Darüber hinaus sind ein zweiter Datenbus 9 und ein weiterer zweiter Datenbus 10 vorgesehen. Der zweite Datenbus 9 ist mit einem ersten und einem zweiten Kreuzschienenverteiler 11, 12 verbunden. Der erste Kreuzschienenverteiler 11 ist darüber hinaus mit dem weiteren ersten Datenbus 8 verbunden. Der zweite Kreuzschienenverteiler 12 ist darüber hinaus mit dem ersten Datenbus 5 verbunden. Der erste und der zweite Kreuzschienenverteiler 11, 12 umfassen einen Eingang 13, der mit einer Steuerleitung 14 einer Steuereinheit 15 verbunden ist. In Abhängigkeit von dem von der Steuereinheit 15 an den ersten und zweiten Kreuzschienenverteiler 11, 12 gesandten Steuersignal können die ersten und zweiten Kreuzschienenverteiler 11, 12 den zweiten Datenbus 9 mit dem weiteren ersten Datenbus 8 und/oder den zweiten Datenbus 9 mit dem ersten Datenbus 5 verbinden.
Der weitere zweite Datenbus 10 ist mit einem dritten Kreuzschienenverteiler 16 und einem vierten Kreuzschienenverteiler 17 verbunden. Der dritte Kreuzschienenverteiler 16 ist darüber hinaus mit dem weiteren ersten Datenbus 8 verbunden. Der vierte Kreuzschienenverteiler 17 ist zusätzlich mit dem ersten Datenbus 5 verbunden. Der dritte und vierte Kreuzschienenverteiler 16, 17 weisen einen Eingang 13 auf, der mit einer Steuerleitung 14 der Steuereinheit 15 verbunden ist. In Abhängigkeit des Steuersignals, das von der Steuereinheit 15 an den dritten und vierten Kreuzschienenverteiler 16, 17 übertragen wird, kann der dritte und vierte Kreuzschienenverteiler 16, 17 den weiteren zweiten Datenbus 10 mit dem weiteren ersten Datenbus 8 und/oder mit dem ersten Datenbus 5 verbinden.
Der zweite Datenbus 9 ist mit einer dritten Schnittstelle 18 verbunden. Der weitere zweite Datenbus 10 ist mit einer weiteren dritten Schnittstelle 19 verbunden. Die dritte Schnittstelle 18 und die weitere dritte Schnittstelle 19 sind mit einem dritten Datenbus 20 verbunden. Der dritte Datenbus 20 ist mit einer ersten Schnittstelle 2 einer ersten Prozessoreinheit 1 verbunden. Darüber hinaus ist der dritte Datenbus 20 mit einer vierten Schnittstelle 21 der Steuereinheit 15 verbunden. Darüber hinaus ist eine zweite Prozessoreinheit 22 über eine weitere erste Schnittstelle 23 mit dem dritten Datenbus 20 verbunden.
Die Steuereinheit 15 ist über die Steuerleitungen 14 mit dem ersten, dem zweiten, dem dritten und dem vierten Kreuzschie nenverteiler 11, 12, 17, 16 verbunden. Die Steuereinheit 15 steuert die Verbindungen zwischen der ersten Prozessoreinheit 1 und der ersten und zweiten Speichereinheit 3, 6.
Darüber hinaus steuert die Steuereinheit 15 über den dritten Datenbus 20 die dritte und die weitere dritte Schnittstelle 18, 19 und bestimmt, welche der ersten oder zweiten Prozessoreinheit 1, 22 auf die dritte oder die weitere dritte Schnittstelle 18, 19 zugreifen darf. Auf diese Weise kann die Steuereinheit 15 die erste Prozessoreinheit 1 über die dritte Schnittstelle 18, den zweiten Datenbus 9, den ersten Kreuzschienenverteiler 11, und den weiteren ersten Datenbus 8 mit der zweiten Speichereinheit 6 verbinden. Darüber hinaus kann die Steuereinheit 15 auch einen Zugriff der ersten Prozessoreinheit 1 über die dritte Schnittstelle 18, den zweiten Datenbus 9, den zweiten Kreuzschienenverteiler 12 und den ersten Datenbus 5 auf die erste Speichereinheit 3 zulassen.
In einer weiteren Ausführungsform kann die Steuereinheit 1 durch einen Steuerbus mit der dritten, der weiteren dritten Schnittstelle 18, 19, dem ersten, dem zweiten, dem dritten und dem vierten Kreuzschienenverteiler 11, 12, 16, 17 verbunden sein, um die Zugriffe der ersten und der zweiten Prozessoreinheit 1, 22 auf die erste und/oder die zweite Speichereinheit 3, 6 zu steuern.
Darüber hinaus kann die Steuereinheit 15 einen Zugriff der ersten Prozessoreinheit 1 auf die erste Speichereinheit 3 über die weitere dritte Schnittstelle 19, den weiteren zweiten Datenbus 10, den vierten Kreuzschienenverteiler 17 und den ersten Datenbus 5 steuern.
Je nach gewählter Ausführungsform kann die Steuereinheit 15 einen Zugriff der zweiten Prozessoreinheit 22 über die dritte und/oder die weitere dritte Schnittstelle 18, 19 und die Kreuzschienenverteiler 11, 12, 16, 17 auf die erste und/oder die zweite Speichereinheit 3, 6 steuern.
Daher ist die Steuereinheit 15 in der Lage, die erste und/oder die zweite Speichereinheit 3, 6 der ersten und/oder der zweiten Prozessoreinheit 1, 22 zuzuordnen.
Je nach verwendeter Ausführungsform kann die Datenbreite der ersten oder zweiten Prozessoreinheit 1, 22 verändert werden, indem anstatt auf die erste Speichereinheit 3 auf die erste und die zweite Speichereinheit 3, 6 zugegriffen wird. So ist es möglich, die Datenbreite der ersten Schnittstelle 2 der ersten Prozessoreinheit 1 an eine Ist-Situation anzupassen. Darüber hinaus ist es möglich, eine Speicherkapazität für eine Prozessoreinheit an eine Ist-Situation anzupassen, z.B. die erste Prozessoreinheit 1 über die dritte Schnittstelle 18, den zweiten Datenbus 9, den ersten und zweiten Kreuzschienenverteiler 11, 12 und den ersten und weiteren ersten Datenbus 5, 8 mit der ersten und der zweiten Speichereinheit 3, 6 zu verbinden. Wenn die erste Prozessoreinheit 1 weniger Speicherkapazität benötigt, verbindet die Steuereinheit 15 die erste Prozessoreinheit 1 nur mit der ersten oder der zweiten Speichereinheit 3, 6.
Die erste und die weitere erste Schnittstelle 2, 23 können so gesteuert werden, dass die Datenbreite der ersten und der weiteren ersten Schnittstelle 2, 23 zum Austausch von Daten mit einer oder mehreren Speichereinheiten gesteuert werden kann.
In einer weiteren Ausführungsform können die erste Prozessoreinheit 1 und die zweite Prozessoreinheit 22 ein Informationssignal an die Steuereinheit 15 senden, das anzeigt, wie viel Speicherkapazität erforderlich ist und/oder das die Datenbreite der ersten und der weiteren ersten Schnittstelle 2, 23 anzeigt. Darüber hinaus kann die Information eine Priorität der ersten oder zweiten Prozessoreinheit 1, 22 anzeigen. Daher kann die Steuereinheit 15 auch die Priorität der ersten und zweiten Prozessoreinheit 1, 22 berücksichtigen, um die verfügbare Datenbreite und/oder die verfügbaren Speicherein heiten 3, 6 der ersten und/oder der zweiten Prozessoreinheit zuzuweisen.
In einer weiteren Ausführungsform wird die Zuweisung der Speichereinheiten an die Prozessoreinheiten sowie die Zuweisung der verfügbaren Datenbreite der Datenbusse bei einem Hochfahren der Steuereinheit bestimmt. Darüber hinaus kann die Zuweisung der Datenbreite und der Speichereinheiten an die unterschiedlichen Prozessoreinheiten während des Betriebs des Datensystems angepasst werden.
Die Steuereinheit 15 kann eine größere Datenbreite der Datenbusse und eine größere Speicherkapazität, z.B. mehr Speichereinheiten, an eine Prozessoreinheit mit einer höheren Priorität zuweisen.
Die Prozessoreinheit kann nach dem Beenden einer Aufgabe mit einer Speichereinheit Informationen an die Steuereinheit übertragen, um die Steuereinheit davon zu informieren, dass auf diese Speichereinheit derzeit von der Prozessoreinheit nicht zugegriffen wird. Die Steuereinheit kann dann die freie Speichereinheit einer anderen Prozessoreinheit zuweisen.
Der erste und der weitere erste Datenbus 5, 8 können in einer gekreuzten Anordnung zum zweiten Datenbus 9 und dem weiteren Datenbus 10 stehen. An den Kreuzungspunkten sind die Kreuzschienenverteiler angeordnet, um einen ersten und einen weiteren ersten Datenbus 5, 8 mit einem zweiten oder einem weiteren zweiten Datenbus 9, 10 durch entsprechendes Steuern des Kreuzschienenverteilers durch die Steuereinheit 15 zu verbinden.
Die Kreuzschienenverteiler können Übertragungsgatter 27 umfassen, um in Abhängigkeit von einem Steuersignal zwei Datenbusse zu verbinden. Die Kreuzschienenverteiler 11, 12, 16, 17 können durch Mikrosockel (bumps) 28 mit den Datenbussen 5, 8, 9, 10 verbunden sein.
Die Prozessoreinheiten 1, 22 können als graphische Prozessoreinheiten realisiert sein und die Speichereinheiten 3, 6 können als DRAM-Speichereinheiten realisiert sein.
2 zeigt eine weitere Ausführungsform der Erfindung mit der ersten Prozessoreinheit 1, der zweiten Prozessoreinheit 22 und einer dritten Prozessoreinheit 24. Jede der Prozessoreinheiten ist über eine Schnittstelle mit dem dritten Datenbus 20 verbunden. Der dritte Datenbus 20 ist mit dritten Schnittstellen 18 verbunden, welche mit zweiten Datenbussen 9 verbunden sind. Die ersten Datenbusse 5 sind im Vergleich zu den zweiten Datenbussen 9 rechtwinklig angeordnet, wobei an Kreuzungspunkten der ersten und zweiten Datenbusse 5, 9 Kreuzschienenverteiler 25 angeordnet sind, die in der Figur als eine Verbindungsleitung mit zwei Punkten gezeigt sind, die auf einem ersten Datenbus 5 und einem zweiten Datenbus 9 angeordnet sind. Jeder zweite Datenbus 9 ist mit einer Speichereinheit 26 verbunden.
Darüber hinaus steuert eine Steuereinheit 15 eine Schaltposition der Kreuzschienenverteiler 25 und die dritten Schnittstellen 18. Wie in 2 gezeigt ist, haben die unterschiedlichen Prozessoreinheiten 1, 22, 24 unterschiedliche Datenbreiten. Die erste Prozessoreinheit 1 weist eine Schnittstelle mit einer Datenbreite von 32 Bits auf, die zweite Prozessoreinheit weist eine Schnittstelle mit einer Datenbreite von 128 Bits auf und die dritte Prozessoreinheit 24 weist eine Schnittstelle mit einer Datenbreite von 64 Bits auf. Die Datenbreite des zweiten Datenbusses 9 beträgt in dieser Ausführungsform 32 Bit. Daher ist es notwendig, die dritte Prozessoreinheit 24 mit zwei dritten Schnittstellen 18 und die zweite Prozessoreinheit 22 mit vier dritten Schnittstellen 18 zu verbinden, um der ersten Prozessoreinheit 24 die erforderliche Datenbreite zur Verfügung zu stellen. Je nach Ausführungsform kann eine Prozessoreinheit mit unterschiedlichen Speichereinheiten verbunden sein, um eine Daten verbindung mit der gesamten Datenbreite der jeweiligen Prozessoreinheit herzustellen. Beispielsweise ist die zweite Prozessoreinheit 22 über vier dritte Schnittstellen 18 mit vier Speichereinheiten 26 (Speichereinheiten 2, 4, 6 und 9) parallel verbunden. Jede Verbindung zwischen einem ersten und einem zweiten Datenbus 5, 9 ist in der Figur als ausgefüllter schwarzer Kreuzschienenverteiler 25 am Kreuzungspunkt des ersten und des zweiten Datenbusses dargestellt. Ein offener Kreuzschienenverteiler ist in 2 als weißer Kreuzschienenverteiler zwischen dem ersten und dem zweiten Datenbus gezeigt.
Die dritte Prozessoreinheit 24 ist mit vier Speichereinheiten 26 verbunden, wobei zwei Speichereinheiten 26 mit derselben dritten Schnittstelle 18 verbunden sind (d.h. Speichereinheiten 5 und N sind über den Speicher I/F 6, und die Speichereinheiten 3 und 8 sind über den Speicher I/F 7 verbunden). Diese Ausführungsform hat den Vorteil, dass die gesamte Datenbreite der Schnittstelle der dritten Prozessoreinheit 24 verwendet werden kann und die Speicherkapazität durch paralleles Verbinden zweier Speichereinheiten für jeden zweiten Datenbus 9, der mit der dritten Prozessoreinheit 24 verbunden ist, erhöht wird. Dies hat den Vorteil, dass, wenn eine Speichereinheit mit Daten aus der Prozessoreinheit aufgefüllt wird, die zweite Speichereinheit, die mit demselben Datenbus 9 verbunden ist, zum Einschreiben oder Auslesen von Daten durch die dritte Prozessoreinheit 24 verwendet werden kann. Um die Speichereinheit zu adressieren, kann ein erstes signifikantes Bit eines Datenprotokolls, das zum Austausch von Daten zwischen einer Prozessoreinheit und einer Speichereinheit verwendet wird, zum Zuweisen der Daten an eine von zwei Speichereinheiten, die parallel zu einem zweiten Datenbus 9 geschaltet sind, eingesetzt werden.
Die erste, die zweite und die dritte Prozessoreinheit 1, 22, 24 sind über den dritten Datenbus 20 mit der Steuereinheit 15 verbunden. Die dritten Schnittstellen 18 und die Kreuzschie nenverteiler 25 sind über in der Figur nicht gezeigte Steuerleitungen mit der Steuereinheit 15 verbunden. Je nach verwendeter Ausführungsform kann auch ein Steuerbus verwendet werden, um die Steuereinheit 15 mit den dritten Schnittstellen 18 und den Kreuzschienenverteilern 25 zu verbinden.
Jede Speichereinheit kann mit einer Busschnittstelle derselben Datenbreite, z.B. 32 Bit, ausgestattet sein. Die Speicherdichte einer jeden Speichereinheit ist vorzugsweise identisch, kann aber auch unterschiedlich sein. Die Speicherschnittstellen können identisch sein und dieselbe Datenbreite wie eine Speichereinheit aufweisen. Das Speichersystem sollte wesentlich mehr Speichereinheiten als Speicherschnittstellen aufweisen. Die Datenbreite der Busschnittstelle der Prozessoreinheiten kann der Datenbreite der Busschnittstelle einer Speichereinheit entsprechen, oder ein Vielfaches davon sein. Das neue Konzept verwendet Kreuzschienenverteiler im Speichersystem, um einzelne Speichereinheiten mit Speicherschnittstellen in Abhängigkeit von den Erfordernissen der beiden Prozessoreinheiten im Hinblick auf die Bandbreite und/oder die Speicherdichte für Betriebsvorgänge zu verbinden. Die Steuereinheit weist den Speichereinheiten die Speicherschnittstellen zu. Die Zuweisung kann beim Hochfahren eingestellt werden und während der Übertragung rekonfiguriert werden.
Ein Vorteil des neuen Konzepts besteht darin, dass die Zuweisung der Speichereinheiten an die Prozessoreinheit flexibel ist. Eine Rekonfiguration der Zuweisung sollte die aktuelle Leistung und der Bedarf der Prozessoreinheiten im Hinblick auf die Speicherdichte sowie eine Priorität der Prozessoreinheiten berücksichtigen. Beispielsweise kann die Prozessoreinheit, sobald sich eine Priorität einer Prozessoreinheit erhöht, seine Speicherbandbreite durch Anfordern eines breiteren Busses von der Steuereinheit erweitern. Die Bandbreite einer Datenverbindung kann auf eine Anforderung einer Prozessoreinheit 1, 22, 24 hin durch die Steuereinheit 15 angegli chen werden. Die durchschnittliche Verwendung der vorhandenen Busschnittstelle kann im Vergleich zu einem gemeinsamen Speichersystem niedriger sein; dadurch wird der Betrieb der Speicherschnittstelle mit einer geringeren Geschwindigkeit und einer sicheren Leistung ermöglicht.
Hat eine Prozessoreinheit einen Zugriff auf eine Speichereinheit beendet, so kann dies der Steuereinheit mitgeteilt werden, die wiederum die Speichereinheit der Prozessoreinheit, die den Zugriff beendet hat, einer anderen Prozessoreinheit zuweist. Die Rekonfiguration hat eine starke Nutzung der vorhandenen Speicherdichte zur Folge. Die Speichereinheiten können als einzelne monolithische Silizium-Speicherchips ausgeführt sein. Die Speicherchips können DRAM-Speicher oder SRAM-Speicher sein.
Die Kreuzschienenverteiler und die Speicherchips können mit Übertragungsgattern ausgebildet sein, welche die Speicherbusse und Prozessoreinheitenbusse miteinander verbinden. Das Signalrouting kann auf Metallschichten oberhalb des Speicher-Arrays durchgeführt werden. Durch Mikrosockel wäre es möglich, mehrere tausend Zwischenverbindungen auf einen einzelnen Speicherchip aufzubringen.
Die Ausführungsform von 2 zeigt einen monolithischen Halbleiterspeicherbaustein, wobei die dritten Schnittstellen Speicherschnittstellen sind und der erste und der zweite Datenbus, die Speichereinheiten und die Steuereinheit auf dem monolithischen Halbleiterspeicherbaustein angeordnet sind. Der Halbleiterspeicherbaustein kann als DRAM- oder als SRAM-Speicher ausgebildet sein.
Obwohl sich die vorstehende Beschreibung auf Ausführungsformen der vorliegenden Erfindung bezieht, können andere und weiterbildende Ausführungsformen der Erfindung entwickelt werden, ohne dabei über den Umfang der Erfindung hinauszuge hen, welcher in den nachfolgenden Patentansprüchen angegeben ist.

1: erste Prozessoreinheit
2: erste Schnittstelle
3: erste Speichereinheit
4: zweite Schnittstelle
5: erster Datenbus
6: zweite Speichereinheit
7: dritte Schnittstelle
8: weiterer erster Datenbus
9: zweiter Datenbus
10: weiterer zweiter Datenbus
11: erster Kreuzschienenverteiler
12: zweiter Kreuzschienenverteiler
13: Eingang
14: Steuerleitung
15: Steuereinheit
16: dritter Kreuzschienenverteiler
17: vierter Kreuzschienenverteiler
18: dritte Schnittstelle
19: weitere dritte Schnittstelle
20: dritter Datenbus
21: vierte Schnittstelle
22: zweite Prozessoreinheit
23: weitere erste Schnittstelle
24: dritte Prozessoreinheit
25: Kreuzschienenverteiler
26: Speichereinheit

Claims

System, das die folgenden Merkmale aufweist: – mindestens zwei Prozessoreinheiten (1, 22); – mindestens zwei Speichereinheiten (3, 6); – erste Datenbusse (5, 8), die mit entsprechenden Datenbussen der Speichereinheiten (3, 6) verbunden sind; – zweite Datenbusse (9, 10), die mit entsprechenden Datenbussen (20) der Prozessoreinheiten (1, 22) verbunden sind; – ein oder mehrere Schalter (11, 12, 16, 17), wobei jeder Schalter (11, 12, 16, 17) dazu dient, mindestens einen der ersten Datenbusse (5, 8) selektiv mit mindestens einem der zweiten Datenbusse (9, 10) zu verbinden, wobei die entsprechende Speichereinheit (3, 6) und die entsprechende Prozessoreinheit (1, 22) miteinander in Verbindung gebracht werden; und – eine Steuereinheit (15) zum Steuern eines oder mehrerer Schalter (11, 12, 16, 17).
System nach Anspruch 1, wobei die Speichereinheiten (3, 6) jeweils entsprechende erste Schnittstellen (4, 7) zu den entsprechenden ersten Datenbussen (5, 8) aufweisen, wobei die ersten Schnittstellen (4, 7) jeweils eine vorgegebene Datenbreite aufweisen, und wobei die Prozessoreinheiten (3, 6) jeweils entsprechende zweite Schnittstellen (2, 23) zu den entsprechenden zweiten Datenbussen (9, 10, 20) aufweisen und eine Datenbreite aufweisen, die mindestens der Datenbreite der Speichereinheiten (36) entspricht.
System nach Anspruch 2, wobei die ersten und die zweiten Datenbusse (5, 8, 9, 10) dieselbe Datenbreite aufweisen, und weiterhin eine entsprechende dritte Schnittstelle (18, 19) umfassen, die jeden zweiten Datenbus (9, 10) an eine entsprechende zweite Schnittstelle (2, 23) koppelt, und wobei die Steuereinheit die dritten Schnittstellen (18, 19) zum Verbinden der entsprechenden zweiten Datenbusse (9, 10) mit einer der Prozessoreinheiten (1, 22) steuert.
System nach einem der Ansprüche 1 bis 3, wobei die ersten Datenbusse (5, 8) parallel und die zweiten Datenbusse (9, 10) parallel angeordnet sind, wobei die ersten und die zweiten Datenbusse (5, 8, 9, 10) in einer gekreuzten Struktur angeordnet sind, und wobei einer der Schalter (11, 12, 16, 17) an jedem Kreuzungspunkt eines festgelegten ersten Datenbusses (5, 8) und eines festgelegten zweiten Datenbusses (9, 10) angeordnet ist, wobei der Schalter (11, 12, 16, 17) den festgelegten ersten und den festgelegten zweiten Datenbus (5, 8, 9, 10) an den entsprechenden Kreuzungspunkten in Abhängigkeit von einem Steuersignal der Steuereinheit (15) verbindet.
System nach einem der Ansprüche 1 bis 4, wobei die Steuereinheit (15) einen beliebigen der ein oder mehreren Schalter (11, 12, 16, 17) so steuert, dass einer der zweiten Datenbusse (9, 10) mit einem oder mit mehreren der ersten Datenbusse (5, 8) verbunden wird.
System nach einem der Ansprüche 1 bis 5, wobei die Steuereinheit (15) einen festgelegten der ein oder mehreren Schalter (11, 12, 16, 17) so steuert, dass zwei oder mehrere zweite Datenbusse (9, 10) mit einer der Prozessoreinheiten (1, 22) verbunden werden.
System nach einem der Ansprüche 1 bis 6, wobei die Steuereinheit (15) einen festgelegten der ein oder mehreren Schalter (11, 12, 16, 17) so bedient, dass einer der zweiten Datenbusse (9, 10) mit zwei oder mehreren der ersten Datenbusse (5, 8) verbunden wird, und wobei die Steuereinheit einen festgelegten der ein oder mehreren Schalter (11, 12, 16, 17) so bedient, dass zwei oder mehrere der zweiten Datenbusse (9, 10) mit einer der Prozessoreinheiten (1, 22) verbunden werden.
System nach einem der Ansprüche 1 bis 7, wobei der eine oder die mehreren Schalter (11, 12, 16, 17) Transfergatter aufweisen.
System nach einem der Ansprüche 1 bis 8, wobei Mikrosockel die Schalter (11, 12, 16, 17) mit den ersten und zweiten Datenbussen (5, 8, 9, 10) verbinden.
System nach einem der Ansprüche 1 bis 9, wobei eine Anzahl der Speichereinheiten (3, 6) größer als eine Anzahl der Prozessoreinheiten (1, 22) ist.
System, das die folgenden Merkmale aufweist: – mindestens zwei graphische Prozessoreinheiten (1, 22); – mit mindestens zwei Speichereinheiten (3, 6); – erste Datenbusse (5, 8), die mit entsprechenden Datenbussen der Speichereinheiten (3, 6) verbunden sind; – zweite Datenbusse (9, 10), die mit entsprechenden Datenbussen (20) der Prozessoreinheiten (1, 22) verbunden sind; – einen oder mehrere Schalter (11, 12, 16, 17), wobei jeder Schalter (11, 12, 16, 17) dazu dient, mindestens einen der ersten Datenbusse (5, 8) selektiv mit mindestens einem der zweiten Datenbusse (9, 10) zu verbinden, wobei die entsprechenden Speichereinheiten (3, 6) und Prozessoreinheiten (1, 22) miteinander in Verbindung stehen; und – eine Steuereinheit (15), die dazu dient, den einen oder die mehreren Schalter (11, 12, 16, 17) zu steuern.
System nach Anspruch 11, wobei die Speichereinheiten (3, 6) jeweils entsprechende erste Schnittstellen (4, 7) mit den entsprechenden ersten Datenbussen (5, 8) aufweisen, wobei die ersten Schnittstellen (4, 7) jeweils eine vor gegebene Datenbreite aufweisen, und wobei die Prozessoreinheiten (1, 22 jeweils entsprechende zweite Schnittstellen (2, 23) mit den entsprechenden zweiten Datenbussen (9, 10) aufweisen, und eine Datenbreite aufweisen, die mindestens der Datenbreite der Speichereinheiten (3, 6) entspricht.
System nach Anspruch 12, wobei die ersten und die zweiten Datenbusse (5, 8, 9, 10) dieselbe Datenbreite aufweisen, und außerdem eine entsprechende dritte Schnittstelle (18, 19) umfassen, die jeden zweiten Datenbus (9, 10) mit einer entsprechenden der zweiten Schnittstellen (2, 23) verbindet, und wobei die Steuereinheit (15) die dritten Schnittstellen (18, 19) steuert, um den entsprechenden zweiten Datenbus (2, 23) mit einer der Prozessoreinheiten (1, 22) zu verbinden.
System nach einem der Ansprüche 11 bis 13, wobei die Steuereinheit (15) einen festgelegten des einen oder der mehreren Schalter (11, 12, 16, 17) so bedient, dass einer der zweiten Datenbusse (9, 10) mit einem oder mit mehreren der ersten Datenbusse (5, 8) verbunden wird.
System nach einem der Ansprüche 11 bis 14, wobei die Steuereinheit (15) einen festgelegten der ein oder mehreren Schalter (11, 12, 16, 17) so betreibt, dass zwei oder mehrere zweite Datenbusse (9, 10) mit einer der Prozessoreinheiten (1, 22) verbunden werden.
System nach einem der Ansprüche 11 bis 15, wobei die Steuereinheit (15) einen festgelegten der ein oder mehreren Schalter (11, 12, 16, 17) so betreibt, dass einer der zweiten Datenbusse (9, 10) mit zwei oder mehreren der ersten Datenbusse (5, 8) verbunden wird, und wobei die Steuereinheit (15) einen festgelegten der ein oder mehreren Schalter (11, 12, 16, 17) so betreibt, dass zwei oder mehrere der zweiten Datenbusse (9, 10) mit einer der Prozessoreinheiten (1, 22) verbunden werden.
Verfahren zum Verbinden einer Prozessoreinheit mit einer Speichereinheit, wobei das Verfahren die folgenden Schritte aufweist: – Bereitstellen eines Systems, das die folgenden Merkmale aufweist: – mindestens zwei Prozessoreinheiten; – mindestens zwei Speichereinheiten; – erste Datenbusse, die mit entsprechenden Datenbussen der Speichereinheiten verbunden sind; und – zweite Datenbusse, die mit entsprechenden Datenbussen der Prozessoreinheiten verbunden sind; und – ein selektives Koppeln mindestens eines der ersten Datenbusse an mindestens einen der zweiten Datenbusse; wobei die entsprechende Speichereinheit und die entsprechende Prozessoreinheit selektiv miteinander in Verbindung gebracht werden.
Verfahren nach Anspruch 17, wobei das selektive Koppeln durch Bedienen eines oder mehrerer Schalter, die zwischen mindestens einen ersten Datenbus und mindestens einen zweiten Datenbus geschaltet sind, durchgeführt wird.
Verfahren nach Anspruch 17 oder 18, wobei das selektive Koppeln das Bedienen eines oder mehrerer Schalter umfasst, um eine der Prozessoreinheiten mit mindestens zwei ersten Datenbussen zu verbinden.
Verfahren nach einem der Ansprüche 17 bis 19, wobei das selektive Koppeln das Bedienen von zwei oder mehreren der Schalter umfasst, um einen der zweiten Datenbusse mit einem der ersten Datenbusse zu verbinden.
Verfahren nach einem der Ansprüche 17 bis 20, wobei das selektive Koppeln das Bedienen des einen oder der mehreren Schalter gemäß einer vorrangigen Information über eine beliebige der Prozessoreinheiten umfasst wobei die vorrangige Information den beliebigen Prozessoreinheiten eine Priorität zuordnet, die bestimmt, mit wie vielen der Speichereinheiten die beliebige Prozessoreinheit verbunden werden soll.
Verfahren nach Anspruch 21, wobei eine höhere Priorität dazu führt, dass die beliebige Prozessoreinheit mit mehr Speichereinheiten verbunden wird, als bei einer niedrigen Priorität.
Verfahren nach einem der Ansprüche 17 bis 22, das weiterhin folgende Schritte umfasst: – Bestimmen, dass eine festgelegte Prozessoreinheit einen Zugriff auf eine festgelegte Speichereinheit abschließt; und – als Reaktion auf die Bestimmung, Verbinden der beliebigen Speichereinheit mit einer anderen der Prozessoreinheiten.
Verfahren nach einem der Ansprüche 17 bis 23, das weiterhin folgende Schritte umfasst: – Zuweisen der Speichereinheiten zu entsprechenden Prozessoreinheiten beim Hochfahren des Systems.
Verfahren nach Anspruch 24, wobei eine bevorzugte Speicherkapazität einer jeden Prozessoreinheit beim Durchführen der Zuweisung der Speichereinheiten an die Prozessoreinheiten berücksichtigt wird.