DE19723432B4

DE19723432B4 - Halbleiterspeicher-Bauelement mit Bänken

Info

Publication number: DE19723432B4
Application number: DE19723432A
Authority: DE
Inventors: Jung Won Ichon Suh
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: Conversant IP NB 868 Inc
Priority date: 1996-06-29
Filing date: 1997-06-04
Publication date: 2005-03-03
Anticipated expiration: 2017-06-05
Also published as: GB9712293D0; JPH1069767A; GB2314654A; TW358179B; DE19723432A1; KR980004968A; GB2314654B; KR100203145B1; US6209056B1

Abstract

Halbleiterspeicher-Bauelement mit Bänken, wobei die Bänke in einer Anzahl von 2^X+Y vorhanden sind, wobei das Halbleiterspeicher-Bauelement eine 2^A-Bit-Kapazität aufweist und 2^A-B-1 Zellengruppierungsblöcke aufweist, von denen jeder zwei 2^B-Bit-Zellengruppierungen aufweist, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist, mit:
(a) 2^X+Y Zellengruppen, welche durch Teilen jeder der 2^B-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y ausgebildet werden, wobei 2^B-X-Y Zellen jeder der 2^X+Y Zellengruppierungen zugeordnet werden können,
(b) 2^X+Y Bankabschnitte, wobei jeder der 2^X+Y Zellengruppen als Bankabschnitt einer der entsprechenden 2^X+Y Bänke festgelegt wird, wobei A, B, X und Y natürliche Zahlen ungleich Null sind.

Description

Die vorliegende Erfindung betrifft allgemein ein Halbleiterspeicher-Bauelement, in welchem einzelne Zellen effizient in Bänken unterteilt sind, und insbesondere betrifft die Erfindung die Verteilung von Bänken zum Unterteilen jeder Zellengruppierung vertikal und horizontal in mehrere Bänke und zum Minimieren der Länge eines Datenbusses, um einen Hochgeschwindigkeitsbetrieb des Halbleiterspeicher-Bauelements zu ermöglichen.
Üblicherweise wird auf eine Gruppe von Zellen in einem Halbleiterspeicher-Bauelement, Bank genannt, einzeln zugegriffen. Jedes in großem Umfang integrierte Halbleiterspeicher-Bauelement erfordert mehrere Bänke, weil das Leistungsvermögen durch einen Bänkeverschachtelungsbetrieb erhöht ist.
Beispielsweise erfordert ein dynamischer 16-MBit-Zugriffspeicher (DRAM) zwei Bänke, ein 64-MBit-DRAM erfordert 4 Bänke, ein 256-MBit-DRAM erfordert 8 oder 16 Bänke und ein 1-GBit-DRAM erfordert 32 oder mehr Bänke.
Die Verteilung von Bänken wird zur Verbesserung der Arbeitsgeschwindigkeit des Halbleiterspeicher-Bauelements durchgeführt. Dies ist deshalb der Fall, weil die Arbeitsgeschwindigkeit des Halbleiterspeicher-Bauelements geringer ist als diejenige eines Mikroprozessors, was zu einer Verschlechterung des Systemgesamtleistungsvermögens führt. Um die Hochgeschwindigkeits- und Breitbandanforderungen an das Halbleiterspeicher-Bauelement zu erfüllen, müssen mehrere Bänke in dem Halblei terspeicher-Bauelement vorgesehen werden. Ein derartiges herkömmliches Bänkeverteilungsverfahren für das Halbleiterspeicher-Bauelement wird nachfolgend anhand von 1 erläutert.
1 zeigt eine Ansicht einer Bänkeverteilungskonfiguration eines herkömmlichen Halbleiterspeicher-Bauelements. Wie in dieser Zeichnung gezeigt, weist das herkömmliche Halbleiterspeicher-Bauelement mehrere Bänke (beispielsweise 4 Bänke 0-3) auf, von denen jede mit zwei Bankabschnitten oder linken und rechten Bankabschnitten, jeweils entsprechend Zellengruppierungen, versehen ist. Ein Spaltendekoder ist mit sowohl den linken wie den rechten Bankabschnitten verbunden und ein Zeilendekoder ist zwischen den linken und rechten Bankabschnitten angeordnet und gemeinsam mit ihnen verbunden.
Ein Datenbus ist mit N (N = natürliche Zahl) Datenbusleitungen zum Übertragen von Daten von den Bänken 0 bis 3 zu N Ein/Ausgangsanschlussfeldern versehen.
Bei dem vorstehend erläuterten herkömmlichen Halbleiterspeicher-Bauelement ist der Datenbus jedoch extrem lang, weil er Daten von sämtlichen der Bänke 0 bis 3 zu den Ein/Ausgangsanschlussfeldern überträgt, was zu einer Verzögerung bei der Datenausgabe führt. Eine derartige Datenausgabeverzögerung macht einen Hochgeschwindigkeitsbetrieb des Halbleiterspeicher-Bauelements unmöglich.
Außerdem erfordert die Bänkeimplementation dieselbe Anzahl an Zeilendekodern und Zeilensteuersignalen wie Bänke vorhanden sind, was zu einer deutlichen Erhöhung der Chipfläche führt.

Beispielsweise ist in der Druckschrift „A 1.6GB/s Data-Rate 1Gb Synchronous DRAM with Hierachical Square-Shaped Memory Block and Distributed Bank Architecture" von Nitta Y. et al., IEEE International Solid-State Circuits Conference, Februar 1996, S.376-377, ein synchroner 1Gb DRAM-Speicher (SDRAM) beschrieben, welcher eine Datenrate von 1,6 Gb/s aufweist. Dessen hohe Datenrate und große Speicherkapazität ist für ein vereinheitlichtes Speichersystem bestimmt, in welchem ein einziger DRAM-Array als ein Hauptspeicher und ein 3D-Graphik-Speicher zeitlich verzahnt funktioniert.

Die vorliegende Erfindung ist deshalb im Hinblick auf die vorstehend genannten Probleme gemacht worden, und eine Aufgabe der Erfindung besteht darin, ein Verfahren zum Verteilen von Bänken in einem Halbleiterspeicher-Bauelement zu schaffen, bei welchem jede Zellengruppierung vertikal und horizontal in mehrere Bänke unterteilt wird, so dass ein Hochgeschwindigkeitsbetrieb des Halbleiterspeicher-Bauelements möglich ist.

Gemäß einem Aspekt schafft die Erfindung ein Halbleiterspeicher-Bauelement mit Bänken, wobei die Bänke in einer Anzahl von 2^X+Y vorhanden sind, wobei das Halbleiterspeicher-Bauelement eine 2^A-Bit-Kapazität aufweist und 2^A-B-1 Zellengruppierungsblöcke aufweist, von denen jeder zwei 2^B-Bit-Zellengruppierungen aufweist, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist, mit:

(a) 2^X+Y Zellengruppen, welche durch Teilen jeder der 2^B-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y ausgebildet werden, wobei 2^B-X-Y Zellen jeder der 2^X+Y Zellengruppierungen zugeordnet werden können,
(b) 2^X+Y Bankabschnitte, wobei jeder der 2^X+Y Zellengruppen als Bankabschnitt einer der entsprechenden 2^X+Y Bänke festgelegt wird, wobei A, B, X und Y natürliche Zahlen ungleich Null sind.

Gemäß einem weiteren Aspekt schafft die Erfindung ein Halbleiterspeicher-Bauelement mit Bänken, wobei die Bänke in einer Anzahl von 2^X+Y-P vorhanden sind, wobei das Halbleiterspeicher-Bauelement eine 2^A-Bit-Kapazität aufweist und 2^A-B-1-Zellengruppierungsblöcke aufweist, von denen jeder zwei 2^B-Bit-Zellengruppierungen aufweist, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist, mit:

(a) 2^X+Y Zellengruppen, welche durch Teilen jeder der 2B-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y ausgebildet werden, wobei 2^B-X-Y Zellen jeder der 2^X+Y Zellengruppierungen zugeordnet werden können,
(b) 2^p Bankabschnitte, wobei jeweils 2^p der 2^X+Y Zellengruppen als Bankabschnitt einer entsprechenden der 2^X+Y-P Bänke festgelegt werden, wobei A, B, P, X und Y natürliche Zahlen ungleich Null sind.

Gemäß noch einem weiteren Aspekt schafft die Erfindung ein Halbleiterspeicher-Bauelement mit Bänken, wobei die Bänke in einer Anzahl von 2^X+Y+1 vorhanden sind, wobei das Halbleiterspeicher-Bauelement eine 2^A-Bit-Kapazität aufweist und 2^A-B-1 Zellengruppierungsblöcke aufweist, von denen jeder zwei 2^B-Bit-Zellengruppierungen aufweist, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist, mit:

(a) 2^X+Y Zellengruppen, welche durch Teilen jeder der 2^B-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y ausgebildet werden, wobei 2^B-X-Y Zellen jeder der 2^X+Y Zellengruppierungen zugeordnet werden können,
(b) 2^X+Y+1 Bankabschnitte, wobei jeder der 2^X+Y+1 Zellengruppen als Bankabschnitt einer der entsprechenden 2^X+Y+1 Bänke festgelegt wird, wobei A, B, X und Y natürliche Zahlen ungleich Null sind.

Nachfolgend wird die Erfindung anhand der Zeichnungen beispielhaft näher erläutert; es zeigen:

1 eine Ansicht einer Bänkeverteilungskonfiguration eines herkömmlichen Halbleiterspeicher-Bauelements,

2 eine Ansicht einer Bänkeverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung,

3 eine Ansicht einer Bänkeverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer zweiten Ausführungsform der vorliegenden Erfindung,

4 eine Ansicht einer Bänkeverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer dritten Ausführungsform der vorliegenden Erfindung,

5 eine Ansicht einer Bänkeverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer vierten Ausführungsform der vorliegenden Erfindung,

6A eine Ansicht von Vertikal- und Horizontalbänkewahlsignalen, die bei der vorliegenden Erfindung verwendet werden, und

6B ein Schaltungsdiagramm des Aufbaus eines Bänkefreigabesignalgenerators in Übereinstimmung mit der vorliegenden Erfindung.

2 zeigt eine Ansicht einer Bänkeverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Wie in dieser Zeichnung gezeigt, weist das Halbleiterspeicher-Bauelement mehrere Zellengruppierungsblöcke (beispielsweise 4 Zellengruppierungsblöcke) auf, von denen jeder mit 2 Zellengruppierungen versehen ist. Jede der Zellengruppierungen ist vertikal durch 2 und horizontal durch 2 in 4 Zellengruppen unterteilt, von denen jede einen Bankabschnitt bildet. Ein Spaltendekoder ist mit jeder der Zellengruppierungen verbunden, und ein Zeilendekoder ist zwischen den 2 Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden.

Das Halbleiterspeicher-Bauelement weist ferner mehrere Bänke (beispielsweise 4 Bänke 0-3) auf, von denen jede mit 8 Bankabschnitten entsprechend jeweils den Zellengruppierungen versehen ist. Beispielsweise weist die Bank 0, die in der Zeichnung durch Doppelstriche bezeichnet ist, 8 Bankabschnitte auf, die jeweils in den Zellenarrays verteilt sind.

Wenn auf eine der vier Bänke 0-3 zugegriffen wird, werden Daten von den acht Bankabschnitten der entsprechenden Bank gleichzeitig ausgegeben, was zu einer erhöhten Ausgabegeschwindigkeit führt.

Ein Datenbus ist entsprechend jeder der Zellengruppierung vorgesehen und weist N/8 Datenbusleitungen auf. Auf diese Weise ist die Länge des Datenbusses minimiert.

In dem Fall, dass das Halbleiterspeicher-Bauelement eine 2^A-Bit-Kapazität aufweist und 2^A-B-1 Zellengruppierungsblöcke aufweist, von denen jeder 2^B-Bit-Zellengruppierungen, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, die zwischen den zwei Zellengruppierungen in jedem der Zellenblöcke angeordnet und gemeinsam mit ihnen verbunden sind (wobei A und B natürliche Zahlen sind und 2^A die Anzahl an Zellen n dem Speicher-Bauelement bezeichnet) aufweist, ist jede der 2^B-Bit-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y in 2^X+Y Zellengruppen unterteilt, von denen jede 2^B-X-Y Zellen enthält, wobei X und Y natürliche Zahlen sind. Jede der 2^X+Y Zellengruppen ist als Bankabschnitt von jeder der 2^X+Y Banken festgelegt.

In anderen Worten weist das Halbleiterspeicher-Bauelement 2^X+Y Bänke auf, von denen jede eine 2^A-X-Y-Bit-Kapazität aufweist. Jede der 2^X+Y Bänke weist 2^A-X-Y-Bit-Zellengruppen oder Bankabschnitte auf, die jeweils in sämtlichen der Zellengruppierungen verteilt sind.

Beispielsweise beträgt in einem 16-MBit-DRAM 2^A 2²⁴ und 2^B 2²¹, wenn jede Zellengruppierung eine 16-MBit-Kapazität hat. In diesem Fall beträgt die Anzahl an Zellengruppierungsblöcken 2^24-21-4 oder 4.

In dem Fall, dass auf n (natürliche Zahl) Daten gleichzeitig von den 2^B-X-Y-Bit-Bankabschnitten von jeder Bank zugegriffen werden muss, die jeweils in sämtlichen der Zellengruppierungen verteilt sind, müssen 2^A-B Datenbusse, von denen jeder eine n/2^A-B-Bit-Kapazität aufweist, in dem Speicher-Bauelement bezeichnet werden, um die n Daten zu den Ein/Ausgabeanschlussfeldern zu übertragen. Sämtliche der Datenbusse können n Bits zu den Datenein/ausgabeanschlussfeldern gleichzeitig übertragen.

3 zeigt eine Ansicht einer Bänkeverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Wie in dieser Zeich nung gezeigt, weist die zweite Ausführungsform gemäß der vorliegenden Erfindung denselben Aufbau wie die erste Ausführungsform gemäß 2 auf, mit der Ausnahme, dass jede der Zellengruppierung vertikal durch 4 und horizontal durch 4 in sechzehn Zellengruppen unterteilt ist, von denen jede einen Bankabschnitt bildet, und jede der sechzehn Bänke 0-15 mit acht Bankabschnitten entsprechend jeweils den Zellengruppierungen versehen ist. Ähnlich wie bei der ersten Ausführungsform in 2 ist ein Datenbus mit N/8-Bit-Kapazität an jeder Zellengruppierung angeordnet.

Die zweite Ausführungsform in 3 kann mit demselben Algorithmus ausgedrückt werden wie die erste Ausführungsform in 2.

4 zeigt eine Ansicht einer Bänkeverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Wie in dieser Zeichnung gezeigt, ist jede der Zellengruppierungen vertikal durch 4 und horizontal durch 4 in sechzehn Zellengruppen unterteilt, von denen jeweils zwei Bankabschnitte einer Bank bilden, und jede der acht Bänke 0-7 ist mit sechzehn Bankabschnitten versehen, von denen jeweils zwei jeder der Zellengruppierungen entsprechen.

In dem Fall, dass das Halbleiterspeicher-Bauelement eine 2^A-Bit-Kapazität aufweist und 2^A-B-1-Zellengruppierungsblöcke, von denen jeder zwei 2^B-Bit-Zellengruppierungen enthält, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, die jeweils zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden sind (wobei A und B natürliche Zahlen sind), aufweist, ist jede der 2^B-Bit-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y in 2^X+Y Zellengruppen unterteilt, von denen jede 2^B-X-Y Zellen enthält, wobei X und Y natürliche Zahlen sind. Jeweils 2^p der 2^X+Y Zellengruppen sind als Bankabschnitte von jeder der 2^X-Y-P Banken festgelegt, wobei P eine natürliche Zahl ist.

Ähnlich wie bei der ersten Ausführungsform in 2 ist ein Datenbus mit einer N/8-Bit Kapazität an jeder Zellengruppierung angeordnet.

5 zeigt eine Ansicht einer Bänkeverteilungskonfiguration eines Halbleiterspeicher-Bauelements gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Wie in dieser Zeichnung gezeigt, weist das Halbleiterspeicher-Bauelement mehrere Zellengruppierungsblöcke (beispielsweise vier Zellen-Gruppierungsblöcke) auf, von denen jeder mit zwei Zellengruppierungen versehen ist. Jede der Zellengruppierungen ist vertikal durch 2 und horizontal durch 4 in acht Zellengruppen unterteilt, von denen jede einen Bankabschnitt bildet. Ein Spaltendekoder ist mit jeder der Zellengruppierungen verbunden und ein Zeilendekoder ist zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden.

Das Halbleiterspeicher-Bauelement weist außerdem mehrere Bänke (beispielsweise 16 Bänke 0-15) auf, von denen jede mit vier Bankabschnitten entsprechend jeweils den Zellengruppierungsblöcken versehen ist.

In dem Fall, dass das Halbleiterspeicher-Bauelement eine 2^A-Bit-Kapazität aufweist und 2^A-B-1 Zellengruppierungsblöcke aufweist, von denen jeder zwei 2^B-Bit-Zellengruppierungen, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist (wobei A und B natürliche Zahlen sind), aufweist, ist jede der 2^B-Bit-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y in 2^X+Y Zellengruppen unterteilt, von denen jede 2^B-X-Y Zellen enthält, wobei X und Y natürliche Zahlen sind. Jede der 2^X+Y+1 Zellengruppen in jedem der Zellengruppierungsblöcke ist als Bankabschnitt von jeder der 2^X+Y+1 Bänke festgelegt.

In derselben Weise sind mehrere Bänke in dem Halbleiterspeicher-Bauelement dazu vorgesehen, dass die Chipfläche minimal erhöht werden muss bzw. kann.

In dem Fall, dass auf n (natürliche Zahl) Daten gleichzeitig von den 2^B-X-Y-Bit-Bankabschnitten von einer der Banken zugegriffen werden muss, die jeweils in sämtlichen Zellengruppierungsblöcken verteilt sind, müssen 2^A-B-1 Datenbusse, von denen jeder eine n/2^A-B-1-Bit-Kapazität aufweist, in dem Speicher-Bauelement bezeichnet werden, um die n Daten zu den Ein/Ausgabeanschlussfeldern zu übertragen. Jeder der Datenbusse kann n Bits zu den Datenein/ausgabeanschlussfeldern gleichzeitig übertragen.

6A zeigt eine Ansicht von Vertikal- und Horizontal-Bänkewahlsignalen VBS und HBS, die bei der vorliegenden Erfindung verwendet werden, und 6B zeigt ein Schaltungsdiagramm des Aufbaus eines Bänkefreigabesignalgenerators gemäß der vorliegenden Erfindung.

Wortleitungs- und Bitleitungserfassungs- bzw. -abtastverstärker in jeder Bank müssen unabhängig von denen in anderen Bänken getrieben werden. Aus diesem Grund ist ein Bänkefreigabesignal für jede Bank erforderlich. In dem Fall, dass jede Zellengruppierung horizontal durch 2^X und vertikal durch 2^Y in 2^X+Y Bankabschnitte unterteilt ist, müssen X + Y Bänkewahladressen (ein Teil der Zeilenadressen) dekodiert werden, um die Horizontal- und Vertikal-Bänkewahlsignale HBS und VBS zu erzeugen. In dem Bänkefreigabesignalgenerator verknüpft ein NAND-Gatter die Horizontal- und Vertikal-Bänkewahlsignale HBS und VBS NAND-mäßig und ein Inverter invertiert ein Ausgangssignal von dem NAND-Gatter und gibt das invertierte Signal als das Bänkefreigabesignal aus. Insbesondere führt der Bänkefreigabesignalgenerator eine UND-Operation in bezug auf die Horizontal- und Vertikal-Bankwahlsignale HBS und VBS aus, um das Bänkefreigabesignal zu erzeugen.

Das Bänkefreigabesignal wird verwendet, um Wortleitungs- und Bitleitungsabtastverstärker in der entsprechend Bank aktiv zu machen, und zwar unabhängig von den anderen Bänken.

Obwohl nicht gezeigt, können Schaltungen zum Erzeugen von Horizontal- und Vertikalbänkewahlsignalen HBS und VBS einfach durch Verwenden eines NAND-Gatters und eines Inverters als Zeilendekoder implementiert werden. In 6B können Horizontal- und Vertikal-Bänkewahlsignale HBS und VBS wie folgt ausgedrückt sein:
Horizontal-Bänkewahlsignal = HBSi, 1 ≤ i ≤ 2^X
Vertikal-Bänkewahlsignal = VBSj, 1 ≤ j ≤ 2^Y.

Wie aus der vorstehenden Erläuterung hervorgeht, wird erfindungsgemäß jede der Zellengruppierung vertikal und horizontal in mehrere Bänke unterteilt, was zu einer deutlichen Verringerung der Chipfläche im Vergleich zu einem herkömmlichen Bänkeverteilungsverfahren führt. Außerdem ist der Datenbus bezüglich seiner Länge minimiert, weil er an jeder Zellengruppierung angeordnet ist. Deshalb ist ein Hochgeschwindigkeitsbetrieb des Halbleiterspeicher-Bauelements möglich.

Claims

Halbleiterspeicher-Bauelement mit Bänken, wobei die Bänke in einer Anzahl von 2^X+Y vorhanden sind, wobei das Halbleiterspeicher-Bauelement eine 2^A-Bit-Kapazität aufweist und 2^A-B-1 Zellengruppierungsblöcke aufweist, von denen jeder zwei 2^B-Bit-Zellengruppierungen aufweist, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist, mit: (a) 2^X+Y Zellengruppen, welche durch Teilen jeder der 2^B-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y ausgebildet werden, wobei 2^B-X-Y Zellen jeder der 2^X+Y Zellengruppierungen zugeordnet werden können, (b) 2^X+Y Bankabschnitte, wobei jeder der 2^X+Y Zellengruppen als Bankabschnitt einer der entsprechenden 2^X+Y Bänke festgelegt wird, wobei A, B, X und Y natürliche Zahlen ungleich Null sind.
Halbleiterspeicher-Bauelement nach Anspruch 1, wobei 2^A-B Datenbusse vorgesehen sind, um gleichzeitig Daten von den Bankabschnitten jeder in den Zellengruppierungen jeweils verteilten Bank zu Ein/Ausgabeanschlussfeldern zu übertragen, wobei durch alle diese Datenbusse N Bits zu den Ein/Ausgabeanschlussfeldern übertragen werden.
Halbleiterspeicher-Bauelement nach Anspruch 1, wobei außerdem ein Bänkefreigabesignal erzeugt wird, um die Bänke einzeln freizugeben, indem X+Y Bänkewahladressen decodiert werden, um ein Horizontal-Bänkeauswahlsignal zu erzeugen, wobei ansprechend auf das Horizontal-Bänkeauswahlsignal ein Vertikal-Bänkeauswahlsignal erzeugt wird, und indem eine UND-Operation in Bezug auf die Horizontal- und Vertikal-Bänkeauswahlsignale zur Erzeugung des Bänkefreigabesignals durchgeführt wird.
Halbleiterspeicher-Bauelement nach Anspruch 3, wobei die Horizontal- und Vertikal-Bänkewahlsignale wie folgt ausgedrückt sind: Horizontal-Bänkewahlsignal = HBSi, 1 ≤ i ≤ 2^X Vertikal-Bänkewahlsignal = VBSj, 1 ≤ j ≤ 2^Y.
Halbleiterspeicher-Bauelement mit Bänken, wobei die Bänke in einer Anzahl von 2^X+Y-P vorhanden sind, wobei das Halbleiterspeicher-Bauelement eine 2^A-Bit-Kapazität aufweist und 2^A-B-1 Zellengruppierungsblöcke aufweist, von denen jeder zwei 2^B-Bit-Zellengruppierungen aufweist, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist, mit: (a) 2^X+Y Zellengruppen, welche durch Teilen jeder der 2^B-Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y ausgebildet werden, wobei 2^B-X-Y Zellen jeder der 2^X+Y Zellengruppierungen zugeordnet werden können, (b) 2^P Bankabschnitte, wobei jeweils 2^P der 2^X+Y Zellengruppen als Bankabschnitt einer entsprechenden der 2^X+Y-P Bänke festgelegt werden, wobei A, B, P, X und Y natürliche Zahlen ungleich Null sind.
Halbleiterspeicher-Bauelement nach Anspruch 5, wobei 2^A-B Datenbusse vorgesehen sind, um gleichzeitig Daten von den Bänkeabschnitten jeder in den Zellengruppierungen jeweils verteilten Bank zu Ein/Ausgabeanschlussfeldern zu übertragen, wobei durch alle diese Datenbusse N Bits zu den Ein/Ausgabeanschlussfeldern übertragen werden.
Halbleiterspeicher-Bauelement nach Anspruch 5, wobei außerdem ein Bänkefreigabesignal erzeugt wird, um die Bänke einzeln freizugeben, indem X+Y-P Bänkewahladressen decodiert werden, um ein Horizontal-Bänkeauswahlsignal zu erzeugen, wobei ansprechend auf das Horizontal-Bänkeauswahlsignal ein Vertikal-Bänkeauswahlsignal erzeugt wird, und indem eine UND-Operation in Bezug auf die Horizontal- und Vertikal-Bänkeauswahlsignale zur Erzeugung des Bänkefreigabesignals durchgeführt wird.
Halbleiterspeicher-Bauelement nach Anspruch 7, wobei die Horizontal- und Vertikal-Bänkewahlsignale wie folgt ausgedrückt sind: Horizontal-Bänkewahlsignal = HBSi, 1 ≤ i ≤ 2^X-P Vertikal-Bänkewahlsignal = VBSj, 1 ≤ j ≤ 2^Y.
Halbleiterspeicher-Bauelement nach Anspruch 7, wobei die Horizontal- und Vertikal-Bänkewahlsignale wie folgt ausgedrückt sind: Horizontal-Bänkewahlsignal = HBSi, 1 ≤ i ≤ 2^X Vertikal-Bänkewahlsignal = VBSj, 1 ≤ j ≤ 2^Y-P.
Halbleiterspeicher-Bauelement mit Bänken, wobei die Bänke in einer Anzahl von 2^X+Y+1 vorhanden sind, wobei das Halbleiterspeicher-Bauelement eine 2^A-Bit-Kapazität aufweist und 2^A-B-1 Zellengruppierungsblöcke aufweist, von denen jeder zwei 2^B-Bit-Zellengruppierungen aufweist, mehrere Spaltendekoder, die jeweils mit den Zellengruppierungen verbunden sind, und mehrere Zeilendekoder, von denen jeder zwischen den zwei Zellengruppierungen in jedem der Zellengruppierungsblöcke angeordnet und gemeinsam mit ihnen verbunden ist, mit: (a) 2^X+Y Zellengruppen, welche durch Teilen jeder der 2^B Zellengruppierungen horizontal durch 2^X und vertikal durch 2^Y ausgebildet werden, wobei 2^B-X-Y Zellen jeder der 2^X+Y Zellengruppierungen zugeordnet werden können, (b) 2^X+Y+1 Bankabschnitte, wobei jeder der 2^X+Y+1 Zellengruppen als Bankabschnitt einer der entsprechenden 2^X+Y+1 Bänke festgelegt wird, wobei A, B, X und Y natürliche Zahlen ungleich Null sind.
Halbleiterspeicher-Bauelement nach Anspruch 10, wobei 2^A-B-1 Datenbusse vorgesehen sind, um gleichzeitig Daten von den Bankabschnitten jeder in den Zellengruppierungen jeweils verteilten Bank zu Ein/Ausgabeanschlussfeldern zu übertragen, wobei durch alle diese Datenbusse N Bits zu den Ein/Ausgabeanschlussfeldern übertragen werden.
Halbleiterspeicher-Bauelement nach Anspruch 10, wobei außerdem ein Bänkefreigabesignal erzeugt wird, um die Bänke einzeln freizugeben, indem X+Y+1 Bänkewahladressen decodiert werden, um ein Horizontal-Bänkeauswahlsignal zu erzeugen, wobei ansprechend auf das Horizontal-Bänkeauswahlsignal ein Vertikal-Bänkeauswahlsignal erzeugt wird, und indem eine UND-Operation in Bezug auf die Horizontal- und Vertikal-Bänkeauswahlsignale zur Erzeugung des Bänkefreigabesignals durchgeführt wird.
Halbleiterspeicher-Bauelement nach Anspruch 12, wobei die Horizontal- und Vertikal-Bänkewahlsignale wie folgt ausgedrückt sind: Horizontal-Bänkewahlsignal = HBSi, 1 ≤ i ≤ 2^X Vertikal-Bänkewahlsignal = VBSj, 1 ≤ j ≤ 2^Y+1.