DE69024851T2

DE69024851T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69024851T2
Application number: DE69024851T
Authority: DE
Inventors: Tohru Kohno; Masao Nakano
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-06-06
Filing date: 1990-06-06
Publication date: 1996-09-05
Anticipated expiration: 2010-06-07
Also published as: EP0401792A3; DE69024851D1; US5502675A; EP0401792A2; EP0401792B1; JPH0386992A; KR910001769A; JPH0814985B2; KR970004996B1

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und insbesondere auf eine Auswahlvorrichtung zur Auswahl von Speicherzellen in einem dynamischen RAM (im folgenden als DRAM bezeichnet) mit einer Vielfachbit- Eingangs/Ausgangsanordnung.
Durch die jüngsten Fortschritte bei einem Feinstruktur-Herstellungsverfahren für Halbleiterspeichervorrichtungen mit großer Kapazität ist es wünschenswert, die Verläßlichkeit des Verfahrens und der hergestellten Halbleiterspeichervorrichtungen zu verbessern. Zur Verbesserung der Verläßlichkeit der Halbleiterspeichervorrichtungen selbst wird in dem System eine ECC (Fehlerkorrekturschaltung) verwendet. Allgemein dient die Fehlerkorrekturschaltung zur Erfassung und Korrektur eines Ein-Bitfehlers. Wenn die Fehlerkorrekturschaltung in Halbleiterspeichervorrichtungen mit einer Vielfachbit-Eingangs/Ausgangsanordnung verwendet wird, werden Fehler nicht erfaßt und korrigiert, wenn mehrere Bits versagen.
Fig. 1 zeigt ein erstes Beispiel einer Halbleiterspeichervorrichtung mit einer Vielfachbit-Eingangs/Ausgangsanordnung.
Diese Speichervorrichtung weist vier Speicherzellenanordnungen MA0, MA1, MA2 und MA3 und eine 8-Biteingangs/Ausgangsanordnung auf. Jede Speicherzellenanordnung, beispielsweise die Speicherzellenanordnung MA0 weist Wortleitungen WL00 bis WL0j und Bitleitungen BL00 bis BL0m auf, die in einer Matrix verschaltet sind. Ein Übergabetransistor TF und eine Speicherzelle (CEL00 bis CEL0m) sind an jedem Wortleitungs/Bitleitungs/Kreuzungspunkt verbunden. Jede Wortleitung WL00 bis WL0j wird durch einen Zeilendecoder DX0 gewahlt und durch einen Zeilen-Teiber DRX0 angesteuert. Ein zu den jeweiligen Spaltendecodern DY0 und DY1 gegebenes Adressensignal bezeichnet die gleiche Adresse und jeweilige Zeilendecoder bezeichnent ebenfalls die gleiche Adresse.
Die Bitleitungen sind mit entsprechenden Erfassungsverstärkern SA00, SA01 usw. in Paaren verbunden. Die Erfassungsverstärker erfassen und verstärken Signaländerungen in den Speicherzellen CEL00 bis CEL0m. Ausgangssignale von den Erfassungsverstärkern SA00 werden an einem Datenbus BUS mittels eines Ubergabegates TG ausgelesen und zwei Bits werden durch Daten- Verzögerungsschaltungen (latch) DL0 und DL1 verzögert.
Die Übergabegates TG0 und TG1 werden durch einen Spaltentreiber DRY0 und Spaltendecoder DY0 durch eine Spaltenwahlleitung CL00 ein- oder ausgeschaltet. Dies gestattet die Wahl von Bitleitungen BL00, BL01, BL10 und BL11.
Weitere Speicherzellenanordnungen MA1, MA2 und MA3 weisen die gleiche Anordnung wie die Zellenanordnung MA0 auf, die oben beschrieben wurde. Es ist festzuhalten, daß der Spaltendecoder DY0 zwischen Speicherzellenanordnungen MA0 und MA1 aufgeteilt und der Spaltendecoder DY1 zwischen Speicherzellenanordnungen MA2 und MA3 aufgeteilt ist.
Als nächstes wird der Auslesevorgang für die Speicherdaten kurz beschrieben.
Beim Lesen der gespeicherten Daten werden zwei Bits von einer Anordnung von Erfassungsverstärkern SA für jede der Speicherzellenanordnungen MA0 bis MA3 und Daten mit acht Bits insgesamt zur Eingabe in Daten-Verzögerungssc haltungen DL0 bis DL7 mittels eines Datenbuses BUS ausgelesen. In diesem Moment, wenn eine Spaltenwahlleitung CL für irgendeinen der Erfassungsverstärker SA versagen sollte, fallen zwei Bits der 8-Bitausgangsdaten aus. Die Erfassung und Korrektur der zwei Bits kann nicht in dem System ausgeführt werden, was die Verwendung der ECC unmöglich macht.
Jüngste Fortschritte bei Verschaltungstechniken und Herstellungsverfahren haben einen Anstoß für metallschichtverbundene Halbleiterspeichervorrichtungen gegeben. Ein Beispiel der metallschichtverbundenen Halbleitervorrichtungen ist in Fig. 2 dargestellt. In Fig. 2 werden gleiche Bezugszeichen für Teile verwendet, die denen in Fig. 1 entsprechen, und eine Beschreibung davon wird übergangen.
Diese Halbleiterspeichervorrichtung weist acht Speicherzellenanordnungen, die in einer Richtung (in der Figur in der Spaltenrichtung) angeordnet sind, und Spaltenwahlleitungen CL auf, die sich an den zweiten Metallschichten auf einer Substratunterlage (nicht gezeigt) zum Vorbeigang an Spalten von Erfassungsverstärkern SA erstrecken, um sich die gleiche Spaltenwahlleitungen CL der Spalten von Erfassungsverstärkern SA (und daher der Speicherzellenanordnungen MA0 bis MA7) zu teilen.
Zeilendecoder DX0 bis DX7 und Zeilentreiber DRX0 bis DRX7 sind für Speicherzellenanordnungen entsprechend MA0 bis MA7 vorgesehen.
DR's sind Treiber zum Ansteuern der Übergabegates TG, die eine der paarweisen Speicherzellenanordnungen MA0 und MA1, MA2 und MA3, ... MA6 und MA7 zur Verbindung mit entsprechenden Erfassungsverstärkern SA auswählen.
In dieser Weise gestattet aufgrund der Vielfachschicht-Zwischenverbindung, in der die Spaltenwahlleitungen aus zweiten Metalischichten gebildet sind, ein Spaltendecoder DY für Speicherzellenanordnungen MA0 bis MA7 die Auswahl von Speicherzellen CEL, und die Erfassungsverstärker SA können sich die Spaltenwahlleitungen CL teilen, was eine Integration mit hoher Dichte ermöglicht.
In den ausgelesenen Daten wird ein Bit von jeder Anordnung von Erfassungsverstärkern SA ausgelesen und dann durch die entsprechenden Daten-Verzögerungsschaltungen (DL0 bis DL3) verzögert, so daß Daten mit insgesamt vier Bits durch ein Datenbus ausgegeben werden.
Wenn bei der obigen Halbleiterspeichervorrichtung, Speicherwahlleitungen CEL, die zu irgendeiner Anordnung von Erfassungsverstärkern SA gehören, ausfallen sollten, fallen alle vier Bits der Ausgangsdaten aus. Somit kann in dieser Halbleiterspeichervorrichtung ebenso wenig die Fehlerkorrekturschaltungen wie in dem Fall mit den Halbleiterspeichervorrichtungen von Fig. 1 verwendet werden.
Wie in den Halbleiterspeichervorrichtungen von Fig. 1 und 2 fallen in einer Halbleiterspeichervorrichtung, in der mehrere Bitleitungen, die in einer ausgewählten Wortleitung durch Speicherzellen zugeordnet sind, gleichzeitig durch eine gemeinsame Spaltenwahlleitung in jeder Speicherzellenanordnung aktiviert werden, viele Bits gemeinsam aus, wenn die Spaltenwahlleitung versagt. Somit kann die 1-Bit verarbeitende Fehlerkorrekturschaltung nicht auf solch eine Speichervorrichtung angewendet werden.
Die Druckschrift "Electrical Design News, Vol 28, Nr.4,17. Februar 19983, Boston, Massachusetts, USA, David Wooten, "Nibble-mode technique simplifies complex RAM designs", schlägt acht Speichervorrichtungen und einen Verzögerungsspeicher vor, wobei acht Bitsignale von den Speichervorrichtungen für den Verzögerungsspeicher übergeben werden. Weiterhin sind zur Adressierung der Speicherzellen der Speichervorrichtungen Zeilenwahleinrichtungen und Spaltenwahleinrichtungen vorgesehen. Die verzögerten Daten werden in einem 4-Bit aufgeteilten Datenstrom durch einen Daten-Parallel-Seriell-Umsetzer aufgeteilt.
Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung mit einer Vielfachbit-Eingangs/Ausgangsanordnung vorzusehen, in der bei Auftreten eines Fehlers dieser einen 1-Bitfehler ergibt, was die Verwendung einer Fehlerkorrekturschaltung in dem System ermöglicht.
Gemäß der Erfindung wird diese Aufgabe durch eine Halbleiterspeichervorrichtung gelöst, die mehrere Speicherzellenanordnungen aufweist, die jeweils Speicherzellen aufweisen, die mit mehreren Wortleitungen und Bitleitungen verbunden sind, wobei die Speichereinrichtung weiterhin eine Zeilenwahleinrichtung zum gleichzeitigen Aktivieren mehrerer Wortleitungen jeweils in einer Speicherzellenanordnung, eine Spaltenwahleinrichtung gemeinsam für die Anordnungen zur gemeinsamen und unabhängigen Aktivierung von mehreren Spaltenwahlleitungen, so daß mehrere Daten aus der gewählten Speicherzellenanordnung ausgelesen werden, und eine Datenwahleinrichtung zur Wahl aus durch die Spalten- und Zeilenwahleinrichtungen gewählten Speicherzellen von Speicherzellen aufweist, die durch eine Kombination von verschiedenen Wortleitungen und verschiedenen Spaltenwahlleitungen gewählt sind.
Im folgenden wird die Erfindung bezugnehmend auf die beiliegende Zeichnung nähcer erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild einer ersten Halbleiterspeichervorrichtung gemäß dem Stand der Technik,
Fig. 2 ein Blockschaltbild einer zweiten Halbleiterspeichervorrichtung,
Fig. 3 ein Schema zur Erläuterung des Prinzips der vorliegenden Erfindung,
Fig. 4 ein Blockschaltbild einer Halbleiterspeichervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 5A bis 5D Schemata zur Erläuterung des Auslesens von Daten gemäß einem verschobenen Diagonalsystem,
Fig. 6 ein Blockschaltbild einer Hableiterspeichervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 7 eine Schaltungsanordnung der Datenwahleinrichtung von Fig. 4,
Fig. 8 ein Schema zur Erläuterung von Adressen zur Wahl der Daten-Verzögerungs einrichtungen von Fig. 4,
Fig. 9A und 9B Schemata zur Erläuterung einer Datenverzögerungs-Rasterung (Scan),
Fig. 10 ein Blockschaltbild einer Halbleiterspeichervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 11 ein Blockschaltbild einer Halbleiterspeichervorrichtung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 12 ein Blockschaltbild eins bekannten Spalten-Decodierers.
Die Ausführungsbeispiele der vorliegenden Erfindung werden nun Bezug nehmend auf die begleitenden Zeichnungen erläutert.
Im folgenden erfolgt eine Beschreibung einer 2-Bit-Eingangs/Ausgangsbitkonfiguration.
Fig. 3 zeigt das Prinzip der vorliegenden Erfindung.
In Fig. 3 weist eine Halbleiterspeichervorrichtung mehrere Speicherzellen-Anordnungen (MA0 bis MA1) auf, in denen jeweils Speicherzellen (CEL000 bis CEL00m, CEL020 bis CEL01m) an Kreuzungen von Wortleitungen (WL00 bis WL0j) und Bitleitungen (BL000 bis BL00m, BL010 bis BL01m) angeordnet sind. Die vorliegende Erfindung ist mit selektiven Ansteuerschaltungen (SDY0, SDY1) zum gleichzeitigen Ansteuern mehreren Bitleitungen (BL000, BL010) aus den Bitleitungen (BL000 bis BL00m, BL010 bis BL01m) versehen, die einer gewählten Wortleitung (WL00) mittels Speicherzellen (CEL00 bis CEL00m, CEL010 bis CEL01m) zugeordnet sind.
Im folgenden wird der Fall erläutert, daß die Eingangs-/Ausgangs-Bitanordnung zwei Bits aufweist.
Es sei angenommen, daß im Betrieb in jeder Speicherzellenanordnung (MA, MA1) Wortleitungen (WL00, WLIO) durch zeilenselektive Ansteuerschaltungen (DX0, DX1) gewählt werden.
In der Speicherzellenanordnung (MA0) sind Speicherzellen (CE000 bis CEL00m und CEL010 bis CEL01m) einer gewählten Wortleitung WL00 zugeordnet, und mehrere Bitleitungen (beispielsweise BL000, BLO010) von Bitleitungen (BL000 bis BL00m und BL010 bis BL01m), die diesen Speicherzellen zugeordnet sind, werden gleichzeitig durch spaltenselektive Ansteuerschaltungen (SDY0, SDY1) unabhängig voneinander ausgewählt.
Daten an gleichzeitig ausgewählten Bitleitungen (BL000 und BL010) werden jeweils durch Daten-Verzögerungseinrichtungen (DL1, DL0) verzögert.
In einer Speicherzellenanordnung (MA1) werden mehrere Bitleitungen (BL100 und BL110) von Bitleitungen (BL100 bis BL10m und BL110 bis BL11m), die Speicherzellen (CEL100 bis CEL10m, CEL110 bis CEL11m) an der gewählten Wortleitung (WL10) zugeordnet sind, gleichzeitig durch spaltenselektive Ansteuerschaltungen (SDY0 und SDY1) und unabhängig voneinander ausgewählt. Daten an gewählten Bitleitungen (BL100 und BL110) werden jeweils durch die Datenverzögerungseinrichtung DL2 und DL3 verzögert.
Nachdem es durch die Datenverzögerungsvorrichtungen verzögert wurde, wird ein Bit aus den zwei aus jeder Speicherzellenanordnung ausgelesenen Bits gewählt, da die Eingangs/Ausgangsbits zwei Bits sind, ein Bit wird aus (DL0, DL1) ausgewählt und ein Bit wird ebenso aus (DL2, DL3) ausgewählt, so daß insgesamt zwei Bits (B0, B1) ausgegeben werden. Beispielsweise wenn die Spaltenwahlleitung CL00 versagt, werden keine Daten in die Verzögerungseinrichtung DL1 und DL2 ausgelesen. Indessen werden keine Daten gleichzeitig von den Verzögerungseinrichtungen DL1 und DL2 aufgrund des Wahlvorgangs der Wahivorrichtung BSEL ausgelesen, und Daten werden entweder aus der Verzögerungseinrichtung DL1 oder der Verzögerungseinrichtung DL2 ausgelesen. Dies ergibt einen 1-Bit-Fehler. Somit, selbst wenn eine Wortleitung/Bitleitung versagt, fällt nur ein Bit in den Eingangs/Ausgangsdaten (B0, B1) aus. Daher kann eine 1-Bit-Fehlerkorrekturschaltung in einem externen System verwendet werden.
Es wurde die 2-Bit-Konfiguration beschrieben. Das gleiche gilt für andere Mehrfachbit Anordnungen.

Erstes Ausführungsbeispiel

Fig. 4 zeigt ein erstes Ausführungsbeispiel der vorliegenden Erfindung, das der Halbleiterspeichervorrichtung von Fig. 2 entspricht. Die Halbleiterspeichervorrichtung teilt sich Spaltenwahlleitungen CL von Anordnungen von Erfassungsverstärkern SA von Speicherzellenanordnungen MA0 bis MA7 durch die Verwendung einer Zweitschicht- Verdrahtung. Das erste Ausführungsbeispiel entspricht diesbezüglich der Halbleiterspeichervorrichtung von Fig. 2.
Das erste Ausführungsbeispiel unterscheidet sich von der Halbleiterspeichervorrichtung im wesentlichen dadurch, daß unabhängige Spaltendecoder DY0 bis DY3 verwendet werden, unabhängige Spaltenwahl-Ansteuerschaltungen DX0 bis DX7 sind jeweils mit Speicherzellenanordnungen MA0 bis MA7 verbunden, Zeilenwahl-Ansteuerschaltungen DX0 bis DX7 werden jeweils durch eine Blockwahleinrichtung BSEL und Spaltendecodierer DY0 bis DY3 geschaltet und die Adressensteuerung von Spaltenwahl-Ansteuerschaltungen DX0 bis DX7 erfolgt durch Adressensignale von einem Adressen-Zwischenspeicher (Buffer) ADB. Der Adressenbuffer ADB wird durch eine Taktsteuerschaltung TCC gesteuert, die ein Zeilenadressen-Hinweissignal RAS, einem Spaltenadressen-Hinweissignal CAS und einem Lese/Schreib-Freigabesignal WE bereitstellt. Wie durch MA0 dargestellt ist, weist der interne Aufbau der Speicherzellenanordnungen MA0 bis MA7 eine Speicherzelle an jedem Wortleitungs/Bitleitungs-Kreuzungspunkt in einer Matrix angeordnet auf, und ist der gleiche wie der von Figuren 1 und 2.
Anordnungen von Erfassungsverstärkern SA00 bis SA0m, SAL0 bis SA1m, SA20 bis SA2m und SA30 bis SA3m weisen jeweils individuelle Zeilendecodierer DX0 bis DX7 und Zeilen-Ansteuerungsvorrichtungen DRX0 bis DRX7 auf. die Anzahl der gleichzeitig gewählten Wortleitungen ist gleich oder größer der Anzahl von Bits in einer Eingangs/Ausgangs-Multibit-Konfiguration (beispielsweise 16 Bits in dem Fall einer 4- Bit-Eingangs/Ausgangs-Konfiguration. Da die 4-Bit-Konfiguration betrachtet wird, werden vier Wortleitungen gleichzeitig gewählt. Beispielsweise werden WL00, WL20, WM0 und WL 60 gleichzeitig gewählt.
Die Anordnungen von Erfassungsverstärkern weisen gemeinsame Spaltenwahlleitungen CL0 bis CLm auf. Die Anzahl der gleichzeitig gewählten Spaltenwahlleitungen ist gleich oder größer als die Anzahl der Bits in der Eingangs-Ausgangs-Vielfachbit- Konfiguration. Aufgrund der 4-Bit-Konfiguration werden vier Spaltenwahlleitungen, beispielsweise CL0, CL1, CL2 und CL3 gleichzeitig gewählt.
Daher werden insgesamt 16 Datenbits in vier Zeilen und vier Spalten durch die Datenverzögerungseinrichtungen DL0 bis DL15 verzögert, die jeweils ein Bit zu einem Zeitpunkt verzögern.
Eine Speicherzellen-Wahleinrichtung der vorliegenden Halbleiterspeichervorrichtung ist zur abschließenden Ausgabe von vier Bits vorgesehen und muß daher 4-Bitdaten aus 16- Bitdaten herausnehmen. In diesem Fall, um die Verwendung einer Fehlerkorrekturschaltung zu ermöglichen, wenn eine Wortleitung oder Spaltenwahlleitung versagt, müssen Daten in einer solchen Weise herausgenommen werden, daß von vier Ausgangsbits nur ein Bit versagt. Dazu dürfen 4-Bitdaten nur viermal durch verschiedene Wortleitungen und verschiedene Spaltenwahlleitungen herausgenommen werden. Dies wird durch die Datenwahlvorrichtung DS0 ausgeführt, die mit den Daten-Verzögerungseinrichtungen DL2, DL3, DL1 und DL0 verbunden ist, die Datenwahleinrichtung DS1, die mit den Datenverzögerungseinrichtungen DL6, DL7, DL5 und DL4 verbunden ist, der Datenwahleinrichtung D52, die mit den Datenverzögerungseinrichtungen DL10, DL11, DL9 und DL8 verbunden ist, und der Datenwahleinrichtung DS3, die mit den Datenverzögerungseinrichtungen DL14, DL15, DL13 und DL12 verbunden ist. Durch die Datenwahleinrichtungen Ds0, DS1, DS2 und DS3 werden vier Bit aus 16 Bit in einem Zyklus gewählt und von einem gemeinsamen Datenbus ausgegeben.
Ein verschobenes Diagonalsystem stellt ein Verfahren zur Herausnahme von Daten aus den Datenwahleinrichtungen DS0, DS1, DS2 und DS3 dar. Die Fig. 5A bis 5D zeigen drei Beispiele eines Datenzugriffs gemäß dem verschobenen Diagonalsystem. Die Figuren 5B, 5C und 5D zeigen ein erstes, zweites und drittes Beispiel von Verfahren zum Auslesen von Daten aus 16 Datenverzögerungseinrichtungen DL0 bis DL15 der Fig. 5A, entsprechend viermal 4 Bits zu einem Zeitpunkt. Das erste und zweite Beispiel ist im wesentlichen gleich, mit der Ausnahme, daß sie in der Verschiebungsrichtung entgegengesetzt sind. Das Beispiel von Fig. 5B kann ein modifiziertes verschobenes Diagonalsystem genannt werden, da Bits bei der zweiten und dritten Datenauslese zwei Bits umgedreht werden.
Beispielsweise entsprechen in Fig. 5A Daten in der ersten Zeile in DL0, DL4, DL8 und DL12 den Inhalten, die gleichzeitig durch Aktivieren der Spaltenwahlleitung CLO ausgelesen werden. Für den Fall eines Ausfalls der Spaltenwahlleitung CL0 sind alle als erste Zeilendaten verzögerte Bits fehlerhaft. Aus diesem Grund gestatten die verschobenen Diagonalsysteme, die in Fig. 5B, 5C und 5D dargestellt sind, wenn vier Gruppierungen von vier Bits von 16 Bit getrennt ausgelesen werden, daß nur ein Bit von fehlerhaften Bits in DL0, DL4, DL8 und DL12 ausgelesen wird und verhindem, daß mehr als ein Bit in jedem Zyklus der Datenauslese ausgelesen wird. Beispielsweise sind in dem System von Fig. 5B die Daten des (1,1)-Elements fehlerhaft, aber die Daten der (2,2), (3,3) und (4,4)-Elemente sind in der ersten Periode korrekt. Somit ist nur eines der sich ergebenden 4-Bitdaten fehlerhaft. In der zweiten Periode ist das (2,1)-Element fehlerhaft und die verbleibenden (2,3), (3,4) und (4,1)-Elemente sind korrekt. In der dritten Periode ist das (1,3)-Element fehlerhaft und die verbleibenden (2,4), (3,1) und (4,2)-Elemente sind korrekt. Schließlich ist in der vierten Periode das (1,4)-Element fehlerhaft und die verbleibenden (2,1), (3,2) und (4,3)-Elemente sind fehlerhaft. Somit können in jeder Periode vier Bitdaten mit einem fehlerhaften Bit ausgelesen werden. Der 1-Bitfehler kann durch eine externe Fehlerkorrekturschaltung korrigiert werden. Somit werden Informationen erhalten, die in vier Bits korrekt sind. Daher, selbst wenn die vier Bits in der ersten Zeile von 16 Bits in Fig. 5A sämtlich fehlerhaft sind, wird eine 16-Bitinformationen, die in allen Bits korrekt ist, von der Fehlerkorrekturschaltung erhalten, solang sie in jedem Zyklus ordentlich arbeitet. D. h., mehr als drei der 16 Bits werden korrigiert. Das gleiche gilt für die Systeme von Fig. 5C und 5D.
Zusammenfassend, wie in Fig. 4 gezeigt, werden mehrere Bits gleichzeitig durch Wahl einer gegebenen Wortleitung aus Speicherzellen-Anordnungsblöcken MA0 und MA1, MA2 und MA3, MA4 und MA5, MA6 und MA7 und einer gegebenen Spaltenwahlleitung von gemeinsamen Spaltenwahlleitungen ausgegeben, und ein Bit wird von jeweils einer Speicherzelle ausgegeben, um der Anzahl der Eingangs/Ausgangsbits der Datenwahleinrichtung der vorliegenden Halbleiterspeichervorrichtung von den Daten zu entsprechen. Somit versagen nicht alle Bits der Ausgangsdaten, und das Versagen ist auf nur ein Bit begrenzt, selbst wenn die Wortleitungen oder Spaltenwahlleitungen versagen. Daher kann die Fehlerkorrekturschaltung verwendet werden, was die Verläßlichkeit einer Halbleiterspeichervorrichtung mit einer Vielfachbit-Eingangs/Ausgangs-Konfiguration verbessert.

Zweites Ausführungsbeispiel

Ein zweites Ausführungsbeispiel der vorliegenden Erfindung ist in Fig. 6 dargestellt.
Diese Figur zeigt ein Beispiel, in dem die vorliegende Erfindung auf ein DRAM angewendet wird, das 16 Speicherzellenanordnungen MA0 bis MA15 aufweist. In der Figur sind keine Erfassungsverstärker dargestellt, da sie innerhalb der Speicherzellenanordnungen MA0 bis MA15 liegen.
In Speicherzellenanordnungen MA0 bis MA15 sind jeweils Zeilendecodierer DX0 bis DX15 und Zeilen-Ansteuervorrichtungen DRX0 bis DRX15 zugeordnet. 16 Speicherzellenanordnungen MA0 bis MA15 sind in vier Blöcke für einen 1/4- Blockbetrieb aufgeteilt. In diesem Blockbetrieb wird eine Block-Wahleinrichtung BS durch einen zweiten Vor-Decodierer PD2 gewählt, der mit einem Adressen- Eingangssignal von zwei Bits A4 und A5 versorgt wird, und 1/4 der 16 Zeilen- Ansteuervorrichtungen wird selektiv durch Anwendung der Ausgangssignale des zweiten Vor-Decodierers PD2 auf die Zeilen-Ansteuervorrichtungen DRX0 bis DRX15 freigegeben. Es ist festzuhalten, daß für einen 1/8-Blockvorgang das Adressen- Eingangssignal zu dem zweiten Vor-Decodierer PD2 nur dreit Bit aufweisen muß.
Den Blöcken (MA0 bis MA3, MA4 bis MA7, MA8 bis MA11 und MA12 bis MA14) sind ihre jeweiligen Block-Datenverzögerungseinrichtungen BDL0, BDL1, BDL2 und BDL3 für jedes der 16 Bits zugeordnet. Der zweite Vor-Decodierer PD2 ermöglicht nur einer Block-Datenverzögerungseinrichtung (beispielsweise BDL0) das Auslesen von 16- Bitdaten von dem freigegebenen Block, der zu der Datenwahleinrichtung DS4 mittels der Blockwahleinrichtung BS ausgegeben werden soll. In der Datenwahleinrichtung DS4 werden vier Bits aus 16 Bits durch einen ersten Vor-Decodierer PD1 gewählt und ausgegeben.
Bei der obigen Konfiguration werden insgesamt vier Wortleitungen, eine für jede durch den zweiten Vor-Decodierer PD2 freigegebene Speicherzellenanordnung und vier gemeinsame Spaltenwahlleitungen (beispielsweise CL0, CL1, CL2, und CL3) gleichzeitig angesteuert. Dann werden Daten von Speicherzellen an Schnittpunkten der verschiedenen Wortleitungen und verschiedenen Spaltenwahlleitungen, d. h. Daten mit insgesamt 16 Bits, von einem gewählten Block ausgegeben, durch eine gewählte Datenverzögerungsschaltung (beispielsweise BDL0) verzögert und dann werden abschließend vier Bits von der Datenwahleinrichtung DS4 ausgegeben.
Fig. 7 zeigt eine Schaltungsanordnung der Datenwahleinrichtung DS4. Die Schaltungsanordnung ist für das modifizierte verschobene Diagonalsystem (siehe Fig. 5D) geeignet. In dieser Figur sind ebenfalls beispielsweise Schaltungsanordnungen von Datenwahleinrichtungen DS1 und Vor-Decodierer PD dargestellt, die die "4-Bit" zu - -Eingangs/Ausgangs-Konfiguration" auf die "1-Bit" zu -Konfiguration durch ein Verfahren, wie beispielsweise eine Verbindungswahl und AL Master Slice, anpassen.
Der Vor-Decodierer PD3 empfangt ein 2-Bit-Adresseneingangssignal von A0 und A1, und schafft die "4-Bit"-Eingangs/Ausgangs-Konfiguration, wenn ein Schaltsignal S auf einem hohen Pegel ist, und die "1-Bit"-Eingangs/Ausgangs-Konfiguration, wenn ein Schaltsignal S auf einem niedrigen Pegel ist, und setzt dadurch 4-Bitdaten in 1-Bitdaten um. Die Blockdaten-Verzögerungsschaltung (beispielsweise BDL0) besteht aus 16 Daten-Verzögerungsschaltungen (DL0 bis DL15), die durch Adressen-Eingangssignale A0 bis A4 gewählt werden.
In Fig. 7 wählt eine Datenwahleinrichtung DS4 vier Bits aus 16 Bitdaten in Blockdaten- Verzögerungsschaltungen DL0 bis DL15 aus und gibt sie zu dem gemeinsamen Datenbus LD4. Das verschobene Diagonalsystem von Fig. 5D wird als Wahlsystem verwendet. Zuerst sind Daten von DL0 bis DL15 der Blockdaten- Verzögerungsschaltung BDL0 und nicht anderen Blöcken zugeordnet, und das Datenauslesen von BDL0 wird durch die Ausführung einer Auswahl durch die Blockwahleinrichtung BS ausgeführt. Um diese Blockwahl auszuführen, wird nur eine Leitung 4 des Vor-Decodierers PD2 auf den logischen Pegel 0 aktiviert, wenn Adressen-Eingangssignale A4 und A5 beide auf 0 sind, so daß ein Durchlaßtransistor 15 und alle weiteren Transistoren, die auf der rechten Seite des Transistors 15 vorgesehen sind, eingeschaltet werden.
Die Inhalte der Verzögerungsschaltungen DL0 bis DL15 werden dadurch in die Datenwahleinrichtung DS4 eingegeben. In der Datenwahleinrichtung DS4 werden vier Bits aus 16 Bits durch Alttivieren nur einer Ausgangsleitung 8, 7, 6 oder 5 des Vor- Decodierers PD1 auf den logischen Pegel 1, gemäß den zugehörigen Adressensignalen A2, A3 ausgewählt. In dem Vor-Decodierer PD1 geht die Leitung 8 auflogisch 1, wenn A2 und A3 beide auf 0 sind, und die Leitung 7 geht auflogisch 1, wenn A2 und A3 auf 1 bzw. 0 sind. Die Leitung 6 geht auf 1, wenn A2 und A3 auf 0 bzw. 1 sind, und die Leitung 5 geht auf 1, wenn A2 und A3 jeweils auf 1 sind. In der Datenwahleinrichtung DS4 sind 16 Durchlaßtransistoren in den dargestellten Positionen angeordnet. Mit dieser Anordnung gehen, wenn die Leitung 8 auf dem logischen Pegel list, Durchlaßtransistoren 16, 17, 18 und 19, die mit der Leitung 8 verbunden sind, in den 1-Zustand. Zu diesem Zeitpunkt werden vier Bits aus DL0, DL4, DL10 und DL15 in gemeinsame Datenbusse 20, 21, 22 und 23 mittels der Source-Drain-Wege der freigegebenen Durchlaßtransistoren 16, 17, 18 bzw. 19 ausgelesen. In diesem Fall entsprechen die ausgelesenen vier Bits den Diagonalelementen DL0, DL5, DL10 und DL15 in Figur 5A und dies entspricht dem ersten Datenauslesen in Fig. 5D.
Wenn die Leitung 7 auf 1 ist, werden DL1, D14, DL11 und DL14 auf gemeinsame Datenbusse 20, 21, 22 und 23 ausgelesen. Diese entsprechen dem Element (2,1), dem Element (1,2), dem Element (4,3) und dem Element (3,4) in Fig. 5A, und dies entspricht der zweiten Auslese in Fig. 5D. Wenn die Leitung 6 auf 1 ist, werden DL2, DL7, DL8 und DL13 auf gemeinsame Datenbusse 20, 21, 22 und 23 ausgelesen. Dies entspricht dem Element (3,1), dem Element (4,2), dem Element (1,3) und dem Element (2,4) in Fig. 5A, und dies entspricht der dritten Datenauslese in Fig. 5B. Wenn die Leitung 5 auf 1 ist, werden DL3, DL6, DL9 und DL12 auf gemeinsame Datenbusse 20, 21, 22 und 23 ausgelesen. Diese entsprechen dem Element (4,1), dem Element (3,2), dem Element (2,3) und dem Element (1,4) in Fig. 5A, und dies entspricht der vierten Auslese in Fig. 5D.
Dies heißt, da verschobene Diagonalsytem wird durch die Datenwahleinrichtung DS4 implementiert.
Das System zur Auswahl von vier Bits aus 16 Bits wurde bereits beschrieben. Um ein ein Bit aus 16 Bit auszuwählen, ist einer der gemeinsamen Datenbusse 20, 21, 22 und 23 mit einem weiteren gemeinsamen Datenbus LD1 durch eine Datenwahleinrichtung DS1 verbunden.
Diese Auswahl wird durch den Vor-Decodierer PD3 ausgeführt, so daß eine der Zeilenleitungen 12, 11, 10 und 9 durch Adressensignale A0 und A1 aktiviert wird, wenn das Steuersignal S auflogisch 0 ist. Genauer gesagt wird die Leitung 12 aktiviert, wenn A0 = 0 und A1 = 0 ist, die Leitung 11 wird aktiviert, wenn A0 = 1 und A1 = 0, die Leitung 10 wird aktiviert, wenn A0 = 0 und A = list, und die Leitung 9 wird aktiviert, wenn A0 = 1 und A1 = 1 sind.
Die oben beschriebenen Adressensignale A0 bis A3 sind interne Adressen, die durch Umsetzen oder Verwürfelung (scrambling) von externen Adressensignalen A0 bis A3 gemaß den in Figuren 9A und 9B dargestellten Systemen.
Die Beziehung zwischen der Wahl der Daten-Verzögerungsvorrichtungen und der logischen Kombination der Adressen-Eingangssignale ist in Fig. 8 gezeigt. Es sollte hier angemerkt werden, daß Adressen-Eingangssignale A4 und A5 zum Teilen der Speicherzellenanordnungen verwendet werden, die nicht in Fig. 8 dargestellt sind, da nun dem gewählten Block (beispielsweise den Speicherzellenanordnungen MA0 bis MA3, Block-Datenverzögerungsvorrichtungen BDL0) Aufmerksamkeit geschenkt werden soll. Die Fig. 9A und 9B zeigen Adressen-Verwürfelungsschaltungen und Wahrheitstabellen zur Implementierung von diesen. Diese Tabellen geben Beziehungen zwischen externen Adressen und internen Adressen wieder. Sie werden implementiert, wenn die externe Adresse sequentiell mit A0 als niedrigstwertigem Bit und A3 als höchstwertigem Bit weiterrückt. Dadurch wählt die Daten-Wahivorrichtung die Daten- Verzögerungsvorrichtungen in der Reihenfolge DL0, DL1, DL2, DL3, DL4...DL15 gemaß einer in Fig. 9A gezeigten vertikalen Abtastung. Sie werden ebenso implementiert, wenn die externe Adresse sequentiell weiterrückt wird, so daß die Daten-Wahlvorrichtung die Daten-Verzögerungsvorrichtungen in der Reihenfolge DL0, DL4, DL8, DL12, DL1...DL15 gemaß einer in Fig. 9B gezeigten horizontalen Abtastung wählt.
Die horizontale Abrasterung wird genauer Bezug nehmend auf Fig. 9B erläutert. A4 und A5 aktivieren die Leitung 4 in Fig. 7, wenn sie (0,0) sind, und wählt das Ausgangssignal der Daten-Verzögerungseinrichtungen DL0 bis DL15 durch Anwendung der Ausgangssignale von den Speicherzellenanordnungen MA0, MA1, MA2 und MA3, die in Fig. 6 gezeigt sind, auf die Block- Datenverzögerungsvorrichtung BDL0. Wenn die in Fig. 8 gezeigte Daten- Verzögerungsmatrix in einer horizontalen Richtung abgerastert wird, werden die Daten- Wahlvorrichtungen in der Reihenfolge DL0, DL4, DL8, DL12, DL1...DL15 gewählt. Dann, in dem Fall einer 1-Bit-Eingangs- und Ausgangs-Konfiguration und in dem Fall, daß die internen Adressen A3, A2, A1 und A0 beispielsweise (0,1, 1,0) sind, wird die Leitung 7 in Fig. 7 aktiviert, wenn A3 und A2 (0,1) sind, wodurch die Verzögerungseinrichtungen DL1, DL4, DL11 und DL14 gewählt werden. Weiterhin, wenn A1 und A0 gleich (1,0) sind, wird ein Inhalt der Daten-Verzögerungsvorrichtung DL11 durch die Ausgangsleitung 10 zu dem gemeinsamen Datenbus LD1 ausgegeben. Wenn nämlich die externe Adresse 11 durch einen externen Pin außerhalb eines Chips bezeichnet wird, wird die externe Adresse zu einem Binärcode (1,0, 1,1) entsprechend der Anzahl von 11 und dann wird die interne Adresse (0,1, 1,0), woedurch der Inhalt von DL11 durch die in Fig. 7 gezeigte Datenwahlschaltung ausgelesen werden kann. Mit anderen Worten, im Falle eines 1-Bit-Ausgangssignals zählt der Adressenwert der externen Adresse mit der Daten-Verzögerungsanzahl zusammen. Im Fall eines 4-Bit- Ausgangssignals und wenn A3, A2 beispielsweise gleich (0,0) sind, werden die Daten- Verzögerungsvorrichtungen DL0, DL5, DL10 und DL15 unabhängig von den internen Adressen A0, A1 gewählt. Die obige Erläuterung entspricht dem ersten Zyklus in Fig. 5D. Die interne Adresse wird zur Wahl eines Transistors in der Datenwahlvorrichtung verwendet, so daß die Datenwahlvorrichtung das Ausgangssignal gemäß einem verschobenen Diagonalverfahren bereitstellt.
Dementsprechend ist es in dem ersten Auslesezyklus in Fig. 5D notwendig, die internen Adressen A3 und A2 mit (0,0) bereitzustellen, um 4-Bit-Daten von DL0, DL5, DL10 und DL15 unter Verwendung der externen Adresse auszugeben. In der Wahrheitstabelle von Fig. 9B bezeichnet die externe Adresse eine der Adressen (0000), (0100), (1010) und (1111). Daher reduziert sich die Anzahl der externen Adressen im Falle des 4-Bit- Ausgangssignals auf 1/4 von der der externen Adressen im Falle des 1-Bit- Ausgangssignals.
Im Falle der vertikalen Abrasterung ist die Beziehung zwischen der Eingangsadresse und der Daten-Wahlanzahl die gleich wie bei der horizontalen Abrasterung, und die Beziehung zwischen der externen Adresse und der internen Adresse ist wie in Fig. 9A gezeigt.
Wie oben beschrieben wird das Verfahren des Auslesens von 4-Bit-Daten in vierfacher Weise durch gleichzeitiges Ansteuern von vier Wortleitungen und vier Spaltenwahlleitungen in der 4-Bit-Eingangs/Ausgangs-Konfiguration durch Verwendung der Schaltung von Fig. 7 möglich. Weiterhin ist ebenso ersichtlich, daß vertikale und horizontale Abrasterungen durch einfache Verwürfelungsschaltungen ermöglicht werden, wie z. B. in Fig. 9 für die 1-Bit-Eingangs/Ausgangs-Konfiguration gezeigt ist, die durch den S-Anschluß unter Verwendung der Verbindungs-Möglichkeit oder AL (Master Slice) ausgeführt wird.

Drittes Ausführungsbeispiel

Fig. 10 zeigt ein drittes Ausführungsbeispiel der vorliegenden Erfindung.
In diesem Ausführungsbeispiel wird die vorliegende Erfindung auf ein DRAM angewendet, in dem jeder Zeilendecoder DX0, DX1, ..., DX7 zwischen seinem jeweiligen Speicherzellenpaar MA00 und MA1, MA10 und MA11, MA20 und MA21, MA70 und MA71 liegt, wobei jedes Paar in der Zeilenrichtung angeordnet ist, und jeder Zeilendecoder von den paarweisen Speicherzellenanordnungen geteilt wird. Dies ist eine Modifikation des ersten Ausführungsbeispiels von Fig. 4. Gleiche Bezugszeichen werden zur Bezeichnungen von Teilen verwendet, die denen von Fig. 4 entsprechen, und eine Beschreibung davon wird übergangen.
In der Halbleiterspeichervorrichtung werden beispielsweise entsprechende Wortleitungen WL00 und WL01 in Speicherzellenanordnungen MA00 und MA01 durch das gleiche Zeilen-Adressen-Signal (A0) durch Verwendung einer Zeilenwahl- Ansteuerschaltung DX0 gewählt. Von Spaltenwahlleitungen entsprechend den Bitleitungen BL00 bsi BL0i, die mit Speicherzellen CEL00 bis CEL0i verbunden sind, die mit Wortleitungen WL00 verbunden sind, werden beispielsweise zwei Spaltenwahlleitungen CL0 und CL1 gleichzeitig angesteuert, so daß 2-Bitdaten zu den Daten-Verzögerungseinrichtungen DL2 und DL3 ausgegeben werden. Ebenso werden von Spaltenwahlleitungen entsprechend den Bifleitungen BL0j bis BL0m, die mit Speicherzellen CELOj bis CEL0m verbunden sind, die mit der Wortleitung WL01 verbunden sind, beispielsweise zwei Spaltenwahlleitungen CL2 und CL3 gleichzeitig angesteuert, so daß 2-Bitdaten zu den Daten-Verzögerungseinrichtungen DL0 und DL1 ausgegeben werden. Somit werden insgesamt Daten mit 4 Bits von den Speicherzellen MA00 und MA01 zu den Daten-Verzögerungsvorrichtungen DL0 bis DL3 ausgegeben.
Es sollte hier angemerkt werden, daß die gewählten Wortleitungen WL00 und WL01 die gleiche Adresse aufweisen, indessen haben sie nicht die gleichen Adressleitungen und sind daher voneinander unabhähgig.
In gleicher Weise werden 4-Bitdaten, die mit verschiedenen Spaltenwahlleitungen verbunden sind, von jedem Speicherzellen-Anordnungsblock ausgegeben, und somit werden 16-Bitdaten zu all den Daten-Verzögerungseinrichtungen ausgegeben. In der Folge werden insgesamt 4 Bit zu einem Zeitpunkt von jedem 4-Bitblock gemäß dern verschobenen Diagonalverfahren, das in Fig. 5A bis 5D gezeigt ist, zu einem Zeitpunkt ausgeben. In diesem Fall, selbst wenn ein Versagen in einer Spaltenwahlleitung oder wortleitung in dem Speicherzellen-Anordnungsblock entsprechende Daten- Verzögerungsvorrichtungen DL0 bis DL3 auftreten sollte, und somit alle Daten, die mit der Spaltenwahlleitung oder Wortleitung verbunden sind, ausfallen, fallt nur ein Bit der 4-Bitdaten aus, die abschließend ausgegeben werden.
Somit ist die Fehlerkorrekturschaltung verwendbar.

Wertes Ausführungsbeispiel

Fig. 11 zeigt ein viertes Ausführungsbeispiel der vorliegenden Erfindung.
In dieser Halbleiterspeichervorrichtung sind die Spaltenwahlleitungen in globale Spaltenwahlleitungen (GCL0, GCL1, GCL2,... GCLm) und lokale Spaltenwahlleitungen (LCL00, LCL0i, LCLOj, LCLm, LCL10, LCL1i, LCLj, LCLm) aufgeteilt, und jede lokalen Spaltenwahlleitungen ist mit einer entsprechenden globalen Spaltenwahlleitung mittels eines Schalters (SW00, SW01, SW0j, SW0m, SW10, SW1i, SW1j, SW1m) verbunden. In der Halbleiterspeichervorrichtung ist weiterhin die Spaltenwahl- Ansteuerschaltung (DY0, DY1, DY2, DY3) mit einem Ersatz-Spaltendecodierer (im folgenden als Redundanz-Spalten-Decodierer mit dem Bezugszeichen 12 bezeichnet) für einen Ausfall einer Spaltenwahlleitung oder eines Spaltendecoders vorgesehen, und jede Speicherzellenanordnung (MA00 bis MA0m, MA10 bis MA1m) ist mit einer Ersatz- Speicherzellenanordnung (im folgenden als Redundanz-Speicherzellenanordnung bezeichnet, die nicht gezeigt ist) zum Ausfall von Speicherzellen versehen. Wenn extern angelegte Adress-Eingangssignale (A0 bis Am) als fehlerhafte Adress-Eingangssignale erkannt werden, werden die Redundanz-Speicherzellen durch den Redundanz- Spaltendecodierer gewahlt. Das vierte Ausführungsbeispiel ist ein Beispiel, in dem die vorliegende Erfindung auf ein wie oben beschriebenes DRAM angewendet wird, und ist eine Modifikation des dritten Ausführungsbeispiels von Fig. 10. Gleiche Bezugszeichen werden zur Bezeichnungen von Teilen verwendet, die denen von Fig. 10 entsprechen.
In dieser Halbleiterspeichervorrichtung werden entsprechende Wortleitungen WL00 und WLO1 in Speicherzellenanordnungen MA00 und MA01 durch eine Zeilenwahl- Ansteuerschaltung DX0 gewählt, und Daten werden von Speicherzellen CEL00 bis CEL0m ausgelesen, die mit Wortleitungen WL00 und WL01 an ihren entsprechenden Bitleitungen BL00 bis BL0m verbunden sind. Der oben beschriebene Vorgang ist insoweit der gleiche wie in dem dritten Ausführungsbeispiel von Fig. 10. Indessen können beispielsweise vier globale Spaltenwahlleitungen GCL0, GCL1, GCL2 und GCL3 gleichzeitig aus den Spaltenwahlleitungen ausgewählt werden und lokale Spaltenwahlleitungen LCL00, LCL01, LCL0j und LCL0m, die durch Schalter SW00, SW0i, SW0j und SW0m gewählt sind, ermöglichen die Verzögerung von Daten durch Daten-Verzögerungsvorrichtungen DL0, DL1, DL2 und DL3 durch BUS. In diesem Punkt unterscheidet es sich von dem dritten Ausführungsbeispiel von Fig. 10. Das vierte Ausführungsbeispiel ist das gleiche wie das dritte Ausfürhungsbeispiel dahingehend, daß vier Bits abschließend von 16-Bitdaten ausgegeben werden, die von vier Blocks mit jeweils einem Bit zu einem Zeitpunkt von jedem Block durch die Daten- Wahivorrichtungen gemäß dem in Fig. 5D gezeigten verschobenen diagonalen Verfahren ausgelesen werden. Diese vier Bits werden durch verschiedene Wortleitungen und verschiedene lokale Spaltenwahlleitungen ausgegeben, was die Verwendung der 1- Bit-Fehlerkorrekturschaltung ermöglicht.
Die lokale Spaltenwahlleitung wird zur Verwendung einer dritten Verdrahtungsschicht in der Vielfachschicht-Zwischenverbindung geschaffen und wird von mehreren Speicherzellenanordnungen (beispielsweise MA00, MA10, MA20) geteilt. Selbstverständlich kann die zweite Verdrahtungsschicht in der Vielfachschicht- Zwischenverbindung verwendet werden, ohne von den Speicherzellenanordnungen geteilt zu werden.
Jeder der Spaltendecodierer (DY0 bis DY3) der Halbleiterspeichervorrichtung weist einen Redundanz-Spaltendecodierer (siehe Fig. 12) auf, und jede der Speicherzeilenanordnungen weist ebenfalls Redundanz-Speicherzellen entsprechend den Redundanz-Spaltendecodierem auf. Die Redundanz-Speicherzellen sind in der Zeichnung nicht dargestellt, da sie hinsichtlich Anordnung und Anzahl die gleichen sind wie die gewöhnlichen Speicherzellen.
Fig. 12 zeigt das Detail eines Spalten-Decodierers (beispielsweise DY0) und eine Einrichtung zum Schalten der fehlerhaften Adress-Eingangssignale. Zusätzlich zu den Spaltendecodierem (CDY0 bis CDYm), die betrieben werden, wenn normale Adress- Eingangssignale zum Lesen normaler Speicherzellen angelegt werden, ist ein Redundanz-Spaltendecodierer (CRDY0) angeordnet. Dieser Redudanz- Spaltendecodierer ist nur in Betrieb, wenn fehlerhaften Adress-Eingangssignale eingegeben werden.
Ein Vergleich wird ausgeführt zwischen einem Adressignal (10), das durch Verstärken eines extern angewendeten Adresssignals (A0 bis Am) durch Adress-Buffer (ADB) erhalten wird, und eines fehlerhaften Adressignals 20, das von einem Fehl- Adresspeicher-ROM (ROM) ausgegeben wird, in dem fehlerhafte Adressen zuvor durch einen Komparator (COM) gespeichert werden. Als Ergebnis, wenn keine Übereinstimmung auftritt, d. h., wenn die extern angewendeten Adressignale als normale Adressignale zum Auslesen einer normalen Speicherzelle erkannt werden, wird eine der globalen Spaltenwahlleitungen (GCL0 bis GCLm) gemaß einem Ausgangssignal (10) eines Adress-Buffers ADB gewählt.
Indessen, wenn als Ergebnis des obigen Vergleichs eine Übereinstimmung auftritt, d. h., wenn das extern angelegte Adressignal als Fehl-Adressignal zum Auslesen einer fehlerhaften Speicherzelle erkannt wird, wird jeder Spalten-Decodierer (CDY0 bis CDYm) durch ein Ausgangssignal 30 des Komparators COM gesperrt, und eine Redundanz-Spaltendecodierer CRDY0 wird dadurch zur Wahl einer redundanten globalen Spaltenwahlleitung (GRCL0) freigegeben. D. h., wenn ein fehlerhaftes Adressignal eingegeben wird, wird der redundante Decodierer freigegeben und die entsprechende redundante Speicherzelle (nicht gezeigt) wird gewählt. Daher wird die Speichervorrichtung von außen so gesehen, wie wenn kein Fehler auftreten würde.
Auch wenn nur ein redundanter Decodierer in Fig. 12 dargestellt ist, ist es offensichtlich, daß mehrere Decodierer vorgesehen werden können.
Das Schalten der Spaltenwahlleitungen entsprechend den fehlerhaften Speicherzellen zu redundanten Spaltenwahlleitungen zur Sicherung der fehlerhaften Speicherzellen dient ebenso für Zeilenwahlleitungen und wird somit allgemein ausgeführt. Zusätzlich werden zur Verbesserung der Wirkung der Redundanz normalerweise fehlerhafte Adressen für jede Speicherzellenanordnung (beispielsweise MA00) erfaßt, in einem Fehladress- Speicher ROM gespeichert und fehlerhafte Adressen für jede der Speicherzellenanordnungen bestimmt.
Wenn eine Redundanz in jeder der Speicherzellenanordnungen in der Halbleiterspeichervorrichtung auftritt, da Schalter (SW00 bis SW0m, SWL0 bis SW1m) zwischen den globalen Spaltenwahlleitungen und den lokalen Spaltwahlleitungen liegen, geschlossen sind, tritt ein Problem dahingehend auf, daß die Wirksamkeit der Redundanz erniedrigt wird, da die Spaltenwahlleitung von mehreren Zellen gemeinsam verwendet wird. Beispielsweise sei angenommen, daß die globale Spaltenwahlleitung GCL0 gewählt ist und die davon abzweigende lokale Spaltenwahlleitung LCL00 versagt, oder in der Speicherzellenanordnung MA00 kurzgeschlossen ist. In diesem Fall werden Speicherzellenanordnungen MA40 und MA50, deren Speicherzellen normal sind, ebenfalls als fehlerhaft angesehen. Wenn somit Speicherzellenanordnungen MA40 und MA50 gewählt werden, ist ein Umschalten auf den Redundanz-Spaltendecodierer CRDY0 notwendig.
Bei dieser Halbleiterspeichervorrichtung werden daher die Schalter, die zwischen den globalen Spaltenwahlleitungen und den lokalen Spaltenwahlleitungen liegen, durch ein Ausgangssignal 20 eines Fehleradressen-Speicher-ROMS (ROM) geschaltet. Selbst wenn beispielsweise die globale Spaltenwahlleitung GCL0 gewählt wird und die davon abzweigende lokale Spaltenwahlleitung LCL00 in der Speicherzellenanordnung MA00 versagt, wird der Schalter SW00 durch das Ausgangssignal 20 des Fehleradressen- Speicher-ROMS (ROM) geöffnet, wodurch die lokale Spaltenwahlleitung von der globalen Spaltenwahlleitung abgetrennt wird. Wenn eine fehlerhafte Adresse der Speicherzellenanordnung MA00 entsprechend der globalen Spaltenwahlleitung GCL0 gewählt wird, wird ein Umschalten zu dem Redundanz-Spalten-Decodierer durch solch eine Abtrennung ausgeführt. Indessen, wenn die Speicherzellenanordnung MA40 gewählt wird, ist die globale Spaltenwahlleitung GCL0 wie zuvor verfügbar.
Wie oben beschrieben ist die Spaltenwahlleitung zweifach vorgesehen und somit kann, selbst wenn zwei Spaltenwahlleitungen versagen, ein 1-Bitfehler-Ausgangssignal gemaß der vorliegenden Erfindung erhalten werden, was die Verwendung der Fehlerkorrekturschaltung ermöglicht.
Das Obige ist eine Beschreibung des Falls, daß die Spaltenwahlleitung zweifach vorgesehen ist; wenn die Zeilenwahlleitungen ebenfalls zweifach vorgesehen werden, kann der Vorteil weiter vergrößert werden. Zusätzlich können Sicherungen anstelle der Schalter (SW00 bis SW0m, SWL0 bis Swlm) verwendet werden. In diesem Fall kann eine Sicherung entsprechend einer fehlerhaften Adresse zum Trennen einer lokalen Spaltenwahlleitung an der entsprechenden globalen Spaltenwahlleitung unterbrochen werden.
Gemaß der vorliegenden Erfindung werden, wie oben beschrieben, selbst wenn ein Fehler in einer Wortleitung, einer Spaltenwahlleitung (Bitleitung) oder einer Speicherzelle in einer Halbleiterspeichervorrichtung mit einer Vielfach-Bit- Eingangslausgangs-Konfiguration auftritt, nicht alle diese Bits versagen und nur ein Bit führt abschließend zu einem Fehler. Daher kann die Fehlerkorrekturschaltung verwendet werden, was die Verläßlichkeit des Systems erhöht.

Claims

1. Halbleiter-Speichervorrichtung mit mehreren Speicherzellen-Gruppen (MA), die jeweils Speicherzellen (CEL) aufweisen, die mit mehreren Wortleitungen (WL) und Bit- Leitungen (13L) verbunden sind, wobei die Speichervorrichtung aufweist:

jeweils eine Zeilenwahleinrichtung (DRX) zum gleichzeitigen Aktivieren mehrerer Wortleitungen, in jeder Speicherzellen-Gruppe,

gekennzeichnet durch

eine Spaltenwahleinrichtung (SDY), die gemeinsam für alle Gruppen ist, zur gleichzeitigen Wahl von mehreren Bit-Leitungen in jeder Gruppe durch gleichzeitiges und unabhängiges Aktivieren mehrerer Spaltenwahlleitungen (CL), so daß mehrere Daten aus jeder ausgewählten Speicherzellen-Gruppe ausgelesen werden, und eine Datenwahleinrichtung (DS) zur Auswahl von Speicherzellen, die durch eine Kombination von verschiedenen Wortleitungen und verschiedenen Spaltenwahlleitungen ausgewählt sind, aus Speicherzellen, die durch die Zeilen- und die Spaltenwahleinrichtung ausgewählt sind.

2. Halbleiter-Speichervorrichtung nach Anspruch 1, bei der die Zeilenwahleinrichtung (DRX) mehrere Zeilen-Decoder (DX) zur Aufnahme einer gemeinsamen Zeilenadresse aufweist und die Spaltenwahleinrichtung (SDY) mehrere Spalten-Decoder (DY) zur Aufnahme einer gemeinsamen Spaltenadresse aufweist.

3. Halbleiter-Speichervorrichtung nach Anspruch 1, bei der jede der Spaltenwahlleitungen (CL) durch eine erste Verdrahtungsschicht und die Zeilenwahlleitung durch eine zweite Verdrahtungsschicht gebildet ist.

4. Halbleiter-Speichervorrichtung nach Anspruch 1, weiterhin aufweisend eine Verzögerungseinrichtung (DL) zur Verzögerung eines Inhaltes von n Speicherzellen (CEL), die durch die Spaltenwahleinrichtung (SDY) ausgewählt sind, wobei die Datenwahleinrichtung (DS) mit dem Ausgang der Verzögerungseinrichtung zur Auswahl des Inhaltes von m von den n Speicherzellen verbunden ist, wobei m kleiner als n ist.

5. Halbleiter-Speichervorrichtung nach Anspruch 1, weiterhin aufweisend eine Fehlerkorrekturschaltung zur Korrektur eines Fehlers in den Daten einer Speicherzelle (CEL), die durch die Datenwahleinrichtung (DS) ausgewählt ist.

6. Halbleiter-Speichervorrichtung nach Anspruch 4, bei der m Lesedaten zu n/m Zeitpunkten in einem Zeitmultiplexverfahren ausgelesen werden, wodurch n Daten ausgelesen werden können.

7. Halbleiter-Speichervorrichtung nach Anspruch 4, bei der die Datenwahleinrichtung (DS) die Daten durch Ein- und Ausschalten von Transistoren ausführt, der in einer versetzt diagonalen Anordnung liegen, durch Verwendung eines Signais, das durch Decodieren eines Teils eines Adressensignals erhalten wird.

8. Halbleiter-Speichervorrichtung nach Anspruch 7, bei der vier Bits von 16-Bit- Speicherzellen (CEL) von einer 4 x 4 Teilgruppe ausgegeben werden, die einen Teil der Speicherzellen-Gruppe (MA) bildet.

9. Halbleiter-Speichervorrichtung nach Anspruch 4, bei der ein Adressensignal zur Steuerung einer Auswahl durch die Datenwahleinrichtung (DS) durch Umsetzen einer externen Adresse erhalten wird.

10. Halbleiter-Speichervorrichtung nach Anspruch 2, bei der ein Zeilen-Decoder (DX) zwischen einem Paar von Speicherzellen (MA) vorgesehen ist, die in einer Zeilenrichtung vorgesehen sind, wodurch der Zeilen-Decoder gemeinsam benutzt wird.

11. Halbleiter-Speichervorrichtung nach Anspruch 4, bei der die Datenwahleinrichtung (DS) eine erste Datenwahlvorrichtung zur Auswahl von m&sub1; Daten von n Bit-Daten, wobei mi kleiner als n ist, und eine zweite Datenwahleinrichtung zur Auswahl von m&sub2; Daten von m&sub1; Daten aufweist, wobei m&sub2; kleiner als m&sub1; ist.

12. Halbleiter-Speichervorrichtung nach Anspruch 4, weiterhin aufweisend eine Blockwahleinrichtung (BSEL), die zwischen der Datenverzögerungseinrichtung (DL) und der Datenwahleinrichtung (DS) zur Auswahl eines einzelnen Datenverzögerungsblocks von mehreren Datenverzögerungsblöcken verbunden ist.

13. Halbleiter-Speichervorrichtung nach Anspruch 4, bei der die Datenwahleinrichtung DS) mit mehreren gemeinsamen Datenbussen (LD) zur gleichzeitigen Ausgabe von mehreren Bits verbunden ist und eine Einzelbitausgabe-Datenwahleinrichtung zur Ausgabe eines einzelnen gemeinsamen Datenbusses mit dem gemeinsamen Datenbus verbunden ist.

14. Halbleiter-Speichervorrichtung nach Anspruch 1, die weiterhin eine Redundanz- Spaltenwahlschaltung (CRDY) mit Redundanz-Speicherzellen aufweist.

15. Halbleiter-Speichervorrichtung nach Anspruch 14, bei der eine externe Adresse mit einer in einem Chip gespeicherten Redundanzadresse verglichen wird, und bei Übereinstimmung eine Redundanz-Spaltenwahleinrichtung zur Auswahl einer Redundanz-Speicherzelle aktiviert wird und eine Spaltenwahleinrichtung zur Auswahl einer gewöhnlichen Speicherzelle deaktiviert wird.

16. Halbleiter-Speichervorrichtung nach Anspruch 15, bei der eine externe Adresse mit einer in einem Chip gespeicherten Redundanzadresse verglichen wird, und bei Übereinstimmung ein Schalter einer der externen Adresse entsprechenden Unterwahlleitung ausgeschaltet wird.

17. Halbleiter-Speichervorrichtung nach Anspruch 1, die eine Multibit-Eingabe- und -Ausgabebitleitungs-Anordnung und weiterhin eine Spaltenwahleinrichtung (SDY) zur unabhängigen und gleichzeitigen Auswahl einer Spaltenwahlleitung (CL) aufweist, deren Anzahl größer ist als die der Eingabe- und Ausgabebitleitungs-Anordnung, wobei mehrere Speicherzellen (CEL) zur gleichzeitigen Ausgabe oder Eingabe von Daten an jeweiligen verschiedenen Zeilenwahlleitungen vorgesehen sind.

18. Halbleiter-Speichervorrichtung nach Anspruch 1, bei der die Zeilenwahleinrichtung (DRX) eine Zeilenwahlschaltung zur Auswahl einer Redundanz-Speicherzelle aufweist.

19. Halbleiter-Speichervorrichtung nach Anspruch 18, bie der eine externe Adresse mit einer in einem Chip gespeicherten Redundanzadresse verglichen wird, und bei Übereinstimmung eine Redundanz-Zeilenwahlleitung zur Auswahl einer Redundanz- Speicherzelle aktiviert sowie eine Zeilenwahlschaltung zur Auswahl einer normalen Speicherzelle deaktiviert wird.

20. Halbleiter-Speichervorrichtung nach Anspruch 18, bei der eine externe Adresse mit einer in einem Chip gespeicherten Redundanzadresse verglichen wird und bei Übereinstimmung ein Schalter für eine der externen Adresse entsprechenden Unterwahlleitung ausgeschaltet wird.

21. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Spaltenwahleinrichtung (SDY) mehrere Spalten-Unterwahlleitungen gleichzeitig und unabhängig voneinander aktiviert, wobei die Spalten-Unterwahlleitungen mit der Spaltenwahlleitung (CL) durch Schalter (SW) verbunden sind, die darin gleichzeitig mehrere der Bitleitungen (DL) auswählen, und

die Datenwahleinrichtung (DS) Speicherzellen (CEL) auswählt, die durch gleichzeitig aktivierte Wortleitungen (WL) und Spalten-Unterwahlleitungen ausgewählt sind, wobei jede Speicherzelle durch eine Kombination von verschiedenen Wortleitungen und verschiedenen Spalten-Unterwahlleitungen gewählt wird.

22. Halbleiter-Speichervorrichtung nach Anspruch 21, bei der eine externe Adresse mit einer Redundanzadresse verglichen wird, und bei Übereinstimmung ein Schalter für die der externen Adresse entsprechenden Unterwahlleitung ausgeschaltet wird.

23. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der mehreren Speicherzellen-Gruppierungen (MA) Speicherzellen (CEL) aufweist, die an einem Schnittpunkt von mehreren Wortleitungen (WL) und Bitleitung (BL) verbunden sind, die in einer Matrix verdrahtet sind, wobei die Spaltenwahleinrichtung (SDY) mehrere der Spalten-Unterwahlleitungen gleichzeitig und unabhängig voneinander aktiviert und die Spalten-Unterwahlleitungen mit der Spaltenwahlleitung (BL) durch Sicherungen verbunden sind, die dadurch gleichzeitig mehrere der Bitleitungen (WL) auswählen, und daß die Datenwahleinrichtung (DS) durch gleichzeitig aktivierte Wortleitungen und Spalten-Unterwahlleitungen ausgewählte Speicherzellen wählt, wobei jede Speicherzelle durch eine Kombination von verschiedenen Wortleitungen und verschiedenen Spalten-Unterwahlleitungen gewählt wird.

24. Halbleiter-Speichervorrichtung nach Anspruch 23, bei der die Spalten- Unterwahlleitung, die eine ausgefallene Zelle auswählt, durch Abschalten der Sicherungen abgetrennt wird.

25. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der mehreren Speicherzellen-Gruppe (MA) Speicherzellen (CEL) aufweist, die an einem Schnittpunkt von mehreren Wortleitungen (WL) und Bitleitungen (BL) verbunden sind, die in einer Matrix verdrahtet sind, wobei die Spaltenwahleinrichtung (SDY) mehrere Spaltenwahlleitungen (CL) gleichzeitig und unabhängig voneinander aktiviert und mehrere Bitleitungen auswählt, die aus Bitleitungen ausgewählt sind, die mit Speicherzellen durch die gleiche Wortleitung in den entsprechenden Speicherzellen- Gruppe verbunden sind.

26. Halbleiter-Speichervorrichtung nach Anspruch 25, bei der eine unabhängig aktivierte Spaltenwahlleitung (CL) mit einer Übergabevorrichtung zur Übergabe der Daten der Bitleitung (BL) verbunden ist, die mit mehreren Speicherzellen (CEL) mit dem Bus durch eine Source-Drain-Leitung verbunden ist.

27. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenwahleinrichtung (DS) Informationen wählt, die in m von n Speicherzellen (CEL) gespeichert sind, die durch die Zeilen- und die Spaltenwahleinrichtung (DRX, SDY) gewählt sind, wobei jeder der m Speicherzellen eine von jeder anderen der m Speicherzellen, die durch die Datenwahleinrichtung gewählt ist, eine unterschiedliche Wortleitung (WL) und eine unterschiedliche Spaltenwahlleitung (CL) zugeordnet ist.