JPH0973778A - アドレスアクセスパスのコントロール回路 - Google Patents
アドレスアクセスパスのコントロール回路Info
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- JPH0973778A JPH0973778A JP7225345A JP22534595A JPH0973778A JP H0973778 A JPH0973778 A JP H0973778A JP 7225345 A JP7225345 A JP 7225345A JP 22534595 A JP22534595 A JP 22534595A JP H0973778 A JPH0973778 A JP H0973778A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】アクセス時間の短縮を図れるとともに、レイア
ウト面積を縮小でき、ひいては、消費電力の削減および
ノイズの低減を図れるアドレスアクセスパスのコントロ
ール回路を実現する。 【解決手段】アドレス信号に応じたタイミングで、読み
出しデータをコモンバスＣＢ／ＣＢ に出力するととも
に、アドレス遷移が起こると、一対のコモンバスＣＢ／
ＣＢ のレベルを一定期間接地レベルに保持させるラッ
チ回路ＬＭＯ２Ａ、メイン出力回路ＭＯ３およびコモン
バスドライブ回路ＣＢＤと、制御信号ＤＯＥの入力によ
りコモンバスＣＢ／ＣＢ からデータ出力線ＯＤ／ＯＤ
に伝搬されたデータを外部に出力するデータ出力バッ
ファＤＯ−ＢＵＦとを備え、データ出力バッファＤＯ−
ＢＵＦへの制御信号ＤＯＥの入力をデータ出力線ＯＤ／
ＯＤ が接地レベルにある期間に行う。
ウト面積を縮小でき、ひいては、消費電力の削減および
ノイズの低減を図れるアドレスアクセスパスのコントロ
ール回路を実現する。 【解決手段】アドレス信号に応じたタイミングで、読み
出しデータをコモンバスＣＢ／ＣＢ に出力するととも
に、アドレス遷移が起こると、一対のコモンバスＣＢ／
ＣＢ のレベルを一定期間接地レベルに保持させるラッ
チ回路ＬＭＯ２Ａ、メイン出力回路ＭＯ３およびコモン
バスドライブ回路ＣＢＤと、制御信号ＤＯＥの入力によ
りコモンバスＣＢ／ＣＢ からデータ出力線ＯＤ／ＯＤ
に伝搬されたデータを外部に出力するデータ出力バッ
ファＤＯ−ＢＵＦとを備え、データ出力バッファＤＯ−
ＢＵＦへの制御信号ＤＯＥの入力をデータ出力線ＯＤ／
ＯＤ が接地レベルにある期間に行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ等の半導
体記憶記憶装置におけるアドレスアクセスパスの制御を
行うコントロール回路に関するものである。
体記憶記憶装置におけるアドレスアクセスパスの制御を
行うコントロール回路に関するものである。
【０００２】
【従来の技術】図６は、ＤＲＡＭにおける従来のアドレ
スアクセスパスのコントロール回路を示すブロック図で
ある。図６に示すＤＲＡＭのメモリアレイは、図６に示
すように、０からＭまでの（Ｍ＋１）個のメモリブロッ
クＭＢ0 〜ＭＢM により構成されている。各メモリブロ
ックＭＢ0 〜ＭＢM は、０からＮまでの（Ｎ＋１）個の
サブアレイＳＢＡ0 〜ＳＢＡN により構成され、各サブ
アレイＳＢＡ0 〜ＳＢＡN はセンスアンプバンクＳ／Ａ
Ｂ0 〜Ｓ／ＡＢN+1 により分離されている。センスアン
プバンクＳ／ＡＢ0 〜Ｓ／ＡＢN+1 は、センスアンプを
サブアレイの両側にいわゆる千鳥状に配置して構成され
ており、センスアンプバンクＳ／ＡＢ0 およびＳ／ＡＢ
N+1 を除くすべてのセンスアンプバンクＳ／ＡＢ1 〜Ｓ
／ＡＢN 内のセンスアンプは隣接する二つのサブアレイ
で共用される。
スアクセスパスのコントロール回路を示すブロック図で
ある。図６に示すＤＲＡＭのメモリアレイは、図６に示
すように、０からＭまでの（Ｍ＋１）個のメモリブロッ
クＭＢ0 〜ＭＢM により構成されている。各メモリブロ
ックＭＢ0 〜ＭＢM は、０からＮまでの（Ｎ＋１）個の
サブアレイＳＢＡ0 〜ＳＢＡN により構成され、各サブ
アレイＳＢＡ0 〜ＳＢＡN はセンスアンプバンクＳ／Ａ
Ｂ0 〜Ｓ／ＡＢN+1 により分離されている。センスアン
プバンクＳ／ＡＢ0 〜Ｓ／ＡＢN+1 は、センスアンプを
サブアレイの両側にいわゆる千鳥状に配置して構成され
ており、センスアンプバンクＳ／ＡＢ0 およびＳ／ＡＢ
N+1 を除くすべてのセンスアンプバンクＳ／ＡＢ1 〜Ｓ
／ＡＢN 内のセンスアンプは隣接する二つのサブアレイ
で共用される。
【０００３】（Ｎ＋１）個のローデコーダＸ−ＤＥＣ0
〜Ｘ−ＤＥＣN の中の１つが、外部入力信号ＲＡＳ＿の
タイミングで取り込まれるアドレスにより選択される。
また、選択されたローデコーダ内のワード線の中から一
本が選択されて活性化される。
〜Ｘ−ＤＥＣN の中の１つが、外部入力信号ＲＡＳ＿の
タイミングで取り込まれるアドレスにより選択される。
また、選択されたローデコーダ内のワード線の中から一
本が選択されて活性化される。
【０００４】カラムデコーダＹ−ＤＥＣは、ローアドレ
ス取り込み後の外部アドレスの遷移を取り込み、その指
定されたアドレスのＹＳ信号を、図示しないＡＴＤ(Add
ressTransition Detector) 回路によって発生された内
部タイミングクロックに同期して、活性化する。ＹＳ信
号はセンスアンプバンクＳ／ＡＢから一つのセンスアン
プを選択し、図示しないビット線のデータをローカル入
出力線ＬＩＯ，ＬＩＯ に送る。
ス取り込み後の外部アドレスの遷移を取り込み、その指
定されたアドレスのＹＳ信号を、図示しないＡＴＤ(Add
ressTransition Detector) 回路によって発生された内
部タイミングクロックに同期して、活性化する。ＹＳ信
号はセンスアンプバンクＳ／ＡＢから一つのセンスアン
プを選択し、図示しないビット線のデータをローカル入
出力線ＬＩＯ，ＬＩＯ に送る。
【０００５】入出力スイッチＩＯＳＷ0 〜ＩＯＳＷN+1
は、各センスアンプバンクＳ／ＡＢ 0 〜Ｓ／ＡＢN+1 に
対して一つずつ配置され、活性化されているサブアレイ
の両側のセンスアンプバンクＳ／ＡＢに対応する入出力
スイッチＩＯＳＷが導通状態に制御され、ローカル入出
力線ＬＩＯ，ＬＩＯ とメインアンプＭＡに接続された
メイン入出力線ＭＩＯ0 ，ＭＩＯ 0 、およびＭＩ
Ｏ1 ，ＭＩＯ 1 を電気的に接続状態に保持する。な
お、添字が偶数のローカル入出力線ＬＩＯ0 ，ＬＩ
Ｏ2 ，〜，ＬＩＯN およびＬＩＯ 0 ，ＬＩＯ 2 ，
〜，ＬＩＯ N はメイン入出力線ＭＩＯ0 ，ＭＩＯ 0
に接続され、添字が奇数のローカル入出力線ＬＩ
Ｏ1 ，ＬＩＯ3 ，〜，ＬＩＯN+1 およびＬＩＯ 1 ，Ｌ
ＩＯ 3 ，〜，ＬＩＯ N+1 はメイン入出力線ＭＩＯ
1 ，ＭＩＯ 1 に接続されている。
は、各センスアンプバンクＳ／ＡＢ 0 〜Ｓ／ＡＢN+1 に
対して一つずつ配置され、活性化されているサブアレイ
の両側のセンスアンプバンクＳ／ＡＢに対応する入出力
スイッチＩＯＳＷが導通状態に制御され、ローカル入出
力線ＬＩＯ，ＬＩＯ とメインアンプＭＡに接続された
メイン入出力線ＭＩＯ0 ，ＭＩＯ 0 、およびＭＩ
Ｏ1 ，ＭＩＯ 1 を電気的に接続状態に保持する。な
お、添字が偶数のローカル入出力線ＬＩＯ0 ，ＬＩ
Ｏ2 ，〜，ＬＩＯN およびＬＩＯ 0 ，ＬＩＯ 2 ，
〜，ＬＩＯ N はメイン入出力線ＭＩＯ0 ，ＭＩＯ 0
に接続され、添字が奇数のローカル入出力線ＬＩ
Ｏ1 ，ＬＩＯ3 ，〜，ＬＩＯN+1 およびＬＩＯ 1 ，Ｌ
ＩＯ 3 ，〜，ＬＩＯ N+1 はメイン入出力線ＭＩＯ
1 ，ＭＩＯ 1 に接続されている。
【０００６】メインアンプＭＡ0 ，ＭＡ1 は、メモリア
レイから出力され、メイン入出力線ＭＩＯ0 ，ＭＩＯ 0
、ＭＩＯ1 ，ＭＩＯ 1 に伝搬された信号を増幅す
る。メインアンプは、メイン入出力線ＭＩＯ0 およびＭ
ＩＯ1 のそれぞれの相補信号に対応して、二つのメイン
アンプＭＡ0 ，ＭＡ1 が配置されている。なお、図６中
の枠ａは図示しないＡＴＤ回路で発生される信号ＭＡＤ
と信号ＭＡＥＱがそれぞれメインアンプＭＡ0 とＭＡ1
の両方に入力されていることを示す。
レイから出力され、メイン入出力線ＭＩＯ0 ，ＭＩＯ 0
、ＭＩＯ1 ，ＭＩＯ 1 に伝搬された信号を増幅す
る。メインアンプは、メイン入出力線ＭＩＯ0 およびＭ
ＩＯ1 のそれぞれの相補信号に対応して、二つのメイン
アンプＭＡ0 ，ＭＡ1 が配置されている。なお、図６中
の枠ａは図示しないＡＴＤ回路で発生される信号ＭＡＤ
と信号ＭＡＥＱがそれぞれメインアンプＭＡ0 とＭＡ1
の両方に入力されていることを示す。
【０００７】図７は、メインアンプＭＡの具体的な構成
例を示す回路図である。このメインアンプＭＡは、図７
に示すように、ｐチャネルＭＯＳ（以下、ＰＭＯＳとい
う）トランジスタＭＰ０〜ＭＰ１２、ｎチャネルＭＯＳ
（以下、ＮＭＯという）トランジスタＭＮ０〜ＭＮ１
０、およびインバータＩＮＶ０により構成されている。
例を示す回路図である。このメインアンプＭＡは、図７
に示すように、ｐチャネルＭＯＳ（以下、ＰＭＯＳとい
う）トランジスタＭＰ０〜ＭＰ１２、ｎチャネルＭＯＳ
（以下、ＮＭＯという）トランジスタＭＮ０〜ＭＮ１
０、およびインバータＩＮＶ０により構成されている。
【０００８】ＰＭＯＳトランジスタＭＰ０とＮＭＯＳト
ランジスタＭＮ０のソース・ドレイン同士、ＰＭＯＳト
ランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６のソー
ス・ドレイン同士、ＰＭＯＳトランジスタＭＰ１２とＮ
ＭＯＳトランジスタＭＮ１０のソース・ドレイン同士が
接続されてイコライズ用のトランスミッションゲートＴ
Ｇ１，ＴＧ２，ＴＧ３が構成されている。そして、ＮＭ
ＯＳトランジスタＭＮ０，ＭＮ６，ＭＮ１０のゲートに
信号ＭＡＥＱが供給され、ＰＭＯＳトランジスタＭＰ
０，ＭＰ６，ＭＰ１２のゲートに、信号ＭＡＥＱをイン
バータＩＮＶ０でレベル反転させた信号ＭＡＥＱ が供
給される。
ランジスタＭＮ０のソース・ドレイン同士、ＰＭＯＳト
ランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６のソー
ス・ドレイン同士、ＰＭＯＳトランジスタＭＰ１２とＮ
ＭＯＳトランジスタＭＮ１０のソース・ドレイン同士が
接続されてイコライズ用のトランスミッションゲートＴ
Ｇ１，ＴＧ２，ＴＧ３が構成されている。そして、ＮＭ
ＯＳトランジスタＭＮ０，ＭＮ６，ＭＮ１０のゲートに
信号ＭＡＥＱが供給され、ＰＭＯＳトランジスタＭＰ
０，ＭＰ６，ＭＰ１２のゲートに、信号ＭＡＥＱをイン
バータＩＮＶ０でレベル反転させた信号ＭＡＥＱ が供
給される。
【０００９】トランスミッションゲートＴＧ１の一方の
入出力端はメイン入出力線ＭＩＯ 、ＮＭＯＳトランジス
タＭＮ１およびＭＮ３のゲートにそれぞれ接続されてい
る。トランスミッションゲートＴＧ１の他方の入出力端
はメイン入出力線ＭＩＯ、ＮＭＯＳトランジスタＭＮ２
およびＭＮ４のゲートにそれぞれ接続されている。トラ
ンスミッションゲートＴＧ２の一方の入出力端はＰＭＯ
ＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１の
ドレイン同士の接続点Ｎ３、ＰＭＯＳトランジスタＭＰ
５のドレイン、およびＮＭＯＳトランジスタＭＮ７のゲ
ートにそれぞれ接続されている。トランスミッションゲ
ートＴＧ２の他方の入出力端はＰＭＯＳトランジスタＭ
Ｐ４とＮＭＯＳトランジスタＭＮ４のドレイン同士の接
続点Ｎ４、ＰＭＯＳトランジスタＭＰ７のドレイン、お
よびＮＭＯＳトランジスタＭＮ８のゲートにそれぞれ接
続されている。トランスミッションゲートＴＧ３の一方
の入出力端はＰＭＯＳトランジスタＭＰ８とＮＭＯＳト
ランジスタＭＮ７のドレイン同士の接続点Ｎ６、ＰＭＯ
ＳトランジスタＭＰ１０のドレイン、およびメイン出力
線ＭＯ にそれぞれ接続されている。トランスミッショ
ンゲートＴＧ３の他方の入出力端はＰＭＯＳトランジス
タＭＰ９とＮＭＯＳトランジスタＭＮ８のドレイン同士
の接続点Ｎ７、ＰＭＯＳトランジスタＭＰ１１のドレイ
ン、およびメイン出力線ＭＯにそれぞれ接続されてい
る。トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ３
は、信号ＭＡＥＱの入力に基づいてメインアンプＭＡの
入力段および出力段をイコライズするために設けられて
いる。
入出力端はメイン入出力線ＭＩＯ 、ＮＭＯＳトランジス
タＭＮ１およびＭＮ３のゲートにそれぞれ接続されてい
る。トランスミッションゲートＴＧ１の他方の入出力端
はメイン入出力線ＭＩＯ、ＮＭＯＳトランジスタＭＮ２
およびＭＮ４のゲートにそれぞれ接続されている。トラ
ンスミッションゲートＴＧ２の一方の入出力端はＰＭＯ
ＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１の
ドレイン同士の接続点Ｎ３、ＰＭＯＳトランジスタＭＰ
５のドレイン、およびＮＭＯＳトランジスタＭＮ７のゲ
ートにそれぞれ接続されている。トランスミッションゲ
ートＴＧ２の他方の入出力端はＰＭＯＳトランジスタＭ
Ｐ４とＮＭＯＳトランジスタＭＮ４のドレイン同士の接
続点Ｎ４、ＰＭＯＳトランジスタＭＰ７のドレイン、お
よびＮＭＯＳトランジスタＭＮ８のゲートにそれぞれ接
続されている。トランスミッションゲートＴＧ３の一方
の入出力端はＰＭＯＳトランジスタＭＰ８とＮＭＯＳト
ランジスタＭＮ７のドレイン同士の接続点Ｎ６、ＰＭＯ
ＳトランジスタＭＰ１０のドレイン、およびメイン出力
線ＭＯ にそれぞれ接続されている。トランスミッショ
ンゲートＴＧ３の他方の入出力端はＰＭＯＳトランジス
タＭＰ９とＮＭＯＳトランジスタＭＮ８のドレイン同士
の接続点Ｎ７、ＰＭＯＳトランジスタＭＰ１１のドレイ
ン、およびメイン出力線ＭＯにそれぞれ接続されてい
る。トランスミッションゲートＴＧ１，ＴＧ２，ＴＧ３
は、信号ＭＡＥＱの入力に基づいてメインアンプＭＡの
入力段および出力段をイコライズするために設けられて
いる。
【００１０】ＰＭＯＳトランジスタＭＰ５，ＭＰ７，Ｍ
Ｐ１０，ＭＰ１１のソースは電源電圧ＶDDの供給ライン
に接続され、ゲートが信号ＭＡＤの入力ラインに接続さ
れている。これらＰＭＯＳトランジスタＭＰ５，ＭＰ
７，ＭＰ１０，ＭＰ１１はプリチャージ用トランジスタ
として機能し、メインアンプＭＡは、信号ＭＡＤにより
活性化される。
Ｐ１０，ＭＰ１１のソースは電源電圧ＶDDの供給ライン
に接続され、ゲートが信号ＭＡＤの入力ラインに接続さ
れている。これらＰＭＯＳトランジスタＭＰ５，ＭＰ
７，ＭＰ１０，ＭＰ１１はプリチャージ用トランジスタ
として機能し、メインアンプＭＡは、信号ＭＡＤにより
活性化される。
【００１１】ＮＭＯＳトランジスタＭＮ１，ＭＮ２，Ｍ
Ｎ３，ＭＮ４のソース同士が接続され、その接続点Ｎ５
がＮＭＯＳトランジスタＭＮ５のドレインに接続され、
ＮＭＯＳトランジスタＭＮ５のソースが接地ラインに接
続され、ゲートが信号ＭＡＤの入力ラインに接続されて
いる。ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジ
スタＭＮ２のドレイン同士が接続され、これらの接続点
がＰＭＯＳトランジスタＭＰ１およびＰＭＯＳトランジ
スタＭＰ２のゲートに接続され、ＰＭＯＳトランジスタ
ＭＰ１，ＭＰ２のソースが電源電圧ＶDDの供給ラインに
接続されて、差動増幅器ＡＰ１が構成されている。同様
に、ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジス
タＭＮ３のドレイン同士が接続され、これらの接続点が
ＰＭＯＳトランジスタＭＰ３およびＰＭＯＳトランジス
タＭＰ４のゲートに接続され、ＰＭＯＳトランジスタＭ
Ｐ３，ＭＰ４のソースが電源電圧ＶDDの供給ラインに接
続されて、差動増幅器ＡＰ２が構成されている。そし
て、これら差動増幅器ＡＰ１，ＡＰ２がメイン入出力線
ＭＩＯ，ＭＩＯ に対して並列に接続されて、入力段バッ
ファＢＵＦＩが構成されている。
Ｎ３，ＭＮ４のソース同士が接続され、その接続点Ｎ５
がＮＭＯＳトランジスタＭＮ５のドレインに接続され、
ＮＭＯＳトランジスタＭＮ５のソースが接地ラインに接
続され、ゲートが信号ＭＡＤの入力ラインに接続されて
いる。ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジ
スタＭＮ２のドレイン同士が接続され、これらの接続点
がＰＭＯＳトランジスタＭＰ１およびＰＭＯＳトランジ
スタＭＰ２のゲートに接続され、ＰＭＯＳトランジスタ
ＭＰ１，ＭＰ２のソースが電源電圧ＶDDの供給ラインに
接続されて、差動増幅器ＡＰ１が構成されている。同様
に、ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジス
タＭＮ３のドレイン同士が接続され、これらの接続点が
ＰＭＯＳトランジスタＭＰ３およびＰＭＯＳトランジス
タＭＰ４のゲートに接続され、ＰＭＯＳトランジスタＭ
Ｐ３，ＭＰ４のソースが電源電圧ＶDDの供給ラインに接
続されて、差動増幅器ＡＰ２が構成されている。そし
て、これら差動増幅器ＡＰ１，ＡＰ２がメイン入出力線
ＭＩＯ，ＭＩＯ に対して並列に接続されて、入力段バッ
ファＢＵＦＩが構成されている。
【００１２】さらに、ＰＭＯＳトランジスタＭＰ８，Ｍ
Ｐ９のソースが電源電圧ＶDDの供給ラインに接続され、
ＮＭＯＳトランジスタＭＮ７，ＭＮ８のソース同士が接
続され、その接続点Ｎ８がＮＭＯＳトランジスタＭＮ９
のドレインに接続され、ＮＭＯＳトランジスタＭＮ９の
ソースが接地ラインに接続され、ゲートが信号ＭＡＤの
入力ラインに接続されている。そして、接続ノードＮ６
がＰＭＯＳトランジスタＭＰ９のゲートに接続され、接
続ノードＮ７がＰＭＯＳトランジスタＭＰ８のゲートに
接続されている。これらトランジスタＭＰ８，ＭＰ９，
ＭＮ７，ＭＮ８，ＭＮ９により出力段バッファＢＵＦＯ
が構成されている。
Ｐ９のソースが電源電圧ＶDDの供給ラインに接続され、
ＮＭＯＳトランジスタＭＮ７，ＭＮ８のソース同士が接
続され、その接続点Ｎ８がＮＭＯＳトランジスタＭＮ９
のドレインに接続され、ＮＭＯＳトランジスタＭＮ９の
ソースが接地ラインに接続され、ゲートが信号ＭＡＤの
入力ラインに接続されている。そして、接続ノードＮ６
がＰＭＯＳトランジスタＭＰ９のゲートに接続され、接
続ノードＮ７がＰＭＯＳトランジスタＭＰ８のゲートに
接続されている。これらトランジスタＭＰ８，ＭＰ９，
ＭＮ７，ＭＮ８，ＭＮ９により出力段バッファＢＵＦＯ
が構成されている。
【００１３】以上の構成を有するメインアンプＭＡは、
メイン出力線ＭＩＯ，ＭＩＯ に伝搬された微小振幅の
信号を増幅して、メイン出力線ＭＯ，ＭＯ に出力す
る。
メイン出力線ＭＩＯ，ＭＩＯ に伝搬された微小振幅の
信号を増幅して、メイン出力線ＭＯ，ＭＯ に出力す
る。
【００１４】ラッチ回路ＬＭＯ２0 ，ＬＭＯ２1 は、メ
インアンプＭＡからメイン出力線ＭＯ，ＭＯ に出力さ
れた信号をラッチする。
インアンプＭＡからメイン出力線ＭＯ，ＭＯ に出力さ
れた信号をラッチする。
【００１５】図８は、ラッチ回路ＬＭＯ２の具体的な構
成例を示す回路図である。このラッチ回路ＬＭＯ２は、
図８に示すように、ＰＭＯＳトランジスタＭＰ１３〜Ｍ
Ｐ１６、およびＮＭＯトランジスタＭＮ１１〜ＭＮ１４
により構成されている。
成例を示す回路図である。このラッチ回路ＬＭＯ２は、
図８に示すように、ＰＭＯＳトランジスタＭＰ１３〜Ｍ
Ｐ１６、およびＮＭＯトランジスタＭＮ１１〜ＭＮ１４
により構成されている。
【００１６】ＰＭＯＳトランジスタＭＰ１３のゲートお
よびＮＭＯＳトランジスタＭＮ１１のゲートがメイン出
力線ＭＯに接続され、両トランジスタＭＰ１３，ＭＮ１
１のドレインおよびＰＭＯＳトランジスタＭＰ１４のド
レイン同士が接続され、これらの接続点がＰＭＯＳトラ
ンジスタＭＰ１６、ＮＭＯＳトランジスタＭＮ１４のゲ
ート、およびメイン出力線ＭＯ２ に接続されている。
ＰＭＯＳトランジスタＭＰ１３，ＭＰ１４のソースは電
源電圧ＶDDの供給ラインに接続されている。そして、Ｎ
ＭＯＳトランジスタＭＮ１１のソースがＮＭＯＳトラン
ジスタＭＮ１２のドレインに接続され、ＮＭＯＳトラン
ジスタＭＮ１２のソースが接地ラインに接続されてい
る。ＰＭＯＳトランジスタＭＰ１５のゲートおよびＮＭ
ＯＳトランジスタＭＮ１３のゲートがメイン出力線ＭＯ
に接続され、両トランジスタＭＰ１５，ＭＮ１３のド
レインおよびＰＭＯＳトランジスタＭＰ１６のドレイン
同士が接続され、これらの接続点がＰＭＯＳトランジス
タＭＰ１４、ＮＭＯＳトランジスタＭＮ１２のゲート、
およびメイン出力線ＭＯ２に接続されている。ＰＭＯＳ
トランジスタＭＰ１５，ＭＰ１６のソースは電源電圧Ｖ
DDの供給ラインに接続されている。そして、ＮＭＯＳト
ランジスタＭＮ１３のソースがＮＭＯＳトランジスタＭ
Ｎ１４のドレインに接続され、ＮＭＯＳトランジスタＭ
Ｎ１４のソースが接地ラインに接続されている。
よびＮＭＯＳトランジスタＭＮ１１のゲートがメイン出
力線ＭＯに接続され、両トランジスタＭＰ１３，ＭＮ１
１のドレインおよびＰＭＯＳトランジスタＭＰ１４のド
レイン同士が接続され、これらの接続点がＰＭＯＳトラ
ンジスタＭＰ１６、ＮＭＯＳトランジスタＭＮ１４のゲ
ート、およびメイン出力線ＭＯ２ に接続されている。
ＰＭＯＳトランジスタＭＰ１３，ＭＰ１４のソースは電
源電圧ＶDDの供給ラインに接続されている。そして、Ｎ
ＭＯＳトランジスタＭＮ１１のソースがＮＭＯＳトラン
ジスタＭＮ１２のドレインに接続され、ＮＭＯＳトラン
ジスタＭＮ１２のソースが接地ラインに接続されてい
る。ＰＭＯＳトランジスタＭＰ１５のゲートおよびＮＭ
ＯＳトランジスタＭＮ１３のゲートがメイン出力線ＭＯ
に接続され、両トランジスタＭＰ１５，ＭＮ１３のド
レインおよびＰＭＯＳトランジスタＭＰ１６のドレイン
同士が接続され、これらの接続点がＰＭＯＳトランジス
タＭＰ１４、ＮＭＯＳトランジスタＭＮ１２のゲート、
およびメイン出力線ＭＯ２に接続されている。ＰＭＯＳ
トランジスタＭＰ１５，ＭＰ１６のソースは電源電圧Ｖ
DDの供給ラインに接続されている。そして、ＮＭＯＳト
ランジスタＭＮ１３のソースがＮＭＯＳトランジスタＭ
Ｎ１４のドレインに接続され、ＮＭＯＳトランジスタＭ
Ｎ１４のソースが接地ラインに接続されている。
【００１７】このような構成を有するラッチ回路ＬＭＯ
２は、いわゆるナンド回路のクロスラッチ構造を有し、
相補的な信号をメイン出力線ＭＯ２，ＭＯ２ に出力す
る。
２は、いわゆるナンド回路のクロスラッチ構造を有し、
相補的な信号をメイン出力線ＭＯ２，ＭＯ２ に出力す
る。
【００１８】コモンバスドライブ回路ＣＢＤは、グロー
バル入出力線であるコモンバスＣＢ．ＣＢ ドライブす
るトライステートのドライバで、通常動作におけるリー
ドオペレーション時、カラムアドレスによりデコードさ
れた信号ＭＡＳと信号ＣＢＳで選択されるとメイン出力
線ＭＯ２，ＭＯ２ の信号をコモンバスＣＢ，ＣＢ に伝
搬させる。
バル入出力線であるコモンバスＣＢ．ＣＢ ドライブす
るトライステートのドライバで、通常動作におけるリー
ドオペレーション時、カラムアドレスによりデコードさ
れた信号ＭＡＳと信号ＣＢＳで選択されるとメイン出力
線ＭＯ２，ＭＯ２ の信号をコモンバスＣＢ，ＣＢ に伝
搬させる。
【００１９】図９は、コモンバスドライブ回路ＣＢＤの
具体的な構成例を示す回路図である。このコモンバスド
ライブ回路ＣＢＤは、図９に示すように、ＰＭＯＳトラ
ンジスタＭＰ１７〜ＭＰ２４、ＮＭＯトランジスタＭＮ
１４〜ＭＮ２１、３入力ナンドゲートＮＡ０、およびイ
ンバータＩＮＶ１，ＩＮＶ２により構成されている。
具体的な構成例を示す回路図である。このコモンバスド
ライブ回路ＣＢＤは、図９に示すように、ＰＭＯＳトラ
ンジスタＭＰ１７〜ＭＰ２４、ＮＭＯトランジスタＭＮ
１４〜ＭＮ２１、３入力ナンドゲートＮＡ０、およびイ
ンバータＩＮＶ１，ＩＮＶ２により構成されている。
【００２０】ＰＭＯＳトランジスタＭＰ１７とＮＭＯＳ
トランジスタＭＮ１４のソース・ドレイン同士、ＰＭＯ
ＳトランジスタＭＰ１８とＮＭＯＳトランジスタＭＮ１
５のソース・ドレイン同士、ＰＭＯＳトランジスタＭＰ
１９とＮＭＯＳトランジスタＭＮ１６のソース・ドレイ
ン同士、並びにＰＭＯＳトランジスタＭＰ２０とＮＭＯ
ＳトランジスタＭＮ１７のソース・ドレイン同士が接続
されてトランスミッションゲートＴＧ４，ＴＧ５，ＴＧ
６，ＴＧ７が構成されている。そして、ＰＭＯＳトラン
ジスタＭＰ１７〜ＭＰ２０のゲートがナンドゲートＮＡ
０の出力に接続され、ＮＭＯＳトランジスタＭＮ１４〜
ＭＮ１７のゲートがナンドゲートＮＡ０の出力に接続さ
れたインバータＩＮＶ２の出力に接続されている。
トランジスタＭＮ１４のソース・ドレイン同士、ＰＭＯ
ＳトランジスタＭＰ１８とＮＭＯＳトランジスタＭＮ１
５のソース・ドレイン同士、ＰＭＯＳトランジスタＭＰ
１９とＮＭＯＳトランジスタＭＮ１６のソース・ドレイ
ン同士、並びにＰＭＯＳトランジスタＭＰ２０とＮＭＯ
ＳトランジスタＭＮ１７のソース・ドレイン同士が接続
されてトランスミッションゲートＴＧ４，ＴＧ５，ＴＧ
６，ＴＧ７が構成されている。そして、ＰＭＯＳトラン
ジスタＭＰ１７〜ＭＰ２０のゲートがナンドゲートＮＡ
０の出力に接続され、ＮＭＯＳトランジスタＭＮ１４〜
ＭＮ１７のゲートがナンドゲートＮＡ０の出力に接続さ
れたインバータＩＮＶ２の出力に接続されている。
【００２１】トランスミッションゲートＴＧ４およびＴ
Ｇ５の一方の入出力端はメイン出力線ＭＯ２に接続さ
れ、トランスミッションゲートＴＧ６およびＴＧ７の一
方の入出力端はメイン出力線ＭＯ２ に接続されてい
る。トランスミッションゲートＴＧ４の他方の入出力端
はＰＭＯＳトランジスタＭＰ２１のドレインおよびＰＭ
ＯトランジスタＭＰ２３のゲートに接続されている。ト
ランスミッションゲートＴＧ５の他方の入出力端はＮＭ
ＯＳトランジスタＭＮ１８のドレインおよびＮＭＯトラ
ンジスタＭＮ２０のゲートに接続されている。トランス
ミッションゲートＴＧ６の他方の入出力端はＰＭＯＳト
ランジスタＭＰ２２のドレインおよびＰＭＯトランジス
タＭＰ２４のゲートに接続されている。トランスミッシ
ョンゲートＴＧ７の他方の入出力端はＮＭＯＳトランジ
スタＭＮ１９のドレインおよびＮＭＯトランジスタＭＮ
２１のゲートに接続されている。ＰＭＯＳトランジスタ
ＭＰ２１〜ＭＰ２４のソースは電源電圧ＶDDの供給ライ
ンに接続され、ＮＭＯＳトランジスタＭＮ１８〜ＭＮ２
１のソースは接地ラインに接続されている。ＰＭＯＳト
ランジスタＭＰ２１，ＭＰ２２のゲートはインバータＩ
ＮＶ２の出力に接続され、ＮＭＯＳトランジスタＭＮ１
８，ＭＮ１９のゲートはナンドゲートＮＡ０の出力に接
続されている。
Ｇ５の一方の入出力端はメイン出力線ＭＯ２に接続さ
れ、トランスミッションゲートＴＧ６およびＴＧ７の一
方の入出力端はメイン出力線ＭＯ２ に接続されてい
る。トランスミッションゲートＴＧ４の他方の入出力端
はＰＭＯＳトランジスタＭＰ２１のドレインおよびＰＭ
ＯトランジスタＭＰ２３のゲートに接続されている。ト
ランスミッションゲートＴＧ５の他方の入出力端はＮＭ
ＯＳトランジスタＭＮ１８のドレインおよびＮＭＯトラ
ンジスタＭＮ２０のゲートに接続されている。トランス
ミッションゲートＴＧ６の他方の入出力端はＰＭＯＳト
ランジスタＭＰ２２のドレインおよびＰＭＯトランジス
タＭＰ２４のゲートに接続されている。トランスミッシ
ョンゲートＴＧ７の他方の入出力端はＮＭＯＳトランジ
スタＭＮ１９のドレインおよびＮＭＯトランジスタＭＮ
２１のゲートに接続されている。ＰＭＯＳトランジスタ
ＭＰ２１〜ＭＰ２４のソースは電源電圧ＶDDの供給ライ
ンに接続され、ＮＭＯＳトランジスタＭＮ１８〜ＭＮ２
１のソースは接地ラインに接続されている。ＰＭＯＳト
ランジスタＭＰ２１，ＭＰ２２のゲートはインバータＩ
ＮＶ２の出力に接続され、ＮＭＯＳトランジスタＭＮ１
８，ＭＮ１９のゲートはナンドゲートＮＡ０の出力に接
続されている。
【００２２】ＰＭＯＳトランジスタＭＰ２３およびＮＭ
ＯＳトランジスタＭＮ２０のドレイン同士が接続されて
インバータが構成され、これらの接続点はコモンバスＣ
Ｂ に接続されている。また、ＰＭＯＳトランジスタＭＰ
２４およびＮＭＯＳトランジスタＭＮ２１のドレイン同
士が接続されてインバータが構成され、これらの接続点
はコモンバスＣＢに接続されている。そして、ナンドゲ
ートＮＡ０の３入力は、それぞれ、カラムアドレスによ
って選択される信号ＣＢＳ，信号ＭＡＳの入力ライン、
およびインバータＩＮＶ１の出力に接続され、インバー
タＩＮＶ１の入力がテスト信号ＴＥＳＴの入力ラインに
接続されている。
ＯＳトランジスタＭＮ２０のドレイン同士が接続されて
インバータが構成され、これらの接続点はコモンバスＣ
Ｂ に接続されている。また、ＰＭＯＳトランジスタＭＰ
２４およびＮＭＯＳトランジスタＭＮ２１のドレイン同
士が接続されてインバータが構成され、これらの接続点
はコモンバスＣＢに接続されている。そして、ナンドゲ
ートＮＡ０の３入力は、それぞれ、カラムアドレスによ
って選択される信号ＣＢＳ，信号ＭＡＳの入力ライン、
およびインバータＩＮＶ１の出力に接続され、インバー
タＩＮＶ１の入力がテスト信号ＴＥＳＴの入力ラインに
接続されている。
【００２３】このような構成を有するコモンバスドライ
ブ回路ＣＢＤは、メイン出力線ＭＯ２の信号をレベル反
転させてコモンバスＣＢ に出力し、メイン出力線ＭＯ
２ の信号をレベル反転させてコモンバスＣＢに出力す
る。
ブ回路ＣＢＤは、メイン出力線ＭＯ２の信号をレベル反
転させてコモンバスＣＢ に出力し、メイン出力線ＭＯ
２ の信号をレベル反転させてコモンバスＣＢに出力す
る。
【００２４】コモンバスドライブ回路ＣＭＰは、テスト
モード動作におけるリードオペレーション時に、メイン
出力線ＭＯ２，ＭＯ２ の信号をコモンバスＣＢ，ＣＢ
に伝搬させる。
モード動作におけるリードオペレーション時に、メイン
出力線ＭＯ２，ＭＯ２ の信号をコモンバスＣＢ，ＣＢ
に伝搬させる。
【００２５】図１０は、コモンバスドライブ回路ＣＭＰ
の具体的な構成例を示す回路図である。このコモンバス
ドライブ回路ＣＭＰは、図１０に示すように、図９に示
すコモンドライブ回路ＣＢＤと略同様の構成を有してい
る。但し、トランスミッションゲートＴＧ４，ＴＧ５の
一方の入出力端は２入力ナンドゲートＮＡ１の出力に接
続され、トランスミッションゲートＴＧ６，ＴＧ７の一
方の入出力端は２入力ナンドゲートＮＡ２の出力に接続
されている。そして、ナンドゲートＮＡ１の一方の入力
がメイン出力線ＭＯ２ 0 に接続され、他方の入力がメ
イン出力線ＭＯ２ 1 に接続され、ナンドゲートＮＡ２
の一方の入力がメイン出力線ＭＯ２0 に接続され、他方
の入力がメイン出力線ＭＯ２ 1 に接続されている。さら
に、３入力ナンドゲートＮＡ０の代わりに２入力ナンド
ゲートＮＡ３が設けられ、ナンドゲートＮＡ３の一方の
入力が信号ＴＥＳＴの入力ラインに接続され、他方の入
力が信号ＣＢＳの入力ラインに接続されている。
の具体的な構成例を示す回路図である。このコモンバス
ドライブ回路ＣＭＰは、図１０に示すように、図９に示
すコモンドライブ回路ＣＢＤと略同様の構成を有してい
る。但し、トランスミッションゲートＴＧ４，ＴＧ５の
一方の入出力端は２入力ナンドゲートＮＡ１の出力に接
続され、トランスミッションゲートＴＧ６，ＴＧ７の一
方の入出力端は２入力ナンドゲートＮＡ２の出力に接続
されている。そして、ナンドゲートＮＡ１の一方の入力
がメイン出力線ＭＯ２ 0 に接続され、他方の入力がメ
イン出力線ＭＯ２ 1 に接続され、ナンドゲートＮＡ２
の一方の入力がメイン出力線ＭＯ２0 に接続され、他方
の入力がメイン出力線ＭＯ２ 1 に接続されている。さら
に、３入力ナンドゲートＮＡ０の代わりに２入力ナンド
ゲートＮＡ３が設けられ、ナンドゲートＮＡ３の一方の
入力が信号ＴＥＳＴの入力ラインに接続され、他方の入
力が信号ＣＢＳの入力ラインに接続されている。
【００２６】ラッチ回路ＯＤＬは、コモンバスＣＢ，Ｃ
Ｂ を伝搬された信号をラッチする。ラッチのタイミン
グは図示しないＡＴＤ回路により発生される信号ＯＬＢ
によって制御される。
Ｂ を伝搬された信号をラッチする。ラッチのタイミン
グは図示しないＡＴＤ回路により発生される信号ＯＬＢ
によって制御される。
【００２７】図１１は、ラッチ回路ＯＤＬの具体的な構
成例を示す回路図である。このラッチ回路ＯＤＬは、Ｐ
ＭＯＳトランジスタＭＰ２５〜ＭＰ３２、ＮＭＯＳトラ
ンジスタＭＮ２２〜ＭＮ３３、および直列接続されたイ
ンバータＩＮＶ３〜ＩＮＶ５により構成されている。
成例を示す回路図である。このラッチ回路ＯＤＬは、Ｐ
ＭＯＳトランジスタＭＰ２５〜ＭＰ３２、ＮＭＯＳトラ
ンジスタＭＮ２２〜ＭＮ３３、および直列接続されたイ
ンバータＩＮＶ３〜ＩＮＶ５により構成されている。
【００２８】ＰＭＯＳトランジスタＭＰ２５とＮＭＯＳ
トランジスタＭＮ２２のソース・ドレイン同士、ＰＭＯ
ＳトランジスタＭＰ２６とＮＭＯＳトランジスタＭＮ２
３のソース・ドレイン同士が接続されてトランスミッシ
ョンゲートＴＧ８，ＴＧ９が構成されている。そして、
ＰＭＯＳトランジスタＭＰ２５，ＭＰ２６のゲートがイ
ンバータＩＮＶ３の出力に接続され、ＮＭＯＳトランジ
スタＭＮ２２，ＭＮ２３のゲートがインバータＩＮＶ４
の出力に接続されている。トランスミッションゲートＴ
Ｇ８の一方の入出力端はコモンバスＣＢに接続され、他
方の入出力端がデータ出力線ＯＤ、ＰＭＯＳトランジス
タＭＰ２７およびＮＭＯＳトランジスタＭＮ２４のゲー
ト、ＰＭＯＳトランジスタＭＰ２９とＮＭＯＳトランジ
スタＭＮ２５のドレイン同士の接続点、並びにＮＭＯＳ
トランジスタＭＮ３０のソースに接続されている。トラ
ンスミッションゲートＴＧ９の一方の入出力端はコモン
バスＣＢ に接続され、他方の入出力端がデータ出力線
ＯＤ 、ＰＭＯＳトランジスタＭＰ３０およびＮＭＯＳ
トランジスタＭＮ２７のゲート、並びにＰＭＯＳトラン
ジスタＭＰ３２とＮＭＯＳトランジスタＭＮ２８のドレ
イン同士の接続点、並びにＮＭＯＳトランジスタＭＮ３
３のソースに接続されている。
トランジスタＭＮ２２のソース・ドレイン同士、ＰＭＯ
ＳトランジスタＭＰ２６とＮＭＯＳトランジスタＭＮ２
３のソース・ドレイン同士が接続されてトランスミッシ
ョンゲートＴＧ８，ＴＧ９が構成されている。そして、
ＰＭＯＳトランジスタＭＰ２５，ＭＰ２６のゲートがイ
ンバータＩＮＶ３の出力に接続され、ＮＭＯＳトランジ
スタＭＮ２２，ＭＮ２３のゲートがインバータＩＮＶ４
の出力に接続されている。トランスミッションゲートＴ
Ｇ８の一方の入出力端はコモンバスＣＢに接続され、他
方の入出力端がデータ出力線ＯＤ、ＰＭＯＳトランジス
タＭＰ２７およびＮＭＯＳトランジスタＭＮ２４のゲー
ト、ＰＭＯＳトランジスタＭＰ２９とＮＭＯＳトランジ
スタＭＮ２５のドレイン同士の接続点、並びにＮＭＯＳ
トランジスタＭＮ３０のソースに接続されている。トラ
ンスミッションゲートＴＧ９の一方の入出力端はコモン
バスＣＢ に接続され、他方の入出力端がデータ出力線
ＯＤ 、ＰＭＯＳトランジスタＭＰ３０およびＮＭＯＳ
トランジスタＭＮ２７のゲート、並びにＰＭＯＳトラン
ジスタＭＰ３２とＮＭＯＳトランジスタＭＮ２８のドレ
イン同士の接続点、並びにＮＭＯＳトランジスタＭＮ３
３のソースに接続されている。
【００２９】ＰＭＯＳトランジスタＭＰ２７のソースが
電源電圧ＶDDの供給ラインに接続され、ＮＭＯＳトラン
ジスタＭＮ２４のソースが接地ラインに接続され、両ト
ランジスタＭＰ２７，ＭＮ２４のドレイン同士が接続さ
れ、これらの接続点がＰＭＯＳトランジスタＭＰ２８お
よびＮＭＯＳトランジスタＭＮ２６のゲートに接続され
ている。そして、ＰＭＯＳトランジスタＭＰ２８のソー
スが電源電圧ＶDDの供給ラインに接続され、ドレインが
ＰＭＯＳトランジスタＭＰ２９のソースに接続されてい
る。また、ＮＭＯＳトランジスタＭＮ２６のソースが接
地ラインに接続され、ドレインがＮＭＯＳトランジスタ
ＭＮ２５のソースに接続されている。同様に、ＰＭＯＳ
トランジスタＭＰ３０のソースが電源電圧ＶDDの供給ラ
インに接続され、ＮＭＯＳトランジスタＭＮ２７のソー
スが接地ラインに接続され、両トランジスタＭＰ３０，
ＭＮ２７のドレイン同士が接続され、これらの接続点が
ＰＭＯＳトランジスタＭＰ３１およびＮＭＯＳトランジ
スタＭＮ２９のゲートに接続されている。そして、ＰＭ
ＯＳトランジスタＭＰ３１のソースが電源電圧ＶDDの供
給ラインに接続され、ドレインがＰＭＯＳトランジスタ
ＭＰ３２のソースに接続されている。また、ＮＭＯＳト
ランジスタＭＮ２９のソースが接地ラインに接続され、
ドレインがＮＭＯＳトランジスタＭＮ２８のソースに接
続されている。そして、ＰＭＯＳトランジスタＭＰ２
９，ＭＰ３２のゲートがインバータＩＮＶ４の出力に接
続され、ＮＭＯＳトランジスタＭＮ２５，ＭＮ２８のゲ
ートがインバータＩＮＶ５の出力に接続されている。
電源電圧ＶDDの供給ラインに接続され、ＮＭＯＳトラン
ジスタＭＮ２４のソースが接地ラインに接続され、両ト
ランジスタＭＰ２７，ＭＮ２４のドレイン同士が接続さ
れ、これらの接続点がＰＭＯＳトランジスタＭＰ２８お
よびＮＭＯＳトランジスタＭＮ２６のゲートに接続され
ている。そして、ＰＭＯＳトランジスタＭＰ２８のソー
スが電源電圧ＶDDの供給ラインに接続され、ドレインが
ＰＭＯＳトランジスタＭＰ２９のソースに接続されてい
る。また、ＮＭＯＳトランジスタＭＮ２６のソースが接
地ラインに接続され、ドレインがＮＭＯＳトランジスタ
ＭＮ２５のソースに接続されている。同様に、ＰＭＯＳ
トランジスタＭＰ３０のソースが電源電圧ＶDDの供給ラ
インに接続され、ＮＭＯＳトランジスタＭＮ２７のソー
スが接地ラインに接続され、両トランジスタＭＰ３０，
ＭＮ２７のドレイン同士が接続され、これらの接続点が
ＰＭＯＳトランジスタＭＰ３１およびＮＭＯＳトランジ
スタＭＮ２９のゲートに接続されている。そして、ＰＭ
ＯＳトランジスタＭＰ３１のソースが電源電圧ＶDDの供
給ラインに接続され、ドレインがＰＭＯＳトランジスタ
ＭＰ３２のソースに接続されている。また、ＮＭＯＳト
ランジスタＭＮ２９のソースが接地ラインに接続され、
ドレインがＮＭＯＳトランジスタＭＮ２８のソースに接
続されている。そして、ＰＭＯＳトランジスタＭＰ２
９，ＭＰ３２のゲートがインバータＩＮＶ４の出力に接
続され、ＮＭＯＳトランジスタＭＮ２５，ＭＮ２８のゲ
ートがインバータＩＮＶ５の出力に接続されている。
【００３０】さらに、ＮＭＯＳトランジスタ３０のドレ
インにＮＭＯＳトランジスタ３１のソースが接続され、
ＮＭＯＳトランジスタ３３のドレインにＮＭＯＳトラン
ジスタ３２のソースが接続され、ＮＭＯＳトランジスタ
ＭＮ３１とＮＭＯＳトランジスタＭＮ３２のドレイン同
士が接続され、これらの接続点が接地ラインに接続され
ている。ＮＭＯＳトランジスタＭＮ３０のゲートがデー
タ出力線ＯＤ に接続され、ＮＭＯＳトランジスタＭＮ
３３のゲートがデータ出力線ＯＤに接続され、ＮＭＯＳ
トランジスタＭＮ３１，ＭＮ３２のゲートがインバータ
ＩＮＶ５の出力に接続されている。そして、インバータ
ＩＮＶ３の入力が信号ＯＬＢの入力ラインに接続されて
いる。
インにＮＭＯＳトランジスタ３１のソースが接続され、
ＮＭＯＳトランジスタ３３のドレインにＮＭＯＳトラン
ジスタ３２のソースが接続され、ＮＭＯＳトランジスタ
ＭＮ３１とＮＭＯＳトランジスタＭＮ３２のドレイン同
士が接続され、これらの接続点が接地ラインに接続され
ている。ＮＭＯＳトランジスタＭＮ３０のゲートがデー
タ出力線ＯＤ に接続され、ＮＭＯＳトランジスタＭＮ
３３のゲートがデータ出力線ＯＤに接続され、ＮＭＯＳ
トランジスタＭＮ３１，ＭＮ３２のゲートがインバータ
ＩＮＶ５の出力に接続されている。そして、インバータ
ＩＮＶ３の入力が信号ＯＬＢの入力ラインに接続されて
いる。
【００３１】このラッチ回路ＯＤＬでは、信号ＯＬＢが
ハイレベルで入力されると、トランスミッションゲート
ＴＧ８，ＴＧ９が導通状態になり、コモンバスＣＢ，Ｃ
Ｂ の信号が、それらのレベルを保持されてデータ出力線
ＯＤ，ＯＤ に伝搬される。たとえば、コモンバスＣＢ
の信号がハイレベルで、コモンバスＣＢ の信号がロー
レベルで入力され、信号ＯＬＢがローレベルに遷移した
場合には、ＰＭＯＳトランジスタＭＰ２８，ＭＰ２９が
導通状態となって、データ出力線ＯＤ側はＶ DDレベル
（ハイレベル）に保持され、また、ＮＭＯＳトランジス
タＭＮ２８，ＭＮ２９が導通状態となって、データ出力
線ＯＤ 側は接地レベル（ローレベル）に保持される。
ハイレベルで入力されると、トランスミッションゲート
ＴＧ８，ＴＧ９が導通状態になり、コモンバスＣＢ，Ｃ
Ｂ の信号が、それらのレベルを保持されてデータ出力線
ＯＤ，ＯＤ に伝搬される。たとえば、コモンバスＣＢ
の信号がハイレベルで、コモンバスＣＢ の信号がロー
レベルで入力され、信号ＯＬＢがローレベルに遷移した
場合には、ＰＭＯＳトランジスタＭＰ２８，ＭＰ２９が
導通状態となって、データ出力線ＯＤ側はＶ DDレベル
（ハイレベル）に保持され、また、ＮＭＯＳトランジス
タＭＮ２８，ＭＮ２９が導通状態となって、データ出力
線ＯＤ 側は接地レベル（ローレベル）に保持される。
【００３２】データ出力バッファＤＯ−ＢＵＦは、トラ
イステートのアウトプットバッファであり、ハイインピ
ーダンス（ＨＩ−Ｚ）状態の制御は、ＡＴＤ回路によっ
て、もしくは外部クロックＣＡＳ＿によって発生される
信号ＤＯＥによって制御されう。
イステートのアウトプットバッファであり、ハイインピ
ーダンス（ＨＩ−Ｚ）状態の制御は、ＡＴＤ回路によっ
て、もしくは外部クロックＣＡＳ＿によって発生される
信号ＤＯＥによって制御されう。
【００３３】図１２は、データ出力バッファＤＯ−ＢＵ
Ｆの具体的な構成例を示す回路図である。このデータ出
力バッファＤＯ−ＢＵＦは、ＰＭＯＳトランジスタＭＰ
３３、ＮＭＯＳトランジスタＭＮ３４、２入力ナンドゲ
ートＮＡ４，ＮＡ５、およびインバータＩＮＶ６により
構成されている。
Ｆの具体的な構成例を示す回路図である。このデータ出
力バッファＤＯ−ＢＵＦは、ＰＭＯＳトランジスタＭＰ
３３、ＮＭＯＳトランジスタＭＮ３４、２入力ナンドゲ
ートＮＡ４，ＮＡ５、およびインバータＩＮＶ６により
構成されている。
【００３４】ナンドゲートＮＡ４の一方の入力がデータ
出力線ＤＯに接続され、他方の入力が信号ＤＯＥの入力
ラインに接続され、出力がＰＭＯＳトランジスタＭＰ３
３のゲートに接続されている。ナンドゲートＮＡ５の一
方の入力がデータ出力線ＯＤ に接続され、他方の入力
が信号ＤＯＥの入力ラインに接続され、出力がインバー
タＩＮＶ６の入力に接続され、インバータＩＮＶ６の出
力がＮＭＯＳトランジスタＭＮ３４のゲートに接続され
ている。そして、ＰＭＯＳトランジスタＭＰ３３のソー
スが電源電圧ＶDDの供給ラインに接続され、ＮＭＯＳト
ランジスタ３４のソースが接地ラインに接続され、両ト
ランジスタＭＰ３３，ＭＮ３４のドレイン同士が接続さ
れ、そのドレイン同士の接続点がデータ出力線ＤＯＵＴ
に接続されている。
出力線ＤＯに接続され、他方の入力が信号ＤＯＥの入力
ラインに接続され、出力がＰＭＯＳトランジスタＭＰ３
３のゲートに接続されている。ナンドゲートＮＡ５の一
方の入力がデータ出力線ＯＤ に接続され、他方の入力
が信号ＤＯＥの入力ラインに接続され、出力がインバー
タＩＮＶ６の入力に接続され、インバータＩＮＶ６の出
力がＮＭＯＳトランジスタＭＮ３４のゲートに接続され
ている。そして、ＰＭＯＳトランジスタＭＰ３３のソー
スが電源電圧ＶDDの供給ラインに接続され、ＮＭＯＳト
ランジスタ３４のソースが接地ラインに接続され、両ト
ランジスタＭＰ３３，ＭＮ３４のドレイン同士が接続さ
れ、そのドレイン同士の接続点がデータ出力線ＤＯＵＴ
に接続されている。
【００３５】このデータ出力バッファＤＯ−ＢＵＦは、
信号ＤＯＥの入力レベルに応じてデータ出力線ＯＤ，Ｏ
Ｄ の信号の出力制御、並びに出力線ＤＯＵＴのハイイ
ンピーダンス制御を行う。
信号ＤＯＥの入力レベルに応じてデータ出力線ＯＤ，Ｏ
Ｄ の信号の出力制御、並びに出力線ＤＯＵＴのハイイ
ンピーダンス制御を行う。
【００３６】次に、図６の動作を、図１３のタイミング
チャートを参照しつつ説明する。たとえば、今、メモリ
ブロックＭＢ0 において、ローアドレスによってサブア
レイＳＢＡ0 が選択されたとすると、ローデコーダＸ−
ＤＥＣ0 内で図示しないワード線が一本活性化され、ま
たセンスアンプバンクＳ／ＡＢ0 およびＳ／ＡＢ 1 が活
性化され、メモリセルのデータが増幅される。
チャートを参照しつつ説明する。たとえば、今、メモリ
ブロックＭＢ0 において、ローアドレスによってサブア
レイＳＢＡ0 が選択されたとすると、ローデコーダＸ−
ＤＥＣ0 内で図示しないワード線が一本活性化され、ま
たセンスアンプバンクＳ／ＡＢ0 およびＳ／ＡＢ 1 が活
性化され、メモリセルのデータが増幅される。
【００３７】カラムアドレスによってカラムデコーダＹ
−ＤＥＣでＹＳ線が一本活性化され、センスアンプバン
クＳ／ＡＢ0 およびＳ／ＡＢ1 内のセンスアンプがそれ
ぞれ一つずつ選択される。選択されたセンスアンプか
ら、それぞれ相補的レベルをとるローカル入出力線ＬＩ
Ｏ0 ／ＬＩＯ0 ＿およびＬＩＯ1 ／ＬＩＯ1 ＿にデータ
が伝搬され、そのデータはローアドレスにより活性化さ
れた入出力スイッチＩＯＳＷ0 およびＩＯＳＷ1 をそれ
ぞれ通ってメイン入出力線ＭＩＯ0 ／ＭＩＯ0 ＿および
ＭＩＯ1 ／ＭＩＯ1 ＿に伝達される。
−ＤＥＣでＹＳ線が一本活性化され、センスアンプバン
クＳ／ＡＢ0 およびＳ／ＡＢ1 内のセンスアンプがそれ
ぞれ一つずつ選択される。選択されたセンスアンプか
ら、それぞれ相補的レベルをとるローカル入出力線ＬＩ
Ｏ0 ／ＬＩＯ0 ＿およびＬＩＯ1 ／ＬＩＯ1 ＿にデータ
が伝搬され、そのデータはローアドレスにより活性化さ
れた入出力スイッチＩＯＳＷ0 およびＩＯＳＷ1 をそれ
ぞれ通ってメイン入出力線ＭＩＯ0 ／ＭＩＯ0 ＿および
ＭＩＯ1 ／ＭＩＯ1 ＿に伝達される。
【００３８】ここで、メインアンプＭＡ0 ，ＭＡ1 は、
カラムアドレスの遷移により、図示しないＡＴＤ回路に
よって発生した信号ＭＡＤによって活性化されている。
また、同様にＡＴＤ回路により発生した信号ＭＡＥＱに
よって、活性化したメインアンプＭＡ0 ，ＭＡ１の入力
段び出力段がそれぞれにイコライズされてメインアンプ
ＭＡのメイン出力線ＭＯ0 ／ＭＯ0 ＿、ＭＯ1 ／ＭＯ１
＿が振幅するのが抑止され、メイン入出力線ＭＩＯ0 ／
ＭＩＯ 0 、ＭＩＯ1 ／ＭＩＯ 1 に伝搬された信号の
入力を待っている。そして、メイン入出力線ＭＩＯ0 ／
ＭＩＯ 0 、ＭＩＯ1 ／ＭＩＯ 1 に伝搬された信号の
入力タイミングを見計らって、信号ＭＡＥＱが非活性化
される。これにより、メインアンプＭＡのメイン出力線
ＭＯ0 ／ＭＯ0 ＿、ＭＯ1 ／ＭＯ1＿は振幅し、データ
がラッチ回路ＬＭＯ２0 ，ＬＭＯ２1 内にラッチされ
る。
カラムアドレスの遷移により、図示しないＡＴＤ回路に
よって発生した信号ＭＡＤによって活性化されている。
また、同様にＡＴＤ回路により発生した信号ＭＡＥＱに
よって、活性化したメインアンプＭＡ0 ，ＭＡ１の入力
段び出力段がそれぞれにイコライズされてメインアンプ
ＭＡのメイン出力線ＭＯ0 ／ＭＯ0 ＿、ＭＯ1 ／ＭＯ１
＿が振幅するのが抑止され、メイン入出力線ＭＩＯ0 ／
ＭＩＯ 0 、ＭＩＯ1 ／ＭＩＯ 1 に伝搬された信号の
入力を待っている。そして、メイン入出力線ＭＩＯ0 ／
ＭＩＯ 0 、ＭＩＯ1 ／ＭＩＯ 1 に伝搬された信号の
入力タイミングを見計らって、信号ＭＡＥＱが非活性化
される。これにより、メインアンプＭＡのメイン出力線
ＭＯ0 ／ＭＯ0 ＿、ＭＯ1 ／ＭＯ1＿は振幅し、データ
がラッチ回路ＬＭＯ２0 ，ＬＭＯ２1 内にラッチされ
る。
【００３９】今、仮に、カラムアドレスによって選択さ
れる信号ＭＡＳ0 とＣＢＳ0 が選択されているとすれ
ば、ラッチ回路ＬＭＯ２0 のメイン出力線ＭＯ２0 ／Ｍ
Ｏ２0＿に伝搬された相補信号は、コモンバスドライブ
回路ＣＢＤによってグローバル入出力線でであるコモン
バスＣＢ／ＣＢ に出力される。
れる信号ＭＡＳ0 とＣＢＳ0 が選択されているとすれ
ば、ラッチ回路ＬＭＯ２0 のメイン出力線ＭＯ２0 ／Ｍ
Ｏ２0＿に伝搬された相補信号は、コモンバスドライブ
回路ＣＢＤによってグローバル入出力線でであるコモン
バスＣＢ／ＣＢ に出力される。
【００４０】信号ＯＬＢは、ファーストページモードに
おいては、ＲＡＳ＿によって活性化されている。そのた
めコモンバスＣＢ／ＣＢ＿に伝搬された信号は、ラッチ
回路ＯＤＬを通ってデータ出力線ＯＤ／ＯＤ＿に伝搬さ
れる。ＣＡＳ＿と外部アドレス遷移のセットアップ時間
が十分に短い場合、信号ＤＯＥはＡＴＤ回路により制御
され、コモンバスＣＢ／ＣＢ＿に伝搬された相補信号が
データ出力線ＯＤ／ＯＤ＿に伝達されるタイミングにあ
わせて活性化される。信号ＤＯＥが活性化すると、デー
タ出力バッファＤＯ−ＢＵＦにより、データ出力線ＯＤ
／ＯＤ＿に伝搬されたデータ信号が外部に出力される。
おいては、ＲＡＳ＿によって活性化されている。そのた
めコモンバスＣＢ／ＣＢ＿に伝搬された信号は、ラッチ
回路ＯＤＬを通ってデータ出力線ＯＤ／ＯＤ＿に伝搬さ
れる。ＣＡＳ＿と外部アドレス遷移のセットアップ時間
が十分に短い場合、信号ＤＯＥはＡＴＤ回路により制御
され、コモンバスＣＢ／ＣＢ＿に伝搬された相補信号が
データ出力線ＯＤ／ＯＤ＿に伝達されるタイミングにあ
わせて活性化される。信号ＤＯＥが活性化すると、デー
タ出力バッファＤＯ−ＢＵＦにより、データ出力線ＯＤ
／ＯＤ＿に伝搬されたデータ信号が外部に出力される。
【００４１】また、図１４は、基本的には図１３の動作
と同じであるが、カラムアドレスにより信号ＭＡＳが遷
移した場合についてのタイミングチャートであり、ま
た、相補信号について、トゥルー（ＴＲＵＥ）信号は実
線で、バー（ＢＡＲ）信号について破線で記してある。
と同じであるが、カラムアドレスにより信号ＭＡＳが遷
移した場合についてのタイミングチャートであり、ま
た、相補信号について、トゥルー（ＴＲＵＥ）信号は実
線で、バー（ＢＡＲ）信号について破線で記してある。
【００４２】図１４の動作例においては、アドレスの遷
移が起こる前の状態で、メイン出力線ＭＯ２0 ＿とＭＯ
２1 とがハイベル“Ｈ”、メイン出力線ＭＯ２0 とＭＯ
２1＿とがローレベル“Ｌ”にラッチされていて、信号
ＭＡＳ1 が選択されハイレベル“Ｈ”になっている。し
たがって、コモンバスＣＢおよびデータ出力線ＯＤには
メイン出力線ＭＯ２ 1 ／ＭＯ２1 ＿のデータが伝えら
れ、コモンバスＣＢおよびデータ出力線ＯＤはハイレベ
ル“Ｈ”、コモンバスＣＢ＿およびデータ出力線ＯＤ＿
はローレベル“Ｌ”という状態にある。
移が起こる前の状態で、メイン出力線ＭＯ２0 ＿とＭＯ
２1 とがハイベル“Ｈ”、メイン出力線ＭＯ２0 とＭＯ
２1＿とがローレベル“Ｌ”にラッチされていて、信号
ＭＡＳ1 が選択されハイレベル“Ｈ”になっている。し
たがって、コモンバスＣＢおよびデータ出力線ＯＤには
メイン出力線ＭＯ２ 1 ／ＭＯ２1 ＿のデータが伝えら
れ、コモンバスＣＢおよびデータ出力線ＯＤはハイレベ
ル“Ｈ”、コモンバスＣＢ＿およびデータ出力線ＯＤ＿
はローレベル“Ｌ”という状態にある。
【００４３】ここで、アドレスの遷移が起こると、信号
ＭＡＳ1 はローレベル“Ｌ”になり非選択、信号ＭＡＳ
0 はハイレベル“Ｈ”になり選択状態になり、メイン出
力線ＭＯ２0 ／ＭＯ２0 ＿に伝搬されたデータ信号がコ
モンバスＣＢ、さらにはデータ出力線ＯＤに伝搬され
て、コモンバスＣＢ／ＣＢ＿、データ出力線ＯＤ／０Ｄ
＿のデータはそれぞれ反転する。その後、メインアンプ
ＭＡの動作によりメモリセルの読み出しデータがメイン
出力線ＭＯ２／ＭＯ２＿のレベルを反転させるため、コ
モンバスＣＢ／ＣＢ＿、データ出力線ＯＤ／ＯＤ＿は再
度反転する。
ＭＡＳ1 はローレベル“Ｌ”になり非選択、信号ＭＡＳ
0 はハイレベル“Ｈ”になり選択状態になり、メイン出
力線ＭＯ２0 ／ＭＯ２0 ＿に伝搬されたデータ信号がコ
モンバスＣＢ、さらにはデータ出力線ＯＤに伝搬され
て、コモンバスＣＢ／ＣＢ＿、データ出力線ＯＤ／０Ｄ
＿のデータはそれぞれ反転する。その後、メインアンプ
ＭＡの動作によりメモリセルの読み出しデータがメイン
出力線ＭＯ２／ＭＯ２＿のレベルを反転させるため、コ
モンバスＣＢ／ＣＢ＿、データ出力線ＯＤ／ＯＤ＿は再
度反転する。
【００４４】
【発明が解決しようとする課題】しかしながら、上述し
た、アドレイスアクセスパスのコントロール回路には、
以下に示すような問題点がある。すなわち、コモンバス
ドライブ回路ＣＭＰやＣＢＤのトライステートドライバ
の接合容量等によりコモンバスＣＢ／ＣＢ＿の負荷容量
が大きく、また、コモンバスドライブ回路ＣＭＰやＣＢ
Ｄの数が多いことから、これら回路ＣＭＰ，ＣＢＤのレ
イアウト面積に占める割合が大きい。また、信号ＤＯＥ
はからなずデータ出力線ＯＤ／ＯＤ＿への相補信号の出
力の後に活性化しなければならないが、この２つの信号
の伝達時間差の温度および電源電圧依存が大きいことか
ら、そのタイミングマージンを大きく確保しなければな
らず、アクセス時間が増大している。さらに、図１３の
動作例においては、信号ＭＡＳやＣＢＳは変化しない状
態で扱ったが、カラムアドレスによって遷移した場合に
は、図１４に示すように、コモンバスＣＢ／ＣＢ＿やデ
ータ出力線ＯＤ／ＯＤ＿に不必要な遷移が発生し、不要
なノイズを発生したり、消費電力の増大などの問題を招
く。
た、アドレイスアクセスパスのコントロール回路には、
以下に示すような問題点がある。すなわち、コモンバス
ドライブ回路ＣＭＰやＣＢＤのトライステートドライバ
の接合容量等によりコモンバスＣＢ／ＣＢ＿の負荷容量
が大きく、また、コモンバスドライブ回路ＣＭＰやＣＢ
Ｄの数が多いことから、これら回路ＣＭＰ，ＣＢＤのレ
イアウト面積に占める割合が大きい。また、信号ＤＯＥ
はからなずデータ出力線ＯＤ／ＯＤ＿への相補信号の出
力の後に活性化しなければならないが、この２つの信号
の伝達時間差の温度および電源電圧依存が大きいことか
ら、そのタイミングマージンを大きく確保しなければな
らず、アクセス時間が増大している。さらに、図１３の
動作例においては、信号ＭＡＳやＣＢＳは変化しない状
態で扱ったが、カラムアドレスによって遷移した場合に
は、図１４に示すように、コモンバスＣＢ／ＣＢ＿やデ
ータ出力線ＯＤ／ＯＤ＿に不必要な遷移が発生し、不要
なノイズを発生したり、消費電力の増大などの問題を招
く。
【００４５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、アクセス時間の短縮を図れると
ともに、レイアウト面積を縮小でき、ひいては、消費電
力の削減およびノイズの低減を図れるアドレスアクセス
パスのコントロール回路を提供することにある。
のであり、その目的は、アクセス時間の短縮を図れると
ともに、レイアウト面積を縮小でき、ひいては、消費電
力の削減およびノイズの低減を図れるアドレスアクセス
パスのコントロール回路を提供することにある。
【００４６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、メモリアレイが複数のブロックに分割さ
れ、アドレス指定されたメモリブロックのメモリセルか
ら相補的に読み出されたデータを各ブロックで共用され
る一対のコモンバスおよび当該コモンバスから分岐され
た一対のデータ出力線を介して外部に出力するための制
御を行うアドレスアクセスパスのコントロール回路であ
って、アドレス信号に応じたタイミングで、読み出しデ
ータを上記コモンバスに出力するとともに、アドレス遷
移が起こると、上記一対のコモンバスのレベルを一定期
間基準レベルに保持させる回路と、制御信号の入力によ
り上記コモンバスからデータ出力線に伝搬されたデータ
を外部に出力する出力回路とを有する。また、上記制御
信号の上記出力回路への入力は、上記データ出力線が基
準レベルにある期間に行われる。
め、本発明は、メモリアレイが複数のブロックに分割さ
れ、アドレス指定されたメモリブロックのメモリセルか
ら相補的に読み出されたデータを各ブロックで共用され
る一対のコモンバスおよび当該コモンバスから分岐され
た一対のデータ出力線を介して外部に出力するための制
御を行うアドレスアクセスパスのコントロール回路であ
って、アドレス信号に応じたタイミングで、読み出しデ
ータを上記コモンバスに出力するとともに、アドレス遷
移が起こると、上記一対のコモンバスのレベルを一定期
間基準レベルに保持させる回路と、制御信号の入力によ
り上記コモンバスからデータ出力線に伝搬されたデータ
を外部に出力する出力回路とを有する。また、上記制御
信号の上記出力回路への入力は、上記データ出力線が基
準レベルにある期間に行われる。
【００４７】本発明によれば、アドレス指定されたメモ
リブロックのメモリセルから相補的に読み出されたデー
タは、たとえばメインアンプ等で増幅された後、コモン
バスに伝搬され、さらにデータ出力線に伝搬され、制御
信号が入力された出力回路を介して外部に出力される。
ここで、アドレス遷移が起こると、一定期間だけコモン
バスのレベルが基準レベルに保持され、この期間中に制
御回路が出力回路に入力される。その後、通常のデータ
出力が行われる。
リブロックのメモリセルから相補的に読み出されたデー
タは、たとえばメインアンプ等で増幅された後、コモン
バスに伝搬され、さらにデータ出力線に伝搬され、制御
信号が入力された出力回路を介して外部に出力される。
ここで、アドレス遷移が起こると、一定期間だけコモン
バスのレベルが基準レベルに保持され、この期間中に制
御回路が出力回路に入力される。その後、通常のデータ
出力が行われる。
【００４８】
【発明の実施の形態】図１は、本発明に係るＤＲＡＭに
おけるアドレスアクセスパスのコントロール回路の一実
施形態を示すブロック図であって、従来例を示す図６と
同一構成部分は同一符号をもって表している。
おけるアドレスアクセスパスのコントロール回路の一実
施形態を示すブロック図であって、従来例を示す図６と
同一構成部分は同一符号をもって表している。
【００４９】すなわち、ＭＢ0 〜ＭＢM はメモリブロッ
ク、ＳＢＡ0 〜ＳＢＡN はサブアレイ、Ｓ／ＡＢ0 〜Ｓ
／ＡＢN+1 はセンスアンプバンク、Ｘ−ＤＥＣ0 〜Ｘ−
ＤＥＣN はローデコーダ、Ｙ−ＤＥＣはカラムデコー
ダ、ＬＩＯ0 〜ＬＩＯN+1 ，ＬＩＯ 0 〜ＬＩＯ N+1
はローカル入出力線、ＩＯＳＷ0 〜ＩＯＳＷN+1 は入出
力スイッチ、ＭＩＯ0 ，ＭＩＯ 0 、ＭＩＯ1 ，ＭＩＯ
1 はメイン入出力線、ＭＯ0 ，ＭＯ 0 、ＭＯ1 ，Ｍ
Ｏ 1 、ＭＯ２0 ，ＭＯ２ 0 、ＭＯ２1 ，ＭＯ２
1 、ＭＯ３，ＭＯ３ はメイン出力線、ＭＡはメイン
アンプ、ＬＭＯ２Ａ，ＭＯ３はメイン出力回路、ＣＢＤ
はコモンバスドライブ回路、ＣＢ，ＣＢ はコモンバ
ス、ＯＤＬはラッチ回路、ＯＤ，ＯＤ はデータ出力
線、ＤＯ−ＢＵＦはデータ出力バッファ、ＤＯＵＴは出
力線をそれぞれ示している。
ク、ＳＢＡ0 〜ＳＢＡN はサブアレイ、Ｓ／ＡＢ0 〜Ｓ
／ＡＢN+1 はセンスアンプバンク、Ｘ−ＤＥＣ0 〜Ｘ−
ＤＥＣN はローデコーダ、Ｙ−ＤＥＣはカラムデコー
ダ、ＬＩＯ0 〜ＬＩＯN+1 ，ＬＩＯ 0 〜ＬＩＯ N+1
はローカル入出力線、ＩＯＳＷ0 〜ＩＯＳＷN+1 は入出
力スイッチ、ＭＩＯ0 ，ＭＩＯ 0 、ＭＩＯ1 ，ＭＩＯ
1 はメイン入出力線、ＭＯ0 ，ＭＯ 0 、ＭＯ1 ，Ｍ
Ｏ 1 、ＭＯ２0 ，ＭＯ２ 0 、ＭＯ２1 ，ＭＯ２
1 、ＭＯ３，ＭＯ３ はメイン出力線、ＭＡはメイン
アンプ、ＬＭＯ２Ａ，ＭＯ３はメイン出力回路、ＣＢＤ
はコモンバスドライブ回路、ＣＢ，ＣＢ はコモンバ
ス、ＯＤＬはラッチ回路、ＯＤ，ＯＤ はデータ出力
線、ＤＯ−ＢＵＦはデータ出力バッファ、ＤＯＵＴは出
力線をそれぞれ示している。
【００５０】本実施の形態が図６に示す従来構成と異な
る点は、ラッチ回路ＬＭＯ２Ａの回路構成、メイン出力
回路ＭＯ３の追加、並びに、１つのコモンバスドライブ
回路ＣＢＤで、図６に示す３つのコモンバスドライブ回
路ＣＢＤ0 ，ＣＢＤ1 およびＣＭＰを代用して、回路数
を減らし、また、コモンバスＣＢ／ＣＢ＿の負荷容量を
低減していることにある。以下、従来と異なる構成につ
いて説明し、同じ構成部分についての説明は省略する。
る点は、ラッチ回路ＬＭＯ２Ａの回路構成、メイン出力
回路ＭＯ３の追加、並びに、１つのコモンバスドライブ
回路ＣＢＤで、図６に示す３つのコモンバスドライブ回
路ＣＢＤ0 ，ＣＢＤ1 およびＣＭＰを代用して、回路数
を減らし、また、コモンバスＣＢ／ＣＢ＿の負荷容量を
低減していることにある。以下、従来と異なる構成につ
いて説明し、同じ構成部分についての説明は省略する。
【００５１】ラッチ回路ＬＭＯ２Ａ0 ，ＬＭＯ２Ａ
1 は、メインアンプＭＡからメイン出力線ＭＯ，ＭＯ
に出力された信号をラッチし、それぞれメイン出力線Ｍ
Ｏ２0 ，ＭＯ２ 0 、ＭＯ２1 ，ＭＯ２ 1 に出力す
る。
1 は、メインアンプＭＡからメイン出力線ＭＯ，ＭＯ
に出力された信号をラッチし、それぞれメイン出力線Ｍ
Ｏ２0 ，ＭＯ２ 0 、ＭＯ２1 ，ＭＯ２ 1 に出力す
る。
【００５２】図２は、ラッチ回路ＬＭＯ２Ａの具体的な
構成例を示す回路図である。このラッチ回路ＬＭＯ２Ａ
は、図２に示すように、ＰＭＯＳトランジスタＭＰ１０
０〜ＭＰ１０９、ＮＭＯトランジスタＭＮ１００〜ＭＮ
１０９、２入力ナンドゲートＮＡ１００、およびインバ
ータＩＮＶ１００により構成されている。
構成例を示す回路図である。このラッチ回路ＬＭＯ２Ａ
は、図２に示すように、ＰＭＯＳトランジスタＭＰ１０
０〜ＭＰ１０９、ＮＭＯトランジスタＭＮ１００〜ＭＮ
１０９、２入力ナンドゲートＮＡ１００、およびインバ
ータＩＮＶ１００により構成されている。
【００５３】ＰＭＯＳトランジスタＭＰ１００のゲート
およびＮＭＯＳトランジスタＭＮ１００のゲートがメイ
ン出力線ＭＯに接続され、両トランジスタＭＰ１００、
ＭＮ１００のドレインおよびＰＭＯＳトランジスタＭＰ
１０１のドレイン同士が接続され、これらの接続点がＰ
ＭＯＳトランジスタＭＰ１０３、ＮＭＯＳトランジスタ
ＭＮ１０３のゲート、およびメイン出力線ＭＯ１ に接
続されている。ＰＭＯＳトランジスタＭＰ１００，ＭＰ
１０１のソースは電源電圧ＶDDの供給ラインに接続され
ている。そして、ＮＭＯＳトランジスタＭＮ１００のソ
ースがＮＭＯＳトランジスタＭＮ１０１のドレインに接
続され、ＮＭＯＳトランジスタＭＮ１０１のソースが接
地ラインに接続されている。ＰＭＯＳトランジスタＭＰ
１０２のゲートおよびＮＭＯＳトランジスタＭＮ１０２
のゲートがメイン出力線ＭＯ に接続され、両トランジ
スタＭＰ１０２，ＭＮ１０２のドレインおよびＰＭＯＳ
トランジスタＭＰ１０３のドレイン同士が接続され、こ
れらの接続点がＰＭＯＳトランジスタＭＰ１０１、ＮＭ
ＯＳトランジスタＭＮ１０１のゲート、およびメイン出
力線ＭＯ１に接続されている。ＰＭＯＳトランジスタＭ
Ｐ１０２，ＭＰ１０３のソースは電源電圧ＶDDの供給ラ
インに接続されている。そして、ＮＭＯＳトランジスタ
ＭＮ１０２のソースがＮＭＯＳトランジスタＭＮ１０３
のドレインに接続され、ＮＭＯＳトランジスタＭＮ１０
３のソースが接地ラインに接続されている。
およびＮＭＯＳトランジスタＭＮ１００のゲートがメイ
ン出力線ＭＯに接続され、両トランジスタＭＰ１００、
ＭＮ１００のドレインおよびＰＭＯＳトランジスタＭＰ
１０１のドレイン同士が接続され、これらの接続点がＰ
ＭＯＳトランジスタＭＰ１０３、ＮＭＯＳトランジスタ
ＭＮ１０３のゲート、およびメイン出力線ＭＯ１ に接
続されている。ＰＭＯＳトランジスタＭＰ１００，ＭＰ
１０１のソースは電源電圧ＶDDの供給ラインに接続され
ている。そして、ＮＭＯＳトランジスタＭＮ１００のソ
ースがＮＭＯＳトランジスタＭＮ１０１のドレインに接
続され、ＮＭＯＳトランジスタＭＮ１０１のソースが接
地ラインに接続されている。ＰＭＯＳトランジスタＭＰ
１０２のゲートおよびＮＭＯＳトランジスタＭＮ１０２
のゲートがメイン出力線ＭＯ に接続され、両トランジ
スタＭＰ１０２，ＭＮ１０２のドレインおよびＰＭＯＳ
トランジスタＭＰ１０３のドレイン同士が接続され、こ
れらの接続点がＰＭＯＳトランジスタＭＰ１０１、ＮＭ
ＯＳトランジスタＭＮ１０１のゲート、およびメイン出
力線ＭＯ１に接続されている。ＰＭＯＳトランジスタＭ
Ｐ１０２，ＭＰ１０３のソースは電源電圧ＶDDの供給ラ
インに接続されている。そして、ＮＭＯＳトランジスタ
ＭＮ１０２のソースがＮＭＯＳトランジスタＭＮ１０３
のドレインに接続され、ＮＭＯＳトランジスタＭＮ１０
３のソースが接地ラインに接続されている。
【００５４】メイン出力線ＭＯ１ がＰＭＯＳトランジ
スタＭＰ１０４のゲートおよびＮＭＯＳトランジスタＭ
Ｎ１０４のゲートに接続され、メイン出力線ＭＯ１がＰ
ＭＯＳトランジスタＭＰ１０６のゲートおよびＮＭＯＳ
トランジスタＭＮ１０６のゲートに接続されている。
スタＭＰ１０４のゲートおよびＮＭＯＳトランジスタＭ
Ｎ１０４のゲートに接続され、メイン出力線ＭＯ１がＰ
ＭＯＳトランジスタＭＰ１０６のゲートおよびＮＭＯＳ
トランジスタＭＮ１０６のゲートに接続されている。
【００５５】ＰＭＯＳトランジスタＭＰ１０４，ＭＰ１
０５のソースはＰＭＯＳトランジスタＭＰ１０８のドレ
インに接続され、ＰＭＯＳトランジスタＭＰ１０８のソ
ースが電源電圧ＶDDの供給ラインに接続されている。Ｐ
ＭＯＳトランジスタＭＰ１０４、ＭＰ１０５およびＮＭ
ＯＳトランジスタＭＮ１０４のドレイン同士が接続さ
れ、これらの接続点がＮＭＯＳトランジスタＭＮ１０８
のドレインおよびメイン出力線ＭＯ２に接続されてい
る。そして、ＮＭＯＳトランジスタＭＮ１０４のソース
がＮＭＯＳトランジスタＭＮ１０５のドレインに接続さ
れ、ＮＭＯＳトランジスタＭＮ１０５のソースが接地ラ
インに接続されている。
０５のソースはＰＭＯＳトランジスタＭＰ１０８のドレ
インに接続され、ＰＭＯＳトランジスタＭＰ１０８のソ
ースが電源電圧ＶDDの供給ラインに接続されている。Ｐ
ＭＯＳトランジスタＭＰ１０４、ＭＰ１０５およびＮＭ
ＯＳトランジスタＭＮ１０４のドレイン同士が接続さ
れ、これらの接続点がＮＭＯＳトランジスタＭＮ１０８
のドレインおよびメイン出力線ＭＯ２に接続されてい
る。そして、ＮＭＯＳトランジスタＭＮ１０４のソース
がＮＭＯＳトランジスタＭＮ１０５のドレインに接続さ
れ、ＮＭＯＳトランジスタＭＮ１０５のソースが接地ラ
インに接続されている。
【００５６】ＰＭＯＳトランジスタＭＰ１０６，ＭＰ１
０７のソースはＰＭＯＳトランジスタＭＰ１０９のドレ
インに接続され、ＰＭＯＳトランジスタＭＰ１０９のソ
ースが電源電圧ＶDDの供給ラインに接続されている。Ｐ
ＭＯＳトランジスタＭＰ１０６、ＭＰ１０７およびＮＭ
ＯＳトランジスタＭＮ１０６のドレイン同士が接続さ
れ、これらの接続点がＮＭＯＳトランジスタＭＮ１０９
のドレインおよびメイン出力線ＭＯ２ に接続されてい
る。そして、ＮＭＯＳトランジスタＭＮ１０６のソース
がＮＭＯＳトランジスタＭＮ１０７のドレインに接続さ
れ、ＮＭＯＳトランジスタＭＮ１０７のソースが接地ラ
インに接続されている。
０７のソースはＰＭＯＳトランジスタＭＰ１０９のドレ
インに接続され、ＰＭＯＳトランジスタＭＰ１０９のソ
ースが電源電圧ＶDDの供給ラインに接続されている。Ｐ
ＭＯＳトランジスタＭＰ１０６、ＭＰ１０７およびＮＭ
ＯＳトランジスタＭＮ１０６のドレイン同士が接続さ
れ、これらの接続点がＮＭＯＳトランジスタＭＮ１０９
のドレインおよびメイン出力線ＭＯ２ に接続されてい
る。そして、ＮＭＯＳトランジスタＭＮ１０６のソース
がＮＭＯＳトランジスタＭＮ１０７のドレインに接続さ
れ、ＮＭＯＳトランジスタＭＮ１０７のソースが接地ラ
インに接続されている。
【００５７】そして、ＰＭＯＳトランジスタＭＰ１０
５，ＭＰ１０７、ＮＭＯＳトランジスタＭＮ１０５，Ｍ
Ｎ１０７のゲートが信号ＭＡＳの入力ラインに接続さ
れ、ＰＭＯＳトランジスタＭＰ１０８，ＭＰ１０９、Ｎ
ＭＯＳトランジスタＭＮ１０８，ＭＮ１０９のゲートが
インバータＩＮＶ１００の出力に接続されている。イン
バータＩＮＶ１００の入力はナンドゲートＮＡ１００の
出力に接続され、ナンドゲートＮＡ１００の一方の入力
が信号ＭＡＤの入力ラインに接続され、他方の入力が信
号ＭＡＥＱの入力ラインに接続されている。
５，ＭＰ１０７、ＮＭＯＳトランジスタＭＮ１０５，Ｍ
Ｎ１０７のゲートが信号ＭＡＳの入力ラインに接続さ
れ、ＰＭＯＳトランジスタＭＰ１０８，ＭＰ１０９、Ｎ
ＭＯＳトランジスタＭＮ１０８，ＭＮ１０９のゲートが
インバータＩＮＶ１００の出力に接続されている。イン
バータＩＮＶ１００の入力はナンドゲートＮＡ１００の
出力に接続され、ナンドゲートＮＡ１００の一方の入力
が信号ＭＡＤの入力ラインに接続され、他方の入力が信
号ＭＡＥＱの入力ラインに接続されている。
【００５８】このような構成を有するラッチ回路ＬＭＯ
２Ａは、入力段を構成するいわゆるクロスラッチ構造を
有するナンド回路と、出力段を構成するナンド回路とが
メイン出力線ＭＯ１ ，ＭＯ１を介して縦続接続され、
メイン出力線ＭＯ，ＭＯ を伝搬された信号を、同相で
メイン出力線ＭＯ２，ＭＯ２ に出力する。
２Ａは、入力段を構成するいわゆるクロスラッチ構造を
有するナンド回路と、出力段を構成するナンド回路とが
メイン出力線ＭＯ１ ，ＭＯ１を介して縦続接続され、
メイン出力線ＭＯ，ＭＯ を伝搬された信号を、同相で
メイン出力線ＭＯ２，ＭＯ２ に出力する。
【００５９】メイン出力回路ＭＯ３は、ラッチ回路ＬＭ
Ｏ２Ａ0 ，ＬＭＯ２Ａ1 からメイン出力線ＭＯ２0 ，Ｍ
Ｏ２1 に出力された信号に応じた信号をメイン出力線Ｍ
Ｏ３，ＭＯ３ に出力する。
Ｏ２Ａ0 ，ＬＭＯ２Ａ1 からメイン出力線ＭＯ２0 ，Ｍ
Ｏ２1 に出力された信号に応じた信号をメイン出力線Ｍ
Ｏ３，ＭＯ３ に出力する。
【００６０】図３は、メイン出力回路ＭＯ３の具体的な
構成例を示す回路図である。このメイン出力回路ＭＯ３
は、図３に示すように、ＰＭＯＳトランジスタＭＰ１１
０〜ＭＰ１１３、ＮＭＯトランジスタＭＮ１１０〜ＭＮ
１１３により構成されている。
構成例を示す回路図である。このメイン出力回路ＭＯ３
は、図３に示すように、ＰＭＯＳトランジスタＭＰ１１
０〜ＭＰ１１３、ＮＭＯトランジスタＭＮ１１０〜ＭＮ
１１３により構成されている。
【００６１】ＰＭＯＳトランジスタＭＰ１１０のゲート
およびＮＭＯＳトランジスタＭＮ１１０のゲートがメイ
ン出力線ＭＯ２0 に接続され、両トランジスタＭＰ１１
０、ＭＮ１１０のドレインおよびＰＭＯＳトランジスタ
ＭＰ１１１のドレイン同士が接続され、これらの接続点
がメイン出力線ＭＯ３ に接続されている。ＰＭＯＳト
ランジスタＭＰ１１０，ＭＰ１１１のソースは電源電圧
ＶDDの供給ラインに接続されている。ＮＭＯＳトランジ
スタＭＮ１１０のソースがＮＭＯＳトランジスタＭＮ１
１１のドレインに接続され、ＮＭＯＳトランジスタＭＮ
１１１のソースが接地ラインに接続されている。そし
て、ＰＭＯＳトランジスタＭＰ１１１のゲートおよびＮ
ＭＯＳトランジスタＭＮ１１１のゲートがメイン出力線
ＭＯ２1 に接続されている。ＰＭＯＳトランジスタＭＰ
１１２のゲートおよびＮＭＯＳトランジスタＭＮ１１２
のゲートがメイン出力線ＭＯ２ 0 に接続され、両トラ
ンジスタＭＰ１１２、ＭＮ１１２のドレインおよびＰＭ
ＯＳトランジスタＭＰ１１３のドレイン同士が接続さ
れ、これらの接続点がメイン出力線ＭＯ３に接続されて
いる。ＰＭＯＳトランジスタＭＰ１１２，ＭＰ１１３の
ソースは電源電圧ＶDDの供給ラインに接続されている。
ＮＭＯＳトランジスタＭＮ１１２のソースがＮＭＯＳト
ランジスタＭＮ１１３のドレインに接続され、ＮＭＯＳ
トランジスタＭＮ１１３のソースが接地ラインに接続さ
れている。そして、ＰＭＯＳトランジスタＭＰ１１３の
ゲートおよびＮＭＯＳトランジスタＭＮ１１３のゲート
がメイン出力線ＭＯ２ 1 に接続されている。
およびＮＭＯＳトランジスタＭＮ１１０のゲートがメイ
ン出力線ＭＯ２0 に接続され、両トランジスタＭＰ１１
０、ＭＮ１１０のドレインおよびＰＭＯＳトランジスタ
ＭＰ１１１のドレイン同士が接続され、これらの接続点
がメイン出力線ＭＯ３ に接続されている。ＰＭＯＳト
ランジスタＭＰ１１０，ＭＰ１１１のソースは電源電圧
ＶDDの供給ラインに接続されている。ＮＭＯＳトランジ
スタＭＮ１１０のソースがＮＭＯＳトランジスタＭＮ１
１１のドレインに接続され、ＮＭＯＳトランジスタＭＮ
１１１のソースが接地ラインに接続されている。そし
て、ＰＭＯＳトランジスタＭＰ１１１のゲートおよびＮ
ＭＯＳトランジスタＭＮ１１１のゲートがメイン出力線
ＭＯ２1 に接続されている。ＰＭＯＳトランジスタＭＰ
１１２のゲートおよびＮＭＯＳトランジスタＭＮ１１２
のゲートがメイン出力線ＭＯ２ 0 に接続され、両トラ
ンジスタＭＰ１１２、ＭＮ１１２のドレインおよびＰＭ
ＯＳトランジスタＭＰ１１３のドレイン同士が接続さ
れ、これらの接続点がメイン出力線ＭＯ３に接続されて
いる。ＰＭＯＳトランジスタＭＰ１１２，ＭＰ１１３の
ソースは電源電圧ＶDDの供給ラインに接続されている。
ＮＭＯＳトランジスタＭＮ１１２のソースがＮＭＯＳト
ランジスタＭＮ１１３のドレインに接続され、ＮＭＯＳ
トランジスタＭＮ１１３のソースが接地ラインに接続さ
れている。そして、ＰＭＯＳトランジスタＭＰ１１３の
ゲートおよびＮＭＯＳトランジスタＭＮ１１３のゲート
がメイン出力線ＭＯ２ 1 に接続されている。
【００６２】このように、メイン出力回路ＭＯ３は、２
つのナンド回路が設けられ、一方のナンド回路が２本の
正側メイン出力線ＭＯ２0 ，ＭＯ２1 と 反転側メイン
出力線ＭＯ３ の間に接続され、他方のナンド回路が２
本の反転側メイン出力線ＭＯ２ 0 ，ＭＯ２ 1 と正側
メイン出力線ＭＯ３の間に接続されている。そして、メ
イン出力線ＭＯ３，ＭＯ３ がコモンバスドライブ回路
ＣＢＤに接続されている。
つのナンド回路が設けられ、一方のナンド回路が２本の
正側メイン出力線ＭＯ２0 ，ＭＯ２1 と 反転側メイン
出力線ＭＯ３ の間に接続され、他方のナンド回路が２
本の反転側メイン出力線ＭＯ２ 0 ，ＭＯ２ 1 と正側
メイン出力線ＭＯ３の間に接続されている。そして、メ
イン出力線ＭＯ３，ＭＯ３ がコモンバスドライブ回路
ＣＢＤに接続されている。
【００６３】また、本実施形態によるコモンバスドライ
ブ回路ＣＢＤは、図９の回路と同様に構成されるが、本
実施形態では、信号ＭＡＳをラッチ回路ＬＭＯ２Ａに入
力させていることから、ナンドゲートＮＡ０は２入力の
ものが用いられる。
ブ回路ＣＢＤは、図９の回路と同様に構成されるが、本
実施形態では、信号ＭＡＳをラッチ回路ＬＭＯ２Ａに入
力させていることから、ナンドゲートＮＡ０は２入力の
ものが用いられる。
【００６４】次に、上記構成による動作を、図４のタイ
ミングチャートを参照しつつ説明する。なお、この場
合、アドレスの遷移が起こる前の状態は図１４の場合と
まったく同じである。
ミングチャートを参照しつつ説明する。なお、この場
合、アドレスの遷移が起こる前の状態は図１４の場合と
まったく同じである。
【００６５】すなわち、アドレスの遷移が起こる前の状
態では、メイン出力線ＭＯ２0 ＿とＭＯ２1 とがハイベ
ル“Ｈ”、メイン出力線ＭＯ２0 とＭＯ２1 ＿とがロー
レベル“Ｌ”に保持されていて、信号ＭＡＳ1 が選択さ
れ“Ｈ”になっている。したがって、メイン出力回路Ｍ
Ｏ３、メイン出力線ＭＯ３，ＭＯ３ 、さらにコモンバ
スドライブ回路ＣＢＤを介して、コモンバスＣＢおよび
データ出力線ＯＤにはメイン出力線ＭＯ２1 ／ＭＯ２1
＿のデータが伝えられ、コモンバスＣＢおよびデータ出
力線ＯＤはハイレベル“Ｈ”、コモンバスＣＢ＿および
データ出力線ＯＤ＿はローレベル“Ｌ”という状態にあ
る。
態では、メイン出力線ＭＯ２0 ＿とＭＯ２1 とがハイベ
ル“Ｈ”、メイン出力線ＭＯ２0 とＭＯ２1 ＿とがロー
レベル“Ｌ”に保持されていて、信号ＭＡＳ1 が選択さ
れ“Ｈ”になっている。したがって、メイン出力回路Ｍ
Ｏ３、メイン出力線ＭＯ３，ＭＯ３ 、さらにコモンバ
スドライブ回路ＣＢＤを介して、コモンバスＣＢおよび
データ出力線ＯＤにはメイン出力線ＭＯ２1 ／ＭＯ２1
＿のデータが伝えられ、コモンバスＣＢおよびデータ出
力線ＯＤはハイレベル“Ｈ”、コモンバスＣＢ＿および
データ出力線ＯＤ＿はローレベル“Ｌ”という状態にあ
る。
【００６６】ここで、アドレスの遷移が起こると、信号
ＭＡＳ1 はローレベル“Ｌ”になり非選択、信号ＭＡＳ
0 はハイレベル“Ｈ”になり選択状態になる。そして、
アドレス遷移に伴い、信号ＭＡＤおよび信号ＭＡＥＱが
ハイレベル“Ｈ”になると、図２において、インバータ
ＩＮＶ１００の出力がハイレベルとなる。その結果、Ｎ
ＭＯＳトランジスタＭＮ１０８，ＭＮ１０９は導通状態
になることから、メイン出力線ＭＯ２およびＭＯ２ の
両線共に接地レベルに引き込まれ、ローレベル“Ｌ”と
なる。
ＭＡＳ1 はローレベル“Ｌ”になり非選択、信号ＭＡＳ
0 はハイレベル“Ｈ”になり選択状態になる。そして、
アドレス遷移に伴い、信号ＭＡＤおよび信号ＭＡＥＱが
ハイレベル“Ｈ”になると、図２において、インバータ
ＩＮＶ１００の出力がハイレベルとなる。その結果、Ｎ
ＭＯＳトランジスタＭＮ１０８，ＭＮ１０９は導通状態
になることから、メイン出力線ＭＯ２およびＭＯ２ の
両線共に接地レベルに引き込まれ、ローレベル“Ｌ”と
なる。
【００６７】メイン出力線ＭＯ２およびＭＯ２ のロー
レベル“Ｌ”のデータ信号は、メイン出力回路ＭＯ３に
入力される。メイン出力回路ＭＯ３においては、ローレ
ベルの信号の入力に伴い、両ナンド回路のＰＭＯＳトラ
ンジスタＭＰ１１０，ＭＰ１１１およびＰＭＯＳトラン
ジスタＭＰ１１２，ＭＰ１１３が導通状態となり、ＮＭ
ＯＳトランジスタＭＮ１１０，ＭＮ１１１およびＮＭＯ
ＳトランジスタＭＮ１１２，ＭＮ１１３が非導通状態と
なる。その結果、メイン出力線ＭＯ２およびＭＯ２ の
ローレベル“Ｌ”のデータ信号はレベル反転されたかた
ちで、メイン出力線ＭＯ３，ＭＯ３ は電源電圧ＶDDレ
ベル（ハイレベル）に引き上げられ、このハイレベルの
データ信号はコモンバスドライブ回路ＣＢＤに入力され
る。
レベル“Ｌ”のデータ信号は、メイン出力回路ＭＯ３に
入力される。メイン出力回路ＭＯ３においては、ローレ
ベルの信号の入力に伴い、両ナンド回路のＰＭＯＳトラ
ンジスタＭＰ１１０，ＭＰ１１１およびＰＭＯＳトラン
ジスタＭＰ１１２，ＭＰ１１３が導通状態となり、ＮＭ
ＯＳトランジスタＭＮ１１０，ＭＮ１１１およびＮＭＯ
ＳトランジスタＭＮ１１２，ＭＮ１１３が非導通状態と
なる。その結果、メイン出力線ＭＯ２およびＭＯ２ の
ローレベル“Ｌ”のデータ信号はレベル反転されたかた
ちで、メイン出力線ＭＯ３，ＭＯ３ は電源電圧ＶDDレ
ベル（ハイレベル）に引き上げられ、このハイレベルの
データ信号はコモンバスドライブ回路ＣＢＤに入力され
る。
【００６８】コモンバスドライブ回路ＣＢＤでは、メイ
ン出力線ＭＯ３，ＭＯ３ のハイレベルのデータ信号
が、信号ＣＢＳがハイレベルで、テスト信号ＴＥＳＴが
ローレベルの場合にレベル反転される。したがって、コ
モンバスＣＢ／ＣＢ＿やデータ出力線ＯＤ／ＯＤ＿もロ
ーレベル“Ｌ／Ｌ”の状態になる。データ出力線ＯＤ／
ＯＤ＿がローレベル“Ｌ／Ｌ”の状態においては、たと
え信号ＤＯＥがハイレベル“Ｈ”に遷移しても出力ＤＯ
ＵＴはハイインピーダンス（ＨＩ−Ｚ状態）に保持され
る。したがって、信号ＤＯＥはデータ出力線ＯＤ／ＯＤ
＿が“ローレベルＬ／Ｌ”の間であれば、どこで活性化
しても良く、従来のようにデータ出力線ＯＤ／ＯＤ＿と
のタイミングマージンは不要である。
ン出力線ＭＯ３，ＭＯ３ のハイレベルのデータ信号
が、信号ＣＢＳがハイレベルで、テスト信号ＴＥＳＴが
ローレベルの場合にレベル反転される。したがって、コ
モンバスＣＢ／ＣＢ＿やデータ出力線ＯＤ／ＯＤ＿もロ
ーレベル“Ｌ／Ｌ”の状態になる。データ出力線ＯＤ／
ＯＤ＿がローレベル“Ｌ／Ｌ”の状態においては、たと
え信号ＤＯＥがハイレベル“Ｈ”に遷移しても出力ＤＯ
ＵＴはハイインピーダンス（ＨＩ−Ｚ状態）に保持され
る。したがって、信号ＤＯＥはデータ出力線ＯＤ／ＯＤ
＿が“ローレベルＬ／Ｌ”の間であれば、どこで活性化
しても良く、従来のようにデータ出力線ＯＤ／ＯＤ＿と
のタイミングマージンは不要である。
【００６９】したがって、信号ＤＯＥをデータ出力線Ｏ
Ｄ／ＯＤ＿の遷移より早めに活性化しておけば、データ
出力線ＯＤ／ＯＤ＿の遷移が直接出力ＤＯＵＴに伝わる
のでアクセス時間を最小にできる。また、コモンバスＣ
Ｂ／ＣＢ＿、データ出力線ＯＤ／ＯＤ＿はローレベル
“Ｌ／Ｌ”状態にはなるが、図１４の場合に比べ遷移す
る回数が少なく、ノイズの発生を抑止でき、消費電力の
削減を図れる利点がある。
Ｄ／ＯＤ＿の遷移より早めに活性化しておけば、データ
出力線ＯＤ／ＯＤ＿の遷移が直接出力ＤＯＵＴに伝わる
のでアクセス時間を最小にできる。また、コモンバスＣ
Ｂ／ＣＢ＿、データ出力線ＯＤ／ＯＤ＿はローレベル
“Ｌ／Ｌ”状態にはなるが、図１４の場合に比べ遷移す
る回数が少なく、ノイズの発生を抑止でき、消費電力の
削減を図れる利点がある。
【００７０】以上説明したように、本実施形態によれ
ば、アドレス信号に応じたタイミングで、読み出しデー
タをコモンバスＣＢ／ＣＢ に出力するとともに、アド
レス遷移が起こると、一対のコモンバスＣＢ／ＣＢ の
レベルを一定期間接地レベルに保持させるラッチ回路Ｌ
ＭＯ２Ａ、メイン出力回路ＭＯ３およびコモンバスドラ
イブ回路ＣＢＤと、制御信号ＤＯＥの入力によりコモン
バスＣＢ／ＣＢ からデータ出力線ＯＤ／ＯＤ に伝搬
されたデータを外部に出力するデータ出力バッファＤＯ
−ＢＵＦとを備え、データ出力バッファＤＯ−ＢＵＦへ
の制御信号ＤＯＥの入力をデータ出力線ＯＤ／ＯＤ が
接地レベルにある期間に行うようにしたので、アクセス
時間の短縮を図れるとともに、レイアウト面積を縮小で
き、ひいては、消費電力の削減およびノイズの低減を図
ることができる。
ば、アドレス信号に応じたタイミングで、読み出しデー
タをコモンバスＣＢ／ＣＢ に出力するとともに、アド
レス遷移が起こると、一対のコモンバスＣＢ／ＣＢ の
レベルを一定期間接地レベルに保持させるラッチ回路Ｌ
ＭＯ２Ａ、メイン出力回路ＭＯ３およびコモンバスドラ
イブ回路ＣＢＤと、制御信号ＤＯＥの入力によりコモン
バスＣＢ／ＣＢ からデータ出力線ＯＤ／ＯＤ に伝搬
されたデータを外部に出力するデータ出力バッファＤＯ
−ＢＵＦとを備え、データ出力バッファＤＯ−ＢＵＦへ
の制御信号ＤＯＥの入力をデータ出力線ＯＤ／ＯＤ が
接地レベルにある期間に行うようにしたので、アクセス
時間の短縮を図れるとともに、レイアウト面積を縮小で
き、ひいては、消費電力の削減およびノイズの低減を図
ることができる。
【００７１】なお、図５は、ＥＤＯ(Extended Data Ou
t) モードにおける動作タイミングチャートを示してい
る。この場合、信号ＤＯＥはＲＡＳ＿がローレベル
“Ｌ”になった後は常時活性化状態にあり、出力ＤＯＵ
Ｔの切り替えはＡＴＤ回路で発生する信号ＯＬＢで制御
する。
t) モードにおける動作タイミングチャートを示してい
る。この場合、信号ＤＯＥはＲＡＳ＿がローレベル
“Ｌ”になった後は常時活性化状態にあり、出力ＤＯＵ
Ｔの切り替えはＡＴＤ回路で発生する信号ＯＬＢで制御
する。
【００７２】このＥＤＯモードにおいても、上述したと
同様に、アクセス時間の短縮を図れるとともに、レイア
ウト面積を縮小でき、ひいては、消費電力の削減および
ノイズの低減を図ることができる。
同様に、アクセス時間の短縮を図れるとともに、レイア
ウト面積を縮小でき、ひいては、消費電力の削減および
ノイズの低減を図ることができる。
【００７３】
【発明の効果】以上説明したように、本発明によれば、
アクセス時間の短縮を図れるとともに、レイアウト面積
を縮小でき、ひいては、消費電力の削減およびノイズの
低減を図ることができる。
アクセス時間の短縮を図れるとともに、レイアウト面積
を縮小でき、ひいては、消費電力の削減およびノイズの
低減を図ることができる。
【図１】本発明に係るＤＲＡＭにおけるアドレスアクセ
スパスのコントロール回路の一実施形態を示すブロック
図である。
スパスのコントロール回路の一実施形態を示すブロック
図である。
【図２】図１の回路におけるラッチ回路ＬＭＯ２Ａの具
体的な構成例を示す回路図である。
体的な構成例を示す回路図である。
【図３】図１の回路におけるメイン出力回路ＭＯ３の具
体的な構成例を示す回路図である。
体的な構成例を示す回路図である。
【図４】図１の回路の動作を説明するためのタイミング
チャートでる。
チャートでる。
【図５】図１の回路のＥＤＯモードにおける動作タイミ
ングチャートを示す図である。
ングチャートを示す図である。
【図６】従来のＤＲＡＭにおけるアドレスアクセスパス
のコントロール回路の一実施形態を示すブロック図であ
る。
のコントロール回路の一実施形態を示すブロック図であ
る。
【図７】メインアンプの具体的な構成例を示す回路図で
ある。
ある。
【図８】図６の回路におけるラッチ回路ＬＭＯ２の具体
的な構成例を示す回路図である。
的な構成例を示す回路図である。
【図９】コモンバスドライブ回路ＣＢＤの具体的な構成
例を示す回路図である。
例を示す回路図である。
【図１０】図６の回路におけるコモンバスドライブ回路
ＣＭＰの具体的な構成例を示す回路図である。
ＣＭＰの具体的な構成例を示す回路図である。
【図１１】ラッチ回路ＯＤＬの具体的な構成例を示す回
路図である。
路図である。
【図１２】データ出力バッファＤＯ−ＢＵＦの具体的な
構成例を示す回路図である。
構成例を示す回路図である。
【図１３】図６の回路の動作を説明するためのタイミン
グチャートでる。
グチャートでる。
【図１４】図６の回路において信号ＭＡＳが遷移した場
合の動作を説明するためのタイミングチャートでる。
合の動作を説明するためのタイミングチャートでる。
ＭＢ0 〜ＭＢM …メモリブロック ＳＢＡ0 〜ＳＢＡN …サブアレイ Ｓ／ＡＢ0 〜Ｓ／ＡＢN+1 …センスアンプバンク Ｘ−ＤＥＣ0 〜Ｘ−ＤＥＣN …ローデコーダ Ｙ−ＤＥＣ…カラムデコーダ ＬＩＯ0 〜ＬＩＯN+1 ，ＬＩＯ 0 〜ＬＩＯ N+1 …ロ
ーカル入出力線 ＩＯＳＷ0 〜ＩＯＳＷN+1 …入出力スイッチ ＭＩＯ0 ，ＭＩＯ 0 、ＭＩＯ1 ，ＭＩＯ 1 …メイン
入出力線 ＭＯ0 ，ＭＯ 0 、ＭＯ1 ，ＭＯ 1 、ＭＯ２0 ，ＭＯ
２ 0 、ＭＯ２1 ，ＭＯ２ 1 、ＭＯ３，ＭＯ３ …メ
イン出力線 ＭＡ…メインアンプ ＬＭＯ２Ａ，ラッチ回路、ＭＯ３…メイン出力回路 ＣＢＤ…コモンバスドライブ回路 ＣＢ，ＣＢ …コモンバス ＯＤＬ…ラッチ回路 ＯＤ，ＯＤ …データ出力線 ＤＯ−ＢＵＦ…データ出力バッファ ＤＯＵＴ…出力線
ーカル入出力線 ＩＯＳＷ0 〜ＩＯＳＷN+1 …入出力スイッチ ＭＩＯ0 ，ＭＩＯ 0 、ＭＩＯ1 ，ＭＩＯ 1 …メイン
入出力線 ＭＯ0 ，ＭＯ 0 、ＭＯ1 ，ＭＯ 1 、ＭＯ２0 ，ＭＯ
２ 0 、ＭＯ２1 ，ＭＯ２ 1 、ＭＯ３，ＭＯ３ …メ
イン出力線 ＭＡ…メインアンプ ＬＭＯ２Ａ，ラッチ回路、ＭＯ３…メイン出力回路 ＣＢＤ…コモンバスドライブ回路 ＣＢ，ＣＢ …コモンバス ＯＤＬ…ラッチ回路 ＯＤ，ＯＤ …データ出力線 ＤＯ−ＢＵＦ…データ出力バッファ ＤＯＵＴ…出力線
フロントページの続き (72)発明者 阿部 浩一 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 佐伯 亮 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 鈴木 幸英 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (2)
- 【請求項１】 メモリアレイが複数のブロックに分割さ
れ、アドレス指定されたメモリブロックのメモリセルか
ら相補的に読み出されたデータを各ブロックで共用され
る一対のコモンバスおよび当該コモンバスから分岐され
た一対のデータ出力線を介して外部に出力するための制
御を行うアドレスアクセスパスのコントロール回路であ
って、 アドレス信号に応じたタイミングで、読み出しデータを
上記コモンバスに出力するとともに、アドレス遷移が起
こると、上記一対のコモンバスのレベルを一定期間基準
レベルに保持させる回路と、 制御信号の入力により上記コモンバスからデータ出力線
に伝搬されたデータを外部に出力する出力回路とを有す
るアドレスアクセスパスのコントロール回路。 - 【請求項２】 上記制御信号の上記出力回路への入力
は、上記データ出力線が基準レベルにある期間に行われ
る請求項１記載のアドレスアクセスパスのコントロール
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7225345A JPH0973778A (ja) | 1995-09-01 | 1995-09-01 | アドレスアクセスパスのコントロール回路 |
| US08/706,373 US5805522A (en) | 1995-09-01 | 1996-08-30 | Address access path control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7225345A JPH0973778A (ja) | 1995-09-01 | 1995-09-01 | アドレスアクセスパスのコントロール回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0973778A true JPH0973778A (ja) | 1997-03-18 |
Family
ID=16827894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7225345A Withdrawn JPH0973778A (ja) | 1995-09-01 | 1995-09-01 | アドレスアクセスパスのコントロール回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5805522A (ja) |
| JP (1) | JPH0973778A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309466B1 (ko) * | 1999-05-21 | 2001-09-26 | 김영환 | 메모리의 어드레스천이검출제어장치 |
| US7161214B2 (en) | 2003-01-16 | 2007-01-09 | United Memories, Inc. | Reduced gate delay multiplexed interface and output buffer circuit for integrated circuit devices incorporating random access memory arrays |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6026044A (en) * | 1997-06-30 | 2000-02-15 | Townsend & Townsend & Crew Llp | High speed video frame buffer |
| US6947100B1 (en) | 1996-08-09 | 2005-09-20 | Robert J. Proebsting | High speed video frame buffer |
| US6031783A (en) * | 1996-08-09 | 2000-02-29 | Townsend And Townsend And Crew Llp | High speed video frame buffer |
| JPH10133908A (ja) * | 1996-10-29 | 1998-05-22 | Mitsubishi Electric Corp | マイクロプロセッサ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4384347A (en) * | 1980-03-28 | 1983-05-17 | Fujitsu Limited | Semiconductor memory device |
| JPS62231495A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPH0814985B2 (ja) * | 1989-06-06 | 1996-02-14 | 富士通株式会社 | 半導体記憶装置 |
| JP2743653B2 (ja) * | 1991-09-20 | 1998-04-22 | 富士通株式会社 | 半導体記憶装置 |
| JP2729423B2 (ja) * | 1991-10-29 | 1998-03-18 | 三菱電機株式会社 | 半導体記憶装置 |
| KR970004460B1 (ko) * | 1992-06-30 | 1997-03-27 | 니뽄 덴끼 가부시끼가이샤 | 반도체 메모리 회로 |
-
1995
- 1995-09-01 JP JP7225345A patent/JPH0973778A/ja not_active Withdrawn
-
1996
- 1996-08-30 US US08/706,373 patent/US5805522A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309466B1 (ko) * | 1999-05-21 | 2001-09-26 | 김영환 | 메모리의 어드레스천이검출제어장치 |
| US7161214B2 (en) | 2003-01-16 | 2007-01-09 | United Memories, Inc. | Reduced gate delay multiplexed interface and output buffer circuit for integrated circuit devices incorporating random access memory arrays |
Also Published As
| Publication number | Publication date |
|---|---|
| US5805522A (en) | 1998-09-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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