JP3221428B2

JP3221428B2 - ラッチ型センスアンプ回路

Info

Publication number: JP3221428B2
Application number: JP03491899A
Authority: JP
Inventors: 浩一熊谷; 宏明岩城
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-02-12
Filing date: 1999-02-12
Publication date: 2001-10-22
Anticipated expiration: 2019-02-12
Also published as: KR100375522B1; CN1266265A; GB2347536B; GB0003223D0; CN1133170C; GB2347536A; US6255862B1; KR20000058012A; TW462058B; JP2000235795A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は低電源電圧で動作す
るスタティックランダムアクセスメモリに好適なラッチ
型センスアンプ回路に関し、特に、素子ばらつきの影響
を受けにくいラッチ型センスアンプ回路に関する。

【０００２】

【従来の技術】従来、スタティックランダムアクセスメ
モリ（以下、ＳＲＡＭという。）を備えた半導体集積回
路には、一般にカレントミラー型のセンスアンプ回路が
使用されている。しかし、カレントミラー型センスアン
プ回路は安定に動作する反面、その消費電力は大きく、
低電源電圧動作に難点がある。このため、近時、携帯機
器の普及と共に消費電力低減に対する要求が高まり、特
に低電源電圧で動作するセンスアンプ回路が要求されて
いる。

【０００３】この要請に応えるために、低電源電圧で高
速動作可能なラッチ型センスアンプ回路の適用が提案さ
れている。図８は従来のラッチ型センスアンプ回路を示
す回路図である。

【０００４】従来のラッチ型センスアンプ回路において
は、２個のＰチャネルＭＯＳトランジスタＭＰ１１及び
ＭＰ１２並びに２個のＮチャネルＭＯＳトランジスタＭ
Ｎ１１及びＭＮ１２からラッチ回路が構成されている。
なお、センス動作速度の高速化のため、２個のトランジ
スタＭＰ１１及びＭＰ１２と２個のトランジスタＭＮ１
１及びＭＮ１２は、夫々トランジスタ特性が同じになる
よう設計されている。具体的には、トランジスタＭＰ１
１とトランジスタＭＰ１２との間及びトランジスタＭＮ
１１とトランジスタＭＮ１２との間でゲート長及びゲー
ト幅が等しく設計され、また、ラッチ回路を構成する２
個のインバータ回路の論理しきい値が同じになるように
設計されている。

【０００５】更に、従来のラッチ型センスアンプ回路に
は、メモリセルから読み出された信号Ｄが伝送されるビ
ット線とトランジスタＭＰ１１及びＭＮ１１のドレイン
との間に接続されたＰチャネルＭＯＳトランジスタＭＰ
１３及びメモリセルから読み出された信号ＤＢが伝送さ
れるビット線とトランジスタＭＰ１２及びＭＮ１２のド
レインとの間に接続されたＰチャネルＭＯＳトランジス
タＭＰ１４が設けられている。また、トランジスタＭＮ
１１及びＭＮ１２のソースと接地との間に接続されたＮ
チャネルＭＯＳトランジスタＭＮ１３が設けられてい
る。このように、従来のラッチ型センスアンプ回路に
は、１組のビット線対に対し１個のラッチ回路が設けら
れている。

【０００６】このように構成された従来のラッチ型セン
スアンプ回路においては、センスアンプイネーブル信号
ＳＡＥにより、トランジスタＭＰ１３及びＭＰ１４のオ
ン／オフが切替えられ、その動作が制御される。そし
て、極めて小さなビット線対（Ｄ、ＤＢ）間の電位差で
高速にセンス可能である。

【０００７】一方、今後のデバイス・プロセス技術の微
細化の進展と共に、電源電圧が低下し、使用するＭＯＳ
トランジスタのしきい値電圧の絶対値が低くなってオフ
電流が増加する傾向にある。また、ＭＯＳトランジスタ
の素子ばらつきが大きくなってくると、ワード線が立ち
上がった後のビット線対（Ｄ、ＤＢ）の電位変化は、選
択されていないワード線に接続されたＳＲＡＭセル中の
トランジスタのオフ状態のリーク電流特性に関する依存
性が大きくなる。即ち、ワード線が立ち上がった後に現
れるビット線対（Ｄ、ＤＢ）間の電位差に含まれるノイ
ズの割合が増加する。従って、センス時に現れるビット
線対（Ｄ、ＤＢ）間の電位差が有意なものかどうかの判
別が必要になる。

【０００８】また、１対のラッチ回路を備えたＲＡＭ用
のセンスアンプ回路が提案されている（特開平９−２２
５９７号公報）。この公報に記載されたセンスアンプ回
路には、電源電圧に対して読み出し速度が相違する２個
のラッチ回路が設けられており、それらの出力信号の論
理和をとる回路が設けられている。なお、一方のラッチ
回路においては、ＮチャネルＭＯＳトランジスタのゲー
トにビット線の信号が入力され、他方のラッチ回路にお
いては、ＰチャネルＭＯＳトランジスタのゲートにビッ
ト線の信号が入力される。

【０００９】このように構成された従来のセンスアンプ
回路においては、電源電圧が変動した場合であっても、
高速の読み出しが可能となっている。

【００１０】

【発明が解決しようとする課題】しかしながら、１個の
ラッチ回路を備えた従来のラッチ型センスアンプ回路に
おいても、特開平９−２２５９７号公報に記載されたセ
ンスアンプ回路においても、素子ばらつきの影響を受け
やすいという問題点がある。

【００１１】また、有意なビット線対間の電位差の正常
な検出が完了したかどうかを判別する手段がなく、ま
た、読み出し誤動作を検出する機能を有していない回路
構成となっているため、ビット線対間の電位差が不十分
である場合にシステム側へ再センス要求を伝達する手段
がないという問題点もある。

【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、素子ばらつきの影響を受けにくく、ビット
線対間の電位差が不十分である場合にそのことを検出す
ることができるラッチ型センスアンプ回路を提供するこ
とを目的とする。

【００１３】

【課題を解決するための手段】本発明に係るラッチ型セ
ンスアンプ回路は、ビット線対間の電位差が所定値以上
であるときに相互に等しい出力信号を出力し前記ビット
線対間の電位差が所定値未満であるときに相互に異なる
出力信号を出力する第１及び第２のラッチ回路と、前記
第１及び第２のラッチ回路からの出力信号を比較して比
較結果を示す信号を出力する比較結果信号生成回路と、
を有することを特徴とする。

【００１４】本発明においては、第１のラッチ回路及び
第２のラッチ回路からビット線対間の電位差に応じた信
号が出力され、これらの比較結果を示す信号が比較結果
信号生成回路から出力されるので、この信号によりビッ
ト線対間の電位差が十分なものであったか否かを判別す
ることができる。従って、電位差が不十分でない場合に
は、この信号に基づいてシステム側で再度検出を行うよ
うにすればよい。また、第１及び第２のラッチ回路を構
成する素子の特性は均一である必要はないので、素子ば
らつきの影響を受けにくい。

【００１５】本発明においては、前記ビット線対は、第
１のビット線及び第２のビット線からなり、前記第１の
ラッチ回路は、前記第１のビット線にドレインが接続さ
れた２個のトランジスタからなる第１のインバータ回路
と、前記第２のビット線にドレインが接続された２個の
トランジスタからなり前記第１のインバータ回路のしき
い値よりもしきい値が高い第２のインバータ回路と、を
有し、前記第２のラッチ回路は、前記第１のビット線に
ドレインが接続された２個のトランジスタからなる第３
のインバータ回路と、前記第２のビット線にドレインが
接続された２個のトランジスタからなり前記第３のイン
バータ回路のしきい値よりもしきい値が低い第４のイン
バータ回路と、を有することができる。

【００１６】また、前記比較結果信号生成回路は、前記
第１のラッチ回路の第１のインバータ回路側の出力信号
と前記第２のラッチ回路の第４のインバータ回路側の出
力信号との排他的論理和をとる第１のゲートと、前記第
１のラッチ回路の第２のインバータ回路側の出力信号と
前記第２のラッチ回路の第３のインバータ回路側の出力
信号との排他的論理和をとる第２のゲートと、前記第１
のゲートの出力信号と前記第２のゲートの出力信号との
論理積をとる第３のゲートと、を有してもよい。

【００１７】更に、前記比較結果信号生成回路は、前記
第１のラッチ回路の第１のインバータ回路側の出力信号
と前記第２のラッチ回路の第３のインバータ回路側の出
力信号との排他的論理和をとる第１のゲートと、前記第
１のラッチ回路の第２のインバータ回路側の出力信号と
前記第２のラッチ回路の第４のインバータ回路側の出力
信号との排他的論理和をとる第２のゲートと、前記第１
のゲートの出力信号と前記第２のゲートの出力信号との
論理和をとる第３のゲートと、を有してもよい。

【００１８】更にまた、前記比較結果信号生成回路は、
前記第１のラッチ回路の第１のインバータ回路側の出力
信号と前記第２のラッチ回路の第４のインバータ回路側
の出力信号との排他的論理和をとる第１のゲートと、前
記第１のラッチ回路の第１のインバータ回路側の出力信
号と前記第２のラッチ回路の第３のインバータ回路側の
出力信号との排他的論理和をとる第２のゲートと、を有
してもよい。

【００１９】また、前記第１のインバータ回路を構成す
る２個のトランジスタと前記第２のインバータ回路を構
成する２個のトランジスタとの間及び前記第３のインバ
ータ回路を構成する２個のトランジスタと前記第４のイ
ンバータ回路を構成する２個のトランジスタとの間にお
いて、しきい値電圧、ゲート幅、ゲート長及びゲート酸
化膜厚からなる群から選択された少なくとも１種のパラ
メータが相違していてもよい。

【００２０】

【発明の実施の形態】以下、本発明の実施例に係るラッ
チ型センスアンプ回路について、添付の図面を参照して
具体的に説明する。図１は本発明の第１の実施例に係る
ラッチ型センスアンプ回路の構成を示す回路図である。

【００２１】第１の実施例には、ビット線対に接続され
た２個のラッチ回路３及び４が設けられており、更に、
これらの出力信号に関連付けてセンス終了信号を生成す
るセンス終了信号生成回路５が設けられている。本実施
例においては、センス終了信号生成回路５が比較結果信
号生成回路に該当している。

【００２２】ラッチ回路３においては、２個のＰチャネ
ルＭＯＳトランジスタＭＰ１及びＭＰ２並びに２個のＮ
チャネルＭＯＳトランジスタＭＮ１及びＭＮ２からラッ
チ回路が構成されている。なお、トランジスタＭＰ１の
しきい値電圧（Ｖｔ）の絶対値は、トランジスタＭＰ２
のそれよりも高く、トランジスタＭＮ２のＶｔは、トラ
ンジスタＭＮ１のそれよりも高く設定されている。ま
た、トランジスタＭＮ１とトランジスタＭＮ２との間及
びトランジスタＭＰ１とトランジスタＭＰ２との間でゲ
ート長及びゲート幅が等しく設計されている。即ち、ラ
ッチ回路を構成する２個のインバータ回路のうち、トラ
ンジスタＭＮ１及びＭＰ１から構成される図１中で左側
に位置するインバータ回路の論理しきい値は、トランジ
スタＭＮ２及びＭＰ２から構成される図１中で右側に位
置するインバータ回路のそれよりも低く設定されてい
る。

【００２３】また、メモリセルから読み出された信号Ｄ
が伝送されるビット線とトランジスタＭＰ１及びＭＮ１
のドレインとの間に接続されたＰチャネルＭＯＳトラン
ジスタＭＰ３及びメモリセルから読み出された信号ＤＢ
が伝送されるビット線とトランジスタＭＰ２及びＭＮ２
のドレインとの間に接続されたＰチャネルＭＯＳトラン
ジスタＭＰ４が設けられている。これらのトランジスタ
ＭＰ３及びＭＰ４によりラッチ回路とビット線との接続
が制御される。更に、トランジスタＭＮ１及びＭＮ２の
ソースと接地との間に接続されたＮチャネルＭＯＳトラ
ンジスタＭＮ３が設けられている。このトランジスタＭ
Ｎ３によりラッチ回路のオン／オフが制御される。

【００２４】そして、トランジスタＭＰ３、ＭＰ４及び
ＭＮ３のゲートには、センスアンプイネーブル信号ＳＡ
Ｅが伝送される信号線が接続されている。また、トラン
ジスタＭＰ３とトランジスタＭＰ１及びＭＮ１との間か
ら出力信号ＯＵＴが出力され、トランジスタＭＰ４とト
ランジスタＭＰ２及びＭＮ２との間から出力信号ＯＵＴ
の相補信号である出力信号ＯＵＴＢが出力される。

【００２５】このようなラッチ回路の構成にすることに
より、ロウの出力信号ＯＵＴをハイとなる場合よりも小
さなビット線（Ｄ、ＤＢ）間の電位差で得ることができ
る。

【００２６】一方、ラッチ回路４においては、２個のＰ
チャネルＭＯＳトランジスタＭＰ５及びＭＰ６並びに２
個のＮチャネルＭＯＳトランジスタＭＮ４及びＭＮ５か
らラッチ回路が構成されている。なお、トランジスタＭ
Ｐ６のしきい値電圧（Ｖｔ）の絶対値は、トランジスタ
ＭＰ５のそれよりも高く、トランジスタＭＮ４のＶｔ
は、トランジスタＭＮ５のそれよりも高く設定されてい
る。また、トランジスタＭＮ４とトランジスタＭＮ５と
の間及びトランジスタＭＰ５とトランジスタＭＰ６との
間でゲート長及びゲート幅が等しく設計されている。即
ち、ラッチ回路を構成する２個のインバータ回路のう
ち、トランジスタＭＮ４及びＭＰ５から構成される図１
中で左側に位置するインバータ回路の論理しきい値は、
トランジスタＭＮ５及びＭＰ６から構成される図１中で
右側に位置するインバータ回路のそれよりも高く設定さ
れている。

【００２７】なお、トランジスタＭＮ３及びＭＮ６のソ
ースは接地１に接続されており、トランジスタＭＰ１、
ＭＰ２、ＭＰ５及びＭＰ６のソースは電源２に接続され
ている。

【００２８】また、信号Ｄが伝送されるビット線とトラ
ンジスタＭＰ５及びＭＮ４のドレインとの間に接続され
たＰチャネルＭＯＳトランジスタＭＰ７及び信号ＤＢが
伝送されるビット線とトランジスタＭＰ６及びＭＮ５の
ドレインとの間に接続されたＰチャネルＭＯＳトランジ
スタＭＰ８が設けられている。これらのトランジスタＭ
Ｐ７及びＭＰ８によりラッチ回路とビット線との接続が
制御される。更に、トランジスタＭＮ４及びＭＮ５のソ
ースと接地との間に接続されたＮチャネルＭＯＳトラン
ジスタＭＮ６が設けられている。このトランジスタＭＮ
６によりラッチ回路のオン／オフが制御される。

【００２９】そして、トランジスタＭＰ７、ＭＰ８及び
ＭＮ６のゲートには、センスアンプイネーブル信号ＳＡ
Ｅが伝送される信号線が接続されている。また、トラン
ジスタＭＰ７とトランジスタＭＰ５及びＭＮ４との間か
ら出力信号Ｎ０１が出力され、トランジスタＭＰ８とト
ランジスタＭＰ６及びＭＮ５との間から出力信号Ｎ０１
の相補信号である出力信号Ｎ０２が出力される。

【００３０】このようなラッチ回路の構成にすることに
より、ハイの出力信号Ｎ０１をロウとなる場合よりも小
さなビット線間（Ｄ、ＤＢ）電位差で得ることができ
る。

【００３１】このように、ビット線対の信号Ｄ及びＤＢ
はラッチ回路３及び４の双方に入力され、各ラッチ回路
からは夫々出力信号ＯＵＴ及びＯＵＴＢ、出力信号Ｎ０
１及びＮ０２の相補信号が出力される。また、ラッチ回
路３からの出力信号ＯＵＴ及びＯＵＴＢは外部へも出力
される。

【００３２】更に、センス終了信号生成回路５には、出
力信号ＯＵＴと出力信号Ｎ０２との排他的論理和をとる
排他的論理和ゲートＥＸＯＲ１及び出力信号ＯＵＴＢと
出力信号Ｎ０１との排他的論理和をとる排他的論理和ゲ
ートＥＸＯＲ２が設けられている。更に、排他的論理和
ゲートＥＸＯＲ１及びＥＸＯＲ２の出力信号の論理積を
とる論理積ゲートＡＮＤ１が設けられている。この論理
積ゲートＡＮＤ１の出力信号がセンス終了信号Ｓ＿ＥＮ
Ｄとなる。このセンス終了信号生成回路５においては、
センスアンプイネーブル信号ＳＡＥがハイとなってセン
ス動作が開始された後、出力信号ＯＵＴと出力信号Ｎ０
２との排他的論理和信号及び出力信号ＯＵＴＢと出力信
号Ｎ０１との排他的論理和信号が生成され、これらの論
理積がセンス終了信号Ｓ＿ＥＮＤとして出力される。

【００３３】従って、センス動作開始後、出力信号ＯＵ
Ｔと出力信号Ｎ０１との組み合わせ及び出力信号ＯＵＴ
Ｂと出力信号Ｎ０２との組み合わせにおいて、いずれで
も同じ値が得られた場合にセンス終了信号Ｓ＿ＥＮＤが
ハイとなり、センス終了を示す信号がシステム側へ伝達
される。一方、センス動作開始後、出力信号ＯＵＴと出
力信号Ｎ０１との組み合わせ及び出力信号ＯＵＴＢと出
力信号Ｎ０２との組み合わせにおいて、いずれでも異な
る値が得られた場合には、センス終了信号Ｓ＿ＥＮＤは
ロウのまま変化しない。従って、この場合には、センス
終了を示す信号はシステム側へ伝達されない。

【００３４】次に、上述のように構成されたラッチ型セ
ンスアンプ回路が適用されるメモリセルアレイについて
説明する。即ち、信号Ｄ及びＤＢを生成する回路につい
て説明する。図２は本発明の実施例に係るラッチ型セン
スアンプ回路が適用されるメモリセルアレイの構成を示
すブロック図である。

【００３５】メモリセルアレイには、１ビット分、ｍカ
ラム、ｎロウ（ｍ＝２^k、ｋ及びｎ：自然数）を構成す
るメモリセルが設けられている。このメモリセルアレイ
に設けられたｍ組のビット線対は、プリチャージ回路７
及びカラムセレクタ回路８に接続されている。なお、カ
ラムセレクタ回路８から信号Ｄ及びＤＢが出力される。

【００３６】また、ｍ組のビット線には、信号Ｄ０及び
信号ＤＢ０、信号Ｄ１及び信号ＤＢ１、・・・、信号Ｄ
（ｍ−２）及び信号ＤＢ（ｍ−２）並びに信号Ｄ（ｍ−
１）及び信号ＤＢ（ｍ−１）が伝送される。また、各行
には、夫々ワード線が接続されており、ｎ本のワード線
には、信号ＷＬ０、信号ＷＬ１、・・・、信号ＷＬ（ｎ
−２）及び信号ＷＬ（ｎ−１）が伝送される。そして、
例えば左から１列目、上から１行目に位置するＳＲＡＭ
セル６は、２個の負荷ＰチャネルＭＯＳトランジスタＭ
ＰＣ１及びＭＰＣ２並びに４個のＮチャネルＭＯＳトラ
ンジスタＭＮＣ１乃至ＭＮＣ４から構成されたシングル
ポートとなっている。他の（ｍ×ｎ−１）個のメモリセ
ルも同様の構成を有している。

【００３７】このように構成されたメモリセルアレイに
おいては、クロック信号ＣＬＫがロウのとき、ｍ組のビ
ット線対がプリチャージ回路７により電源電位にプリチ
ャージされる。このとき、ｍ組のビット線対のうち１組
がｋ本のカラム選択信号ＣＯＬＳを選択信号とするカラ
ムセレクタ回路８により選択され、その信号が信号Ｄ及
びＤＢとしてカラムセレクタ回路８から出力される。

【００３８】なお、ＳＲＡＭセルの構成は、シングルポ
ートに限定されるものではなく、抵抗負荷型又はマルチ
ポート構成等であっても、本発明は適用可能である。

【００３９】次に、上述のメモリセルアレイに適用され
た場合の第１の実施例の動作について説明する。図３は
本発明の第１の実施例に係るラッチ型センスアンプ回路
の動作を示すタイミングチャートである。なお、ＳＲＡ
Ｍ回路はクロック信号ＣＬＫに関して同期式であり、図
３には４周期分のクロック信号ＣＬＫに対応し相互に異
なる動作を示している。

【００４０】最初のクロック周期には、クロック信号Ｃ
ＬＫが立ち上がった後、ワード線ＷＬ０乃至ＷＬ（ｎ−
１）のうち１本が選択されて立ち上がり、“０”の情報
が保持されているセルがアクセスされ、次いで、遅延時
間ＤＬＹ０が経過した後に、センスアンプイネーブル信
号ＳＡＥが立ち上がってラッチ回路３及び４が動作を開
始し、その後、ロウの出力信号ＯＵＴが出力される場合
を示している。

【００４１】なお、クロック信号ＣＬＫがロウである間
は、プリチャージ回路７によりビット線はプリチャージ
レベルにプリチャージされている。その後、ワード線が
立ち上がると、ビット線対に信号Ｄ及びＤＢが伝送さ
れ、ビット線対間に電位差が生じる。また、本実施例に
おけるビット線のプリチャージレベルは、センス終了信
号生成回路５中の排他的論理和ゲートＥＸＯＲ１及びＥ
ＸＯＲ２の論理しきい値よりも十分高いレベルであると
する。

【００４２】最初のクロック周期では、前述のように、
“０”の情報が保持されているセルがアクセスされてい
るため、信号Ｄが伝送されるビット線において、信号Ｄ
Ｂが伝送されるビット線よりも早く電位が低下してく
る。信号ＤＢが伝送されるビット線においては、ＳＲＡ
Ｍセル内のリーク電流分の低下があるだけである。

【００４３】このとき、センス開始時にはビット線対間
の電位差ΔＶｔ１は十分大きく、ラッチ回路３及び４は
ＳＲＡＭセルに保持されている情報を正常に検出するこ
とが可能である。このため、出力信号ＯＵＴ及びＮ０１
はロウとなり、出力信号ＯＵＴＢ及びＮ０２はハイとな
る。従って、この信号変化が発生する際に、センス終了
信号生成回路５の出力信号であるセンス終了信号Ｓ＿Ｅ
ＮＤはロウからハイへと変化し、センスアンプイネーブ
ル信号ＳＡＥの立ち下がりに同期して、センス終了信号
Ｓ＿ＥＮＤが立ち下がる。

【００４４】２番目のクロック周期には、クロック信号
ＣＬＫが立ち上がった後、ワード線ＷＬ０乃至ＷＬ（ｎ
−１）のうち１本が選択されて立ち上がり、“１”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間ＤＬＹ０が経過した後に、センスアンプイネーブル
信号ＳＡＥが立ち上がってラッチ回路３及び４が動作を
開始し、その後、ハイの出力信号ＯＵＴが出力される場
合を示している。

【００４５】このクロック周期においては、前述のよう
に、“１”の情報が保持されているセルがアクセスされ
ているため、ワード線が立ち上がった後、信号ＤＢが伝
送されるビット線において、信号Ｄが伝送されるビット
線よりも早く電位が低下してくる。

【００４６】このとき、センス開始時にはビット線対間
の電位差ΔＶｔ１は十分大きく、ラッチ回路３及び４が
ＳＲＡＭセルに保持されている情報を正常に検出するこ
とが可能である。このため、出力信号ＯＵＴ及びＮ０１
はハイとなり、出力信号ＯＵＴＢ及びＮ０２はロウとな
る。従って、この信号変化が発生する際に、センス終了
信号生成回路５の出力信号であるセンス終了信号Ｓ＿Ｅ
ＮＤはロウからハイへと変化し、センスアンプイネーブ
ル信号ＳＡＥの立ち下がりに同期して、センス終了信号
Ｓ＿ＥＮＤが立ち下がる。

【００４７】３番目のクロック周期には、クロック信号
ＣＬＫが立ち上がった後、ワード線ＷＬ０乃至ＷＬ（ｎ
−１）のうち１本が選択されて立ち上がり、“０”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間ＤＬＹ１が経過した後に、センスアンプイネーブル
信号ＳＡＥが立ち上がってラッチ回路３及び４が動作を
開始するが、このときのビット線対間の電位差が小さく
読み出し誤動作が発生する場合を示している。

【００４８】このクロック周期においては、“０”の情
報が保持されているセルがアクセスされているため、信
号Ｄが伝送されるビット線において、信号ＤＢが伝送さ
れるビット線よりも早く電位が低下してくる。

【００４９】このとき、センス開始時のビット線対間の
電位差ΔＶｔ２は電位差ΔＶｔ１よりも小さいものの、
ラッチ回路３においては、信号Ｄが伝送されるビット線
の電位がゲートに入力されるトランジスタＭＮ２及びＭ
Ｐ２から構成されたインバータ回路の論理しきい値が他
方のインバータ回路のそれよりも高いため、ＳＲＡＭセ
ルに保持されている情報を正常に検出することが可能で
ある。しかし、他方のラッチ回路４においては、信号Ｄ
が伝送されるビット線の電位がゲートに入力されるトラ
ンジスタＭＮ５及びＭＰ６から構成されたインバータ回
路の論理しきい値が他方のインバータ回路のそれよりも
低いため、出力信号Ｎ０２がロウとなり、出力信号Ｎ０
１はハイとなる。従って、センス開始後には、出力信号
ＯＵＴがロウ、出力信号ＯＵＴＢがハイ、出力信号Ｎ０
１がハイ、出力信号Ｎ０２がロウとなるので、センス終
了信号生成回路５の出力信号であるセンス終了信号Ｓ＿
ＥＮＤはロウのまま変化しない。

【００５０】４番目のクロック周期には、クロック信号
ＣＬＫが立ち上がった後、ワード線ＷＬ０乃至ＷＬ（ｎ
−１）のうち１本が選択されて立ち上がり、“１”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間ＤＬＹ１が経過した後に、センスアンプイネーブル
信号ＳＡＥが立ち上がってラッチ回路３及び４が動作を
開始するが、このときのビット線対間の電位差が小さく
読み出し誤動作が発生する場合を示している。

【００５１】このクロック周期においては、“１”の情
報が保持されているセルがアクセスされているため、信
号ＤＢが伝送されるビット線において、信号Ｄが伝送さ
れるビット線よりも早く電位が低下してくる。

【００５２】このとき、センス開始時のビット線対間の
電位差ΔＶｔ２は電位差ΔＶｔ１よりも小さいものの、
ラッチ回路４においては、信号ＤＢが伝送されるビット
線の電位がゲートに入力されるトランジスタＭＮ４及び
ＭＰ５から構成されたインバータ回路の論理しきい値が
他方のインバータ回路のそれよりも高いため、ＳＲＡＭ
セルに保持されている情報を正常に検出することが可能
である。しかし、他方のラッチ回路３においては、信号
ＤＢが伝送されるビット線の電位がゲートに入力される
トランジスタＭＮ１及びＭＰ１から構成されたインバー
タ回路の論理しきい値が他方のインバータ回路のそれよ
りも低いため、出力信号ＯＵＴがロウとなり、出力信号
ＯＵＴＢはハイとなる。従って、センス開始後には、出
力信号ＯＵＴがロウ、出力信号ＯＵＴＢがハイ、出力信
号Ｎ０１がハイ、出力信号Ｎ０２がロウとなるので、セ
ンス終了信号生成回路５の出力信号であるセンス終了信
号Ｓ＿ＥＮＤはロウのまま変化しない。

【００５３】このように、本実施例においては、非対称
なトランジスタ構成のラッチ回路が２個組み合わせて設
けられているので、センスアンプ回路中に素子ばらつき
に対する動作マージンが予め作り込まれていることにな
る。従って、低電源電圧で安定なセンス動作が可能であ
る。

【００５４】また、本実施例では、有意なビット線間電
位差をセンス終了したというセンス終了信号Ｓ＿ＥＮＤ
を生成することが可能であるため、これをシステム側で
利用すれば、より安定したシステムを構築することが可
能である。

【００５５】次に、本発明の第２の実施例について説明
する。第２の実施例においては、２個のラッチ回路３及
び４からの出力信号の接続関係が第１の実施例と相違し
ており、読み出し誤動作時にシステム側へ再センス動作
を要求する信号が生成可能となっている。図４は本発明
に第２の実施例に係るラッチ型センスアンプ回路の構成
を示す回路図である。なお、図４に示す第２の実施例に
おいて、図１に示す第１の実施例と同一の構成要素に
は、同一の符号を付してその詳細な説明は省略する。

【００５６】第２の実施例には、２個のラッチ回路３及
び４が設けられており、更に、これらの出力信号に関連
付けて再センス要求信号を生成する再センス要求信号生
成回路９が設けられている。本実施例においては、再セ
ンス要求信号生成回路９が比較結果信号生成回路に該当
している。

【００５７】再センス要求信号生成回路９には、出力信
号ＯＵＴと出力信号Ｎ０１との排他的論理和をとる排他
的論理和ゲートＥＸＯＲ３及び出力信号ＯＵＴＢと出力
信号Ｎ０２との排他的論理和をとる排他的論理和ゲート
ＥＸＯＲ４が設けられている。更に、排他的論理和ゲー
トＥＸＯＲ１及びＥＸＯＲ２の出力信号の論理和をとる
論理和ゲートＯＲ１が設けられている。この論理和ゲー
トＯＲ１の出力信号が再センス要求信号Ｓ＿ＥＮＤとな
る。この再センス要求信号生成回路９においては、セン
スアンプイネーブル信号ＳＡＥがハイとなってセンス動
作が開始された後、出力信号ＯＵＴと出力信号Ｎ０１と
の排他的論理和信号及び出力信号ＯＵＴＢと出力信号Ｎ
０２との排他的論理和信号が生成され、これらの論理和
が再センス要求信号Ｓ＿ＲＥＱとして出力される。

【００５８】従って、センス動作開始後、出力信号ＯＵ
Ｔと出力信号Ｎ０１との組み合わせ及び出力信号ＯＵＴ
Ｂと出力信号Ｎ０２との組み合わせにおいて、いずれで
も異なる値となった場合に再センス要求信号Ｓ＿ＲＥＱ
はハイとなり、再センス要求を示す信号がシステム側へ
と伝達される。一方、センス動作開始後、出力信号ＯＵ
Ｔと出力信号Ｎ０１との組み合わせ及び出力信号ＯＵＴ
Ｂと出力信号Ｎ０２との組み合わせにおいて、いずれで
も同じ値が得られた場合には、再センス要求信号Ｓ＿Ｒ
ＥＱはロウのまま変化しない。従って、この場合には、
再センス要求を示す信号はシステム側へと伝達されな
い。

【００５９】次に、図２に示すメモリセルアレイに適用
された場合の第２の実施例の動作について説明する。図
５は本発明の第２の実施例に係るラッチ型センスアンプ
回路の動作を示すタイミングチャートである。なお、Ｓ
ＲＡＭ回路はクロック信号ＣＬＫに関して同期式であ
り、図５には４周期分のクロック信号ＣＬＫに対応し相
互に異なる動作を示している。

【００６０】最初のクロック周期には、クロック信号Ｃ
ＬＫが立ち上がった後、ワード線ＷＬ０乃至ＷＬ（ｎ−
１）のうち１本が選択されて立ち上がり、“０”の情報
が保持されているセルがアクセスされ、次いで、遅延時
間ＤＬＹ０が経過した後に、センスアンプイネーブル信
号ＳＡＥが立ち上がってラッチ回路３及び４が動作を開
始し、その後、ロウの出力信号ＯＵＴが出力される場合
を示している。

【００６１】なお、クロック信号ＣＬＫがロウである間
は、プリチャージ回路７によりビット線はプリチャージ
レベルにプリチャージされている。その後、ワード線が
立ち上がると、ビット線対に信号Ｄ及びＤＢが伝送さ
れ、ビット線対間に電位差が生じる。また、本実施例に
おけるビット線のプリチャージレベルは、再センス要求
信号生成回路９中の排他的論理和ゲートＥＸＯＲ３及び
ＥＸＯＲ４の論理しきい値よりも十分高いレベルである
とする。

【００６２】最初のクロック周期では、前述のように、
“０”の情報が保持されているセルがアクセスされてい
るため、信号Ｄが伝送されるビット線において、信号Ｄ
Ｂが伝送されるビット線よりも早く電位が低下してく
る。信号ＤＢが伝送されるビット線においては、ＳＲＡ
Ｍセル内のリーク電流分の低下が若干あるだけである。

【００６３】このとき、センス開始時にはビット線対間
の電位差ΔＶｔ１は十分大きく、ラッチ回路３及び４が
ＳＲＡＭセルに保持されている情報を正常に検出するこ
とが可能である。このため、出力信号ＯＵＴ及びＮ０１
はロウとなり、出力信号ＯＵＴＢ及びＮ０２はハイとな
る。従って、センス開始後には、出力信号ＯＵＴと出力
信号Ｎ０１とが一致し、出力信号ＯＵＴＢと出力信号Ｎ
０２とが一致するため、再センス要求信号生成回路９の
出力信号である再センス要求信号Ｓ＿ＲＥＱはロウのま
ま変化しない。

【００６４】２番目のクロック周期には、クロック信号
ＣＬＫが立ち上がった後、ワード線ＷＬ０乃至ＷＬ（ｎ
−１）のうち１本が選択されて立ち上がり、“１”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間ＤＬＹ０が経過した後に、センスアンプイネーブル
信号ＳＡＥが立ち上がってラッチ回路３及び４が動作を
開始し、その後、ハイの出力信号ＯＵＴが出力される場
合を示している。

【００６５】このクロック周期では、前述のように、
“１”の情報が保持されているセルがアクセスされてい
るため、ワード線が立ち上がった後、信号ＤＢが伝送さ
れるビット線において、信号Ｄが伝送されるビット線よ
りも早く電位が低下してくる。

【００６６】このとき、センス開始時にはビット線対間
の電位差ΔＶｔ１は十分大きく、ラッチ回路３及び４が
ＳＲＡＭセルに保持されている情報を正常に検出するこ
とが可能である。このため、出力信号ＯＵＴ及びＮ０１
はハイとなり、出力信号ＯＵＴＢ及びＮ０２はロウとな
る。従って、センス開始後には、出力信号ＯＵＴと出力
信号Ｎ０１とが一致し、出力信号ＯＵＴＢと出力信号Ｎ
０２とが一致するため、再センス要求信号生成回路９の
出力信号である再センス要求信号Ｓ＿ＲＥＱはロウのま
ま変化しない。

【００６７】３番目のクロック周期には、クロック信号
ＣＬＫが立ち上がった後、ワード線ＷＬ０乃至ＷＬ（ｎ
−１）のうち１本が選択されて立ち上がり、“０”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間ＤＬＹ１が経過した後に、センスアンプイネーブル
信号ＳＡＥが立ち上がってラッチ回路３及び４が動作を
開始するが、このときのビット線対間の電位差が小さく
読み出し誤動作が発生する場合を示している。

【００６８】このクロック周期においては、“０”の情
報が保持されているセルがアクセスされているため、信
号Ｄが伝送されるビット線において、信号ＤＢが伝送さ
れるビット線よりも早く電位が低下してくる。

【００６９】このとき、センス開始時のビット線対間の
電位差ΔＶｔ２は電位差ΔＶｔ１よりも小さいものの、
ラッチ回路３においては、信号Ｄが伝送されるビット線
の電位がゲートに入力されるトランジスタＭＮ２及びＭ
Ｐ２から構成されたインバータ回路の論理しきい値が他
方のインバータ回路のそれよりも高いため、ＳＲＡＭセ
ルに保持されている情報を正常に検出することが可能で
ある。しかし、他方のラッチ回路４においては、信号Ｄ
が伝送されるビット線の電位がゲートに入力されるトラ
ンジスタＭＮ５及びＭＰ６から構成されたインバータ回
路の論理しきい値が他方のインバータ回路のそれよりも
低いため、出力信号Ｎ０２がロウとなり、出力信号Ｎ０
１はハイとなる。従って、この信号変化が発生する際
に、再センス要求信号生成回路９の出力信号である再セ
ンス要求信号Ｓ＿ＲＥＱはロウからハイへと変化し、セ
ンスアンプイネーブル信号ＳＡＥの立ち下がりに同期し
て、再センス要求信号Ｓ＿ＲＥＱは立ち下がる。

【００７０】４番目のクロック周期には、クロック信号
ＣＬＫが立ち上がった後、ワード線ＷＬ０乃至ＷＬ（ｎ
−１）のうち１本が選択されて立ち上がり、“１”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間ＤＬＹ１が経過した後に、センスアンプイネーブル
信号ＳＡＥが立ち上がってラッチ回路３及び４が動作を
開始するが、このときのビット線対間の電位差が小さく
読み出し誤動作が発生する場合を示している。

【００７１】このクロック周期においては、“１”の情
報が保持されているセルがアクセスされているため、信
号ＤＢが伝送されるビット線において、信号Ｄが伝送さ
れるビット線よりも早く電位が低下してくる。

【００７２】このとき、センス開始時のビット線対間の
電位差ΔＶｔ２は電位差ΔＶｔ１よりも小さいものの、
ラッチ回路４においては、信号ＤＢが伝送されるビット
線の電位がゲートに入力されるトランジスタＭＮ４及び
ＭＰ５から構成されたインバータ回路の論理しきい値が
他方のインバータ回路のそれよりも高いため、ＳＲＡＭ
セルに保持されている情報を正常に検出することが可能
である。しかし、他方のラッチ回路３においては、信号
ＤＢが伝送されるビット線の電位がゲートに入力される
トランジスタＭＮ１及びＭＰ１から構成されたインバー
タ回路の論理しきい値が他方のインバータ回路のそれよ
りも低いため、出力信号ＯＵＴがロウとなり、出力信号
ＯＵＴＢはハイとなる。従って、この信号変化が発生す
る際に、再センス要求信号生成回路９の出力信号である
再センス要求信号Ｓ＿ＲＥＱはロウからハイへと変化
し、センスアンプイネーブル信号ＳＡＥの立ち下がりに
同期して、再センス要求信号Ｓ＿ＲＥＱは立ち下がる。

【００７３】このように、第２の実施例では、有意なビ
ット線対間電位差が生じる前にセンス動作が開始されて
読み出し誤動作の発生が検出されているため、システム
側へ再センス要求信号を伝達することが可能である。従
って、これをシステム側で利用すれば、より安定したシ
ステムを構築することが可能である。

【００７４】次に、本発明の第３の実施例について説明
する。第１及び第２の実施例では、２個のラッチ回路３
及び４の出力信号ＯＵＴ、ＯＵＴＢ、Ｎ０１及びＮ０２
は全て排他的論理和の入力端子に入力されており、ビッ
ト線対に関する負荷容量が等しくなる回路構成となって
いる。しかし、センス終了信号生成回路５又は再センス
要求信号生成回路９中の排他的論理和ＥＸＯＲ１、ＥＸ
ＯＲ２、ＥＸＯＲ３及びＥＸＯＲ４の入力端子の容量が
ビット線の容量に比べて十分に小さい場合には、ラッチ
回路の相補信号端子の負荷の対称性を考慮する必要はな
くなる。このため、センス終了信号生成回路及び再セン
ス要求信号生成回路の構成は第１及び第２の実施例より
も簡略化可能である。第３の実施例は、このセンス終了
信号生成回路及び再センス要求信号生成回路の簡略化を
実現させたものである。図６は本発明に第３の実施例に
係るラッチ型センスアンプ回路の構成を示す回路図であ
る。なお、図６に示す第３の実施例において、図１に示
す第１の実施例と同一の構成要素には、同一の符号を付
してその詳細な説明は省略する。

【００７５】第３の実施例には、２個のラッチ回路３及
び４が設けられており、更に、これらの出力信号に関連
付けてセンス終了信号を生成するセンス終了信号生成回
路５ａ及び再センス要求信号を生成する再センス要求信
号生成回路９ａが設けられている。本実施例において
は、センス終了信号生成回路５ａ及び再センス要求信号
生成回路９ａが比較結果信号生成回路に該当している。

【００７６】センス終了信号生成回路５ａには、出力信
号ＯＵＴと出力信号Ｎ０２との排他的論理和をとる排他
的論理和ゲートＥＸＯＲ５が設けられており、この排他
的論理和ゲートＥＸＯＲ５の出力信号がセンス終了信号
Ｓ＿ＥＮＤとなる。このセンス終了信号生成回路５ａに
おいては、センスアンプイネーブル信号ＳＡＥがハイと
なってセンス動作が開始された後、出力信号ＯＵＴと出
力信号Ｎ０２との排他的論理和信号が生成され、これが
センス終了信号Ｓ＿ＥＮＤとして出力される。

【００７７】一方、再センス要求信号生成回路９ａに
は、出力信号ＯＵＴと出力信号Ｎ０１との排他的論理和
をとる排他的論理和ゲートＥＸＯＲ６が設けられてお
り、この排他的論理和ゲートＥＸＯＲ６の出力信号が再
センス要求信号Ｓ＿ＲＥＱとなる。この再センス要求信
号生成回路９ａにおいては、センスアンプイネーブル信
号ＳＡＥがハイとなってセンス動作が開始された後、出
力信号ＯＵＴと出力信号Ｎ０１との排他的論理和信号が
生成され、これが再センス要求信号Ｓ＿ＲＥＱとして出
力される。

【００７８】従って、センス動作開始後、出力信号ＯＵ
Ｔと出力信号Ｎ０２とが異なる値となった場合には、セ
ンス終了信号Ｓ＿ＥＮＤがハイとなりセンス終了を示す
信号がシステム側へと伝達される。一方、センス動作開
始後、出力信号ＯＵＴと出力信号Ｎ０２とで同じ値が得
られた場合には、センス終了信号Ｓ＿ＥＮＤはロウのま
ま変化しない。従って、この場合には、センス終了を示
す信号はシステム側へと伝達されない。

【００７９】また、センス動作開始後、出力信号ＯＵＴ
と出力信号Ｎ０１とが異なる値となった場合、再センス
要求信号Ｓ＿ＲＥＱがハイとなり再センス要求を示す信
号がシステム側へと伝達される。一方、センス動作開始
後、出力信号ＯＵＴと出力信号Ｎ０１とで同じ値が得ら
れた場合には、再センス要求信号Ｓ＿ＲＥＱはロウのま
ま変化しない。従って、再センス要求を示す信号はシス
テム側へと伝達されない。

【００８０】なお、出力信号Ｎ０１及びＮ０２は相補信
号であるので、出力信号ＯＵＴと出力信号Ｎ０１とが一
致していれば、出力信号ＯＵＴと出力信号Ｎ０２とは不
一致となっており、出力信号ＯＵＴと出力信号Ｎ０１と
が不一致となっていれば、出力信号ＯＵＴと出力信号Ｎ
０２とは一致している。

【００８１】次に、図２に示すメモリセルアレイに適用
された場合の第３の実施例の動作について説明する。図
７は本発明の第３の実施例に係るラッチ型センスアンプ
回路の動作を示すタイミングチャートである。なお、Ｓ
ＲＡＭ回路はクロック信号ＣＬＫに関して同期式であ
り、図７には４周期分のクロック信号ＣＬＫに対応し相
互に異なる動作を示している。また、各クロック周期の
動作は第１及び第２の実施例で説明したものと同じであ
る。

【００８２】最初のクロック周期では、クロック信号Ｃ
ＬＫが立ち上がった後、ワード線ＷＬ０乃至ＷＬ（ｎ−
１）のうち１本が選択されて立ち上がり、“０”の情報
が保持されているセルがアクセスされ、次いで、遅延時
間ＤＬＹ０が経過した後に、センスアンプイネーブル信
号ＳＡＥが立ち上がってラッチ回路３及び４が動作を開
始し、その後、ロウの出力信号が出力される場合を示し
ている。

【００８３】なお、クロック信号ＣＬＫがロウである間
は、プリチャージ回路７によりビット線はプリチャージ
レベルにプリチャージされている。その後、ワード線が
立ち上がると、ビット線対に信号Ｄ及びＤＢが伝送さ
れ、ビット線対間に電位差が生じる。また、本実施例に
おけるビット線のプリチャージレベルは、センス終了信
号生成回路５中の排他的論理和ゲートＥＸＯＲ５及び再
センス要求信号生成回路９中の排他的論理和ゲートＥＸ
ＯＲ６の論理しきい値よりも十分高いレベルであるとす
る。

【００８４】最初のクロック周期では、前述のように、
“０”の情報が保持されているセルがアクセスされてい
るため、信号Ｄが伝送されるビット線において、信号Ｄ
Ｂが伝送されるビット線よりも早く電位が低下してく
る。信号ＤＢが伝送されるビット線においては、ＳＲＡ
Ｍセル内のリーク電流分の低下が若干あるだけである。

【００８５】このとき、センス開始時にはビット線対間
の電位差ΔＶｔ１は十分大きく、ラッチ回路３及び４が
ＳＲＡＭセルに保持されている情報を正常に検出するこ
とが可能である。このため、出力信号ＯＵＴ及びＮ０１
はロウとなり、出力信号ＯＵＴＢ及びＮ０２はハイとな
る。従って、センス開始後には、出力信号ＯＵＴと出力
信号Ｎ０１とが一致し、出力信号ＯＵＴＢと出力信号Ｎ
０２とが一致するため、再センス要求信号生成回路９の
出力信号である再センス要求信号Ｓ＿ＲＥＱはロウのま
ま変化しない。一方、センス終了信号生成回路５の出力
信号であるセンス終了信号Ｓ＿ＥＮＤはロウからハイへ
と変化し、センスアンプイネーブル信号ＳＡＥの立ち下
がりに同期して、センス終了信号Ｓ＿ＥＮＤは立ち下が
る。

【００８６】２番目のクロック周期には、クロック信号
ＣＬＫが立ち上がった後、ワード線ＷＬ０乃至ＷＬ（ｎ
−１）のうち１本が選択されて立ち上がり、“１”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間ＤＬＹ０が経過した後に、センスアンプイネーブル
信号ＳＡＥが立ち上がってラッチ回路３及び４が動作を
開始し、ハイの出力信号ＯＵＴが出力される場合を示し
ている。

【００８７】このクロック周期では、前述のように、
“１”の情報が保持されているセルがアクセスされてい
るため、ワード線が立ち上がった後、信号ＤＢが伝送さ
れるビット線において、信号Ｄが伝送されるビット線よ
りも早く電位が低下してくる。

【００８８】このとき、センス開始時にはビット線対間
の電位差ΔＶｔ１は十分大きく、ラッチ回路３及び４が
ＳＲＡＭセルに保持されている情報を正常に検出するこ
とが可能である。このため、出力信号ＯＵＴ及びＮ０１
はハイとなり、出力信号ＯＵＴＢ及びＮ０２はロウとな
る。従って、センス開始後には出力信号ＯＵＴと出力
信号Ｎ０１とが一致し、出力信号ＯＵＴＢと出力信号Ｎ
０２とが一致するため、再センス要求信号生成回路９の
出力信号である再センス要求信号Ｓ＿ＲＥＱはロウのま
ま変化しない。一方、センス終了信号生成回路５の出力
信号であるセンス終了信号Ｓ＿ＥＮＤはロウからハイへ
と変化し、センスアンプイネーブル信号ＳＡＥの立ち下
がりに同期して、センス終了信号Ｓ＿ＥＮＤは立ち下が
る。

【００８９】３番目のクロック周期には、クロック信号
ＣＬＫが立ち上がった後、ワード線ＷＬ０乃至ＷＬ（ｎ
−１）のうち１本が選択されて立ち上がり、“０”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間ＤＬＹ１が経過した後に、センスアンプイネーブル
信号ＳＡＥが立ち上がってラッチ回路３及び４が動作を
開始するが、このときのビット線対間の電位差が小さく
読み出し誤動作が発生する場合を示している。

【００９０】このクロック周期においては、“０”の情
報が保持されているセルがアクセスされているため、信
号Ｄが伝送されるビット線において、信号ＤＢが伝送さ
れるビット線よりも早く電位が低下してくる。

【００９１】このとき、センス開始時のビット線対間の
電位差ΔＶｔ２は電位差ΔＶｔ１よりも小さいものの、
ラッチ回路３においては、信号Ｄが伝送されるビット線
の電位がゲートに入力されるトランジスタＭＮ２及びＭ
Ｐ２から構成されたインバータ回路の論理しきい値が他
方のインバータ回路のそれよりも高いため、ＳＲＡＭセ
ルに保持されている情報を正常に検出することが可能で
ある。しかし、他方のラッチ回路４においては、信号Ｄ
が伝送されるビット線の電位がゲートに入力されるトラ
ンジスタＭＮ５及びＭＰ６から構成されたインバータ回
路の論理しきい値が他方のインバータ回路のそれよりも
低いため、出力信号Ｎ０２がロウとなり、出力信号Ｎ０
１がハイとなる。従って、この信号変化が発生する際
に、センス終了信号生成回路５の出力信号であるセンス
終了信号Ｓ＿ＥＮＤはロウのまま変化しない。一方、再
センス要求信号生成回路９の出力信号である再センス要
求信号Ｓ＿ＲＥＱはロウからハイへと変化し、センスア
ンプイネーブル信号ＳＡＥの立ち下がりに同期して、再
センス要求信号Ｓ＿ＲＥＱは立ち下がる。

【００９２】４番目のクロック周期には、クロック信号
ＣＬＫが立ち上がった後、ワード線ＷＬ０乃至ＷＬ（ｎ
−１）のうち１本が選択されて立ち上がり、“１”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間ＤＬＹ１が経過した後に、センスアンプイネーブル
信号ＳＡＥが立ち上がってラッチ回路３及び４が動作を
開始するが、このときのビット線対間の電位差が小さく
読み出し誤動作が発生する場合を示している。

【００９３】このクロック周期においては、“１”の情
報が保持されているセルがアクセスされているため、信
号ＤＢが伝送されるビット線において、信号Ｄが伝送さ
れるビット線よりも早く電位が低下してくる。

【００９４】このとき、センス開始時のビット線対間の
電位差ΔＶｔ２は電位差ΔＶｔ１よりも小さいものの、
ラッチ回路４においては、信号ＤＢが伝送されるビット
線の電位がゲートに入力されるトランジスタＭＮ４及び
ＭＰ５から構成されたインバータ回路の論理しきい値が
他方のインバータ回路のそれよりも高いため、ＳＲＡＭ
セルに保持されている情報を正常に検出することが可能
である。しかし、他方のラッチ回路３においては、信号
ＤＢが伝送されるビット線の電位がゲートに入力される
トランジスタＭＮ１及びＭＰ１から構成されたインバー
タ回路の論理しきい値が他方のインバータ回路のそれよ
りも低いため、出力信号ＯＵＴがロウとなり、出力信号
ＯＵＴＢがハイとなる。従って、この信号変化が発生す
る際に、センス終了信号生成回路５の出力信号であるセ
ンス終了信号Ｓ＿ＥＮＤはロウのまま変化しない。一
方、再センス要求信号生成回路９の出力信号である再セ
ンス要求信号Ｓ＿ＲＥＱはロウからハイへと変化し、セ
ンスアンプイネーブル信号ＳＡＥの立ち下がりに同期し
て、再センス要求信号はＳ＿ＲＥＱ立ち下がる。

【００９５】このように第３の実施例では、有意なビッ
ト線間電位差をセンス終了したという信号を生成可能で
あり、また、有意なビット線対間電位差が生じる前にセ
ンス動作が開始されて読み出し誤動作の発生が検出され
ているため、システム側へ再センス要求信号を伝達する
ことが可能である。従って、これらをシステム側で利用
すれば、より安定したシステムを構築することが可能で
ある。

【００９６】さらに、本実施例では、センス終了信号生
成回路５及び再センス要求信号生成回路９は夫々排他的
論理和ゲートＥＸＯＲ５、ＥＸＯＲ６だけで構成されて
いるので、第１及び第２の実施例と同様の機能をより一
層少ない素子数で実現可能という格別な効果が得られ
る。

【００９７】なお、第１乃至第３の実施例においては、
ラッチ回路を構成する２個のインバータ回路に論理しき
い値差を設けるため、しきい値電圧が異なるトランジス
タが適用されているが、他にトランジスタのゲート幅、
ゲート長又はゲート酸化膜厚等に差を設けても同様の働
きを実現可能である。また、これらを組み合わせてもよ
い。

【００９８】

【発明の効果】以上詳述したように、本発明によれば、
ビット線対間の電位差に関連付けて相互に等しい出力信
号又は相互に異なる出力信号を出力する２個のラッチ回
路を設けているので、素子ばらつきに対する動作マージ
ンが予め作り込まれていることになる。従って、低電源
電圧で安定した検出動作を行うことができる。２個のラ
ッチ回路の出力信号を比較する比較結果信号生成回路を
設けているので、ビット線対間の電位差が不十分である
場合にそのことを検出することができる。従って、この
信号をシステム側で利用すれば、より安定したシステム
を構築することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るラッチ型センスア
ンプ回路の構成を示す回路図である。

【図２】本発明の実施例に係るラッチ型センスアンプ回
路が適用されるメモリセルアレイの構成を示すブロック
図である。

【図３】本発明の第１の実施例に係るラッチ型センスア
ンプ回路の動作を示すタイミングチャートである。

【図４】本発明に第２の実施例に係るラッチ型センスア
ンプ回路の構成を示す回路図である。

【図５】本発明の第２の実施例に係るラッチ型センスア
ンプ回路の動作を示すタイミングチャートである。

【図６】本発明に第３の実施例に係るラッチ型センスア
ンプ回路の構成を示す回路図である。

【図７】本発明の第３の実施例に係るラッチ型センスア
ンプ回路の動作を示すタイミングチャートである。

【図８】従来のラッチ型センスアンプ回路を示す回路図
である。

【符号の説明】

１；接地２；電源３、４；ラッチ回路５、５ａ；センス終了信号生成回路６；ＳＲＡＭセル７；プリチャージ回路８；カラムセレクタ回路９、９ａ；再センス要求信号生成回路ＥＸＯＲ１、ＥＸＯＲ２、ＥＸＯＲ３、ＥＸＯＲ４、Ｅ
ＸＯＲ５、ＥＸＯＲ６：排他的論理和ゲートＡＮＤ１；論理積ゲートＯＲ１；論理和ゲート

Claims

(57)【特許請求の範囲】

【請求項１】ビット線対間の電位差が所定値以上であ
るときに相互に等しい出力信号を出力し前記ビット線対
間の電位差が所定値未満であるときに相互に異なる出力
信号を出力する第１及び第２のラッチ回路と、前記第１
及び第２のラッチ回路からの出力信号を比較して比較結
果を示す信号を出力する比較結果信号生成回路と、を有
することを特徴とするラッチ型センスアンプ回路。
【請求項２】前記ビット線対は、第１のビット線及び
第２のビット線からなり、前記第１のラッチ回路は、前
記第１のビット線にドレインが接続された２個のトラン
ジスタからなる第１のインバータ回路と、前記第２のビ
ット線にドレインが接続された２個のトランジスタから
なり前記第１のインバータ回路のしきい値よりもしきい
値が高い第２のインバータ回路と、を有し、前記第２の
ラッチ回路は、前記第１のビット線にドレインが接続さ
れた２個のトランジスタからなる第３のインバータ回路
と、前記第２のビット線にドレインが接続された２個の
トランジスタからなり前記第３のインバータ回路のしき
い値よりもしきい値が低い第４のインバータ回路と、を
有することを特徴とする請求項１に記載のラッチ型セン
スアンプ回路。
【請求項３】前記比較結果信号生成回路は、前記第１
のラッチ回路の第１のインバータ回路側の出力信号と前
記第２のラッチ回路の第４のインバータ回路側の出力信
号との排他的論理和をとる第１のゲートと、前記第１の
ラッチ回路の第２のインバータ回路側の出力信号と前記
第２のラッチ回路の第３のインバータ回路側の出力信号
との排他的論理和をとる第２のゲートと、前記第１のゲ
ートの出力信号と前記第２のゲートの出力信号との論理
積をとる第３のゲートと、を有することを特徴とする請
求項２に記載のラッチ型センスアンプ回路。
【請求項４】前記比較結果信号生成回路は、前記第１
のラッチ回路の第１のインバータ回路側の出力信号と前
記第２のラッチ回路の第３のインバータ回路側の出力信
号との排他的論理和をとる第１のゲートと、前記第１の
ラッチ回路の第２のインバータ回路側の出力信号と前記
第２のラッチ回路の第４のインバータ回路側の出力信号
との排他的論理和をとる第２のゲートと、前記第１のゲ
ートの出力信号と前記第２のゲートの出力信号との論理
和をとる第３のゲートと、を有することを特徴とする請
求項２に記載のラッチ型センスアンプ回路。
【請求項５】前記比較結果信号生成回路は、前記第１
のラッチ回路の第１のインバータ回路側の出力信号と前
記第２のラッチ回路の第４のインバータ回路側の出力信
号との排他的論理和をとる第１のゲートと、前記第１の
ラッチ回路の第１のインバータ回路側の出力信号と前記
第２のラッチ回路の第３のインバータ回路側の出力信号
との排他的論理和をとる第２のゲートと、を有すること
を特徴とする請求項２に記載のラッチ型センスアンプ回
路。
【請求項６】前記第１のインバータ回路を構成する２
個のトランジスタと前記第２のインバータ回路を構成す
る２個のトランジスタとの間及び前記第３のインバータ
回路を構成する２個のトランジスタと前記第４のインバ
ータ回路を構成する２個のトランジスタとの間におい
て、しきい値電圧、ゲート幅、ゲート長及びゲート酸化
膜厚からなる群から選択された少なくとも１種のパラメ
ータが相違していることを特徴とする請求項２乃至５の
いずれか１項に記載のラッチ型センスアンプ回路。