JP3221428B2 - ラッチ型センスアンプ回路 - Google Patents
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Description
るスタティックランダムアクセスメモリに好適なラッチ
型センスアンプ回路に関し、特に、素子ばらつきの影響
を受けにくいラッチ型センスアンプ回路に関する。
モリ(以下、SRAMという。)を備えた半導体集積回
路には、一般にカレントミラー型のセンスアンプ回路が
使用されている。しかし、カレントミラー型センスアン
プ回路は安定に動作する反面、その消費電力は大きく、
低電源電圧動作に難点がある。このため、近時、携帯機
器の普及と共に消費電力低減に対する要求が高まり、特
に低電源電圧で動作するセンスアンプ回路が要求されて
いる。
速動作可能なラッチ型センスアンプ回路の適用が提案さ
れている。図8は従来のラッチ型センスアンプ回路を示
す回路図である。
は、2個のPチャネルMOSトランジスタMP11及び
MP12並びに2個のNチャネルMOSトランジスタM
N11及びMN12からラッチ回路が構成されている。
なお、センス動作速度の高速化のため、2個のトランジ
スタMP11及びMP12と2個のトランジスタMN1
1及びMN12は、夫々トランジスタ特性が同じになる
よう設計されている。具体的には、トランジスタMP1
1とトランジスタMP12との間及びトランジスタMN
11とトランジスタMN12との間でゲート長及びゲー
ト幅が等しく設計され、また、ラッチ回路を構成する2
個のインバータ回路の論理しきい値が同じになるように
設計されている。
は、メモリセルから読み出された信号Dが伝送されるビ
ット線とトランジスタMP11及びMN11のドレイン
との間に接続されたPチャネルMOSトランジスタMP
13及びメモリセルから読み出された信号DBが伝送さ
れるビット線とトランジスタMP12及びMN12のド
レインとの間に接続されたPチャネルMOSトランジス
タMP14が設けられている。また、トランジスタMN
11及びMN12のソースと接地との間に接続されたN
チャネルMOSトランジスタMN13が設けられてい
る。このように、従来のラッチ型センスアンプ回路に
は、1組のビット線対に対し1個のラッチ回路が設けら
れている。
スアンプ回路においては、センスアンプイネーブル信号
SAEにより、トランジスタMP13及びMP14のオ
ン/オフが切替えられ、その動作が制御される。そし
て、極めて小さなビット線対(D、DB)間の電位差で
高速にセンス可能である。
細化の進展と共に、電源電圧が低下し、使用するMOS
トランジスタのしきい値電圧の絶対値が低くなってオフ
電流が増加する傾向にある。また、MOSトランジスタ
の素子ばらつきが大きくなってくると、ワード線が立ち
上がった後のビット線対(D、DB)の電位変化は、選
択されていないワード線に接続されたSRAMセル中の
トランジスタのオフ状態のリーク電流特性に関する依存
性が大きくなる。即ち、ワード線が立ち上がった後に現
れるビット線対(D、DB)間の電位差に含まれるノイ
ズの割合が増加する。従って、センス時に現れるビット
線対(D、DB)間の電位差が有意なものかどうかの判
別が必要になる。
のセンスアンプ回路が提案されている(特開平9−22
597号公報)。この公報に記載されたセンスアンプ回
路には、電源電圧に対して読み出し速度が相違する2個
のラッチ回路が設けられており、それらの出力信号の論
理和をとる回路が設けられている。なお、一方のラッチ
回路においては、NチャネルMOSトランジスタのゲー
トにビット線の信号が入力され、他方のラッチ回路にお
いては、PチャネルMOSトランジスタのゲートにビッ
ト線の信号が入力される。
回路においては、電源電圧が変動した場合であっても、
高速の読み出しが可能となっている。
ラッチ回路を備えた従来のラッチ型センスアンプ回路に
おいても、特開平9−22597号公報に記載されたセ
ンスアンプ回路においても、素子ばらつきの影響を受け
やすいという問題点がある。
な検出が完了したかどうかを判別する手段がなく、ま
た、読み出し誤動作を検出する機能を有していない回路
構成となっているため、ビット線対間の電位差が不十分
である場合にシステム側へ再センス要求を伝達する手段
がないという問題点もある。
のであって、素子ばらつきの影響を受けにくく、ビット
線対間の電位差が不十分である場合にそのことを検出す
ることができるラッチ型センスアンプ回路を提供するこ
とを目的とする。
ンスアンプ回路は、ビット線対間の電位差が所定値以上
であるときに相互に等しい出力信号を出力し前記ビット
線対間の電位差が所定値未満であるときに相互に異なる
出力信号を出力する第1及び第2のラッチ回路と、前記
第1及び第2のラッチ回路からの出力信号を比較して比
較結果を示す信号を出力する比較結果信号生成回路と、
を有することを特徴とする。
第2のラッチ回路からビット線対間の電位差に応じた信
号が出力され、これらの比較結果を示す信号が比較結果
信号生成回路から出力されるので、この信号によりビッ
ト線対間の電位差が十分なものであったか否かを判別す
ることができる。従って、電位差が不十分でない場合に
は、この信号に基づいてシステム側で再度検出を行うよ
うにすればよい。また、第1及び第2のラッチ回路を構
成する素子の特性は均一である必要はないので、素子ば
らつきの影響を受けにくい。
1のビット線及び第2のビット線からなり、前記第1の
ラッチ回路は、前記第1のビット線にドレインが接続さ
れた2個のトランジスタからなる第1のインバータ回路
と、前記第2のビット線にドレインが接続された2個の
トランジスタからなり前記第1のインバータ回路のしき
い値よりもしきい値が高い第2のインバータ回路と、を
有し、前記第2のラッチ回路は、前記第1のビット線に
ドレインが接続された2個のトランジスタからなる第3
のインバータ回路と、前記第2のビット線にドレインが
接続された2個のトランジスタからなり前記第3のイン
バータ回路のしきい値よりもしきい値が低い第4のイン
バータ回路と、を有することができる。
第1のラッチ回路の第1のインバータ回路側の出力信号
と前記第2のラッチ回路の第4のインバータ回路側の出
力信号との排他的論理和をとる第1のゲートと、前記第
1のラッチ回路の第2のインバータ回路側の出力信号と
前記第2のラッチ回路の第3のインバータ回路側の出力
信号との排他的論理和をとる第2のゲートと、前記第1
のゲートの出力信号と前記第2のゲートの出力信号との
論理積をとる第3のゲートと、を有してもよい。
第1のラッチ回路の第1のインバータ回路側の出力信号
と前記第2のラッチ回路の第3のインバータ回路側の出
力信号との排他的論理和をとる第1のゲートと、前記第
1のラッチ回路の第2のインバータ回路側の出力信号と
前記第2のラッチ回路の第4のインバータ回路側の出力
信号との排他的論理和をとる第2のゲートと、前記第1
のゲートの出力信号と前記第2のゲートの出力信号との
論理和をとる第3のゲートと、を有してもよい。
前記第1のラッチ回路の第1のインバータ回路側の出力
信号と前記第2のラッチ回路の第4のインバータ回路側
の出力信号との排他的論理和をとる第1のゲートと、前
記第1のラッチ回路の第1のインバータ回路側の出力信
号と前記第2のラッチ回路の第3のインバータ回路側の
出力信号との排他的論理和をとる第2のゲートと、を有
してもよい。
る2個のトランジスタと前記第2のインバータ回路を構
成する2個のトランジスタとの間及び前記第3のインバ
ータ回路を構成する2個のトランジスタと前記第4のイ
ンバータ回路を構成する2個のトランジスタとの間にお
いて、しきい値電圧、ゲート幅、ゲート長及びゲート酸
化膜厚からなる群から選択された少なくとも1種のパラ
メータが相違していてもよい。
チ型センスアンプ回路について、添付の図面を参照して
具体的に説明する。図1は本発明の第1の実施例に係る
ラッチ型センスアンプ回路の構成を示す回路図である。
た2個のラッチ回路3及び4が設けられており、更に、
これらの出力信号に関連付けてセンス終了信号を生成す
るセンス終了信号生成回路5が設けられている。本実施
例においては、センス終了信号生成回路5が比較結果信
号生成回路に該当している。
ルMOSトランジスタMP1及びMP2並びに2個のN
チャネルMOSトランジスタMN1及びMN2からラッ
チ回路が構成されている。なお、トランジスタMP1の
しきい値電圧(Vt)の絶対値は、トランジスタMP2
のそれよりも高く、トランジスタMN2のVtは、トラ
ンジスタMN1のそれよりも高く設定されている。ま
た、トランジスタMN1とトランジスタMN2との間及
びトランジスタMP1とトランジスタMP2との間でゲ
ート長及びゲート幅が等しく設計されている。即ち、ラ
ッチ回路を構成する2個のインバータ回路のうち、トラ
ンジスタMN1及びMP1から構成される図1中で左側
に位置するインバータ回路の論理しきい値は、トランジ
スタMN2及びMP2から構成される図1中で右側に位
置するインバータ回路のそれよりも低く設定されてい
る。
が伝送されるビット線とトランジスタMP1及びMN1
のドレインとの間に接続されたPチャネルMOSトラン
ジスタMP3及びメモリセルから読み出された信号DB
が伝送されるビット線とトランジスタMP2及びMN2
のドレインとの間に接続されたPチャネルMOSトラン
ジスタMP4が設けられている。これらのトランジスタ
MP3及びMP4によりラッチ回路とビット線との接続
が制御される。更に、トランジスタMN1及びMN2の
ソースと接地との間に接続されたNチャネルMOSトラ
ンジスタMN3が設けられている。このトランジスタM
N3によりラッチ回路のオン/オフが制御される。
MN3のゲートには、センスアンプイネーブル信号SA
Eが伝送される信号線が接続されている。また、トラン
ジスタMP3とトランジスタMP1及びMN1との間か
ら出力信号OUTが出力され、トランジスタMP4とト
ランジスタMP2及びMN2との間から出力信号OUT
の相補信号である出力信号OUTBが出力される。
より、ロウの出力信号OUTをハイとなる場合よりも小
さなビット線(D、DB)間の電位差で得ることができ
る。
チャネルMOSトランジスタMP5及びMP6並びに2
個のNチャネルMOSトランジスタMN4及びMN5か
らラッチ回路が構成されている。なお、トランジスタM
P6のしきい値電圧(Vt)の絶対値は、トランジスタ
MP5のそれよりも高く、トランジスタMN4のVt
は、トランジスタMN5のそれよりも高く設定されてい
る。また、トランジスタMN4とトランジスタMN5と
の間及びトランジスタMP5とトランジスタMP6との
間でゲート長及びゲート幅が等しく設計されている。即
ち、ラッチ回路を構成する2個のインバータ回路のう
ち、トランジスタMN4及びMP5から構成される図1
中で左側に位置するインバータ回路の論理しきい値は、
トランジスタMN5及びMP6から構成される図1中で
右側に位置するインバータ回路のそれよりも高く設定さ
れている。
ースは接地1に接続されており、トランジスタMP1、
MP2、MP5及びMP6のソースは電源2に接続され
ている。
ンジスタMP5及びMN4のドレインとの間に接続され
たPチャネルMOSトランジスタMP7及び信号DBが
伝送されるビット線とトランジスタMP6及びMN5の
ドレインとの間に接続されたPチャネルMOSトランジ
スタMP8が設けられている。これらのトランジスタM
P7及びMP8によりラッチ回路とビット線との接続が
制御される。更に、トランジスタMN4及びMN5のソ
ースと接地との間に接続されたNチャネルMOSトラン
ジスタMN6が設けられている。このトランジスタMN
6によりラッチ回路のオン/オフが制御される。
MN6のゲートには、センスアンプイネーブル信号SA
Eが伝送される信号線が接続されている。また、トラン
ジスタMP7とトランジスタMP5及びMN4との間か
ら出力信号N01が出力され、トランジスタMP8とト
ランジスタMP6及びMN5との間から出力信号N01
の相補信号である出力信号N02が出力される。
より、ハイの出力信号N01をロウとなる場合よりも小
さなビット線間(D、DB)電位差で得ることができ
る。
はラッチ回路3及び4の双方に入力され、各ラッチ回路
からは夫々出力信号OUT及びOUTB、出力信号N0
1及びN02の相補信号が出力される。また、ラッチ回
路3からの出力信号OUT及びOUTBは外部へも出力
される。
力信号OUTと出力信号N02との排他的論理和をとる
排他的論理和ゲートEXOR1及び出力信号OUTBと
出力信号N01との排他的論理和をとる排他的論理和ゲ
ートEXOR2が設けられている。更に、排他的論理和
ゲートEXOR1及びEXOR2の出力信号の論理積を
とる論理積ゲートAND1が設けられている。この論理
積ゲートAND1の出力信号がセンス終了信号S_EN
Dとなる。このセンス終了信号生成回路5においては、
センスアンプイネーブル信号SAEがハイとなってセン
ス動作が開始された後、出力信号OUTと出力信号N0
2との排他的論理和信号及び出力信号OUTBと出力信
号N01との排他的論理和信号が生成され、これらの論
理積がセンス終了信号S_ENDとして出力される。
Tと出力信号N01との組み合わせ及び出力信号OUT
Bと出力信号N02との組み合わせにおいて、いずれで
も同じ値が得られた場合にセンス終了信号S_ENDが
ハイとなり、センス終了を示す信号がシステム側へ伝達
される。一方、センス動作開始後、出力信号OUTと出
力信号N01との組み合わせ及び出力信号OUTBと出
力信号N02との組み合わせにおいて、いずれでも異な
る値が得られた場合には、センス終了信号S_ENDは
ロウのまま変化しない。従って、この場合には、センス
終了を示す信号はシステム側へ伝達されない。
ンスアンプ回路が適用されるメモリセルアレイについて
説明する。即ち、信号D及びDBを生成する回路につい
て説明する。図2は本発明の実施例に係るラッチ型セン
スアンプ回路が適用されるメモリセルアレイの構成を示
すブロック図である。
ラム、nロウ(m=2k、k及びn:自然数)を構成す
るメモリセルが設けられている。このメモリセルアレイ
に設けられたm組のビット線対は、プリチャージ回路7
及びカラムセレクタ回路8に接続されている。なお、カ
ラムセレクタ回路8から信号D及びDBが出力される。
信号DB0、信号D1及び信号DB1、・・・、信号D
(m−2)及び信号DB(m−2)並びに信号D(m−
1)及び信号DB(m−1)が伝送される。また、各行
には、夫々ワード線が接続されており、n本のワード線
には、信号WL0、信号WL1、・・・、信号WL(n
−2)及び信号WL(n−1)が伝送される。そして、
例えば左から1列目、上から1行目に位置するSRAM
セル6は、2個の負荷PチャネルMOSトランジスタM
PC1及びMPC2並びに4個のNチャネルMOSトラ
ンジスタMNC1乃至MNC4から構成されたシングル
ポートとなっている。他の(m×n−1)個のメモリセ
ルも同様の構成を有している。
おいては、クロック信号CLKがロウのとき、m組のビ
ット線対がプリチャージ回路7により電源電位にプリチ
ャージされる。このとき、m組のビット線対のうち1組
がk本のカラム選択信号COLSを選択信号とするカラ
ムセレクタ回路8により選択され、その信号が信号D及
びDBとしてカラムセレクタ回路8から出力される。
ートに限定されるものではなく、抵抗負荷型又はマルチ
ポート構成等であっても、本発明は適用可能である。
た場合の第1の実施例の動作について説明する。図3は
本発明の第1の実施例に係るラッチ型センスアンプ回路
の動作を示すタイミングチャートである。なお、SRA
M回路はクロック信号CLKに関して同期式であり、図
3には4周期分のクロック信号CLKに対応し相互に異
なる動作を示している。
LKが立ち上がった後、ワード線WL0乃至WL(n−
1)のうち1本が選択されて立ち上がり、“0”の情報
が保持されているセルがアクセスされ、次いで、遅延時
間DLY0が経過した後に、センスアンプイネーブル信
号SAEが立ち上がってラッチ回路3及び4が動作を開
始し、その後、ロウの出力信号OUTが出力される場合
を示している。
は、プリチャージ回路7によりビット線はプリチャージ
レベルにプリチャージされている。その後、ワード線が
立ち上がると、ビット線対に信号D及びDBが伝送さ
れ、ビット線対間に電位差が生じる。また、本実施例に
おけるビット線のプリチャージレベルは、センス終了信
号生成回路5中の排他的論理和ゲートEXOR1及びE
XOR2の論理しきい値よりも十分高いレベルであると
する。
“0”の情報が保持されているセルがアクセスされてい
るため、信号Dが伝送されるビット線において、信号D
Bが伝送されるビット線よりも早く電位が低下してく
る。信号DBが伝送されるビット線においては、SRA
Mセル内のリーク電流分の低下があるだけである。
の電位差ΔVt1は十分大きく、ラッチ回路3及び4は
SRAMセルに保持されている情報を正常に検出するこ
とが可能である。このため、出力信号OUT及びN01
はロウとなり、出力信号OUTB及びN02はハイとな
る。従って、この信号変化が発生する際に、センス終了
信号生成回路5の出力信号であるセンス終了信号S_E
NDはロウからハイへと変化し、センスアンプイネーブ
ル信号SAEの立ち下がりに同期して、センス終了信号
S_ENDが立ち下がる。
CLKが立ち上がった後、ワード線WL0乃至WL(n
−1)のうち1本が選択されて立ち上がり、“1”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間DLY0が経過した後に、センスアンプイネーブル
信号SAEが立ち上がってラッチ回路3及び4が動作を
開始し、その後、ハイの出力信号OUTが出力される場
合を示している。
に、“1”の情報が保持されているセルがアクセスされ
ているため、ワード線が立ち上がった後、信号DBが伝
送されるビット線において、信号Dが伝送されるビット
線よりも早く電位が低下してくる。
の電位差ΔVt1は十分大きく、ラッチ回路3及び4が
SRAMセルに保持されている情報を正常に検出するこ
とが可能である。このため、出力信号OUT及びN01
はハイとなり、出力信号OUTB及びN02はロウとな
る。従って、この信号変化が発生する際に、センス終了
信号生成回路5の出力信号であるセンス終了信号S_E
NDはロウからハイへと変化し、センスアンプイネーブ
ル信号SAEの立ち下がりに同期して、センス終了信号
S_ENDが立ち下がる。
CLKが立ち上がった後、ワード線WL0乃至WL(n
−1)のうち1本が選択されて立ち上がり、“0”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間DLY1が経過した後に、センスアンプイネーブル
信号SAEが立ち上がってラッチ回路3及び4が動作を
開始するが、このときのビット線対間の電位差が小さく
読み出し誤動作が発生する場合を示している。
報が保持されているセルがアクセスされているため、信
号Dが伝送されるビット線において、信号DBが伝送さ
れるビット線よりも早く電位が低下してくる。
電位差ΔVt2は電位差ΔVt1よりも小さいものの、
ラッチ回路3においては、信号Dが伝送されるビット線
の電位がゲートに入力されるトランジスタMN2及びM
P2から構成されたインバータ回路の論理しきい値が他
方のインバータ回路のそれよりも高いため、SRAMセ
ルに保持されている情報を正常に検出することが可能で
ある。しかし、他方のラッチ回路4においては、信号D
が伝送されるビット線の電位がゲートに入力されるトラ
ンジスタMN5及びMP6から構成されたインバータ回
路の論理しきい値が他方のインバータ回路のそれよりも
低いため、出力信号N02がロウとなり、出力信号N0
1はハイとなる。従って、センス開始後には、出力信号
OUTがロウ、出力信号OUTBがハイ、出力信号N0
1がハイ、出力信号N02がロウとなるので、センス終
了信号生成回路5の出力信号であるセンス終了信号S_
ENDはロウのまま変化しない。
CLKが立ち上がった後、ワード線WL0乃至WL(n
−1)のうち1本が選択されて立ち上がり、“1”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間DLY1が経過した後に、センスアンプイネーブル
信号SAEが立ち上がってラッチ回路3及び4が動作を
開始するが、このときのビット線対間の電位差が小さく
読み出し誤動作が発生する場合を示している。
報が保持されているセルがアクセスされているため、信
号DBが伝送されるビット線において、信号Dが伝送さ
れるビット線よりも早く電位が低下してくる。
電位差ΔVt2は電位差ΔVt1よりも小さいものの、
ラッチ回路4においては、信号DBが伝送されるビット
線の電位がゲートに入力されるトランジスタMN4及び
MP5から構成されたインバータ回路の論理しきい値が
他方のインバータ回路のそれよりも高いため、SRAM
セルに保持されている情報を正常に検出することが可能
である。しかし、他方のラッチ回路3においては、信号
DBが伝送されるビット線の電位がゲートに入力される
トランジスタMN1及びMP1から構成されたインバー
タ回路の論理しきい値が他方のインバータ回路のそれよ
りも低いため、出力信号OUTがロウとなり、出力信号
OUTBはハイとなる。従って、センス開始後には、出
力信号OUTがロウ、出力信号OUTBがハイ、出力信
号N01がハイ、出力信号N02がロウとなるので、セ
ンス終了信号生成回路5の出力信号であるセンス終了信
号S_ENDはロウのまま変化しない。
なトランジスタ構成のラッチ回路が2個組み合わせて設
けられているので、センスアンプ回路中に素子ばらつき
に対する動作マージンが予め作り込まれていることにな
る。従って、低電源電圧で安定なセンス動作が可能であ
る。
位差をセンス終了したというセンス終了信号S_END
を生成することが可能であるため、これをシステム側で
利用すれば、より安定したシステムを構築することが可
能である。
する。第2の実施例においては、2個のラッチ回路3及
び4からの出力信号の接続関係が第1の実施例と相違し
ており、読み出し誤動作時にシステム側へ再センス動作
を要求する信号が生成可能となっている。図4は本発明
に第2の実施例に係るラッチ型センスアンプ回路の構成
を示す回路図である。なお、図4に示す第2の実施例に
おいて、図1に示す第1の実施例と同一の構成要素に
は、同一の符号を付してその詳細な説明は省略する。
び4が設けられており、更に、これらの出力信号に関連
付けて再センス要求信号を生成する再センス要求信号生
成回路9が設けられている。本実施例においては、再セ
ンス要求信号生成回路9が比較結果信号生成回路に該当
している。
号OUTと出力信号N01との排他的論理和をとる排他
的論理和ゲートEXOR3及び出力信号OUTBと出力
信号N02との排他的論理和をとる排他的論理和ゲート
EXOR4が設けられている。更に、排他的論理和ゲー
トEXOR1及びEXOR2の出力信号の論理和をとる
論理和ゲートOR1が設けられている。この論理和ゲー
トOR1の出力信号が再センス要求信号S_ENDとな
る。この再センス要求信号生成回路9においては、セン
スアンプイネーブル信号SAEがハイとなってセンス動
作が開始された後、出力信号OUTと出力信号N01と
の排他的論理和信号及び出力信号OUTBと出力信号N
02との排他的論理和信号が生成され、これらの論理和
が再センス要求信号S_REQとして出力される。
Tと出力信号N01との組み合わせ及び出力信号OUT
Bと出力信号N02との組み合わせにおいて、いずれで
も異なる値となった場合に再センス要求信号S_REQ
はハイとなり、再センス要求を示す信号がシステム側へ
と伝達される。一方、センス動作開始後、出力信号OU
Tと出力信号N01との組み合わせ及び出力信号OUT
Bと出力信号N02との組み合わせにおいて、いずれで
も同じ値が得られた場合には、再センス要求信号S_R
EQはロウのまま変化しない。従って、この場合には、
再センス要求を示す信号はシステム側へと伝達されな
い。
された場合の第2の実施例の動作について説明する。図
5は本発明の第2の実施例に係るラッチ型センスアンプ
回路の動作を示すタイミングチャートである。なお、S
RAM回路はクロック信号CLKに関して同期式であ
り、図5には4周期分のクロック信号CLKに対応し相
互に異なる動作を示している。
LKが立ち上がった後、ワード線WL0乃至WL(n−
1)のうち1本が選択されて立ち上がり、“0”の情報
が保持されているセルがアクセスされ、次いで、遅延時
間DLY0が経過した後に、センスアンプイネーブル信
号SAEが立ち上がってラッチ回路3及び4が動作を開
始し、その後、ロウの出力信号OUTが出力される場合
を示している。
は、プリチャージ回路7によりビット線はプリチャージ
レベルにプリチャージされている。その後、ワード線が
立ち上がると、ビット線対に信号D及びDBが伝送さ
れ、ビット線対間に電位差が生じる。また、本実施例に
おけるビット線のプリチャージレベルは、再センス要求
信号生成回路9中の排他的論理和ゲートEXOR3及び
EXOR4の論理しきい値よりも十分高いレベルである
とする。
“0”の情報が保持されているセルがアクセスされてい
るため、信号Dが伝送されるビット線において、信号D
Bが伝送されるビット線よりも早く電位が低下してく
る。信号DBが伝送されるビット線においては、SRA
Mセル内のリーク電流分の低下が若干あるだけである。
の電位差ΔVt1は十分大きく、ラッチ回路3及び4が
SRAMセルに保持されている情報を正常に検出するこ
とが可能である。このため、出力信号OUT及びN01
はロウとなり、出力信号OUTB及びN02はハイとな
る。従って、センス開始後には、出力信号OUTと出力
信号N01とが一致し、出力信号OUTBと出力信号N
02とが一致するため、再センス要求信号生成回路9の
出力信号である再センス要求信号S_REQはロウのま
ま変化しない。
CLKが立ち上がった後、ワード線WL0乃至WL(n
−1)のうち1本が選択されて立ち上がり、“1”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間DLY0が経過した後に、センスアンプイネーブル
信号SAEが立ち上がってラッチ回路3及び4が動作を
開始し、その後、ハイの出力信号OUTが出力される場
合を示している。
“1”の情報が保持されているセルがアクセスされてい
るため、ワード線が立ち上がった後、信号DBが伝送さ
れるビット線において、信号Dが伝送されるビット線よ
りも早く電位が低下してくる。
の電位差ΔVt1は十分大きく、ラッチ回路3及び4が
SRAMセルに保持されている情報を正常に検出するこ
とが可能である。このため、出力信号OUT及びN01
はハイとなり、出力信号OUTB及びN02はロウとな
る。従って、センス開始後には、出力信号OUTと出力
信号N01とが一致し、出力信号OUTBと出力信号N
02とが一致するため、再センス要求信号生成回路9の
出力信号である再センス要求信号S_REQはロウのま
ま変化しない。
CLKが立ち上がった後、ワード線WL0乃至WL(n
−1)のうち1本が選択されて立ち上がり、“0”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間DLY1が経過した後に、センスアンプイネーブル
信号SAEが立ち上がってラッチ回路3及び4が動作を
開始するが、このときのビット線対間の電位差が小さく
読み出し誤動作が発生する場合を示している。
報が保持されているセルがアクセスされているため、信
号Dが伝送されるビット線において、信号DBが伝送さ
れるビット線よりも早く電位が低下してくる。
電位差ΔVt2は電位差ΔVt1よりも小さいものの、
ラッチ回路3においては、信号Dが伝送されるビット線
の電位がゲートに入力されるトランジスタMN2及びM
P2から構成されたインバータ回路の論理しきい値が他
方のインバータ回路のそれよりも高いため、SRAMセ
ルに保持されている情報を正常に検出することが可能で
ある。しかし、他方のラッチ回路4においては、信号D
が伝送されるビット線の電位がゲートに入力されるトラ
ンジスタMN5及びMP6から構成されたインバータ回
路の論理しきい値が他方のインバータ回路のそれよりも
低いため、出力信号N02がロウとなり、出力信号N0
1はハイとなる。従って、この信号変化が発生する際
に、再センス要求信号生成回路9の出力信号である再セ
ンス要求信号S_REQはロウからハイへと変化し、セ
ンスアンプイネーブル信号SAEの立ち下がりに同期し
て、再センス要求信号S_REQは立ち下がる。
CLKが立ち上がった後、ワード線WL0乃至WL(n
−1)のうち1本が選択されて立ち上がり、“1”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間DLY1が経過した後に、センスアンプイネーブル
信号SAEが立ち上がってラッチ回路3及び4が動作を
開始するが、このときのビット線対間の電位差が小さく
読み出し誤動作が発生する場合を示している。
報が保持されているセルがアクセスされているため、信
号DBが伝送されるビット線において、信号Dが伝送さ
れるビット線よりも早く電位が低下してくる。
電位差ΔVt2は電位差ΔVt1よりも小さいものの、
ラッチ回路4においては、信号DBが伝送されるビット
線の電位がゲートに入力されるトランジスタMN4及び
MP5から構成されたインバータ回路の論理しきい値が
他方のインバータ回路のそれよりも高いため、SRAM
セルに保持されている情報を正常に検出することが可能
である。しかし、他方のラッチ回路3においては、信号
DBが伝送されるビット線の電位がゲートに入力される
トランジスタMN1及びMP1から構成されたインバー
タ回路の論理しきい値が他方のインバータ回路のそれよ
りも低いため、出力信号OUTがロウとなり、出力信号
OUTBはハイとなる。従って、この信号変化が発生す
る際に、再センス要求信号生成回路9の出力信号である
再センス要求信号S_REQはロウからハイへと変化
し、センスアンプイネーブル信号SAEの立ち下がりに
同期して、再センス要求信号S_REQは立ち下がる。
ット線対間電位差が生じる前にセンス動作が開始されて
読み出し誤動作の発生が検出されているため、システム
側へ再センス要求信号を伝達することが可能である。従
って、これをシステム側で利用すれば、より安定したシ
ステムを構築することが可能である。
する。第1及び第2の実施例では、2個のラッチ回路3
及び4の出力信号OUT、OUTB、N01及びN02
は全て排他的論理和の入力端子に入力されており、ビッ
ト線対に関する負荷容量が等しくなる回路構成となって
いる。しかし、センス終了信号生成回路5又は再センス
要求信号生成回路9中の排他的論理和EXOR1、EX
OR2、EXOR3及びEXOR4の入力端子の容量が
ビット線の容量に比べて十分に小さい場合には、ラッチ
回路の相補信号端子の負荷の対称性を考慮する必要はな
くなる。このため、センス終了信号生成回路及び再セン
ス要求信号生成回路の構成は第1及び第2の実施例より
も簡略化可能である。第3の実施例は、このセンス終了
信号生成回路及び再センス要求信号生成回路の簡略化を
実現させたものである。図6は本発明に第3の実施例に
係るラッチ型センスアンプ回路の構成を示す回路図であ
る。なお、図6に示す第3の実施例において、図1に示
す第1の実施例と同一の構成要素には、同一の符号を付
してその詳細な説明は省略する。
び4が設けられており、更に、これらの出力信号に関連
付けてセンス終了信号を生成するセンス終了信号生成回
路5a及び再センス要求信号を生成する再センス要求信
号生成回路9aが設けられている。本実施例において
は、センス終了信号生成回路5a及び再センス要求信号
生成回路9aが比較結果信号生成回路に該当している。
号OUTと出力信号N02との排他的論理和をとる排他
的論理和ゲートEXOR5が設けられており、この排他
的論理和ゲートEXOR5の出力信号がセンス終了信号
S_ENDとなる。このセンス終了信号生成回路5aに
おいては、センスアンプイネーブル信号SAEがハイと
なってセンス動作が開始された後、出力信号OUTと出
力信号N02との排他的論理和信号が生成され、これが
センス終了信号S_ENDとして出力される。
は、出力信号OUTと出力信号N01との排他的論理和
をとる排他的論理和ゲートEXOR6が設けられてお
り、この排他的論理和ゲートEXOR6の出力信号が再
センス要求信号S_REQとなる。この再センス要求信
号生成回路9aにおいては、センスアンプイネーブル信
号SAEがハイとなってセンス動作が開始された後、出
力信号OUTと出力信号N01との排他的論理和信号が
生成され、これが再センス要求信号S_REQとして出
力される。
Tと出力信号N02とが異なる値となった場合には、セ
ンス終了信号S_ENDがハイとなりセンス終了を示す
信号がシステム側へと伝達される。一方、センス動作開
始後、出力信号OUTと出力信号N02とで同じ値が得
られた場合には、センス終了信号S_ENDはロウのま
ま変化しない。従って、この場合には、センス終了を示
す信号はシステム側へと伝達されない。
と出力信号N01とが異なる値となった場合、再センス
要求信号S_REQがハイとなり再センス要求を示す信
号がシステム側へと伝達される。一方、センス動作開始
後、出力信号OUTと出力信号N01とで同じ値が得ら
れた場合には、再センス要求信号S_REQはロウのま
ま変化しない。従って、再センス要求を示す信号はシス
テム側へと伝達されない。
号であるので、出力信号OUTと出力信号N01とが一
致していれば、出力信号OUTと出力信号N02とは不
一致となっており、出力信号OUTと出力信号N01と
が不一致となっていれば、出力信号OUTと出力信号N
02とは一致している。
された場合の第3の実施例の動作について説明する。図
7は本発明の第3の実施例に係るラッチ型センスアンプ
回路の動作を示すタイミングチャートである。なお、S
RAM回路はクロック信号CLKに関して同期式であ
り、図7には4周期分のクロック信号CLKに対応し相
互に異なる動作を示している。また、各クロック周期の
動作は第1及び第2の実施例で説明したものと同じであ
る。
LKが立ち上がった後、ワード線WL0乃至WL(n−
1)のうち1本が選択されて立ち上がり、“0”の情報
が保持されているセルがアクセスされ、次いで、遅延時
間DLY0が経過した後に、センスアンプイネーブル信
号SAEが立ち上がってラッチ回路3及び4が動作を開
始し、その後、ロウの出力信号が出力される場合を示し
ている。
は、プリチャージ回路7によりビット線はプリチャージ
レベルにプリチャージされている。その後、ワード線が
立ち上がると、ビット線対に信号D及びDBが伝送さ
れ、ビット線対間に電位差が生じる。また、本実施例に
おけるビット線のプリチャージレベルは、センス終了信
号生成回路5中の排他的論理和ゲートEXOR5及び再
センス要求信号生成回路9中の排他的論理和ゲートEX
OR6の論理しきい値よりも十分高いレベルであるとす
る。
“0”の情報が保持されているセルがアクセスされてい
るため、信号Dが伝送されるビット線において、信号D
Bが伝送されるビット線よりも早く電位が低下してく
る。信号DBが伝送されるビット線においては、SRA
Mセル内のリーク電流分の低下が若干あるだけである。
の電位差ΔVt1は十分大きく、ラッチ回路3及び4が
SRAMセルに保持されている情報を正常に検出するこ
とが可能である。このため、出力信号OUT及びN01
はロウとなり、出力信号OUTB及びN02はハイとな
る。従って、センス開始後には、出力信号OUTと出力
信号N01とが一致し、出力信号OUTBと出力信号N
02とが一致するため、再センス要求信号生成回路9の
出力信号である再センス要求信号S_REQはロウのま
ま変化しない。一方、センス終了信号生成回路5の出力
信号であるセンス終了信号S_ENDはロウからハイへ
と変化し、センスアンプイネーブル信号SAEの立ち下
がりに同期して、センス終了信号S_ENDは立ち下が
る。
CLKが立ち上がった後、ワード線WL0乃至WL(n
−1)のうち1本が選択されて立ち上がり、“1”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間DLY0が経過した後に、センスアンプイネーブル
信号SAEが立ち上がってラッチ回路3及び4が動作を
開始し、ハイの出力信号OUTが出力される場合を示し
ている。
“1”の情報が保持されているセルがアクセスされてい
るため、ワード線が立ち上がった後、信号DBが伝送さ
れるビット線において、信号Dが伝送されるビット線よ
りも早く電位が低下してくる。
の電位差ΔVt1は十分大きく、ラッチ回路3及び4が
SRAMセルに保持されている情報を正常に検出するこ
とが可能である。このため、出力信号OUT及びN01
はハイとなり、出力信号OUTB及びN02はロウとな
る。従って、センス開始後には 出力信号OUTと出力
信号N01とが一致し、出力信号OUTBと出力信号N
02とが一致するため、再センス要求信号生成回路9の
出力信号である再センス要求信号S_REQはロウのま
ま変化しない。一方、センス終了信号生成回路5の出力
信号であるセンス終了信号S_ENDはロウからハイへ
と変化し、センスアンプイネーブル信号SAEの立ち下
がりに同期して、センス終了信号S_ENDは立ち下が
る。
CLKが立ち上がった後、ワード線WL0乃至WL(n
−1)のうち1本が選択されて立ち上がり、“0”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間DLY1が経過した後に、センスアンプイネーブル
信号SAEが立ち上がってラッチ回路3及び4が動作を
開始するが、このときのビット線対間の電位差が小さく
読み出し誤動作が発生する場合を示している。
報が保持されているセルがアクセスされているため、信
号Dが伝送されるビット線において、信号DBが伝送さ
れるビット線よりも早く電位が低下してくる。
電位差ΔVt2は電位差ΔVt1よりも小さいものの、
ラッチ回路3においては、信号Dが伝送されるビット線
の電位がゲートに入力されるトランジスタMN2及びM
P2から構成されたインバータ回路の論理しきい値が他
方のインバータ回路のそれよりも高いため、SRAMセ
ルに保持されている情報を正常に検出することが可能で
ある。しかし、他方のラッチ回路4においては、信号D
が伝送されるビット線の電位がゲートに入力されるトラ
ンジスタMN5及びMP6から構成されたインバータ回
路の論理しきい値が他方のインバータ回路のそれよりも
低いため、出力信号N02がロウとなり、出力信号N0
1がハイとなる。従って、この信号変化が発生する際
に、センス終了信号生成回路5の出力信号であるセンス
終了信号S_ENDはロウのまま変化しない。一方、再
センス要求信号生成回路9の出力信号である再センス要
求信号S_REQはロウからハイへと変化し、センスア
ンプイネーブル信号SAEの立ち下がりに同期して、再
センス要求信号S_REQは立ち下がる。
CLKが立ち上がった後、ワード線WL0乃至WL(n
−1)のうち1本が選択されて立ち上がり、“1”の情
報が保持されているセルがアクセスされ、次いで、遅延
時間DLY1が経過した後に、センスアンプイネーブル
信号SAEが立ち上がってラッチ回路3及び4が動作を
開始するが、このときのビット線対間の電位差が小さく
読み出し誤動作が発生する場合を示している。
報が保持されているセルがアクセスされているため、信
号DBが伝送されるビット線において、信号Dが伝送さ
れるビット線よりも早く電位が低下してくる。
電位差ΔVt2は電位差ΔVt1よりも小さいものの、
ラッチ回路4においては、信号DBが伝送されるビット
線の電位がゲートに入力されるトランジスタMN4及び
MP5から構成されたインバータ回路の論理しきい値が
他方のインバータ回路のそれよりも高いため、SRAM
セルに保持されている情報を正常に検出することが可能
である。しかし、他方のラッチ回路3においては、信号
DBが伝送されるビット線の電位がゲートに入力される
トランジスタMN1及びMP1から構成されたインバー
タ回路の論理しきい値が他方のインバータ回路のそれよ
りも低いため、出力信号OUTがロウとなり、出力信号
OUTBがハイとなる。従って、この信号変化が発生す
る際に、センス終了信号生成回路5の出力信号であるセ
ンス終了信号S_ENDはロウのまま変化しない。一
方、再センス要求信号生成回路9の出力信号である再セ
ンス要求信号S_REQはロウからハイへと変化し、セ
ンスアンプイネーブル信号SAEの立ち下がりに同期し
て、再センス要求信号はS_REQ立ち下がる。
ト線間電位差をセンス終了したという信号を生成可能で
あり、また、有意なビット線対間電位差が生じる前にセ
ンス動作が開始されて読み出し誤動作の発生が検出され
ているため、システム側へ再センス要求信号を伝達する
ことが可能である。従って、これらをシステム側で利用
すれば、より安定したシステムを構築することが可能で
ある。
成回路5及び再センス要求信号生成回路9は夫々排他的
論理和ゲートEXOR5、EXOR6だけで構成されて
いるので、第1及び第2の実施例と同様の機能をより一
層少ない素子数で実現可能という格別な効果が得られ
る。
ラッチ回路を構成する2個のインバータ回路に論理しき
い値差を設けるため、しきい値電圧が異なるトランジス
タが適用されているが、他にトランジスタのゲート幅、
ゲート長又はゲート酸化膜厚等に差を設けても同様の働
きを実現可能である。また、これらを組み合わせてもよ
い。
ビット線対間の電位差に関連付けて相互に等しい出力信
号又は相互に異なる出力信号を出力する2個のラッチ回
路を設けているので、素子ばらつきに対する動作マージ
ンが予め作り込まれていることになる。従って、低電源
電圧で安定した検出動作を行うことができる。2個のラ
ッチ回路の出力信号を比較する比較結果信号生成回路を
設けているので、ビット線対間の電位差が不十分である
場合にそのことを検出することができる。従って、この
信号をシステム側で利用すれば、より安定したシステム
を構築することができる。
ンプ回路の構成を示す回路図である。
路が適用されるメモリセルアレイの構成を示すブロック
図である。
ンプ回路の動作を示すタイミングチャートである。
ンプ回路の構成を示す回路図である。
ンプ回路の動作を示すタイミングチャートである。
ンプ回路の構成を示す回路図である。
ンプ回路の動作を示すタイミングチャートである。
である。
XOR5、EXOR6:排他的論理和ゲート AND1;論理積ゲート OR1;論理和ゲート
Claims (6)
- 【請求項1】 ビット線対間の電位差が所定値以上であ
るときに相互に等しい出力信号を出力し前記ビット線対
間の電位差が所定値未満であるときに相互に異なる出力
信号を出力する第1及び第2のラッチ回路と、前記第1
及び第2のラッチ回路からの出力信号を比較して比較結
果を示す信号を出力する比較結果信号生成回路と、を有
することを特徴とするラッチ型センスアンプ回路。 - 【請求項2】 前記ビット線対は、第1のビット線及び
第2のビット線からなり、前記第1のラッチ回路は、前
記第1のビット線にドレインが接続された2個のトラン
ジスタからなる第1のインバータ回路と、前記第2のビ
ット線にドレインが接続された2個のトランジスタから
なり前記第1のインバータ回路のしきい値よりもしきい
値が高い第2のインバータ回路と、を有し、前記第2の
ラッチ回路は、前記第1のビット線にドレインが接続さ
れた2個のトランジスタからなる第3のインバータ回路
と、前記第2のビット線にドレインが接続された2個の
トランジスタからなり前記第3のインバータ回路のしき
い値よりもしきい値が低い第4のインバータ回路と、を
有することを特徴とする請求項1に記載のラッチ型セン
スアンプ回路。 - 【請求項3】 前記比較結果信号生成回路は、前記第1
のラッチ回路の第1のインバータ回路側の出力信号と前
記第2のラッチ回路の第4のインバータ回路側の出力信
号との排他的論理和をとる第1のゲートと、前記第1の
ラッチ回路の第2のインバータ回路側の出力信号と前記
第2のラッチ回路の第3のインバータ回路側の出力信号
との排他的論理和をとる第2のゲートと、前記第1のゲ
ートの出力信号と前記第2のゲートの出力信号との論理
積をとる第3のゲートと、を有することを特徴とする請
求項2に記載のラッチ型センスアンプ回路。 - 【請求項4】 前記比較結果信号生成回路は、前記第1
のラッチ回路の第1のインバータ回路側の出力信号と前
記第2のラッチ回路の第3のインバータ回路側の出力信
号との排他的論理和をとる第1のゲートと、前記第1の
ラッチ回路の第2のインバータ回路側の出力信号と前記
第2のラッチ回路の第4のインバータ回路側の出力信号
との排他的論理和をとる第2のゲートと、前記第1のゲ
ートの出力信号と前記第2のゲートの出力信号との論理
和をとる第3のゲートと、を有することを特徴とする請
求項2に記載のラッチ型センスアンプ回路。 - 【請求項5】 前記比較結果信号生成回路は、前記第1
のラッチ回路の第1のインバータ回路側の出力信号と前
記第2のラッチ回路の第4のインバータ回路側の出力信
号との排他的論理和をとる第1のゲートと、前記第1の
ラッチ回路の第1のインバータ回路側の出力信号と前記
第2のラッチ回路の第3のインバータ回路側の出力信号
との排他的論理和をとる第2のゲートと、を有すること
を特徴とする請求項2に記載のラッチ型センスアンプ回
路。 - 【請求項6】 前記第1のインバータ回路を構成する2
個のトランジスタと前記第2のインバータ回路を構成す
る2個のトランジスタとの間及び前記第3のインバータ
回路を構成する2個のトランジスタと前記第4のインバ
ータ回路を構成する2個のトランジスタとの間におい
て、しきい値電圧、ゲート幅、ゲート長及びゲート酸化
膜厚からなる群から選択された少なくとも1種のパラメ
ータが相違していることを特徴とする請求項2乃至5の
いずれか1項に記載のラッチ型センスアンプ回路。
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