JP4131910B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に発生するオフセット、即ち、ＭＯＳトランジスタの閾値電圧のばらつきを最小化する回路に関する。
【０００２】
【従来の技術】
半導体集積回路においては、いわゆるプロセスばらつきや、ＳＯＩ（Silicon On Insulator）デバイスに関しては動作頻度（ヒストリー効果）などが原因となり、ＭＯＳトランジスタに閾値電圧のばらつき（オフセット）が発生する場合がある。
【０００３】
オフセット、即ち、ＭＯＳトランジスタの閾値電圧のばらつきが発生すると、動作速度が遅くなったり、場合によっては、入力データを正確に検出できずに、誤ったデータを出力してしまうため、オフセットをなくす又は最小化することが重要な課題の一つとなっている。
【０００４】
具体例について考える。
【０００５】
図４２は、半導体メモリに使用する差動型センスアンプを示している。
【０００６】
半導体メモリでは、メモリセルのデータを、ビット線対ＢＬ１，ｂＢＬ１に生じる微小な電位差として読み出すことがよく行われる。この微小な電位差は、周知のように、差動型センスアンプによりセンスされ、かつ、増幅される。
【０００７】
ここで、差動型センスアンプを構成するＭＯＳトランジスタのうち、ＰチャネルＭＯＳトランジスタＱＰ０，ＱＰ１の閾値電圧ＶｔｈＰ０，ＶｔｈＰ１が異なっている場合、又は、ＮチャネルＭＯＳトランジスタＱＮ０，ＱＮ１の閾値電圧ＶｔｈＮ０，ＶｔｈＮ１が異なっている場合には、オフセットが発生する。このオフセットは、ビット線対ＢＬ１，ｂＢＬ１の微小な電位差をセンスする速度を低下させる。
【０００８】
また、このオフセットが大きくなると、ビット線対ＢＬ１，ｂＢＬ１に生じる微小な電位差にかかわらず、出力データがオフセットのみによって決定されてしまう。その結果、入力データ（メモリセルの読み出しデータ）と出力データが異なってしまうという問題が発生する。
【０００９】
ＳＯＩデバイスでは、差動型センスアンプにオフセットが生じる理由の一つに、ＭＯＳトランジスタの使用頻度と使用履歴がある。
【００１０】
以下、これについて説明する。
【００１１】
図４３は、図４２の差動型センスアンプのＮチャネルＭＯＳトランジスタＮ０，Ｎ１のデバイス構造を示している。
【００１２】
なお、説明を簡単にするため、図４２の差動型センスアンプのＰチャネルＭＯＳトランジスタＱＰ０，ＱＰ１の閾値電圧ＶｔｈＰ０，ＶｔｈＰ１は、常に、互いに等しく、図４２の差動型センスアンプのＮチャネルＭＯＳトランジスタＮ０，Ｎ１の閾値電圧ＶｔｈＮ０，ＶｔｈＮ１は、当初は、互いに等しくなっているものと仮定する。
【００１３】
まず、差動型センスアンプの２つの入力ノードＮ１，ｂＮ１がプリチャージされ、例えば、その電位は、共に、Ｖｄｄとなる。この後、例えば、ビット線ＢＬ１には、データ“１”が読み出され、ビット線ｂＢＬ１には、データ“０”が読み出される。そして、センスアンプイネーブル信号ＳＡＥＮが“Ｈ（＝Ｈｉｇｈ）”となる。
【００１４】
この場合、ビット線ＢＬ１の電位は、Ｖｄｄのままであり、ビット線ｂＢＬ１の電位は、Ｖｄｄから少し低下する。この時、ノードＮ１，ｂＮ１の電位は、共に、ＭＯＳトランジスタＱＮ０，ＱＮ１の閾値電圧（ＶｔｈＮ０＝ＶｔｈＮ１）よりも高いため、両トランジスタは、オン状態となる。
【００１５】
しかし、ＭＯＳトランジスタＱＮ１のゲート電位は、ＭＯＳトランジスタＱＮ０のゲート電位よりも少し低い状態となっているため、ＭＯＳトランジスタＱＮ１に流れる電流は、ＭＯＳトランジスタＱＮ０に流れる電流よりも少し小さくなっている。
【００１６】
つまり、ＭＯＳトランジスタＱＮ０，ＱＮ１のゲート電位の差が、これらＭＯＳトランジスタに流れる電流の差となり、結果として、ノードｂＮ１の電位の降下速度がノードＮ１の電位の降下速度よりも速くなる。
【００１７】
従って、ノードｂＮ１の電位がＭＯＳトランジスタＱＮ１の閾値電圧を下回ると、ＭＯＳトランジスタＱＮ１がオフ状態となり、ノードＮ１の電位の降下が停止すると共に、ＰチャネルＭＯＳトランジスタＱＰ１がオン状態となる。
【００１８】
この後は、ノードＮ１の電位は、下降する方向から上昇する方向に転じ、最終的には、Ｖｄｄに復帰するが、ノードｂＮ１の電位は、下降し続けて、最終的には、Ｖｓｓとなる。
【００１９】
このように、ビット線ＢＬ１にデータ“１”、ビット線ｂＢＬ１にデータ“０”を読み出す場合には、ＮチャネルＭＯＳトランジスタＱＮ０，ＱＮ１のみについてみると、最終的には、ＭＯＳトランジスタＱＮ０に電流が流れ、ＭＯＳトランジスタＱＮ１に電流が流れないことになる。
【００２０】
ここで、センスアンプイネーブル信号ＳＡＥＮが“Ｌ（＝Ｌｏｗ）”に変化すると、ＭＯＳトランジスタＱＮ０，ＱＮ１には、共に、電流が流れなくなるが、ＭＯＳトランジスタＱＮ０の基板（ボディ）Ａには、電荷が残存する。この電荷は、ＭＯＳトランジスタＱＮ０の基板電位を変動させ、その閾値電圧ＶｔｈＮ０を低くする方向に作用する。
【００２１】
従って、ビット線ＢＬ１に同一データが繰り返し読み出される場合、例えば、ビット線ＢＬ１にデータ“１”が繰り返し読み出される場合には、ＭＯＳトランジスタＱＮ０の閾値電圧ＶｔｈＮ０のみが低下する。このため、読み出し速度が遅くなったり、誤ったセンス動作が行われたりする。
【００２２】
なお、ビット線ＢＬ１にデータ“１”が読み出される頻度とデータ“０”が読み出される頻度とがほぼ同じである場合には、ＭＯＳトランジスタＱＮ０の閾値電圧ＶｔｈＮ０の変動量ΔＶｔｈＮ０とＭＯＳトランジスタＱＮ１の閾値電圧ＶｔｈＮ１の変動量ΔＶｔｈＮ１とがほぼ同じとなり、問題はない。
【００２３】
また、基板Ａに溜まった電荷は、差動型センスアンプが非動作状態（ＳＡＥＮ＝“Ｌ”）になった後、十分な時間が経過すると、自然に消滅するが、差動センスアンプの動作が繰り返して行われる場合には、基板Ａに溜まった電荷と基板Ｂに溜まった電荷が等しくならないうちに次の読み出し動作が開始されるため、上述のように、読み出し速度が遅くなったり、誤ったセンス動作が行われたりする。
【００２４】
ところで、このような基板電位の変動によるオフセットを低減する技術としては、従来、基板をＭＯＳトランジスタのソースに接続する技術、及び、基板を定電位に固定する技術などが知られている。
【００２５】
しかし、いずれの技術も、基板に対するコンタクト部を設ける必要があるため、ゲート容量の増大による回路性能の低下などの問題が発生する。また、いずれの技術も、ＳＯＩデバイスの基板電位の変動を最小化するには有効であるが、プロセスばらつきにより生じる閾値電圧の変動を最小化することはできない。
【００２６】
【発明が解決しようとする課題】
本発明の目的は、プロセスばらつきやＳＯＩデバイスの動作頻度に起因して生じるオフセット（ＭＯＳトランジスタの閾値電圧のばらつき）を回路動作的手法により最小化し、オフセットによる動作速度の低下や誤ったセンス動作を防止することにある。
【００２７】
【課題を解決するための手段】
(1) 本発明の半導体集積回路は、内部回路と、前記内部回路の状態に依存した出力データを得るための第１信号を前記内部回路に与える第１回路と、前記出力データをラッチするラッチ回路と、前記出力データに基づいて前記内部回路の状態を正常状態に戻すための第２信号を前記内部回路に与える第２回路とを備える。
【００２８】
本発明の半導体集積回路は、ＭＯＳトランジスタの閾値電圧のミスマッチに依存した出力データを得るための第１信号を前記ＭＯＳトランジスタに与える第１回路と、前記出力データをラッチするラッチ回路と、前記出力データに基づいて前記ＭＯＳトランジスタの閾値電圧のミスマッチを解消するための第２信号を前記ＭＯＳトランジスタに与える第２回路とを備える。
【００２９】
前記出力データ及び前記第２信号は、２値データであり、前記第２信号は、前記出力データの値とは逆の値を有する。
【００３０】
(2) 本発明の半導体集積回路は、第１及び第２ノードの間に接続されるセンスアンプと、前記第１及び第２ノードの電位を等しくするためのイコライズ回路と、第３及び第４ノードの間に接続されるラッチ回路と、前記第１及び第４ノードの電気的な接続又は切断並びに前記第２及び第３ノードの電気的な接続又は切断を制御するデータ入れ替え回路と、前記第１及び第３ノードの電気的な切断又は接続並びに前記第２及び第４ノードの電気的な切断又は接続を制御する切断回路とを備える。
【００３１】
本発明の半導体集積回路は、第１及び第２ノードの間に接続されるセンスアンプと、前記第１及び第２ノードの電位を等しくするためのイコライズ回路と、前記第１及び第２ノードの間に接続されるラッチ回路と、前記第１ノードと第３ノードの電気的な切断又は接続並びに前記第２ノードと第４ノードの電気的な切断又は接続を制御する切断回路と、前記第１及び第４ノードの電気的な接続又は切断並びに前記第２及び第３ノードの電気的な接続又は切断を制御するデータ入れ替え回路とを備える。
【００３２】
本発明の半導体集積回路は、第１及び第２ノードの間に接続されるセンスアンプと、前記第１及び第２ノードの電位を等しくするためのイコライズ回路と、前記第１及び第２ノードの間に接続されるラッチ回路と、前記第１ノードと前記ラッチ回路の第１内部ノードの電気的な接続又は切断並びに前記第２ノードと前記ラッチ回路の第２内部ノードの電気的な接続又は切断を制御するデータ入れ替え回路とを備える。
【００３３】
本発明の半導体集積回路は、第１及び第２ノードの間に接続されるセンスアンプと、前記第１及び第２ノードの電位を等しくするためのイコライズ回路と、第３及び第４ノードの間に接続されるラッチ回路と、前記第１ノードと前記ラッチ回路の第１内部ノードの電気的な接続又は切断並びに前記第２ノードと前記ラッチ回路の第２内部ノードの電気的な接続又は切断を制御するデータ入れ替え回路と、前記第１ノードと第３ノードの電気的な切断又は接続並びに前記第２ノードと第４ノードの電気的な切断又は接続を制御する切断回路とを備える。
【００３４】
前記センスアンプは、フリップフロップ接続された２つのインバータを含んでいる。
【００３５】
前記イコライズ回路は、前記第１及び第２ノードを、内部電源電位又はその半分の値を有する電位に設定する。
【００３６】
本発明の半導体集積回路は、さらに、複数のメモリセルからなるメモリセルアレイを備え、前記ラッチ回路は、前記複数のメモリセルと同一の構成を有している。
【００３７】
本発明の半導体集積回路は、さらに、複数のメモリセルからなるメモリセルアレイを備え、前記ラッチ回路は、前記複数のメモリセルのうちの１つである。
【００３８】
本発明の半導体集積回路は、さらに、複数のメモリセルからなるメモリセルアレイを備え、前記ラッチ回路は、前記複数のメモリセルから読み出される読み出しデータをラッチする。
【００３９】
前記データ入れ替え回路は、前記第１及び第４ノードの間に接続されるＭＯＳトランジスタと、前記第２及び第３ノードの間に接続されるＭＯＳトランジスタとから構成される。
【００４０】
前記データ入れ替え回路は、前記第１ノードと前記第１内部ノードの間に接続されるＭＯＳトランジスタと、前記第２ノードと前記第２内部ノードの間に接続されるＭＯＳトランジスタとから構成される。
【００４１】
前記切断回路は、前記第１及び第３ノードの間に接続されるＭＯＳトランジスタと、前記第２及び第４ノードの間に接続されるＭＯＳトランジスタとから構成される。
【００４２】
前記切断回路は、前記センスアンプが動作状態のとき、前記第１及び第３ノード並びに前記第２及び第４ノードを電気的に切断し、前記センスアンプが非動作状態のとき、前記第１及び第３ノード並びに前記第２及び第４ノードを電気的に接続する。
【００４３】
前記ラッチ回路は、前記第１及び第２ノードの電位を等しくしたときに得られる前記センスアンプの出力データの値とは逆の値を有するデータをラッチする。
【００４４】
前記センスアンプの出力データの値とは逆の値を有するデータは、前記データ入れ替え回路により生成される。
【００４５】
前記センスアンプの出力データの値とは逆の値を有するデータは、前記ラッチ回路から前記センスアンプに与えられる。
【００４６】
前記ラッチ回路は、前記第１及び第２ノードの電位を等しくしたときに得られる前記センスアンプの出力データをラッチする。
【００４７】
前記データ入れ替え回路は、前記センスアンプの出力データの値とは逆の値を有するデータを生成する。
【００４８】
前記センスアンプの出力データの値とは逆の値を有するデータは、前記データ入れ替え回路から前記センスアンプに与えられる。
【００４９】
本発明の半導体集積回路は、さらに、前記第１及び第２ノードの電位を等しくした状態で前記センスアンプを動作状態にして前記センスアンプから出力データを出力させる手段と、前記データ入れ替え回路を用いて前記出力データの値とは逆の値を有するデータを生成させる手段と、前記出力データの値とは逆の値を有するデータを前記ラッチ回路にラッチさせる手段と、前記出力データの値とは逆の値を有するデータを前記ラッチ回路から前記センスアンプに転送させる手段と、前記センスアンプを動作状態にする手段とを備える。
【００５０】
本発明の半導体集積回路は、さらに、前記第１及び第２ノードの電位を等しくした状態で前記センスアンプを動作状態にして前記センスアンプから出力データを出力させる手段と、前記出力データを前記ラッチ回路にラッチさせる手段と、前記データ入れ替え回路を用いて前記出力データの値とは逆の値を有するデータを生成させる手段と、前記出力データの値とは逆の値を有するデータを前記データ入れ替え回路から前記センスアンプに転送させる手段と、前記センスアンプを動作状態にする手段とを備える。
【００５１】
本発明の半導体集積回路は、さらに、前記第１及び第２ノードの電位を等しくした状態で前記センスアンプを動作状態にして前記センスアンプから出力データを出力させる手段と、前記データ入れ替え回路を用いて前記出力データの値とは逆の値を有するデータを生成し、このデータを前記ラッチ回路にラッチさせる手段と、前記出力データの値とは逆の値を有するデータを前記ラッチ回路から前記センスアンプに転送させる手段と、前記センスアンプを動作状態にする手段とを備える。
【００５２】
本発明の半導体集積回路は、さらに、前記第３及び第４ノードの間に接続される他のラッチ回路と、前記ラッチ回路のデータと前記他のラッチ回路のデータを検出する検出回路と、前記ラッチ回路のデータと前記他のラッチ回路のデータが異なる場合には、前記センスアンプの動作を停止させるリフレッシュ制御回路とを備える。
【００５３】
本発明の半導体集積回路は、さらに、前記第１及び第２ノードの間に接続される他のラッチ回路と、前記ラッチ回路のデータと前記他のラッチ回路のデータを検出する検出回路と、前記ラッチ回路のデータと前記他のラッチ回路のデータが異なる場合には、前記センスアンプの動作を停止させるリフレッシュ制御回路とを備える。
【００５４】
本発明の半導体集積回路は、前記センスアンプに第１データが入力される回数と前記センスアンプに前記第１データとは逆の第２データが入力される回数とをカウントするカウンタと、前記第１データが入力される回数と前記第２データが入力される回数との差が一定値以上である場合に、前記センスアンプを構成するＭＯＳトランジスタの閾値電圧のばらつきを最小化する動作を実行するためのリフレッシュ信号を出力するリフレッシュ信号発生回路とを備える。
【００５５】
前記センスアンプは、ＳＯＩ基板上に形成されるＭＯＳトランジスタにより構成される。
【００５６】
本発明の半導体集積回路は、メモリセルアレイと、前記メモリセルアレイに対応する複数のセンスアンプアレイと、第１ビット線と第１電源端子の間に接続される第１セルと第２ビット線と第２電源端子の間に接続される第２セルとから構成される補助アレイと、前記第１ビット線と第１ノード及び前記第２ビット線と第２ノードの間に接続され、前記第１ビット線と前記第１ノードの電気的な切断又は接続並びに前記第２ビット線と第２ノードの電気的な切断又は接続を制御する切断回路と、前記第１ノードと前記第２ノードの間に接続されるセンスアンプと、前記第１ノードと前記第２ノードの電位を等しくするためのイコライズ回路と、前記第１及び第２ノードの間に接続されるラッチ回路と、前記第１ノードと前記ラッチ回路の第１内部ノードの電気的な接続又は切断並びに前記第２ノードと前記ラッチ回路の第２内部ノードの電気的な接続又は切断を制御するデータ入れ替え回路と、前記第１内部ノード又は前記第２内部ノードのデータをモニタし、このデータが変化したときに、前記センスアンプ及び前記センスアンプアレイの動作を停止させるリフレッシュ制御回路とを備える。
【００５７】
本発明の半導体集積回路は、メモリセルアレイと、前記メモリセルアレイに対応する複数のセンスアンプアレイと、第１ビット線と第１電源端子の間に接続される第１セルと第２ビット線と第２電源端子の間に接続される第２セルとから構成される第１補助アレイと、前記第１ビット線と第１ノード及び前記第２ビット線と第２ノードの間に接続され、前記第１ビット線と前記第１ノードの電気的な切断又は接続並びに前記第２ビット線と第２ノードの電気的な切断又は接続を制御する第１切断回路と、前記第１ノードと前記第２ノードの間に接続される第１センスアンプと、前記第１ノードと前記第２ノードの電位を等しくするための第１イコライズ回路と、前記第１ノードと前記第２ノードの間に接続される第１ラッチ回路と、前記第１ノードと前記ラッチ回路の第１内部ノードの電気的な接続又は切断並びに前記第２ノードと前記ラッチ回路の第２内部ノードの電気的な接続又は切断を制御する第１データ入れ替え回路と、第３ビット線と前記第２電源端子の間に接続される第３セルと第４ビット線と前記第１電源端子の間に接続される第４セルとから構成される第２補助アレイと、前記第３ビット線と第３ノード及び前記第４ビット線と第４ノードの間に接続され、前記第３ビット線と前記第３ノードの電気的な切断又は接続並びに前記第４ビット線と第４ノードの電気的な切断又は接続を制御する第２切断回路と、前記第３ノードと前記第４ノードの間に接続される第２センスアンプと、前記第３ノードと前記第４ノードの電位を等しくするための第２イコライズ回路と、前記第３ノードと前記第４ノードの間に接続される第２ラッチ回路と、前記第３ノードと前記ラッチ回路の第３内部ノードの電気的な接続又は切断並びに前記第４ノードと前記ラッチ回路の第４内部ノードの電気的な接続又は切断を制御する第２データ入れ替え回路と、前記第１又は第２内部ノードのデータ及び前記第３又は第４内部ノードのデータをモニタし、これらのデータが共に変化したときに、前記第１及び第２センスアンプ及び前記センスアンプアレイの動作を停止させるリフレッシュ制御回路とを備える。
【００５８】
本発明の半導体集積回路は、ＰＬＡ回路に適用することもできる。
【００５９】
本発明の半導体集積回路は、複数のプログラム素子から構成されるアレイと、特定値を有する入力データが入力されたときに、第１データを出力する第１プログラム素子を含む前記アレイの第１行を選択するデコーダと、定期的又はランダムに、前記第１データとは異なる第２データを出力する第２プログラム素子を含む前記アレイの第２行を前記デコーダに選択させるリフレッシュ制御回路と、前記第１及び第２データを増幅するセンスアンプとを備える。
【００６０】
本発明の半導体集積回路は、特定値を有する第１入力データが入力されたときに特定データを出力するロジック回路と、定期的又はランダムに、前記第１入力データに代えて、前記特定値を有する第２入力データを前記ロジック回路に入力させるリフレッシュ制御回路とを備え、前記第１入力データが前記特定値となる確率は、前記第１入力データが前記特定値以外の値となる確率よりも低い。
【００６１】
前記第２入力データは、前記ロジック回路が前記特定データを出力する確率と前記特定データ以外のデータを出力する確率が等しくなる頻度で前記ロジック回路に入力される。
【００６２】
前記リフレッシュ制御回路は、前記第２入力データを前記ロジック回路に入力させるとき、前記ロジック回路から出力される前記特定データを後段の回路に伝達させないための信号を出力する。
【００６３】
前記ロジック回路の出力データをモニタする検出回路を具備し、前記リフレッシュ制御回路は、前記ロジック回路が前記特定データを出力する回数と前記特定データ以外のデータを出力する回数とに基づいて、前記第２入力データを前記ロジック回路に入力させるか否かを決定する。
【００６４】
前記ロジック回路は、クリティカルパスの一部を構成している。
【００６５】
(3) 本発明の差動型センスアンプのオフセットを最小化する方法は、差動型センスアンプの２つの入力電位を等しくした状態で前記差動型センスアンプを動作させ、前記差動型センスアンプの出力データを得る第１ステップと、前記差動型センスアンプの出力データをラッチ回路にラッチさせる第２ステップと、前記差動型センスアンプの出力データの値とは逆の値を有するデータを前記差動型センスアンプに入力させる第３ステップとを備える。
【００６６】
本発明の差動型センスアンプのオフセットを最小化する方法は、前記第１ステップと前記第２ステップの間に、前記差動型センスアンプの出力データの値とは逆の値を有するデータを生成するステップをさらに備える。
【００６７】
本発明の差動型センスアンプのオフセットを最小化する方法は、前記第２ステップと前記第３ステップの間に、前記差動型センスアンプの出力データの値とは逆の値を有するデータを生成するステップをさらに備える。
【００６８】
本発明の差動型センスアンプのオフセットを最小化する方法は、前記第１ステップと前記第２ステップの間に、前記差動型センスアンプの出力データと前記ラッチ回路にラッチされたデータとを比較するステップと、前記差動型センスアンプの出力データと前記ラッチ回路にラッチされたデータとが同一の場合には、前記第２及び第３ステップを実行し、前記差動型センスアンプの出力データと前記ラッチ回路にラッチされたデータとが異なる場合には、前記第２及び第３ステップを省略するステップとをさらに備える。
【００６９】
本発明の差動型センスアンプのオフセットを最小化する方法は、差動型センスアンプに第１データが入力される回数と前記差動型センスアンプに前記第１データとは逆の第２データが入力される回数とをカウントする第１ステップと、前記第１データが入力される回数と前記第２データが入力される回数との差が一定値以上である場合に、前記差動型センスアンプを構成するＭＯＳトランジスタの閾値電圧のばらつきを最小化する動作を実行する第２ステップとを備える。
【００７０】
前記ＭＯＳトランジスタの閾値電圧のばらつきを最小化する動作は、前記第１データが入力される回数が前記第２データが入力される回数よりも多い場合には、前記差動型センスアンプに前記第２データを入力することにより行い、前記第２データが入力される回数が前記第１データが入力される回数よりも多い場合には、前記差動型センスアンプに前記第１データを入力することにより行う。
【００７１】
前記第１ステップでは、通常の読み出し動作時に前記差動型センスアンプに入力される前記第１又は第２データをカウントすると共に、前記ＭＯＳトランジスタの閾値電圧のばらつきを最小化する動作を実行している時に前記差動型センスアンプに入力される前記第１又は第２データについてもカウントする。
【００７２】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体集積回路について詳細に説明する。
【００７３】
［第１実施の形態］
１． 概要
図１は、本発明の第１実施の形態に関わる半導体集積回路を示している。
【００７４】
差動型センスアンプ１１は、ノードＮ１，ｂＮ１の間に接続される。差動型センスアンプは、例えば、図４２に示すような構成を有する。また、ノードＮ１，ｂＮ１の間には、ノードＮ１，ｂＮ１の電位を等しくするためのイコライズ回路１２が接続される。
【００７５】
一方、ノードＮ２，ｂＮ２の間には、ラッチ回路１３が接続される。データ入れ替え回路１４は、ノードＮ１とノードｂＮ２の間に接続されると共に、ノードｂＮ１とノードＮ２の間に接続される。データ入れ替え回路１４は、ノードＮ１とノードｂＮ２を電気的に接続又は切断し、かつ、ノードｂＮ１とノードＮ２を電気的に接続又は切断する機能を有する。
【００７６】
切断回路１５は、ノードＮ１とノードＮ２の間、及び、ノードｂＮ１とノードｂＮ２の間に接続される。切断回路１５は、ノードＮ１とノードＮ２を電気的に切断又は接続し、かつ、ノードｂＮ１とノードｂＮ２を電気的に切断又は接続する機能を有する。
【００７７】
図１の半導体集積回路の動作原理について簡単に説明する。
【００７８】
差動型センスアンプ１１は、オフセットを有しているものとする。
【００７９】
まず、イコライズ回路１２により、ノードＮ１，Ｎ２の電位を互いに等しくする。この後、差動型センスアンプ１１を動作させる。この時、差動型センスアンプ１１の２つの入力ノードＮ１，Ｎ２には、電位差が発生していないため、出力データは、差動型センスアンプ１１のオフセットのみに依存して決まる。
【００８０】
この出力データ（オフセット情報）をラッチ回路１３にラッチする。この時、データ入れ替え回路１４は、ノードＮ１とノードｂＮ２を電気的に接続し、かつ、ノードｂＮ１とノードＮ２を電気的に接続する。また、切断回路１５は、ノードＮ１とノードＮ２を電気的に切断し、かつ、ノードｂＮ１とノードｂＮ２を電気的に切断する。
【００８１】
従って、ノードＮ１の出力データは、ノードｂＮ２に転送され、かつ、ノードｂＮ１の出力データは、ノードＮ２に転送される。つまり、差動型センスアンプ１１の出力データの値に対して逆の値を有するデータがラッチ回路１３にラッチされる。
【００８２】
この後、データ入れ替え回路１４は、ノードＮ１とノードｂＮ２を電気的に切断し、かつ、ノードｂＮ１とノードＮ２を電気的に切断する。また、切断回路１５は、ノードＮ１とノードＮ２を電気的に接続し、かつ、ノードｂＮ１とノードｂＮ２を電気的に接続する。
【００８３】
従って、ノードＮ２の出力データは、ノードＮ１に転送され、かつ、ノードｂＮ２の出力データは、ノードｂＮ１に転送される。つまり、差動型センスアンプ１１の出力データの値に対して逆の値を有するデータ、即ち、オフセットを低減するデータが差動型センスアンプ１１に入力される。
【００８４】
このように、本発明では、差動型センスアンプ１１のオフセットを低減させる方向に作用するデータを、差動型センスアンプ１１に入力し、差動型センスアンプ１１のオフセットを最小化する。
【００８５】
２． 具体例
図２は、図１の半導体集積回路の具体例を示している。
【００８６】
差動型センスアンプ１１は、ＰチャネルＭＯＳトランジスタＱＰ０，ＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ０，ＱＮ１，ＱＮ２から構成される。
【００８７】
ＭＯＳトランジスタＱＰ０，ＱＮ０のゲートは、ノードＮ１及びＭＯＳトランジスタＱＰ１，ＱＮ１のドレインに接続される。ＭＯＳトランジスタＱＰ１，ＱＮ１のゲートは、ノードｂＮ１及びＭＯＳトランジスタＱＰ０，ＱＮ０のドレインに接続される。
【００８８】
ＭＯＳトランジスタＱＰ０，ＱＰ１のソースは、内部電源ノードＶｄｄに接続され、ＭＯＳトランジスタＱＮ０，ＱＮ１のソースと接地点との間には、ＭＯＳトランジスタＱＮ２が接続される。ＭＯＳトランジスタＱＮ２のゲートには、センスアンプイネーブル信号ＳＡＥＮが入力される。
【００８９】
イコライズ回路１２は、ＮチャネルＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５から構成される。ＭＯＳトランジスタＱＮ３は、ノードＮ１とノードｂＮ１の間に接続され、ＭＯＳトランジスタＱＮ４は、内部電源ノードＶｄｄとノードＮ１の間に接続され、ＭＯＳトランジスタＱＮ５は、内部電源ノードＶｄｄとノードｂＮ１の間に接続される。
【００９０】
イコライズ信号ＥＱは、ＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５のゲートに入力される。イコライズ信号ＥＱが“Ｈ”になると、ノードＮ１，ｂＮ１が共に内部電源電位Ｖｄｄに設定される。
【００９１】
なお、本例では、イコライズ回路１２は、ノードＮ１，ｂＮ１を共に内部電源電位Ｖｄｄに設定するが、例えば、これに代えて、ノードＮ１，ｂＮ１をＶｄｄ／２に設定するように、イコライズ回路１２を変形してもよい。この場合、差動型センスアンプ１１も、例えば、図３に示すように変形される。
【００９２】
ラッチ回路１３は、ノードＮ３，ｂＮ３の間に接続されるフリップフロップ接続された２つのインバータＩ１，Ｉ２と、ノードＮ２とノードＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ６と、ノードｂＮ２とノードｂＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ７とから構成される。
【００９３】
制御信号ＤＷＬが“Ｈ”のとき、ノードＮ２とノードＮ３が短絡され、かつ、ノードｂＮ２とノードｂＮ３が短絡される。
【００９４】
なお、ラッチ回路１３は、例えば、メモリセルと同じ構成にすることができる。メモリセルがスタティック型メモリセルである場合、本例のように、ラッチ回路１３は、スタティック型メモリセルと同じ構成（ダミーセル）にすることができる。この場合、制御信号ＤＷＬは、ダミーワード線からＭＯＳトランジスタＱＮ６，ＱＮ７のゲートに供給される。
【００９５】
データ入れ替え回路１４は、ノードＮ１とノードｂＮ２の間に接続されるＭＯＳトランジスタＱＰ４，ＱＮ８と、ノードｂＮ１とノードＮ２の間に接続されるＭＯＳトランジスタＱＰ５，ＱＮ９とから構成される。オフセットチェック信号ＯＣが“Ｈ”のとき、ＭＯＳトランジスタＱＰ４，ＱＰ５，ＱＮ８，ＱＮ９がオン状態となり、ノードＮ１とノードｂＮ２、及び、ノードＮ１とノードｂＮ２がそれぞれ電気的に接続される。
【００９６】
切断回路１５は、ノードＮ１，Ｎ２の間に接続されるＰチャネルＭＯＳトランジスタＱＰ６と、ノードｂＮ１，ｂＮ２の間に接続されるＰチャネルＭＯＳトランジスタＱＰ７とから構成される。センスアンプイネーブル信号ＳＡＥＮが“Ｈ”のとき、ノードＮ１とノードＮ２、及び、ノードｂＮ１とノードｂＮ２がそれぞれ電気的に切断される。
【００９７】
図４は、センスアンプイネーブル信号ＳＡＥＮを出力するリフレッシュ制御回路の主要部を示している。
【００９８】
リフレッシュ制御回路１６は、リフレッシュ信号発生回路１７及びオア回路ＯＲ１を含んでいる。リフレッシュ信号発生回路１７は、差動型センスアンプのオフセットを最小化するモードのときに“Ｈ”となるリフレッシュ信号ＲＥＦＲＥＳＨを出力する。
【００９９】
通常の読み出しモードのときに、オア回路ＯＲ１に入力されるセンスアンプイネーブル信号ＳＡＥＮが“Ｈ”となると、オア回路ＯＲ１の出力信号ＳＥＡＮも、“Ｈ”となる。
【０１００】
また、通常の読み出しモード以外のモードのときには、オア回路ＯＲ１に入力されるセンスアンプイネーブル信号ＳＡＥＮが“Ｌ”となる。
【０１０１】
この時、差動型センスアンプのオフセットを最小化するモードを実行する場合には、リフレッシュ信号ＲＥＦＲＥＳＨが“Ｈ”となるため、オア回路ＯＲ１の出力信号ＳＥＡＮも、“Ｈ”となる。一方、差動型センスアンプのオフセットを最小化するモードを実行しない場合には、リフレッシュ信号ＲＥＦＲＥＳＨが“Ｌ”となるため、オア回路ＯＲ１の出力信号ＳＥＡＮも、“Ｌ”となる。
【０１０２】
３． 応用例１
図５は、図２の半導体集積回路を半導体メモリに適用した場合の第１例を示している。
【０１０３】
メモリセルアレイ１８は、スタティック型メモリセルや、ダイナミック型メモリセルなどのアレイから構成される。ビット線ＢＬ１は、クランプ回路１９としてのＮチャネルＭＯＳトランジスタＱＮ１０を介してノードＮ２に接続される。また、ビット線ｂＢＬ１は、クランプ回路１９としてのＮチャネルＭＯＳトランジスタＱＮ１１を介してノードｂＮ２に接続される。
【０１０４】
４． 動作
図５の半導体集積回路の動作について説明する。
【０１０５】
通常の読み出しモードにおいては、メモリセルのデータは、ビット線対ＢＬ１，ｂＢＬ１の電位差として読み出され、この電位差は、差動型センスアンプ１１によりセンスされ、かつ、増幅される。
【０１０６】
ここで、ＳＯＩデバイスの場合には、同一の差動型センスアンプ１１に関して、“１”データを読み出す回数と“０”データを読み出す回数が等しくないと（例えば、同一データのみを連続して読み出していると）、動作回数の多いＭＯＳトランジスタの基板電位が変動し、その差動型センスアンプ１１にオフセット（ＭＯＳトランジスタの閾値のばらつき）が発生する。
【０１０７】
このオフセットを最小化するため、本発明では、通常の読み出しモード以外のモードにおいて、オフセットがなくなる又は十分に小さくなるまで、連続的又は断続的に、以下の動作を行う。
【０１０８】
▲１▼ オフセットチェックサイクル（図６参照）
このサイクルでは、差動型センスアンプ１１のオフセットをチェックする。
【０１０９】
まず、差動型センスアンプ１１を通常の動作モードで使用していないかを確認し、差動型センスアンプ１１を使用していないことが確認されたら、リフレッシュ信号ＲＥＦＲＥＳＨを“Ｈ”にする。
【０１１０】
イコライズ信号ＥＱを“Ｈ”にして、ノードＮ１，ｂＮ１を内部電源電位Ｖｄｄに設定した後、このイコライズ信号ＥＱを“Ｌ”にする。
【０１１１】
この後、センスアンプイネーブル信号ＳＡＥＮを“Ｈ”に設定し、これと同時又は少し遅れて、オフセットチェック信号ＯＣを“Ｈ”に設定する。
【０１１２】
オフセットチェック信号ＯＣが“Ｈ”になることにより、ノードＮ１とノードｂＮ２が電気的に接続され、ノードｂＮ１とノードＮ２が電気的に接続される。また、センスアンプイネーブル信号ＳＡＥＮが“Ｈ”となることにより、ノードＮ１とノードＮ２が電気的に切断され、ノードｂＮ１とノードｂＮ２が電気的に切断される。
【０１１３】
また、センスアンプイネーブル信号ＳＡＥＮが“Ｈ”となるため、差動型センスアンプ１１が動作状態となる。差動型センスアンプ１１の入力ノードＮ１，ｂＮ１には、電位差が生じていないため、差動型センスアンプ１１の出力データは、差動型センスアンプ１１のオフセットによってのみ決定される。
【０１１４】
即ち、差動型センスアンプ１１のオフセットに応じて、ノードＮ１，ｂＮ１のうちの一方が“１”状態（＝Ｖｄｄ）となり、他方が“０”状態（＝Ｖｓｓ）となる。同時に、ノードＮ１に出力されたデータは、ノードｂＮ２に転送され、ノードｂＮ１に出力されたデータは、Ｎ２に転送される。
【０１１５】
そして、制御信号ＤＷＬが“Ｈ”になると、ＭＯＳトランジスタＱＮ６，ＱＮ７がオン状態となるため、ノードＮ２，ｂＮ２のデータは、ラッチ回路１３にラッチされる。
【０１１６】
例えば、通常の読み出しモードにおいて、ノードＮ１に“１”、ノードｂＮ１に“０”が高頻度で読み出されている場合を考える。
【０１１７】
この場合、差動型センスアンプ１１内のＭＯＳトランジスタＱＮ０の閾値電圧は、通常よりも低い状態となっており、また、差動型センスアンプ１１内のＭＯＳトランジスタＱＰ１の閾値電圧は、通常よりも高い状態となっている。従って、オフセットチェックサイクルにおいてノードＮ１，ｂＮ１に内部電源電位Ｖｄｄが与えられると、ノードｂＮ１の電位が低下し、ノードＮ１に“１”、ノードｂＮ１に“０”がそれぞれ出力される。
【０１１８】
また、ノードＮ１の“１”データは、データ入れ替え回路１４を経由してノードｂＮ２に転送され、ノードｂＮ１の“０”データは、データ入れ替え回路１４を経由してノードＮ２に転送される。従って、ラッチ回路１３のノードＮ３は、“０”状態となり、ノードｂＮ３は、“１”状態となる。
【０１１９】
▲２▼ リフレッシュサイクル（図７参照）
このサイクルでは、差動型センスアンプ１１のオフセットを最小化する。
【０１２０】
まず、差動型センスアンプ１１を通常の動作モードで使用していないかを確認し、差動型センスアンプ１１を使用していないことが確認されたら、リフレッシュ信号ＲＥＦＲＥＳＨを“Ｈ”にする。
【０１２１】
イコライズ信号ＥＱを“Ｈ”にして、ノードＮ１，ｂＮ１を内部電源電位Ｖｄｄに設定した後、このイコライズ信号ＥＱを“Ｌ”にする。
【０１２２】
この後、制御信号ＤＷＬを“Ｈ”にすると、ラッチ回路１３にラッチされたデータは、ノードＮ２，ｂＮ２に出力される。
【０１２３】
例えば、ラッチ回路１３のノードＮ３が“０”状態、ノードｂＮ３が“１”状態のとき、ノードＮ２には、“０”データが出力され、ノードｂＮ２には、“１”データが出力される。また、この時、センスアンプイネーブル信号ＳＡＥＮは、“Ｌ”であるため、ＰチャネルＭＯＳトランジスタＱＰ６，ＱＰ７は、オン状態である。従って、ノードＮ２の“０”データは、ノードＮ１に転送され、かつ、ノードｂＮ２の“１”データは、ノードｂＮ１に転送される。
【０１２４】
この後、センスアンプイネーブル信号ＳＡＥＮを“Ｈ”に設定する。センスアンプイネーブル信号ＳＡＥＮが“Ｈ”となると、差動型センスアンプ１１が動作状態となる。差動型センスアンプ１１の入力ノードＮ１，ｂＮ１には、ラッチ回路１３のデータが出力されているため、差動型センスアンプ１１の出力データは、ラッチ回路１３のデータによって決定される。
【０１２５】
ここで、ラッチ回路１３にラッチされたデータは、オフセットチェックサイクルにおいて差動型センスアンプ１１から出力されたデータとは逆のデータである。言い換えれば、リフレッシュサイクルでは、通常の読み出しモードにおいて差動型センスアンプ１１に高頻度に入力されていたデータとは逆のデータが差動型センスアンプ１１に入力される。
【０１２６】
従って、リフレッシュサイクルでは、通常の読み出しモードにおいて高頻度で入力されるデータによりオン状態となるＭＯＳトランジスタとは異なるＭＯＳトランジスタがオン状態となり、そのＭＯＳトランジスタの閾値電圧が差動型センスアンプ１１のオフセットを低減する方向に変動する。
【０１２７】
例えば、通常の読み出しモードにおいて、ノードＮ１に“１”データ、ノードｂＮ１に“０”データが高頻度で読み出されている場合には、オフセットチェックサイクルでは、ラッチ回路１３のノードＮ３は、“０”状態、ノードｂＮ３は、“１”状態となるため、リフレッシュサイクルでは、差動型センスアンプ１１の入力ノードＮ１には、“０”データ、入力ノードｂＮ１には、“１”データがそれぞれ入力される。
【０１２８】
この場合、差動型センスアンプ１１内のＭＯＳトランジスタＱＰ０，ＱＮ１がオン状態となるため、ＮチャネルＭＯＳトランジスタＱＮ１の閾値電圧が低くなり、ＰチャネルＭＯＳトランジスタＱＰ１の閾値電圧が高くなる。つまり、ＭＯＳトランジスタＱＮ１の閾値電圧は、通常より低い状態にあるＭＯＳトランジスタＱＮ０の閾値電圧に等しくなる方向に変動し、ＭＯＳトランジスタＱＰ０の閾値電圧は、通常より高い状態にあるＭＯＳトランジスタＱＰ１の閾値電圧に等しくなる方向に変動する。
【０１２９】
このように、リフレッシュサイクルでは、通常の読み出しモードにおいて差動型センスアンプ１１に高頻度に入力されていたデータとは逆のデータが差動型センスアンプ１１に入力されるため、差動型センスアンプ１１のオフセットが最小化される。
【０１３０】
なお、上述の動作（オフセットチェックサイクル及びリフレッシュサイクル）中においては、制御信号ＣＬＡＭＰを“Ｌ”とし、ＭＯＳトランジスタＱＮ１０，ＱＮ１１をオフ状態として、ノードＮ２，ｂＮ２をビット線対ＢＬ１，ｂＢＬ１から電気的に切り離しておくのがよい。このようにすれば、ラッチ回路１３に対するデータの入出力動作において、大きな容量（ビット線対）を充電する必要がなく、高速動作を実現できるからである。
【０１３１】
５． 応用例２
図８は、図２の半導体集積回路を半導体メモリに適用した場合の第２例を示している。
【０１３２】
メモリセルアレイ１８は、スタティック型メモリセルや、ダイナミック型メモリセルなどのアレイから構成される。
【０１３３】
本例のメモリ回路の特徴は、複数のビット線（本例では、４つのビット線）ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が、カラム選択回路２０を経由して、ノードＮ２に接続され、同様に、複数のビット線ｂＢＬ１，ｂＢＬ２，ｂＢＬ３，ｂＢＬ４が、カラム選択回路２０を経由して、ノードｂＮ２に接続されている点にある。
【０１３４】
本発明を複数の差動型センスアンプを有する半導体メモリに適用する場合、オフセットを最小化する回路（又は動作手法）は、差動型センスアンプ１１ごとに適用される。従って、差動型センスアンプ１１に接続されるビット線対の数に関係なく、本発明を半導体メモリに適用することができる。
【０１３５】
６． 応用例３
図９は、図２の半導体集積回路を半導体メモリに適用した場合の第３例を示している。
【０１３６】
本例は、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）に関する。
【０１３７】
ＳＲＡＭのメモリセル１３Ａは、フリップフロップ接続された２つのインバータと、２つのトランスファゲートから構成される。このメモリセル１３Ａの構成は、例えば、図５のラッチ回路１３の構成と同一である。
【０１３８】
そこで、本例では、メモリセルアレイ１８内のメモリセル１３Ａを、オフセット情報をラッチするラッチ回路として使用する。
【０１３９】
このように、オフセット情報をメモリセルアレイ１８内のメモリセル１３Ａにラッチすれば、従来の半導体メモリに新たにラッチ回路を設ける必要がないため、チップサイズの増大を抑えることができる。
【０１４０】
７． むすび
本発明の第１実施の形態に関わる半導体集積回路によれば、プロセスばらつきやＳＯＩデバイスの動作頻度に起因して生じるオフセット（ＭＯＳトランジスタの閾値電圧のばらつき）を回路動作的手法により最小化し、オフセットによる動作速度の低下や誤ったセンス動作を防止することができる。
【０１４１】
［第２実施の形態］
１． 概要
図１０は、本発明の第２実施の形態に関わる半導体集積回路を示している。
【０１４２】
本例の半導体集積回路の特徴は、図１の半導体集積回路と比較すると、ラッチ回路１３、データ入れ替え回路１４及び切断回路１５の位置（又はレイアウト）が異なっている点に特徴を有する。
【０１４３】
例えば、本発明を半導体メモリに適用した場合を考えると、図１の例では、差動型センスアンプ１１とメモリセルアレイとの間に、ラッチ回路１３、データ入れ替え回路１４及び切断回路１５が配置される。これに対し、本例では、差動型センスアンプ１１とデータ入出力回路との間に、ラッチ回路１３、データ入れ替え回路１４及び切断回路１５が配置される。
【０１４４】
本例の場合、ラッチ回路１３は、差動型センスアンプ１１よりもデータ入出力回路側に設けられる。例えば、ＳＲＡＭの場合、差動型センスアンプ１１よりもデータ入出力回路側には、通常、データを一時的に保持するラッチ回路が配置されているため、差動型センスアンプ１１のオフセット情報は、このラッチ回路内にラッチさせることもできる。
【０１４５】
以下、本発明の半導体集積回路の接続関係について説明する。
【０１４６】
差動型センスアンプ１１は、ノードＮ１，ｂＮ１の間に接続される。差動型センスアンプは、例えば、図４２に示すような構成を有する。また、ノードＮ１，ｂＮ１の間には、ノードＮ１，ｂＮ１の電位を等しくするためのイコライズ回路１２が接続される。
【０１４７】
一方、ノードＮ２，ｂＮ２の間には、ラッチ回路１３が接続される。データ入れ替え回路１４は、ノードＮ１とノードｂＮ２の間に接続されると共に、ノードｂＮ１とノードＮ２の間に接続される。データ入れ替え回路１４は、ノードＮ１とノードｂＮ２を電気的に接続又は切断し、かつ、ノードｂＮ１とノードＮ２を電気的に接続又は切断する機能を有する。
【０１４８】
切断回路１５は、ノードＮ１とノードＮ２の間、及び、ノードｂＮ１とノードｂＮ２の間に接続される。切断回路１５は、ノードＮ１とノードＮ２を電気的に切断又は接続し、かつ、ノードｂＮ１とノードｂＮ２を電気的に切断又は接続する機能を有する。
【０１４９】
図１０の半導体集積回路の動作原理について簡単に説明する。
【０１５０】
差動型センスアンプ１１は、オフセットを有しているものとする。
【０１５１】
まず、イコライズ回路１２により、ノードＮ１，Ｎ２の電位を互いに等しくする。この後、差動型センスアンプ１１を動作させる。この時、差動型センスアンプ１１の２つの入力ノードＮ１，Ｎ２には、電位差が発生していないため、出力データは、差動型センスアンプ１１のオフセットのみに依存して決まる。
【０１５２】
この出力データ（オフセット情報）をラッチ回路１３にラッチする。この時、データ入れ替え回路１４は、ノードＮ１とノードｂＮ２を電気的に接続し、かつ、ノードｂＮ１とノードＮ２を電気的に接続する。また、切断回路１５は、ノードＮ１とノードＮ２を電気的に切断し、かつ、ノードｂＮ１とノードｂＮ２を電気的に切断する。
【０１５３】
従って、ノードＮ１の出力データは、ノードｂＮ２に転送され、かつ、ノードｂＮ１の出力データは、ノードＮ２に転送される。つまり、差動型センスアンプ１１の出力データの値に対して逆の値を有するデータがラッチ回路１３にラッチされる。
【０１５４】
この後、データ入れ替え回路１４は、ノードＮ１とノードｂＮ２を電気的に切断し、かつ、ノードｂＮ１とノードＮ２を電気的に切断する。また、切断回路１５は、ノードＮ１とノードＮ２を電気的に接続し、かつ、ノードｂＮ１とノードｂＮ２を電気的に接続する。
【０１５５】
従って、ノードＮ２の出力データは、ノードＮ１に転送され、かつ、ノードｂＮ２の出力データは、ノードｂＮ１に転送される。つまり、差動型センスアンプ１１の出力データの値に対して逆の値を有するデータ、即ち、オフセットを低減するデータが差動型センスアンプ１１に入力される。
【０１５６】
このように、本発明では、差動型センスアンプ１１のオフセットを低減させる方向に作用するデータを、差動型センスアンプ１１に入力し、差動型センスアンプ１１のオフセットを最小化する。
【０１５７】
２． 具体例
図１１は、図１０の半導体集積回路の具体例を示している。
【０１５８】
差動型センスアンプ１１は、ＰチャネルＭＯＳトランジスタＱＰ０，ＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ０，ＱＮ１，ＱＮ２から構成される。
【０１５９】
ＭＯＳトランジスタＱＰ０，ＱＮ０のゲートは、ノードＮ１及びＭＯＳトランジスタＱＰ１，ＱＮ１のドレインに接続される。ＭＯＳトランジスタＱＰ１，ＱＮ１のゲートは、ノードｂＮ１及びＭＯＳトランジスタＱＰ０，ＱＮ０のドレインに接続される。
【０１６０】
ＭＯＳトランジスタＱＰ０，ＱＰ１のソースは、内部電源ノードＶｄｄに接続され、ＭＯＳトランジスタＱＮ０，ＱＮ１のソースと接地点との間には、ＭＯＳトランジスタＱＮ２が接続される。ＭＯＳトランジスタＱＮ２のゲートには、センスアンプイネーブル信号ＳＡＥＮが入力される。
【０１６１】
イコライズ回路１２は、ＮチャネルＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５から構成される。ＭＯＳトランジスタＱＮ３は、ノードＮ１とノードｂＮ１の間に接続され、ＭＯＳトランジスタＱＮ４は、内部電源ノードＶｄｄとノードＮ１の間に接続され、ＭＯＳトランジスタＱＮ５は、内部電源ノードＶｄｄとノードｂＮ１の間に接続される。
【０１６２】
イコライズ信号ＥＱは、ＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５のゲートに入力される。イコライズ信号ＥＱが“Ｈ”になると、ノードＮ１，ｂＮ１が共に内部電源電位Ｖｄｄに設定される。
【０１６３】
なお、本例では、イコライズ回路１２は、ノードＮ１，ｂＮ１を共に内部電源電位Ｖｄｄに設定するが、例えば、これに代えて、ノードＮ１，ｂＮ１をＶｄｄ／２に設定するように、イコライズ回路１２を変形してもよい。この場合、差動型センスアンプ１１も、例えば、図３に示すように変形される。
【０１６４】
ラッチ回路１３は、ノードＮ３，ｂＮ３の間に接続されるフリップフロップ接続された２つのインバータＩ１，Ｉ２と、ノードＮ２とノードＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ６と、ノードｂＮ２とノードｂＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ７とから構成される。
【０１６５】
制御信号ＤＷＬが“Ｈ”のとき、ノードＮ２とノードＮ３が短絡され、かつ、ノードｂＮ２とノードｂＮ３が短絡される。
【０１６６】
なお、ラッチ回路１３は、例えば、メモリセルと同じ構成にすることができる。メモリセルがスタティック型メモリセルである場合、本例のように、ラッチ回路１３は、スタティック型メモリセルと同じ構成（ダミーセル）にすることができる。この場合、制御信号ＤＷＬは、ダミーワード線からＭＯＳトランジスタＱＮ６，ＱＮ７のゲートに供給される。
【０１６７】
データ入れ替え回路１４は、ノードＮ１とノードｂＮ２の間に接続されるＭＯＳトランジスタＱＰ４，ＱＮ８と、ノードｂＮ１とノードＮ２の間に接続されるＭＯＳトランジスタＱＰ５，ＱＮ９とから構成される。オフセットチェック信号ＯＣが“Ｈ”のとき、ＭＯＳトランジスタＱＰ４，ＱＰ５，ＱＮ８，ＱＮ９がオン状態となり、ノードＮ１とノードｂＮ２、及び、ノードＮ１とノードｂＮ２がそれぞれ電気的に接続される。
【０１６８】
切断回路１５は、ノードＮ１，Ｎ２の間に接続されるＰチャネルＭＯＳトランジスタＱＰ６と、ノードｂＮ１，ｂＮ２の間に接続されるＰチャネルＭＯＳトランジスタＱＰ７とから構成される。センスアンプイネーブル信号ＳＡＥＮが“Ｈ”のとき、ノードＮ１とノードＮ２、及び、ノードｂＮ１とノードｂＮ２がそれぞれ電気的に切断される。
【０１６９】
なお、本例の半導体集積回路の動作は、図５の半導体集積回路の動作と同じであるため、省略する。
【０１７０】
３． むすび
本発明の第２実施の形態に関わる半導体集積回路においても、プロセスばらつきやＳＯＩデバイスの動作頻度に起因して生じるオフセット（ＭＯＳトランジスタの閾値電圧のばらつき）を回路動作的手法により最小化し、オフセットによる動作速度の低下や誤ったセンス動作を防止することができる。
【０１７１】
［第３実施の形態］
１． 概要
図１２は、本発明の第３実施の形態に関わる半導体集積回路を示している。
【０１７２】
本例の半導体集積回路の特徴は、図１の半導体集積回路と比較すると、ラッチ回路１３の位置が異なっている点に特徴を有する。
【０１７３】
例えば、本発明を半導体メモリに適用した場合を考えると、図１の例では、差動型センスアンプ１１とメモリセルアレイとの間に、ラッチ回路１３、データ入れ替え回路１４及び切断回路１５が配置される。これに対し、本例では、差動型センスアンプ１１とメモリセルアレイとの間に、データ入れ替え回路１４及び切断回路１５が配置され、差動型センスアンプ１１とデータ入出力回路との間に、ラッチ回路１３が配置される。
【０１７４】
本例の場合、ラッチ回路１３は、差動型センスアンプ１１よりもデータ入出力回路側に設けられる。例えば、ＳＲＡＭの場合、差動型センスアンプ１１よりもデータ入出力回路側には、通常、データを一時的に保持するラッチ回路が配置されているため、差動型センスアンプ１１のオフセット情報は、このラッチ回路内にラッチさせることもできる。
【０１７５】
以下、本発明の半導体集積回路の接続関係について説明する。
【０１７６】
差動型センスアンプ１１は、ノードＮ１，ｂＮ１の間に接続される。差動型センスアンプは、例えば、図４２に示すような構成を有する。また、ノードＮ１，ｂＮ１の間には、ノードＮ１，ｂＮ１の電位を等しくするためのイコライズ回路１２が接続される。さらに、ノードＮ１，ｂＮ１の間には、ラッチ回路１３が接続される。
【０１７７】
一方、データ入れ替え回路１４は、ノードＮ１とノードｂＮ２の間に接続されると共に、ノードｂＮ１とノードＮ２の間に接続される。データ入れ替え回路１４は、ノードＮ１とノードｂＮ２を電気的に接続又は切断し、かつ、ノードｂＮ１とノードＮ２を電気的に接続又は切断する機能を有する。
【０１７８】
切断回路１５は、ノードＮ１とノードＮ２の間、及び、ノードｂＮ１とノードｂＮ２の間に接続される。切断回路１５は、ノードＮ１とノードＮ２を電気的に切断又は接続し、かつ、ノードｂＮ１とノードｂＮ２を電気的に切断又は接続する機能を有する。
【０１７９】
図１２の半導体集積回路の動作原理について簡単に説明する。
【０１８０】
差動型センスアンプ１１は、オフセットを有しているものとする。
【０１８１】
まず、イコライズ回路１２により、ノードＮ１，Ｎ２の電位を互いに等しくする。この後、差動型センスアンプ１１を動作させる。この時、差動型センスアンプ１１の２つの入力ノードＮ１，Ｎ２には、電位差が発生していないため、出力データは、差動型センスアンプ１１のオフセットのみに依存して決まる。この出力データ（オフセット情報）をラッチ回路１３にラッチする。
【０１８２】
この後、データ入れ替え回路１４は、ノードＮ１とノードｂＮ２を電気的に接続し、かつ、ノードｂＮ１とノードＮ２を電気的に接続する。また、切断回路１５は、ノードＮ１とノードＮ２を電気的に切断し、かつ、ノードｂＮ１とノードｂＮ２を電気的に切断する。
【０１８３】
従って、ノードＮ１の出力データは、ノードｂＮ２に転送され、かつ、ノードｂＮ１の出力データは、ノードＮ２に転送される。
【０１８４】
この後、データ入れ替え回路１４は、ノードＮ１とノードｂＮ２を電気的に切断し、かつ、ノードｂＮ１とノードＮ２を電気的に切断する。また、切断回路１５は、ノードＮ１とノードＮ２を電気的に接続し、かつ、ノードｂＮ１とノードｂＮ２を電気的に接続する。
【０１８５】
従って、ノードＮ２の出力データは、ノードＮ１に転送され、かつ、ノードｂＮ２の出力データは、ノードｂＮ１に転送される。つまり、差動型センスアンプ１１の出力データの値に対して逆の値を有するデータ、即ち、オフセットを低減するデータが差動型センスアンプ１１に入力される。
【０１８６】
このように、本発明では、差動型センスアンプ１１のオフセットを低減させる方向に作用するデータを、差動型センスアンプ１１に入力し、差動型センスアンプ１１のオフセットを最小化する。
【０１８７】
２． 具体例
図１３は、図１２の半導体集積回路の具体例を示している。
【０１８８】
差動型センスアンプ１１は、ＰチャネルＭＯＳトランジスタＱＰ０，ＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ０，ＱＮ１，ＱＮ２から構成される。
【０１８９】
ＭＯＳトランジスタＱＰ０，ＱＮ０のゲートは、ノードＮ１及びＭＯＳトランジスタＱＰ１，ＱＮ１のドレインに接続される。ＭＯＳトランジスタＱＰ１，ＱＮ１のゲートは、ノードｂＮ１及びＭＯＳトランジスタＱＰ０，ＱＮ０のドレインに接続される。
【０１９０】
ＭＯＳトランジスタＱＰ０，ＱＰ１のソースは、内部電源ノードＶｄｄに接続され、ＭＯＳトランジスタＱＮ０，ＱＮ１のソースと接地点との間には、ＭＯＳトランジスタＱＮ２が接続される。ＭＯＳトランジスタＱＮ２のゲートには、センスアンプイネーブル信号ＳＡＥＮが入力される。
【０１９１】
イコライズ回路１２は、ＮチャネルＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５から構成される。ＭＯＳトランジスタＱＮ３は、ノードＮ１とノードｂＮ１の間に接続され、ＭＯＳトランジスタＱＮ４は、内部電源ノードＶｄｄとノードＮ１の間に接続され、ＭＯＳトランジスタＱＮ５は、内部電源ノードＶｄｄとノードｂＮ１の間に接続される。
【０１９２】
イコライズ信号ＥＱは、ＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５のゲートに入力される。イコライズ信号ＥＱが“Ｈ”になると、ノードＮ１，ｂＮ１が共に内部電源電位Ｖｄｄに設定される。
【０１９３】
なお、本例では、イコライズ回路１２は、ノードＮ１，ｂＮ１を共に内部電源電位Ｖｄｄに設定するが、例えば、これに代えて、ノードＮ１，ｂＮ１をＶｄｄ／２に設定するように、イコライズ回路１２を変形してもよい。この場合、差動型センスアンプ１１も、例えば、図３に示すように変形される。
【０１９４】
ラッチ回路１３は、ノードＮ３，ｂＮ３の間に接続されるフリップフロップ接続された２つのインバータＩ１，Ｉ２と、ノードＮ１とノードＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ６と、ノードｂＮ１とノードｂＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ７とから構成される。
【０１９５】
制御信号ＤＷＬが“Ｈ”のとき、ノードＮ１とノードＮ３が短絡され、かつ、ノードｂＮ１とノードｂＮ３が短絡される。
【０１９６】
なお、本発明をＳＲＡＭに適用する場合、ラッチ回路１３は、既に、従来のＳＲＡＭに備わっているため、従来のＳＲＡＭにラッチ回路１３を新規に設ける必要はない。
【０１９７】
データ入れ替え回路１４は、ノードＮ１とノードｂＮ２の間に接続されるＭＯＳトランジスタＱＰ４，ＱＮ８と、ノードｂＮ１とノードＮ２の間に接続されるＭＯＳトランジスタＱＰ５，ＱＮ９とから構成される。オフセットチェック信号ＯＣが“Ｈ”のとき、ＭＯＳトランジスタＱＰ４，ＱＰ５，ＱＮ８，ＱＮ９がオン状態となり、ノードＮ１とノードｂＮ２、及び、ノードＮ１とノードｂＮ２がそれぞれ電気的に接続される。
【０１９８】
切断回路１５は、ノードＮ１，Ｎ２の間に接続されるＰチャネルＭＯＳトランジスタＱＰ６と、ノードｂＮ１，ｂＮ２の間に接続されるＰチャネルＭＯＳトランジスタＱＰ７とから構成される。センスアンプイネーブル信号ＳＡＥＮが“Ｈ”のとき、ノードＮ１とノードＮ２、及び、ノードｂＮ１とノードｂＮ２がそれぞれ電気的に切断される。
【０１９９】
３． 動作
図１３の半導体集積回路を半導体メモリに適用した場合の動作について説明する。
【０２００】
通常の読み出しモードにおいては、メモリセルのデータは、ビット線対ＢＬ１，ｂＢＬ１の電位差として読み出され、この電位差は、差動型センスアンプ１１によりセンスされ、かつ、増幅される。
【０２０１】
ここで、ＳＯＩデバイスの場合には、同一の差動型センスアンプ１１に関して、“１”データを読み出す回数と“０”データを読み出す回数が等しくないと（例えば、同一データのみを連続して読み出していると）、動作回数の多いＭＯＳトランジスタの基板電位が変動し、その差動型センスアンプ１１にオフセット（ＭＯＳトランジスタの閾値のばらつき）が発生する。
【０２０２】
このオフセットを最小化するため、本発明では、通常の読み出しモード以外のモードにおいて、オフセットがなくなる又は十分に小さくなるまで、連続的又は断続的に、以下の動作を行う。
【０２０３】
▲１▼ オフセットチェックサイクル（図１４参照）
このサイクルでは、差動型センスアンプ１１のオフセットをチェックする。
【０２０４】
まず、差動型センスアンプ１１を通常の動作モードで使用していないかを確認し、差動型センスアンプ１１を使用していないことが確認されたら、リフレッシュ信号ＲＥＦＲＥＳＨを“Ｈ”にする。
【０２０５】
イコライズ信号ＥＱを“Ｈ”にして、ノードＮ１，ｂＮ１を内部電源電位Ｖｄｄに設定した後、このイコライズ信号ＥＱを“Ｌ”にする。
【０２０６】
この後、センスアンプイネーブル信号ＳＡＥＮが“Ｈ”になると、差動型センスアンプ１１が動作状態となる。差動型センスアンプ１１の入力ノードＮ１，ｂＮ１には、電位差が生じていないため、差動型センスアンプ１１の出力データは、差動型センスアンプ１１のオフセットによってのみ決定される。
【０２０７】
この後、制御信号ＤＷＬが“Ｈ”になると、ＭＯＳトランジスタＱＮ６，ＱＮ７がオン状態となるため、ノードＮ１，ｂＮ１のデータは、ラッチ回路１３にラッチされる。
【０２０８】
▲２▼ リフレッシュサイクル（図１５参照）
このサイクルでは、差動型センスアンプ１１のオフセットを最小化する。
【０２０９】
まず、差動型センスアンプ１１を通常の動作モードで使用していないかを確認し、差動型センスアンプ１１を使用していないことが確認されたら、リフレッシュ信号ＲＥＦＲＥＳＨを“Ｈ”にする。
【０２１０】
イコライズ信号ＥＱを“Ｈ”にして、ノードＮ１，ｂＮ１を内部電源電位Ｖｄｄに設定した後、このイコライズ信号ＥＱを“Ｌ”にする。
【０２１１】
この後、制御信号ＤＷＬを“Ｈ”にすると、ラッチ回路１３にラッチされたデータは、ノードＮ１，ｂＮ１に出力される。
【０２１２】
また、オフセットチェック信号ＯＣを“Ｈ”に設定する。オフセットチェック信号ＯＣが“Ｈ”になると、ノードＮ１とノードｂＮ２が電気的に接続され、ノードｂＮ１とノードＮ２が電気的に接続される。また、センスアンプイネーブル信号ＳＡＥＮは、“Ｌ”を維持しているため、ノードＮ１とノードＮ２及びノードｂＮ１とノードｂＮ２は、共に、電気的に切断された状態となっている。
【０２１３】
従って、ノードＮ１の出力データは、ノードｂＮ２に転送され、ノードｂＮ１の出力データは、ノードＮ２に転送される。
【０２１４】
この後、センスアンプイネーブル信号ＳＡＥＮを“Ｈ”に設定する。センスアンプイネーブル信号ＳＡＥＮが“Ｈ”となると、差動型センスアンプ１１が動作状態となる。また、センスアンプイネーブル信号ＳＡＥＮが“Ｈ”となると、ＭＯＳトランジスタＱＰ６，ＱＰ７がオン状態となる。このため、ノードＮ２のデータは、ノードＮ１に転送され、ノードｂＮ２のデータは、ノードｂＮ１に転送される。
【０２１５】
このように、リフレッシュサイクルでは、通常の読み出しモードにおいて差動型センスアンプ１１に高頻度に入力されていたデータとは逆のデータが差動型センスアンプ１１に入力される。
【０２１６】
従って、リフレッシュサイクルでは、通常の読み出しモードにおいて高頻度で入力されるデータによりオン状態となるＭＯＳトランジスタとは異なるＭＯＳトランジスタがオン状態となり、そのＭＯＳトランジスタの閾値電圧が差動型センスアンプ１１のオフセットを低減する方向に変動する。
【０２１７】
４． むすび
本発明の第３実施の形態に関わる半導体集積回路においても、プロセスばらつきやＳＯＩデバイスの動作頻度に起因して生じるオフセット（ＭＯＳトランジスタの閾値電圧のばらつき）を回路動作的手法により最小化し、オフセットによる動作速度の低下や誤ったセンス動作を防止することができる。
【０２１８】
［第４実施の形態］
１． 前提
図１６は、半導体メモリの一般的な構成を示している。
【０２１９】
半導体メモリ（例えば、ＳＲＡＭ）では、センスアンプを複数のグループに分け、グループ単位でセンスアンプを活性化させることがよく行われる。
【０２２０】
例えば、センスアンプグループ１〜Ｎ（Ｎは、自然数）のうち、センスアンプグループ１内のセンスアンプが活性化され（動作状態）、その他のセンスアンプグループ２〜Ｎ内のセンスアンプグループが非活性化される（非動作状態）。この場合、例えば、メモリセルアレイ１１内のブロック１内のメモリセルのデータは、センスアンプグループ１、ラッチグループ１、マルチプレクサ２４及びデータ入出力回路２５を経由して、メモリチップの外部へ出力される。
【０２２１】
ところで、この期間、センスアンプグループ２〜Ｎ内のセンスアンプは、何もしていない。従って、センスアンプグループ２〜Ｎ内のセンスアンプについては、この期間、本発明に関わるリフレッシュ動作（オフセットをチェックし、オフセットを最小化する動作）を行うことができる。
【０２２２】
しかし、センスアンプグループ内のセンスアンプは、全て、同時に、動作状態となり、また、非動作状態となる。即ち、センスアンプグループ内のセンスアンプを、選択的に、動作／非動作状態とすることはない。
【０２２３】
一方、センスアンプグループ内の各センスアンプのオフセットについて考えると、当然に、センスアンプグループ内には、オフセットを有しないセンスアンプとオフセットを有するセンスアンプが混在している。また、オフセットを有するセンスアンプについても、そのオフセット（ＭＯＳトランジスタの閾値電圧のばらつき）の程度も、まちまちである。
【０２２４】
従って、この場合に、センスアンプグループ内の全てのセンスアンプのオフセットを最小化しようとすると、全てのセンスアンプのオフセットが最小化されるまで、全てのセンスアンプを動作させる必要があり、結果として、本発明に関わるリフレッシュ動作に非常に多くの消費電流を要することになってしまう。
【０２２５】
つまり、オフセットを有しないセンスアンプ及び数回のリフレッシュ動作でオフセットが解消されるセンスアンプについても、最も多くのリフレッシュ動作でオフセットが解消されるセンスアンプに付き合って、全てのリフレッシュ動作を行わなければならない。
【０２２６】
そこで、本実施の形態では、センスアンプグループ内の各センスアンプについて、選択的にリフレッシュ動作を行わせることができる半導体集積回路を提案する。この場合、オフセットが最小化されたセンスアンプについては、個別にリフレッシュ動作を停止し、オフセットが最小化されていないセンスアンプについてのみ、個別にリフレッシュ動作を継続することができることから、消費電力の削減には非常に効果的である。
【０２２７】
２． 概要
図１７は、本発明の第４実施の形態に関わる半導体集積回路を示している。
【０２２８】
差動型センスアンプ１１は、ノードＮ１，ｂＮ１の間に接続される。また、本例では、２つのラッチ回路２１Ａ，２１Ｂが、それぞれ、ノードＮ１，ｂＮ１の間に接続される。
【０２２９】
なお、ラッチ回路２１Ａ，２１Ｂのうちの１つは、上述の第１乃至第３の実施の形態で説明したラッチ回路（図１、図１０及び図１２の符号“１３”）をそのまま使用してもよい。また、ラッチ回路２１Ａ，２１Ｂのうちの１つは、従来の半導体メモリに備わっているラッチ回路を利用してもよい。
【０２３０】
また、ラッチ回路２１Ａ，２１Ｂは、共に、上述の第１乃至第３の実施の形態で説明したラッチ回路とは別に、新規に設けてもよい。
【０２３１】
検出回路２３には、ラッチ回路２１Ａにラッチされたデータ及びラッチ回路２１Ｂにラッチされたデータが入力される。検出回路２３は、ラッチ回路２１Ａ，２１Ｂのデータに基づいて、検出信号ＤＥＴを出力する。検出信号ＤＥＴは、本発明に関わるリフレッシュ動作（オフセットを最小化する動作）を継続するか又は停止するかを決定する信号である。
【０２３２】
検出信号ＤＥＴは、リフレッシュ制御回路１６に入力される。リフレッシュ制御回路１６は、検出信号ＤＥＴに基づいて、センスアンプイネーブル信号ＳＡＥＮの状態（“Ｈ”又は“Ｌ”）を決定する。
【０２３３】
図１７の半導体集積回路の動作原理について簡単に説明する。
【０２３４】
まず、第１リフレッシュ動作中のオフセットチェックモードにおいて差動型センスアンプ１１から読み出されたデータ（オフセット情報）がラッチ回路２１Ａにラッチされる。この後、第１リフレッシュ動作中のリフレッシュサイクルにおいて、差動型センスアンプ１１のオフセットを最小化する動作が行われる。オフセットを最小化する動作が終了したら、ラッチ回路２１Ａのデータは、ラッチ回路２１Ｂに転送される。
【０２３５】
第１リフレッシュ動作後に第２リフレッシュ動作が実行される。
【０２３６】
まず、第２リフレッシュ動作中のオフセットチェックモードにおいて差動型センスアンプ１１からデータ（オフセット情報）を読み出す。このデータは、ラッチ回路２１Ａにラッチされる。この後、ラッチ回路２１Ａにラッチされたデータの値とラッチ回路２１Ｂにラッチされたデータの値が検出回路２３により比較される。
【０２３７】
そして、この比較結果（検出信号ＤＥＴ）に基づいて、第２リフレッシュ動作中のリフレッシュサイクルを実行するか否かが決定される。
【０２３８】
リフレッシュ制御回路１６は、第２リフレッシュ動作中のリフレッシュサイクルを実行すると判断したときには、センスアンプイネーブル信号ＳＡＥＮを“Ｈ”に設定し、第２リフレッシュ動作中のリフレッシュサイクルを実行しないと判断したときには、センスアンプイネーブル信号ＳＡＥＮを“Ｌ”に設定する。
【０２３９】
例えば、第１リフレッシュ動作中のオフセットチェックサイクルでラッチ回路２１Ａにラッチされたデータ（ノードＮ１の値）が“１”であると仮定する。この場合、第２リフレッシュ動作中のオフセットチェックサイクルで差動型センスアンプ１１から読み出されたデータ（ノードＮ１の値）が“１”であると、第１リフレッシュ動作でオフセットが最小化されていないと判断され、第２リフレッシュ動作中のリフレッシュサイクルが実行される。
【０２４０】
また、第２リフレッシュ動作中のオフセットチェックサイクルで差動型センスアンプ１１から読み出されたデータ（ノードＮ１の値）が“０”であると、第１リフレッシュ動作でオフセットが最小化されたと判断され、リフレッシュ制御回路１６から出力されるセンスアンプイネーブル信号ＳＡＥＮが“Ｌ”となり、第２リフレッシュ動作中のリフレッシュサイクルは、実行されない。
【０２４１】
リフレッシュサイクルが実行されない場合は、ラッチ回路２１Ａにラッチされたデータは、ラッチ回路２１Ｂに転送されない。従って、この場合、差動型センスアンプ１１から読み出されたデータ“０”は、ラッチ回路２１Ｂにラッチされない。即ち、第２リフレッシュ動作以降は、常に、オフセットチェックサイクルで差動型センスアンプ１１から読み出されたデータの値（ラッチ回路２１Ａにラッチされたデータの値）とラッチ回路２１Ｂにラッチされたデータの値は、互いに異なるものとなる。
【０２４２】
このように、本実施の形態では、複数のリフレッシュ動作が繰り返し行われる場合、オフセットチェックサイクルにおいて差動型センスアンプ１１から同一のデータ（同一のオフセット情報）が出力され続けている間は、リフレッシュサイクル（オフセットを最小化する動作）が実行され続ける。一方、オフセットチェックサイクルにおいて差動型センスアンプ１１から異なるデータ（異なるオフセット情報）が出力されたときは、それ以降、リフレッシュサイクル（オフセットを最小化する動作）が実行されないようにしている。
【０２４３】
従って、差動型センスアンプ１１から異なるデータが出力された以降は、リフレッシュ動作中のリフレッシュサイクルが行われないため、消費電力の削減に貢献できる。
【０２４４】
なお、リフレッシュ動作中のオフセットチェックモードは、差動型センスアンプ１１から異なるデータが出力された以降も、常に行われ、差動型センスアンプ１１から出力されるデータ（ラッチ回路２１Ａにラッチされたデータ）とラッチ回路２１Ｂにラッチされたデータとの比較が実行される。
【０２４５】
３． 具体例
図１８は、図１７の半導体集積回路の具体例を示している。
【０２４６】
検出回路２３は、エクスクルーシブオア回路から構成される。検出回路２３の出力信号（検出信号ＤＥＴ）は、リフレッシュ制御回路１６内のナンド回路ＮＡ１に入力される。ナンド回路ＮＡ１は、リフレッシュ信号ＲＥＦＲＥＳＨと検出信号ＤＥＴとの論理積否定（ナンド）を実行する。
【０２４７】
ナンド回路ＮＡ１の出力信号は、ＭＯＳトランジスタＱＰ８，ＱＮ１２及びインバータＩ３から構成されるトランスファゲートを制御する。センスアンプイネーブル信号ＳＡＥＮは、このトランスファゲートが開いているとき、差動型センスアンプ１１に供給される。
【０２４８】
４． 動作
図１８の半導体集積回路の動作を説明する。
【０２４９】
まず、センスアンプグループ内のセンスアンプが通常動作で使用されないことを確認した後、リフレッシュ信号ＲＥＦＲＥＳＨが“１”となる。当初は、ラッチ回路２１Ａ，２１Ｂにラッチされたデータ（ノードＮ３の値）は、共に、“０”に設定されているため、検出回路（エクスクーシブオア回路）２３の出力信号は、“０”となっている。従って、ナンド回路ＮＡ１の出力信号は、“１”であり、センスアンプイネーブル信号ＳＡＥＮは、差動型センスアンプ１１に供給される。
【０２５０】
そして、オフセットチェックモードが実行され、差動型センスアンプ１１からデータ（オフセット情報）が読み出される。ここで、差動型センスアンプ１１内のＭＯＳトランジスタＱＮ０，ＱＮ１は、例えば、図１９に示すような状態となっており、ノードＮ１には、“１”データが出力されるものとする。
【０２５１】
オフセットチェック信号ＯＣ０が“Ｈ”となり、ラッチ回路２１Ａには、オフセット情報（ノードＮ３＝“０”、ノードｂＮ３＝“１”）がラッチされる。ラッチ回路２１Ａ，２１Ｂにラッチされたデータ（ノードＮ３の値）は、共に、“０”のままであるため、検出回路（エクスクーシブオア回路）２３の出力信号は、“０”のままとなる。従って、ナンド回路ＮＡ１の出力信号は、“１”であり、センスアンプイネーブル信号ＳＡＥＮは、差動型センスアンプ１１に供給される。
【０２５２】
この後、リフレッシュサイクルが実行される。即ち、制御信号ＤＷＬ０が“Ｈ”となると、ラッチ回路２１ＡのノードＮ３からノードＮ１に“０”データが転送され、ラッチ回路２１ＡのノードｂＮ３からノードｂＮ１に“１”データが転送される。これにより、差動型センスアンプ１１の状態は、そのオフセットが最小化する方向に変化する。
【０２５３】
この時、制御信号ＤＷＬ１も“Ｈ”に設定される。従って、ラッチ回路２１ＡのノードＮ３のデータは、ラッチ回路２１ＢのノードＮ３に転送され、ラッチ回路２１ＡのノードｂＮ３のデータは、ラッチ回路２１ＢのノードｂＮ３に転送される。つまり、ラッチ回路２１ＢのノードＮ３は、“０”となり、ラッチ回路２１ＢのノードｂＮ３は、“１”となる。
【０２５４】
次に、再び、オフセットチェックモードが実行され、差動型センスアンプ１１からデータ（オフセット情報）が読み出される。この時、図２０に示すように、オフセットが最小化されていなければ、差動型センスアンプ１１からノードＮ１に読み出されるデータ（オフセット情報）は、“１”のままとなる。
【０２５５】
この場合、オフセットチェック信号ＯＣ０が“Ｈ”となると、ラッチ回路２１Ａには、オフセット情報（ノードＮ３＝“０”、ノードｂＮ３＝“１”）がラッチされる。ラッチ回路２１Ａ，２１Ｂにラッチされたデータ（ノードＮ３の値）は、共に、“０”のままであるため、検出回路（エクスクーシブオア回路）２３の出力信号は、“０”のままとなる。従って、ナンド回路ＮＡ１の出力信号は、“１”であり、センスアンプイネーブル信号ＳＡＥＮは、差動型センスアンプ１１に供給される。
【０２５６】
この後、リフレッシュサイクルが実行される。即ち、制御信号ＤＷＬ０が“Ｈ”となると、ラッチ回路２１ＡのノードＮ３からノードＮ１に“０”データが転送され、ラッチ回路２１ＡのノードｂＮ３からノードｂＮ１に“１”データが転送される。これにより、差動型センスアンプ１１の状態は、そのオフセットが最小化する方向に変化する。
【０２５７】
この時、制御信号ＤＷＬ１も“Ｈ”に設定される。従って、ラッチ回路２１ＡのノードＮ３のデータは、ラッチ回路２１ＢのノードＮ３に転送され、ラッチ回路２１ＡのノードｂＮ３のデータは、ラッチ回路２１ＢのノードｂＮ３に転送される。つまり、ラッチ回路２１ＢのノードＮ３は、“０”となり、ラッチ回路２１ＢのノードｂＮ３は、“１”となる。
【０２５８】
次に、再び、オフセットチェックモードが実行され、差動型センスアンプ１１からデータ（オフセット情報）が読み出される。この時、図２１に示すように、オフセットが最小化されていれば、差動型センスアンプ１１からノードＮ１に読み出されるデータ（オフセット情報）は、“０”となる。
【０２５９】
この場合、オフセットチェック信号ＯＣ０が“Ｈ”となると、ラッチ回路２１Ａには、オフセット情報（ノードＮ３＝“１”、ノードｂＮ３＝“０”）がラッチされる。ラッチ回路２１Ａにラッチされたデータ（ノードＮ３の値）は、“１”となり、これは、ラッチ回路２１Ｂにラッチされたデータ（ノードＮ３の値）、即ち、“０”とは異なるため、検出回路（エクスクーシブオア回路）２３の出力信号は、“１”に変化する。従って、ナンド回路ＮＡ１の出力信号は、“０”となり、センスアンプイネーブル信号ＳＡＥＮは、差動型センスアンプ１１に供給されない。
【０２６０】
その結果、センスアンプイネーブル信号ＳＡＥＮは、差動型センスアンプ１１に供給されず、リフレッシュサイクルは、行われない。
【０２６１】
リフレッシュサイクルが実行されない場合、制御信号ＤＷＬ０が“Ｈ”となることはなく、また、制御信号ＤＷＬ１が“Ｈ”となることもない。
【０２６２】
従って、ラッチ回路２１ＡのノードＮ３のデータは、そのままラッチ回路２１Ａにラッチされ、ラッチ回路２１Ｂに転送されることはない。つまり、ラッチ回路２１ＡのノードＮ３は、“１”を保持し続け、ラッチ回路２１ＡのノードｂＮ３は、“０”を保持し続ける。また、ラッチ回路２１ＢのノードＮ３は、“０”を保持し続け、ラッチ回路２１ＢのノードｂＮ３は、“１”を保持し続ける。
【０２６３】
このため、次のオフセットチェックモードにおいても、差動型センスアンプ１１からラッチ回路２１ＡのノードＮ３に読み出されるデータ（“１”データ）とラッチ回路２１ＢのノードＮ３にラッチされたデータ（“０”データ）は、互いに異なる値になるため、この後、リフレッシュサイクルが行われることはない。
【０２６４】
５． むすび
本発明の第４実施の形態に関わる半導体集積回路では、差動型センスアンプのリフレッシュ動作（オフセットをチェックし、オフセットを最小化する動作）において、オフセットチェックサイクルで差動型センスアンプから異なるデータが出力されたときは、それ以降、その差動型センスアンプについてのリフレッシュサイクルが行われない。
【０２６５】
即ち、オフセットチェックサイクルで全ての差動型センスアンプのオフセットをチェックした後、オフセットが最小化されていない差動型センスアンプについてのみ、個別に、リフレッシュサイクルが実行されるため、消費電力の削減に貢献できる。
【０２６６】
［第５実施の形態］
１． 概要
本実施の形態では、例えば、上述の第１乃至第４実施の形態において、予め、差動型センスアンプのオフセットを予測し、その予測結果に基づいてリフレッシュ動作を行うための回路を提案する。
【０２６７】
２． 具体例
図２２は、本発明の第５実施の形態に関わる半導体集積回路を示している。
【０２６８】
差動型センスアンプに対応してラッチ回路２１が設けられる。ラッチ回路２１は、通常の読み出しモードにおいて、差動型センスアンプで増幅された読み出しデータをラッチする。
【０２６９】
なお、図１６に示したように、ＳＲＡＭの場合には、通常、１つの差動型センスアンプに対応して１つのラッチ回路が設けられるため、このラッチ回路を利用すれば、従来の半導体メモリに、新規に、ラッチ回路を設ける必要がない。
【０２７０】
読み出しデータは、カウンタ２３により常にモニタされる。カウンタ２３は、例えば、読み出しデータ（ノードＮ５の値）が“１”のとき、カウント値を１だけ増加させ、読み出しデータ（ノードＮ５の値）が“０”のとき、カウント値を１だけ減少させる。
【０２７１】
つまり、通常の読み出しモードにおいて、“１”データが読み出される回数と“０”データが読み出される回数が等しい場合には、カウンタ２３のカウント値は、０となる。また、“１”データの読み出し回数が“０”データの読み出し回数よりも多い場合には、カウンタ２３のカウント値は、プラスの値となり、“０”データの読み出し回数が“１”データの読み出し回数よりも多い場合には、カウンタ２３のカウント値は、マイナスの値となる。
【０２７２】
そして、カウンタ２３のカウント値の絶対値が所定値（１以上の自然数）以上である場合には、差動型センスアンプのオフセットが無視できない程度に大きいと予測し、リフレッシュ信号発生回路１７によりリフレッシュ信号の値を“Ｈ”とし、リフレッシュ動作を実行する。
【０２７３】
なお、リフレッシュ動作については、上述の第１乃至第３実施の形態に関わるリフレッシュ動作を採用してもよいし、また、これに代えて、以下のリフレッシュ動作を行ってもよい。
【０２７４】
即ち、カウンタ２３のカウント値の絶対値が所定値以上である場合には、上述のオフセットチェックサイクルを行わず、カウンタ２３のカウント値に基づいて、リフレッシュサイクルを実行する。
【０２７５】
例えば、カウンタのカウント値がプラスの値である場合には、“１”データの読み出し回数が“０”データの読み出し回数よりも多いのであるから、読み出しデータ（ノードＮ５の値）としては、“０”となるようなリフレッシュサイクルを実行する。ここで、カウンタ２３は、このリフレッシュサイクルにおいても、読み出しデータ（ノードＮ５の値）をモニタする。従って、カウンタ２３のカウント値が０になるまで、リフレッシュサイクルが繰り返し行われる。
【０２７６】
また、カウンタのカウント値がマイナスの値である場合には、“０”データの読み出し回数が“１”データの読み出し回数よりも多いのであるから、読み出しデータ（ノードＮ５の値）としては、“１”となるようなリフレッシュサイクルを実行する。ここで、カウンタ２３は、このリフレッシュサイクルにおいても、読み出しデータ（ノードＮ５の値）をモニタする。従って、カウンタ２３のカウント値が０になるまで、リフレッシュサイクルが繰り返し行われる。
【０２７７】
３． むすび
本発明の第５実施の形態に関わる半導体集積回路では、通常の読み出し動作において差動型センスアンプに入力されるデータをカウンタにより常にモニタし、“１”データの入力回数と“０”データの入力回数との比較により、差動型センスアンプのオフセットを予測する。そして、その予測結果に基づいて、オフセットを最小化するためのリフレッシュ動作を行う。
【０２７８】
この場合、差動型センスアンプのオフセットをチェックする上述のオフセットチェックサイクルが不要となるため、リフレッシュ動作の時間を短縮することができる。本実施の形態の半導体集積回路は、通常動作中において差動型センスアンプを使用していない期間が短い場合にも、十分にリフレッシュ動作を行うことができるため、オフセットによる動作速度の低下や誤ったセンス動作を十分に防止することができる。
【０２７９】
［第６実施の形態］
１． 概要
図２３は、本発明の第６実施の形態に関わる半導体集積回路を示している。
【０２８０】
差動型センスアンプ１１は、ノードＮ１，ｂＮ１の間に接続される。差動型センスアンプは、例えば、図４２に示すような構成を有する。また、ノードＮ１，ｂＮ１の間には、ノードＮ１，ｂＮ１の電位を等しくするためのイコライズ回路１２が接続される。
【０２８１】
一方、ノードＮ２，ｂＮ２の間には、ラッチ回路１３が接続される。データ入れ替え回路１４は、ノードＮ２とラッチ回路１３の内部ノードとの間に接続されると共に、ノードｂＮ２とラッチ回路１３の内部ノードとの間に接続される。
【０２８２】
なお、本例では、ノードＮ１とノードＮ２は、短絡され、ノードｂＮ１とノードｂＮ２は、短絡される。
【０２８３】
つまり、本例の半導体集積回路は、上述の第１実施の形態に関わる半導体集積回路（図１）と比べると、ノードＮ１とノードＮ２を切断又は接続し、かつ、ノードｂＮ１とノードｂＮ２を切断又は接続する切断回路を有していない点に特徴を有する。
【０２８４】
図２３の半導体集積回路の動作原理について簡単に説明する。
【０２８５】
差動型センスアンプ１１は、オフセットを有しているものとする。
【０２８６】
まず、イコライズ回路１２により、ノードＮ１，Ｎ２の電位を互いに等しくする。この後、差動型センスアンプ１１を動作させる。この時、差動型センスアンプ１１の２つの入力ノードＮ１，Ｎ２には、電位差が発生していないため、出力データは、差動型センスアンプ１１のオフセットのみに依存して決まる。
【０２８７】
この出力データ（オフセット情報）を、データ入れ替え回路１４を経由して、ラッチ回路１３にラッチする。ここで、データ入れ替え回路１４は、出力データの値とは逆の値を有するデータをラッチ回路１３にラッチさせる機能を有する。
【０２８８】
この後、ラッチ回路１３にラッチされたデータ、即ち、オフセットチェック時に差動型センスアンプから出力された出力データの値とは逆の値を有するデータが差動型センスアンプに入力される。
【０２８９】
このように、本発明では、差動型センスアンプ１１のオフセットを低減させる方向に作用するデータを、差動型センスアンプ１１に入力し、差動型センスアンプ１１のオフセットを最小化する。
【０２９０】
２． 具体例
図２４は、図２３の半導体集積回路の具体例を示している。
【０２９１】
差動型センスアンプ１１は、ＰチャネルＭＯＳトランジスタＱＰ０，ＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ０，ＱＮ１，ＱＮ２から構成される。
【０２９２】
ＭＯＳトランジスタＱＰ０，ＱＮ０のゲートは、ノードＮ１及びＭＯＳトランジスタＱＰ１，ＱＮ１のドレインに接続される。ＭＯＳトランジスタＱＰ１，ＱＮ１のゲートは、ノードｂＮ１及びＭＯＳトランジスタＱＰ０，ＱＮ０のドレインに接続される。
【０２９３】
ＭＯＳトランジスタＱＰ０，ＱＰ１のソースは、内部電源ノードＶｄｄに接続され、ＭＯＳトランジスタＱＮ０，ＱＮ１のソースと接地点との間には、ＭＯＳトランジスタＱＮ２が接続される。ＭＯＳトランジスタＱＮ２のゲートには、センスアンプイネーブル信号ＳＡＥＮが入力される。
【０２９４】
イコライズ回路１２は、ＮチャネルＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５から構成される。ＭＯＳトランジスタＱＮ３は、ノードＮ１とノードｂＮ１の間に接続され、ＭＯＳトランジスタＱＮ４は、内部電源ノードＶｄｄとノードＮ１の間に接続され、ＭＯＳトランジスタＱＮ５は、内部電源ノードＶｄｄとノードｂＮ１の間に接続される。
【０２９５】
イコライズ信号ＥＱは、ＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５のゲートに入力される。イコライズ信号ＥＱが“Ｈ”になると、ノードＮ１，ｂＮ１が共に内部電源電位Ｖｄｄに設定される。
【０２９６】
なお、本例では、イコライズ回路１２は、ノードＮ１，ｂＮ１を共に内部電源電位Ｖｄｄに設定するが、例えば、これに代えて、ノードＮ１，ｂＮ１をＶｄｄ／２に設定するように、イコライズ回路１２を変形してもよい。この場合、差動型センスアンプ１１も、例えば、図３に示すように変形される。
【０２９７】
また、本実施の形態に限らず、上述した全ての実施の形態及び後述する全ての実施の形態において、センスアンプは、例えば、図２６に示すような構成を有していてもよい。
【０２９８】
ラッチ回路１３は、ノードＮ３，ｂＮ３の間に接続されるフリップフロップ接続された２つのインバータＩ１，Ｉ２と、ノードＮ２とノードＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ６と、ノードｂＮ２とノードｂＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ７とから構成される。
【０２９９】
制御信号ＤＷＬが“Ｈ”のとき、ノードＮ２とノードＮ３が短絡され、かつ、ノードｂＮ２とノードｂＮ３が短絡される。
【０３００】
なお、ラッチ回路１３は、例えば、メモリセルと同じ構成にすることができる。メモリセルがスタティック型メモリセルである場合、本例のように、ラッチ回路１３は、スタティック型メモリセルと同じ構成（ダミーセル）にすることができる。この場合、制御信号ＤＷＬは、ダミーワード線からＭＯＳトランジスタＱＮ６，ＱＮ７のゲートに供給される。
【０３０１】
データ入れ替え回路１４は、ノードＮ２とラッチ回路１３の内部ノードｂＮ３との間に接続されるＭＯＳトランジスタＱＮ８と、ノードｂＮ２とラッチ回路１３の内部ノードＮ３との間に接続されるＭＯＳトランジスタＱＮ９とから構成される。
【０３０２】
オフセットチェック信号ＯＣが“Ｈ”のとき、ＭＯＳトランジスタＱＮ８，ＱＮ９がオン状態となり、ノードＮ２とラッチ回路１３の内部ノードｂＮ３が電気的に接続され、かつ、ノードｂＮ２とラッチ回路１３の内部ノードＮ３が電気的に接続される。
【０３０３】
切断回路１５は、例えば、ラッチ回路１３とメモリセルアレイとの間に配置され、ノードＮ２，ｂＮ２とビット線対とを電気的に切断し、ノードＮ２，ｂＮ２に生じる寄生容量を低減するために設けられる。
【０３０４】
３． 動作
図２４の半導体集積回路の動作について説明する。
【０３０５】
通常の読み出しモードにおいては、メモリセルのデータは、ビット線対ＢＬ１，ｂＢＬ１の電位差として読み出され、この電位差は、差動型センスアンプ１１によりセンスされ、かつ、増幅される。
【０３０６】
ここで、ＳＯＩデバイスの場合には、同一の差動型センスアンプ１１に関して、“１”データを読み出す回数と“０”データを読み出す回数が等しくないと（例えば、同一データのみを連続して読み出していると）、動作回数の多いＭＯＳトランジスタの基板電位が変動し、その差動型センスアンプ１１にオフセット（ＭＯＳトランジスタの閾値のばらつき）が発生する。
【０３０７】
このオフセットを最小化するため、本発明では、通常の読み出しモード以外のモードにおいて、オフセットがなくなる又は十分に小さくなるまで、連続的又は断続的に、以下の動作を行う。
【０３０８】
▲１▼ オフセットチェックサイクル（図２７参照）
このサイクルでは、差動型センスアンプ１１のオフセットをチェックする。
【０３０９】
まず、差動型センスアンプ１１を通常の動作モードで使用していないかを確認し、差動型センスアンプ１１を使用していないことが確認されたら、リフレッシュ信号ＲＥＦＲＥＳＨを“Ｈ”にする。制御信号Ｉｓｏｌａｔｅは、常に、“Ｈ”であり、ＭＯＳトランジスタＱＰ６，ＱＰ７は、常に、オフ状態となっている。
【０３１０】
イコライズ信号ＥＱを“Ｈ”にして、ノードＮ１，ｂＮ１を内部電源電位Ｖｄｄに設定した後、このイコライズ信号ＥＱを“Ｌ”にする。
【０３１１】
この後、センスアンプイネーブル信号ＳＡＥＮを“Ｈ”に設定し、これと同時又は少し遅れて、オフセットチェック信号ＯＣを“Ｈ”に設定する。
【０３１２】
センスアンプイネーブル信号ＳＡＥＮが“Ｈ”となると、差動型センスアンプ１１が動作状態となる。差動型センスアンプ１１の入力ノードＮ１，ｂＮ１には、電位差が生じていないため、差動型センスアンプ１１の出力データは、差動型センスアンプ１１のオフセットによってのみ決定される。
【０３１３】
即ち、差動型センスアンプ１１のオフセットに応じて、ノードＮ１，ｂＮ１のうちの一方が“１”状態（＝Ｖｄｄ）となり、他方が“０”状態（＝Ｖｓｓ）となる。
【０３１４】
また、オフセットチェック信号ＯＣが“Ｈ”になることにより、ノードＮ２とラッチ回路１３の内部ノードｂＮ３が電気的に接続され、ノードｂＮ２とラッチ回路１３の内部ノードｂＮ３が電気的に接続される。
【０３１５】
従って、ノードＮ１に出力されたデータは、ノードＮ２を経由して、ラッチ回路１３の内部ノードｂＮ３に転送され、ノードｂＮ１に出力されたデータは、ノードｂＮ２を経由して、ラッチ回路１３の内部ノードＮ３に転送される。
【０３１６】
例えば、通常の読み出しモードにおいて、ノードＮ１に“１”、ノードｂＮ１に“０”が高頻度で読み出されている場合を考える。
【０３１７】
この場合、差動型センスアンプ１１内のＭＯＳトランジスタＱＮ０の閾値電圧は、通常よりも低い状態となっており、また、差動型センスアンプ１１内のＭＯＳトランジスタＱＰ１の閾値電圧は、通常よりも高い状態となっている。従って、オフセットチェックサイクルにおいてノードＮ１，ｂＮ１に内部電源電位Ｖｄｄが与えられると、ノードｂＮ１の電位が低下し、ノードＮ１に“１”、ノードｂＮ１に“０”がそれぞれ出力される。
【０３１８】
また、ノードＮ１の“１”データは、データ入れ替え回路１４を経由して、ラッチ回路１３の内部ノードｂＮ３に転送され、ノードｂＮ１の“０”データは、データ入れ替え回路１４を経由して、ラッチ回路１３の内部ノードＮ３に転送される。従って、ラッチ回路１３のノードＮ３は、“０”状態となり、ノードｂＮ３は、“１”状態となる。
【０３１９】
▲２▼ リフレッシュサイクル（図２８参照）
このサイクルでは、差動型センスアンプ１１のオフセットを最小化する。
【０３２０】
まず、差動型センスアンプ１１を通常の動作モードで使用していないかを確認し、差動型センスアンプ１１を使用していないことが確認されたら、リフレッシュ信号ＲＥＦＲＥＳＨを“Ｈ”にする。制御信号Ｉｓｏｌａｔｅは、常に、“Ｈ”であり、ＭＯＳトランジスタＱＰ６，ＱＰ７は、常に、オフ状態となっている。
【０３２１】
イコライズ信号ＥＱを“Ｈ”にして、ノードＮ１，ｂＮ１を内部電源電位Ｖｄｄに設定した後、このイコライズ信号ＥＱを“Ｌ”にする。
【０３２２】
この後、制御信号ＤＷＬを“Ｈ”にすると、ラッチ回路１３にラッチされたデータは、差動型センスアンプ１１の入力ノードに転送される。
【０３２３】
例えば、ラッチ回路１３のノードＮ３が“０”状態、ノードｂＮ３が“１”状態のとき、ノードＮ１には、“０”データが出力され、ノードｂＮ１には、“１”データが転送される。
【０３２４】
この後、センスアンプイネーブル信号ＳＡＥＮを“Ｈ”に設定する。センスアンプイネーブル信号ＳＡＥＮが“Ｈ”となると、差動型センスアンプ１１が動作状態となる。差動型センスアンプ１１の入力ノードＮ１，ｂＮ１には、ラッチ回路１３のデータが出力されているため、差動型センスアンプ１１の出力データは、ラッチ回路１３のデータによって決定される。
【０３２５】
ここで、ラッチ回路１３にラッチされたデータは、オフセットチェックサイクルにおいて差動型センスアンプ１１から出力されたデータとは逆のデータである。言い換えれば、リフレッシュサイクルでは、通常の読み出しモードにおいて差動型センスアンプ１１に高頻度に入力されていたデータとは逆のデータが差動型センスアンプ１１に入力される。
【０３２６】
従って、リフレッシュサイクルでは、通常の読み出しモードにおいて高頻度で入力されるデータによりオン状態となるＭＯＳトランジスタとは異なるＭＯＳトランジスタがオン状態となり、そのＭＯＳトランジスタの閾値電圧が差動型センスアンプ１１のオフセットを低減する方向に変動する。
【０３２７】
例えば、通常の読み出しモードにおいて、ノードＮ１に“１”データ、ノードｂＮ１に“０”データが高頻度で読み出されている場合には、オフセットチェックサイクルでは、ラッチ回路１３のノードＮ３は、“０”状態、ノードｂＮ３は、“１”状態となるため、リフレッシュサイクルでは、差動型センスアンプ１１の入力ノードＮ１には、“０”データ、入力ノードｂＮ１には、“１”データがそれぞれ入力される。
【０３２８】
この場合、差動型センスアンプ１１内のＭＯＳトランジスタＱＰ０，ＱＮ１がオン状態となるため、ＮチャネルＭＯＳトランジスタＱＮ１の閾値電圧が低くなり、ＰチャネルＭＯＳトランジスタＱＰ１の閾値電圧が高くなる。つまり、ＭＯＳトランジスタＱＮ１の閾値電圧は、通常より低い状態にあるＭＯＳトランジスタＱＮ０の閾値電圧に等しくなる方向に変動し、ＭＯＳトランジスタＱＰ０の閾値電圧は、通常より高い状態にあるＭＯＳトランジスタＱＰ１の閾値電圧に等しくなる方向に変動する。
【０３２９】
このように、リフレッシュサイクルでは、通常の読み出しモードにおいて差動型センスアンプ１１に高頻度に入力されていたデータとは逆のデータが差動型センスアンプ１１に入力されるため、差動型センスアンプ１１のオフセットが最小化される。
【０３３０】
４． 変形例
図２５は、図２４の半導体集積回路の変形例を示している。
【０３３１】
本例の半導体集積回路の特徴は、上述の図２４の半導体集積回路と比べると、ノードＮ１とノードＮ２の間及びノードｂＮ１とノードｂＮ２の間に、切断回路１５Ａが接続された点に特徴を有する。
【０３３２】
この場合、データ入れ替え回路１４内のＭＯＳトランジスタＱＮ８は、ノードＮ１とラッチ回路１３の内部ノードｂＮ３との間に接続され、データ入れ替え回路１４内のＭＯＳトランジスタＱＮ９は、ノードｂＮ１とラッチ回路１３の内部ノードＮ３との間に接続される。
【０３３３】
なお、動作は、図２４の半導体集積回路の動作（図２７及び図２８を参照）と同じとなるため、その説明については、省略する。
【０３３４】
５． むすび
本発明の第６実施の形態に関わる半導体集積回路によれば、プロセスばらつきやＳＯＩデバイスの動作頻度に起因して生じるオフセット（ＭＯＳトランジスタの閾値電圧のばらつき）を回路動作的手法により最小化し、オフセットによる動作速度の低下や誤ったセンス動作を防止することができる。
【０３３５】
［第７実施の形態］
１． 概要
図２９は、本発明の第７実施の形態に関わる半導体集積回路を示している。
【０３３６】
差動型センスアンプ１１は、ノードＮ１，ｂＮ１の間に接続される。差動型センスアンプは、例えば、図４２に示すような構成を有する。また、ノードＮ１，ｂＮ１の間には、ノードＮ１，ｂＮ１の電位を等しくするためのイコライズ回路１２が接続される。
【０３３７】
一方、ノードＮ２，ｂＮ２の間には、ラッチ回路１３が接続される。データ入れ替え回路１４は、ノードＮ２とラッチ回路１３の内部ノードとの間に接続されると共に、ノードｂＮ２とラッチ回路１３の内部ノードとの間に接続される。
【０３３８】
なお、本例では、ノードＮ１とノードＮ２は、短絡され、ノードｂＮ１とノードｂＮ２は、短絡される。
【０３３９】
つまり、本例の半導体集積回路は、上述の第２実施の形態に関わる半導体集積回路（図１０）と比べると、ノードＮ１とノードＮ２を切断又は接続し、かつ、ノードｂＮ１とノードｂＮ２を切断又は接続する切断回路を有していない点に特徴を有する。
【０３４０】
図２９の半導体集積回路の動作原理について簡単に説明する。
【０３４１】
差動型センスアンプ１１は、オフセットを有しているものとする。
【０３４２】
まず、イコライズ回路１２により、ノードＮ１，Ｎ２の電位を互いに等しくする。この後、差動型センスアンプ１１を動作させる。この時、差動型センスアンプ１１の２つの入力ノードＮ１，Ｎ２には、電位差が発生していないため、出力データは、差動型センスアンプ１１のオフセットのみに依存して決まる。
【０３４３】
この出力データ（オフセット情報）を、データ入れ替え回路１４を経由して、ラッチ回路１３にラッチする。ここで、データ入れ替え回路１４は、出力データの値とは逆の値を有するデータをラッチ回路１３にラッチさせる機能を有する。
【０３４４】
この後、ラッチ回路１３にラッチされたデータ、即ち、オフセットチェック時に差動型センスアンプから出力された出力データの値とは逆の値を有するデータが差動型センスアンプに入力される。
【０３４５】
このように、本発明では、差動型センスアンプ１１のオフセットを低減させる方向に作用するデータを、差動型センスアンプ１１に入力し、差動型センスアンプ１１のオフセットを最小化する。
【０３４６】
２． 具体例
図３０は、図２９の半導体集積回路の具体例を示している。
【０３４７】
差動型センスアンプ１１は、ＰチャネルＭＯＳトランジスタＱＰ０，ＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ０，ＱＮ１，ＱＮ２から構成される。
【０３４８】
ＭＯＳトランジスタＱＰ０，ＱＮ０のゲートは、ノードＮ１及びＭＯＳトランジスタＱＰ１，ＱＮ１のドレインに接続される。ＭＯＳトランジスタＱＰ１，ＱＮ１のゲートは、ノードｂＮ１及びＭＯＳトランジスタＱＰ０，ＱＮ０のドレインに接続される。
【０３４９】
ＭＯＳトランジスタＱＰ０，ＱＰ１のソースは、内部電源ノードＶｄｄに接続され、ＭＯＳトランジスタＱＮ０，ＱＮ１のソースと接地点との間には、ＭＯＳトランジスタＱＮ２が接続される。ＭＯＳトランジスタＱＮ２のゲートには、センスアンプイネーブル信号ＳＡＥＮが入力される。
【０３５０】
イコライズ回路１２は、ＮチャネルＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５から構成される。ＭＯＳトランジスタＱＮ３は、ノードＮ１とノードｂＮ１の間に接続され、ＭＯＳトランジスタＱＮ４は、内部電源ノードＶｄｄとノードＮ１の間に接続され、ＭＯＳトランジスタＱＮ５は、内部電源ノードＶｄｄとノードｂＮ１の間に接続される。
【０３５１】
イコライズ信号ＥＱは、ＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５のゲートに入力される。イコライズ信号ＥＱが“Ｈ”になると、ノードＮ１，ｂＮ１が共に内部電源電位Ｖｄｄに設定される。
【０３５２】
なお、本例では、イコライズ回路１２は、ノードＮ１，ｂＮ１を共に内部電源電位Ｖｄｄに設定するが、例えば、これに代えて、ノードＮ１，ｂＮ１をＶｄｄ／２に設定するように、イコライズ回路１２を変形してもよい。この場合、差動型センスアンプ１１も、例えば、図３に示すように変形される。
【０３５３】
また、本実施の形態に限らず、上述した全ての実施の形態及び後述する全ての実施の形態において、センスアンプは、例えば、図２６に示すような構成を有していてもよい。
【０３５４】
ラッチ回路１３は、ノードＮ３，ｂＮ３の間に接続されるフリップフロップ接続された２つのインバータＩ１，Ｉ２と、ノードＮ２とノードＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ６と、ノードｂＮ２とノードｂＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ７とから構成される。
【０３５５】
制御信号ＤＷＬが“Ｈ”のとき、ノードＮ２とノードＮ３が短絡され、かつ、ノードｂＮ２とノードｂＮ３が短絡される。
【０３５６】
なお、ラッチ回路１３は、例えば、メモリセルと同じ構成にすることができる。メモリセルがスタティック型メモリセルである場合、本例のように、ラッチ回路１３は、スタティック型メモリセルと同じ構成（ダミーセル）にすることができる。この場合、制御信号ＤＷＬは、ダミーワード線からＭＯＳトランジスタＱＮ６，ＱＮ７のゲートに供給される。
【０３５７】
データ入れ替え回路１４は、ノードＮ２とラッチ回路１３の内部ノードｂＮ３との間に接続されるＭＯＳトランジスタＱＮ８と、ノードｂＮ２とラッチ回路１３の内部ノードＮ３との間に接続されるＭＯＳトランジスタＱＮ９とから構成される。
【０３５８】
オフセットチェック信号ＯＣが“Ｈ”のとき、ＭＯＳトランジスタＱＮ８，ＱＮ９がオン状態となり、ノードＮ２とラッチ回路１３の内部ノードｂＮ３が電気的に接続され、かつ、ノードｂＮ２とラッチ回路１３の内部ノードＮ３が電気的に接続される。
【０３５９】
切断回路１５は、例えば、ラッチ回路１３とメモリセルアレイとの間に配置され、ノードＮ２，ｂＮ２とビット線対とを電気的に切断し、ノードＮ２，ｂＮ２に生じる寄生容量を低減するために設けられる。
【０３６０】
なお、本実施の形態に関わる半導体集積回路の動作は、上述の第６実施の形態に関わる半導体集積回路の動作と同じであるため、その説明については、省略する。
【０３６１】
４． むすび
本発明の第７実施の形態に関わる半導体集積回路によれば、プロセスばらつきやＳＯＩデバイスの動作頻度に起因して生じるオフセット（ＭＯＳトランジスタの閾値電圧のばらつき）を回路動作的手法により最小化し、オフセットによる動作速度の低下や誤ったセンス動作を防止することができる。
【０３６２】
［第８実施の形態］
１． 概要
上述の第１、第２、第３、第６及び第７実施の形態に関わる半導体集積回路では、センスアンプごとに、そのセンスアンプのオフセットを最小化する動作を行っている。即ち、センスアンプごとに、オフセットチェックを行い、そのオフセットチェック結果に基づいて、オフセットを最小化するリフレッシュを行う。また、オフセットチェック及びリフレッシュは、リフレッシュ動作の最中（リフレッシュ信号ＲＥＦＲＥＳＨが“Ｈ”のとき）は、常に、センスアンプごとに、行われる。
【０３６３】
また、第４実施の形態に関わる半導体集積回路では、オフセットが最小化されたか否かをセンスアンプごとに検出し、オフセットが最小化されたセンスアンプについては、その後、リフレッシュを行わないようにして、低消費電力化を図っている。また、第５実施の形態に関わる半導体集積回路では、オフセットチェックを行わずに、カウンタにより、通常動作時にセンスアンプに入力される読み出しデータを常にモニタし、このモニタ結果に基づいてセンスアンプの状態（オフセット情報）を予測し、リフレッシュを行うようにしている。
【０３６４】
これに対し、本実施の形態では、オフセットチェック及びリフレッシュについては、上述の第１、第２、第３、第６及び第７実施の形態に関わる半導体集積回路と同様の手法で、センスアンプごとに行う。
【０３６５】
但し、本実施の形態では、所定の条件を満たしたときには、全てのセンスアンプについて、オフセットチェック及びリフレッシュを強制的に終了させる。
【０３６６】
その所定の条件とは、ヒストリー効果に起因するオフセット（閾値電圧のばらつき）が最大となるセンスアンプについて、そのオフセットが最小化されたこと、である。ここで、ヒストリー効果に起因するオフセットが最大となる場合とは、常に、センスアンプに同一データが入力される場合である。
【０３６７】
そこで、本実施の形態では、ヒストリー効果に起因するセンスアンプのオフセットを最大とする回路（ワースト条件を作り出す回路）と、そのセンスアンプのオフセットが最小化されたか否かを検出する回路と、そのセンスアンプのオフセットが最小化された場合には、全てのセンスアンプについて、オフセットチェック及びリフレッシュを強制的に終了させる回路とを提案する。
【０３６８】
２． 具体例
図３１は、本発明の第８実施の形態に関わる半導体集積回路の第１例を示している。図３２は、図３１の補助アレイ及びこれに対応するセンスアンプの回路構成を詳細に示している。
【０３６９】
補助アレイ１８Ａは、メモリセルアレイ１８に隣接して配置される。補助アレイは、１つのビット線対ＢＬ００，ｂＢＬ００に接続される複数のセル（ＮチャネルＭＯＳトランジスタ）から構成される。
【０３７０】
一端がビット線ＢＬ００に接続されるＭＯＳトランジスタの他端は、電源端子Ｖｄｄに接続される。一端がビット線ｂＢＬ００に接続されるＭＯＳトランジスタの他端は、接地点Ｖｓｓに接続される。各ＭＯＳトランジスタのゲートは、メモリセルアレイ１８内のメモリセルと同様に、ワード線ＷＬ０，ＷＬ１，・・・に接続される。これにより、ヒストリー効果に起因するセンスアンプのオフセットを最大とする回路（ワースト条件を作り出す回路）が実現される。
【０３７１】
なお、補助アレイ１８Ａは、メモリセルアレイ１８内に設けても構わない。
【０３７２】
差動型センスアンプ１１は、ＰチャネルＭＯＳトランジスタＱＰ０，ＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ０，ＱＮ１，ＱＮ２から構成される。
【０３７３】
ＭＯＳトランジスタＱＰ０，ＱＮ０のゲートは、ノードＮ１及びＭＯＳトランジスタＱＰ１，ＱＮ１のドレインに接続される。ＭＯＳトランジスタＱＰ１，ＱＮ１のゲートは、ノードｂＮ１及びＭＯＳトランジスタＱＰ０，ＱＮ０のドレインに接続される。
【０３７４】
ＭＯＳトランジスタＱＰ０，ＱＰ１のソースは、内部電源ノードＶｄｄに接続され、ＭＯＳトランジスタＱＮ０，ＱＮ１のソースと接地点との間には、ＭＯＳトランジスタＱＮ２が接続される。ＭＯＳトランジスタＱＮ２のゲートには、センスアンプイネーブル信号ＳＡＥＮが入力される。
【０３７５】
イコライズ回路１２は、ＮチャネルＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５から構成される。ＭＯＳトランジスタＱＮ３は、ノードＮ１とノードｂＮ１の間に接続され、ＭＯＳトランジスタＱＮ４は、内部電源ノードＶｄｄとノードＮ１の間に接続され、ＭＯＳトランジスタＱＮ５は、内部電源ノードＶｄｄとノードｂＮ１の間に接続される。
【０３７６】
イコライズ信号ＥＱは、ＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５のゲートに入力される。イコライズ信号ＥＱが“Ｈ”になると、ノードＮ１，ｂＮ１が共に内部電源電位Ｖｄｄに設定される。
【０３７７】
ラッチ回路１３は、ノードＮ３，ｂＮ３の間に接続されるフリップフロップ接続された２つのインバータＩ１，Ｉ２と、ノードＮ２とノードＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ６と、ノードｂＮ２とノードｂＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ７とから構成される。
【０３７８】
制御信号ＤＷＬが“Ｈ”のとき、ノードＮ２とノードＮ３が短絡され、かつ、ノードｂＮ２とノードｂＮ３が短絡される。
【０３７９】
データ入れ替え回路１４は、ノードＮ２とラッチ回路１３の内部ノードｂＮ３との間に接続されるＭＯＳトランジスタＱＮ８と、ノードｂＮ２とラッチ回路１３の内部ノードＮ３との間に接続されるＭＯＳトランジスタＱＮ９とから構成される。
【０３８０】
オフセットチェック信号ＯＣが“Ｈ”のとき、ＭＯＳトランジスタＱＮ８，ＱＮ９がオン状態となり、ノードＮ２とラッチ回路１３の内部ノードｂＮ３が電気的に接続され、かつ、ノードｂＮ２とラッチ回路１３の内部ノードＮ３が電気的に接続される。
【０３８１】
切断回路１５は、ラッチ回路１３と補助アレイ１８Ａとの間に配置され、ノードＮ２，ｂＮ２とビット線対ＢＬ００，ｂＢＬ００とを電気的に切断し、ノードＮ２，ｂＮ２に生じる寄生容量を低減するために設けられる。
【０３８２】
補助アレイ１８Ａに対応する差動型センスアンプ１１においては、通常の読み出し動作時には、常に、ノードＮ１にデータ“１”が転送され、ノードｂＮ１にデータ“０”が転送される。
【０３８３】
従って、例えば、差動型センスアンプ１１内のＮチャネルＭＯＳトランジスタＱＮ０の閾値電圧は、ＮチャネルＭＯＳトランジスタＱＮ１の閾値電圧よりも低い状態となっている（オフセットを有している）と考えられる。
【０３８４】
つまり、オフセットチェックにおいては、ノードＮ１に“１”データが出力され、ノードｂＮ１に“０”データが出力される。また、ラッチ回路１３の内部ノードＮ３には、“０”データがラッチされ、ラッチ回路１３の内部ノードｂＮ３には、“１”データがラッチされる。
【０３８５】
このようなオフセットが最大となるセンスアンプについて、オフセットが最小化されたか否かを検出するためには、ラッチ回路１３の内部ノードＮ３，ｂＮ３のうちの少なくとも１つの状態（レベル）をモニタすればよい。
【０３８６】
本実施の形態では、ラッチ回路１３の内部ノードＮ３のデータをモニタしている。オフセットが最小化されていない状態では、ラッチ回路１３の内部ノードＮ３のデータは、“０”のままとなる。一方、オフセットが最小化された状態では、ラッチ回路１３の内部ノードＮ３のデータは、“１”に変化する。
【０３８７】
このラッチ回路１３の内部ノードＮ３の電位変化をリフレッシュ制御回路１６Ａにより検出する。
【０３８８】
例えば、ラッチ回路１３の内部ノードＮ３のデータとリフレッシュ信号ＲＥＦＲＥＳＨを、ナンド回路ＮＡ２に入力させる。リフレッシュ動作時には、内部ノードＮ３のデータは、通常、“０”、リフレッシュ信号ＲＥＦＲＥＳＨは、“１”であるため、ナンド回路ＮＡ２の出力信号は、“１”となり、センスアンプイネーブル信号ＳＡＥＮが、全てのセンスアンプ１１に供給される。
【０３８９】
オフセットが最小化され、ラッチ回路１３の内部ノードＮ３のデータが“１”に変化すると、ナンド回路ＮＡ２の２つの入力データは、共に、“１”となるため、ナンド回路ＮＡ２の出力データは、“０”となる。このため、トランスファゲートＴＧが閉じ、センスアンプイネーブル信号ＳＡＥＮは、全てのセンスアンプ１１に供給されなくなる。
【０３９０】
その結果、全てのセンスアンプについて、オフセットチェック及びリフレッシュが強制的に終了する。
【０３９１】
図３３は、本発明の第８実施の形態に関わる半導体集積回路の第２例を示している。図３４及び図３５は、図３３の補助アレイ１，２及びこれに対応するセンスアンプの回路構成を詳細に示している。
【０３９２】
第２例は、第１例と比べると、補助アレイを１列から２列にした点に特徴を有する。上述の第１例では、補助アレイが１列であったため、ワースト条件は、“０”及び“１”のいずれか一方のデータ（同一データ）がセンスアンプに入力される場合のみであった。
【０３９３】
例えば、上述の第１例では、ビット線ＢＬ００に常に“１”が読み出され、ビット線ｂＢＬ００に常に“０”が読み出されていた。
【０３９４】
しかし、これでは、“０”データが常に読み出される場合のワースト条件及び“１”データが常に読み出される場合のワースト条件のうちの１つしか作り出すことができず、全てのセンスアンプについて、完璧に、オフセットを最小化することができない。
【０３９５】
そこで、第２例では、メモリセルアレイ１８に隣接して、ワースト条件を作り出す回路を２つ配置する。即ち、第２例では、メモリセルアレイ１８に隣接して、常に“１”データが読み出されるようなワースト条件“１”を作り出す補助アレイ１８Ａと、常に“０”データが読み出されるようなワースト条件“０”を作り出す補助アレイ１８Ｂとを配置する。
【０３９６】
以下、第２例の半導体集積回路について、具体的に説明する。
【０３９７】
補助アレイ１８Ａは、メモリセルアレイ１８に隣接して配置される。補助アレイ１８Ａは、図３４に示すような構成を有し、常に、“１”データが読み出されるワースト条件“１”、即ち、常に、ビット線ＢＬ００に“１”が読み出されるワースト条件を作り出す。
【０３９８】
具体的には、一端がビット線ＢＬ００に接続されるＭＯＳトランジスタの他端は、電源端子Ｖｄｄに接続される。また、一端がビット線ｂＢＬ００に接続されるＭＯＳトランジスタの他端は、接地点Ｖｓｓに接続される。各ＭＯＳトランジスタのゲートは、メモリセルアレイ１８内のメモリセルと同様に、ワード線ＷＬ０，ＷＬ１，・・・に接続される。
【０３９９】
これにより、ヒストリー効果に起因するセンスアンプのオフセットを最大とする回路（ワースト条件“１”を作り出す回路）が実現される。
【０４００】
補助アレイ１８Ｂは、メモリセルアレイ１８に隣接して配置される。補助アレイ１８Ｂは、図３５に示すような構成を有し、常に、“０”データが読み出されるワースト条件“０”、即ち、常に、ビット線ＢＬ００に“０”が読み出されるワースト条件を作り出す。
【０４０１】
具体的には、一端がビット線ＢＬ００に接続されるＭＯＳトランジスタの他端は、接地点Ｖｓｓに接続される。また、一端がビット線ｂＢＬ００に接続されるＭＯＳトランジスタの他端は、電源端子Ｖｄｄに接続される。各ＭＯＳトランジスタのゲートは、メモリセルアレイ１８内のメモリセルと同様に、ワード線ＷＬ０，ＷＬ１，・・・に接続される。
【０４０２】
これにより、ヒストリー効果に起因するセンスアンプのオフセットを最大とする回路（ワースト条件“０”を作り出す回路）が実現される。
【０４０３】
なお、補助アレイ１８Ａ，１８Ｂは、メモリセルアレイ１８の内部に配置しても構わない。
【０４０４】
差動型センスアンプ１１は、ＰチャネルＭＯＳトランジスタＱＰ０，ＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ０，ＱＮ１，ＱＮ２から構成される。
【０４０５】
ＭＯＳトランジスタＱＰ０，ＱＮ０のゲートは、ノードＮ１及びＭＯＳトランジスタＱＰ１，ＱＮ１のドレインに接続される。ＭＯＳトランジスタＱＰ１，ＱＮ１のゲートは、ノードｂＮ１及びＭＯＳトランジスタＱＰ０，ＱＮ０のドレインに接続される。
【０４０６】
ＭＯＳトランジスタＱＰ０，ＱＰ１のソースは、内部電源ノードＶｄｄに接続され、ＭＯＳトランジスタＱＮ０，ＱＮ１のソースと接地点との間には、ＭＯＳトランジスタＱＮ２が接続される。ＭＯＳトランジスタＱＮ２のゲートには、センスアンプイネーブル信号ＳＡＥＮが入力される。
【０４０７】
イコライズ回路１２は、ＮチャネルＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５から構成される。ＭＯＳトランジスタＱＮ３は、ノードＮ１とノードｂＮ１の間に接続され、ＭＯＳトランジスタＱＮ４は、内部電源ノードＶｄｄとノードＮ１の間に接続され、ＭＯＳトランジスタＱＮ５は、内部電源ノードＶｄｄとノードｂＮ１の間に接続される。
【０４０８】
イコライズ信号ＥＱは、ＭＯＳトランジスタＱＮ３，ＱＮ４，ＱＮ５のゲートに入力される。イコライズ信号ＥＱが“Ｈ”になると、ノードＮ１，ｂＮ１が共に内部電源電位Ｖｄｄに設定される。
【０４０９】
ラッチ回路１３は、ノードＮ３，ｂＮ３の間に接続されるフリップフロップ接続された２つのインバータＩ１，Ｉ２と、ノードＮ２とノードＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ６と、ノードｂＮ２とノードｂＮ３の間に接続されるＮチャネルＭＯＳトランジスタ（トランスファゲート）ＱＮ７とから構成される。
【０４１０】
制御信号ＤＷＬが“Ｈ”のとき、ノードＮ２とノードＮ３が短絡され、かつ、ノードｂＮ２とノードｂＮ３が短絡される。
【０４１１】
データ入れ替え回路１４は、ノードＮ２とラッチ回路１３の内部ノードｂＮ３との間に接続されるＭＯＳトランジスタＱＮ８と、ノードｂＮ２とラッチ回路１３の内部ノードＮ３との間に接続されるＭＯＳトランジスタＱＮ９とから構成される。
【０４１２】
オフセットチェック信号ＯＣが“Ｈ”のとき、ＭＯＳトランジスタＱＮ８，ＱＮ９がオン状態となり、ノードＮ２とラッチ回路１３の内部ノードｂＮ３が電気的に接続され、かつ、ノードｂＮ２とラッチ回路１３の内部ノードＮ３が電気的に接続される。
【０４１３】
切断回路１５は、ラッチ回路１３と補助アレイ１８Ａ，１８Ｂとの間に配置され、ノードＮ２，ｂＮ２とビット線対ＢＬ００，ｂＢＬ００とを電気的に切断し、ノードＮ２，ｂＮ２に生じる寄生容量を低減するために設けられる。
【０４１４】
補助アレイ１８Ａに対応する差動型センスアンプ１１においては、通常の読み出し動作時には、常に、ノードＮ１にデータ“１”が転送され、ノードｂＮ１にデータ“０”が転送される。
【０４１５】
従って、例えば、差動型センスアンプ１１内のＮチャネルＭＯＳトランジスタＱＮ０の閾値電圧は、ＮチャネルＭＯＳトランジスタＱＮ１の閾値電圧よりも低い状態となっている（オフセットを有している）と考えられる。
【０４１６】
つまり、オフセットチェックにおいては、ノードＮ１に“１”データが出力され、ノードｂＮ１に“０”データが出力される。また、ラッチ回路１３の内部ノードＮ３には、“０”データがラッチされ、ラッチ回路１３の内部ノードｂＮ３には、“１”データがラッチされる。
【０４１７】
このようなオフセットが最大となるセンスアンプについて、オフセットが最小化されたか否かを検出するためには、ラッチ回路１３の内部ノードＮ３，ｂＮ３のうちの少なくとも１つの状態（レベル）をモニタすればよい。
【０４１８】
本実施の形態では、補助アレイ１８Ａに対しては、ラッチ回路１３の内部ノードＮ３のデータＡをモニタしている。オフセットが最小化されていない状態では、ラッチ回路１３の内部ノードＮ３のデータＡは、“０”のままとなる。一方、オフセットが最小化された状態では、ラッチ回路１３の内部ノードＮ３のデータＡは、“１”に変化する。
【０４１９】
同様に、補助アレイ１８Ｂに対応する差動型センスアンプ１１においては、通常の読み出し動作時には、常に、ノードＮ１にデータ“０”が転送され、ノードｂＮ１にデータ“１”が転送される。
【０４２０】
従って、例えば、差動型センスアンプ１１内のＮチャネルＭＯＳトランジスタＱＮ１の閾値電圧は、ＮチャネルＭＯＳトランジスタＱＮ０の閾値電圧よりも低い状態となっている（オフセットを有している）と考えられる。
【０４２１】
つまり、オフセットチェックにおいては、ノードＮ１に“０”データが出力され、ノードｂＮ１に“１”データが出力される。また、ラッチ回路１３の内部ノードＮ３には、“１”データがラッチされ、ラッチ回路１３の内部ノードｂＮ３には、“０”データがラッチされる。
【０４２２】
このようなオフセットが最大となるセンスアンプについて、オフセットが最小化されたか否かを検出するためには、ラッチ回路１３の内部ノードＮ３，ｂＮ３のうちの少なくとも１つの状態（レベル）をモニタすればよい。
【０４２３】
本実施の形態では、補助アレイ１８Ｂに対しては、ラッチ回路１３の内部ノードｂＮ３のデータＢをモニタしている。オフセットが最小化されていない状態では、ラッチ回路１３の内部ノードｂＮ３のデータＢは、“０”のままとなる。一方、オフセットが最小化された状態では、ラッチ回路１３の内部ノードｂＮ３のデータＢは、“１”に変化する。
【０４２４】
このラッチ回路１３の内部ノードＮ３，ｂＮ３の電位変化をリフレッシュ制御回路１６Ａにより検出する。
【０４２５】
例えば、補助アレイ１８Ａのラッチ回路１３の内部ノードＮ３のデータＡ、補助アレイ１８Ｂのラッチ回路１３の内部ノードｂＮ３のデータＢ及びリフレッシュ信号ＲＥＦＲＥＳＨを、それぞれ、ナンド回路ＮＡ２に入力させる。リフレッシュ動作時には、補助アレイ１８Ａの内部ノードＮ３のデータは、通常、“０”、補助アレイ１８Ｂの内部ノードｂＮ３のデータも、通常、“０”、リフレッシュ信号ＲＥＦＲＥＳＨは、“１”であるため、ナンド回路ＮＡ２の出力信号は、“１”となり、センスアンプイネーブル信号ＳＡＥＮが、全てのセンスアンプ１１に供給される。
【０４２６】
オフセットが最小化され、補助アレイ１８Ａのラッチ回路１３の内部ノードＮ３のデータＡが“１”に変化し、かつ、補助アレイ１８Ｂのラッチ回路１３の内部ノードｂＮ３のデータＢが“１”に変化すると、ナンド回路ＮＡ２の３つの入力データは、全て、“１”となるため、ナンド回路ＮＡ２の出力データは、“０”となる。このため、トランスファゲートＴＧが閉じ、センスアンプイネーブル信号ＳＡＥＮは、全てのセンスアンプ１１に供給されなくなる。
【０４２７】
その結果、全てのセンスアンプについて、オフセットチェック及びリフレッシュが強制的に終了する。
【０４２８】
３． むすび
本発明の第８実施の形態に関わる半導体集積回路では、ヒストリー効果に起因するセンスアンプのオフセットを最大とする回路（ワースト条件を作り出す回路）、具体的には、補助アレイを設け、かつ、ラッチ回路の内部ノードをリフレッシュ制御回路によりモニタすることにより、センスアンプのオフセットが最小化されたか否かを検出している。そして、そのセンスアンプのオフセットが最小化された場合には、全てのセンスアンプについて、オフセットチェック及びリフレッシュを強制的に終了させる。
【０４２９】
これにより、リフレッシュ動作の終了時が確定され、全てのセンスアンプについて画一的にリフレッシュ動作を行えるようになる。
【０４３０】
また、リフレッシュ動作の終了時は、オフセットが最大のセンスアンプについて、そのオフセットが最小化された時期であるから、当然に、リフレッシュ動作が終了したときには、全てのセンスアンプについて、オフセットが最小化されていることになる。
【０４３１】
［第９実施の形態］
１．概要
本発明の第９実施の形態では、本発明をＰＬＡ（Programmable Logic Array）回路に適用した場合について説明する。
【０４３２】
上述の第１乃至第８実施の形態の中には、具体例として、本発明を半導体メモリに適用した場合について説明したものがあるが、本発明の思想（オフセット制御）は、ＭＯＳトランジスタ１つから種々の半導体回路まで適用することが可能である。
【０４３３】
そこで、第９実施の形態では、本発明をＰＬＡ回路に適用した場合について説明する。本発明をＰＬＡ回路に適用した場合の具体例としては、上述の第１乃至第８実施の形態の原理をそのままＰＬＡ回路に適用する例が考えられる。また、例えば、以下の具体例に示すようなＰＬＡ回路も考えられる。
【０４３４】
２． 具体例
図３６は、本発明の第９実施の形態に関わる半導体集積回路を示している。図３７は、図３６のロジックアレイの一部（１カラム分）を示している。
【０４３５】
ロジックアレイは、複数のＭＯＳトランジスタのアレイから構成される。各ＭＯＳトランジスタには、予め、データがプログラムされており、入力データに応じて所定の出力データを出力する。
【０４３６】
デコーダ２７は、入力データをデコードし、ロジックアレイ２６の複数の行のうちの１つを選択する。選択された行に存在するＭＯＳトランジスタは、オン状態となり、予め、そのＭＯＳトランジスタにプログラムされたデータがデータ線Ｄ０，ｂＤ０に読み出される。
【０４３７】
例えば、Ｗ１が“Ｈ”レベルになると、ＭＯＳトランジスタ２８がオン状態になる。この時、“０”データがデータ線Ｄ０に読み出される。また、Ｗ２が“Ｈ”レベルになると、ＭＯＳトランジスタ２９がオン状態になる。この時、“０”データがデータ線ｂＤ０に読み出される。
【０４３８】
センスアンプ１１、プリチャージ／イコライズ回路１２及び切断回路１５は、それぞれ、上述の各実施の形態で説明したものと同じである。
【０４３９】
ＰＬＡ回路では、入力データの値に対して、出力データの値が一義的に決まる。つまり、センスアンプ１１に入力されるデータを予測することができる。従って、リフレッシュ制御回路１６Ｂは、定期的に、デコーダ２７の出力信号を制御し、オフセットが最小化されるようなデータがセンスアンプ１１に入力されるようにする。
【０４４０】
なお、リフレッシュ制御回路１６Ｂに関して、破線の矢印で示すように、入力データをモニタし、そのモニタ結果に応じて、デコーダ２７の出力信号を制御し、オフセットが最小化されるようなデータをセンスアンプ１１に入力させるようにしてもよい。
【０４４１】
３． むすび
本発明の第９実施の形態に関わる半導体集積回路では、入力データに対して出力データが一義的に決まるというＰＬＡ回路の特長を利用し、定期的に、リフレッシュ動作を行うことにより、ＰＬＡ回路に使用するセンスアンプのオフセットを最小化することができる。
【０４４２】
［第１０実施の形態］
１．概要
本発明の第１０実施の形態では、本発明を一般的なロジック回路に適用した場合について説明する。上述の第９実施の形態では、本発明をＰＬＡ回路に適用した場合について説明したが、本発明は、一般的なロジック回路に適用することもできる。
【０４４３】
２． 具体例
図３８は、本発明の第９実施の形態に関わる半導体集積回路を示している。
【０４４４】
入力データＡ，Ｂ，Ｃは、例えば、マルチプレクサ３０Ａ，３０Ｂ，３０Ｃ及びディレイタイプフリップフロップ回路（Ｄ−ＦＦ）３１Ａ，３１Ｂ，３１Ｃを経由して、ロジック回路３２，３３，３４に入力される。ロジック回路３２，３３，３４の出力データは、ディレイタイプフリップフロップ回路（Ｄ−ＦＦ）３１Ｄ，３１Ｅに入力される。
【０４４５】
例えば、ロジック回路３４からフリップフロップ回路３０Ｅまでの経路は、クリティカルパスとなっていて、また、ロジック回路３４は、入力データＡ，Ｂ，Ｃが特定値のときに、特定データを出力し、入力データＡ，Ｂ，Ｃが特定値以外の値であるときに、特定データ以外のデータを出力する。
【０４４６】
通常は、入力データＡ，Ｂ，Ｃが特定値となる確率は低く、ロジック回路３４が特定データを出力することはほとんどない。この場合、ロジック回路３４は、特定データ以外のデータを高い確率で出力する。この時、例えば、ロジック回路３４を構成するＭＯＳトランジスタの基板に蓄積される電荷は、減少する。
【０４４７】
一般に、ＳＯＩ基板を用いた半導体集積回路では、ＭＯＳトランジスタの基板に電荷が蓄積されることを考慮し、このような場合に、動作速度が最も速くなるように設計されている。このため、ロジック回路３４が特定データ以外のデータを高頻度で出力し、ロジック回路３４を構成するＭＯＳトランジスタの基板に蓄積された電荷が減少することは、ロジック回路３４の動作速度が低下することを意味する。また、ロジック回路３４がクリティカルパスを構成するときには、この動作速度の低下が大きな問題となる。
【０４４８】
そこで、本発明では、リフレッシュ制御回路１６Ｃを用いて、定期的に、入力される確率が低い特定値の入力データａ，ｂ，ｃを、入力データＡ，Ｂ，Ｃに代えて、ロジック回路３２，３３，３４に入力させる。
【０４４９】
即ち、入力される確率が低い特定値のデータａ，ｂ，ｃを、定期的に、ロジック回路３２，３３，３４に入力させることにより、例えば、クリティカルパスを構成するロジック回路３４は、特定データを出力するため、ロジック回路３４を構成するＭＯＳトランジスタの基板に蓄積された電荷が増加し、常に、最適な動作速度で、ロジック回路３４を動作させることができる。
【０４５０】
なお、マルチプレクサ３０Ａ，３０Ｂ，３０Ｃがリフレッシュ制御回路１６Ｃから出力される特定値の入力データａ，ｂ，ｃを選択しているときは、これら特定値の入力データａ，ｂ，ｃに基づく特定データが後段の回路に転送されないようにするため、制御信号（Invalid signal）により、フリップフロップ回路３１Ｄ，３１Ｅから出力信号が出力されないようにする。
【０４５１】
また、本実施の形態においては、破線で示すように、検出回路３５を用いて、ロジック回路３４の出力データをモニタし、このモニタ結果に基づいて、リフレッシュ動作を行う時期を決定するようにしてもよい。
【０４５２】
３． むすび
本発明の第１０実施の形態に関わる半導体集積回路では、入力確率が低い特定値の入力データが入力されたときに、特定データを出力するロジック回路が存在する場合に、定期的又はモニタ結果（特定データの出力回数と特定データ以外のデータの出力回数）に応じて、入力確率が低い特定値の入力データを、そのロジック回路に入力させるようにしている。
【０４５３】
このようにすれば、ロジック回路がクリティカルパスを構成するような場合であっても、ロジック回路の出力データが特定データ以外のデータに偏って出力されるという事態がなく、ロジック回路を常に最適な条件（動作速度）で動作させることができる。
【０４５４】
［オフセットを最小化する方法］
いままでは、本発明の半導体集積回路の実施の形態について説明してきたが、以下では、オフセットを最小化する方法について説明する。
【０４５５】
１． オフセットを最小化する方法１
図３９は、オフセットを最小化する方法１を示している。
【０４５６】
この方法は、差動型センスアンプに適用され、上述の第１乃至第３実施の形態に関わる半導体集積回路の動作に対応している。
【０４５７】
まず、２つの入力電位を等しくした状態で、差動型センスアンプを活性化させる（ステップＳＴ１）。この時、差動型センスアンプの出力データは、上述したように、差動型センスアンプのオフセットのみに依存して決まる。
【０４５８】
例えば、“１”データの入力回数が“０”データの入力回数よりも多く、オフセットが発生している場合には、“１”データが出力され、“０”データの入力回数が“１”データの入力回数よりも多く、オフセットが発生している場合には、“０”データが出力される。
【０４５９】
次に、差動型センスアンプの出力データをラッチ回路にラッチする（ステップＳＴ２）。
【０４６０】
この後、ラッチ回路にラッチされたデータ（ラッチデータ）に基づいて、差動型センスアンプの出力データの値とは逆の値を有するデータを差動型センスアンプに入力させる（ステップＳＴ３）。つまり、差動型センスアンプに対する入力頻度の高いデータとは逆のデータが差動型センスアンプに入力されるため、ステップＳＴ１〜ＳＴ３を繰り返し行うことにより、“１”データの入力回数と“０”データの入力回数の差が次第に縮まり、オフセットが最小化される。
【０４６１】
なお、差動型センスアンプの出力データの値とは逆の値を有するデータを生成するステップは、ステップＳＴ１とステップＳＴ２の間（Ａ）でもよいし、また、ステップＳＴ２とステップＳＴ３の間（Ｂ）でもよい。
【０４６２】
Ａ部分に、差動型センスアンプの出力データの値とは逆の値を有するデータを生成するステップを追加すれば、図３９の一連のステップは、上述の第１及び第２実施の形態に関わる半導体集積回路の動作に対応することになる。また、Ｂ部分に、差動型センスアンプの出力データの値とは逆の値を有するデータを生成するステップを追加すれば、図３９の一連のステップは、上述の第３実施の形態に関わる半導体集積回路の動作に対応することになる。
【０４６３】
２． オフセットを最小化する方法２
図４０は、オフセットを最小化する方法２を示している。
【０４６４】
この方法は、上述の第４実施の形態に関わる半導体集積回路の動作に対応している。
【０４６５】
この方法は、図３９に示す方法を前提とする。即ち、この方法の特徴は、図３９のフローチャートのＡ部分に、図４０のステップを追加した点にある。
【０４６６】
即ち、２つの入力電位を等しくした状態で、差動型センスアンプを活性化させると（ステップＳＴ１）、差動型センスアンプから出力データが出力される。この出力データの値を、ラッチデータの値と比較する（ステップＳＴ１１）。
【０４６７】
差動型センスアンプの出力データの値とラッチデータの値が同じ場合には、差動型センスアンプのオフセットが最小化されていないと判断し、図３９のステップＳＴ２を実行する。一方、差動型センスアンプの出力データの値とラッチデータの値が異なる場合には、差動型センスアンプのオフセットが最小化されたと判断できるため、その後は、図３９のステップＳＴ２及びステップＳＴ３が省略される（ステップＳＴ１２）。
【０４６８】
上述の方法１では、ステップＳＴ１において、必ず、“１”データ又は“０”データが出力されるため、オフセットが最小化された後においても、ステップＳＴ３において、出力データと逆のデータが差動型センスアンプに入力される。この場合、差動型センスアンプは、そのオフセットが最小化されても動作状態となるため、消費電力を無駄に費やすことになる。
【０４６９】
これに対し、方法２では、差動型センスアンプは、そのオフセットが最小化された後（ステップＳＴ１でラッチデータと異なるデータが出力された後）には、リフレッシュ動作中においても非動作状態となるため、消費電力を無駄に費やすことはなくなる。
【０４７０】
３． オフセットを最小化する方法３
図４１は、オフセットを最小化する方法３を示している。
【０４７１】
この方法は、上述の第５実施の形態に関わる半導体集積回路の動作に対応している。
【０４７２】
まず、差動型センスアンプに入力されるデータの値に応じて、カウンタのカウント値を増減させる（ステップＳＴ１）。例えば、“１”データが入力される場合には、カウンタのカウント値を１だけ増加させ、“０”データが入力される場合には、カウンタのカウント値を１だけ減少させる。
【０４７３】
なお、入力されるデータには、通常の読み出し動作時にメモリセルから読み出される読み出しデータ、及び、本発明に関わるリフレッシュ動作により差動型センスアンプに入力されるデータの双方を含むものとする。
【０４７４】
次に、カウンタのカウント値の絶対値が所定値（１以上の自然数）以上であるか否かを判定する（ステップＳＴ２）。
【０４７５】
カウンタのカウント値が所定値以上である場合には、差動型センスアンプに無視できないオフセットが発生しているものと推定し、本発明に関わるリフレッシュ動作を行う（ステップＳＴ３）。
【０４７６】
リフレッシュ動作としては、上述の方法１又は方法１，２を採用してもよいし、これに代えて、カウント値のみに基づいて、差動型センスアンプに入力するデータを決定してもよい。
【０４７７】
後者の場合、カウント値がプラスの値を有しているときは、差動型センスアンプに“１”データを出力し易いオフセットが発生しているものと推定し、差動型センスアンプには、“０”データを入力させる。また、カウント値がマイナスの値を有しているときは、差動型センスアンプに“０”データを出力し易いオフセットが発生しているものと推定し、差動型センスアンプには、“１”データを入力させる。
【０４７８】
この方法３によれば、カウンタのカウント値に基づいて、差動型センスアンプのオフセットを予測できるため、リフレッシュ動作を行う時期を容易に決定できると共に、オフセットチェックサイクルを省略し、カウンタ値のみに基づいて入力データを決定すれば、リフレッシュ動作の時間も短縮できる。
【０４７９】
［その他］
上述の実施の形態では、主として、差動型センスアンプ（差動アンプ）について説明したが、本発明の原理は、単一のＭＯＳトランジスタの閾値電圧の制御や差動型センスアンプ以外の半導体回路のオフセットの防止などに適用することも可能である。
【０４８０】
また、上述の実施の形態では、具体例として、差動型センスアンプを半導体メモリに適用する場合を説明したが、半導体メモリとしては、ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、フラッシュメモリなどを含む全てのメモリが対象となる。
【０４８１】
また、本発明の効果は、ＳＯＩデバイスにおける基板電位の変動に起因するオフセットを最小化する場合に最もよく表れると考えられるが、当然に、プロセスばらつきによる閾値電圧の変動を最小化する場合や、いわゆるウェル分離技術が採用されたデバイスのウェルの電位変動を最小化する場合などにも効果的であると考えられる。
【０４８２】
【発明の効果】
以上、説明したように、本発明の半導体集積回路によれば、プロセスばらつきやＳＯＩデバイスの動作頻度に起因して生じるオフセット（ＭＯＳトランジスタの閾値電圧のばらつき）を回路動作的手法により最小化し、オフセットによる動作速度の低下や誤ったセンス動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わる半導体集積回路の概要を示す図。
【図２】図１の半導体集積回路の具体例を示す図。
【図３】差動型センスアンプの例を示す図。
【図４】リフレッシュ制御回路の一例を示す図。
【図５】図２の半導体集積回路を半導体メモリに適用した場合を示す図。
【図６】図５の半導体集積回路の動作を示す図。
【図７】図５の半導体集積回路の動作を示す図。
【図８】図５の半導体集積回路の変形例を示す図。
【図９】図５の半導体集積回路の変形例を示す図。
【図１０】本発明の第２実施の形態に関わる半導体集積回路の概要を示す図。
【図１１】図１０の半導体集積回路の具体例を示す図。
【図１２】本発明の第３実施の形態に関わる半導体集積回路の概要を示す図。
【図１３】図１２の半導体集積回路の具体例を示す図。
【図１４】図１３の半導体集積回路の動作を示す図。
【図１５】図１３の半導体集積回路の動作を示す図。
【図１６】一般的なＳＲＡＭの構成を示す図。
【図１７】本発明の第４実施の形態に関わる半導体集積回路の概要を示す図。
【図１８】図１７の半導体集積回路の具体例を示す図。
【図１９】差動型センスアンプ内のＭＯＳトランジスタの状態を示す図。
【図２０】差動型センスアンプ内のＭＯＳトランジスタの状態を示す図。
【図２１】差動型センスアンプ内のＭＯＳトランジスタの状態を示す図。
【図２２】本発明の第５実施の形態に関わる半導体集積回路の概要を示す図。
【図２３】本発明の第６実施の形態に関わる半導体集積回路の概要を示す図。
【図２４】図２３の半導体集積回路の具体例を示す図。
【図２５】図２４の半導体集積回路の変形例を示す図。
【図２６】差動型センスアンプの例を示す図。
【図２７】図２４の半導体集積回路の動作を示す図。
【図２８】図２４の半導体集積回路の動作を示す図。
【図２９】本発明の第７実施の形態に関わる半導体集積回路の概要を示す図。
【図３０】図２９の半導体集積回路の具体例を示す図。
【図３１】本発明の第８実施の形態に関わる半導体集積回路の概要を示す図。
【図３２】図３１の半導体集積回路の具体例を示す図。
【図３３】本発明の第８実施の形態に関わる半導体集積回路の概要を示す図。
【図３４】図３３の半導体集積回路の具体例を示す図。
【図３５】図３３の半導体集積回路の具体例を示す図。
【図３６】本発明の第９実施の形態に関わる半導体集積回路の概要を示す図。
【図３７】図３６のロジックアレイの一部を示す図。
【図３８】本発明の第１０実施の形態に関わる半導体集積回路の概要を示す図。
【図３９】本発明のオフセットを最小化する方法１を示す図。
【図４０】本発明のオフセットを最小化する方法２を示す図。
【図４１】本発明のオフセットを最小化する方法３を示す図。
【図４２】差動型センスアンプの例を示す図。
【図４３】差動型センスアンプ内のＭＯＳトランジスタの状態を示す図。
【符号の説明】
１１ ：差動型センスアンプ、
１２ ：イコライズ回路、
１３，２１ ：ラッチ回路、
１３Ａ ：メモリセル、
１４ ：データ入れ替え回路、
１５，２２ ：切断回路、
１６，１６Ａ，１６Ｂ，１６Ｃ ：リフレッシュ制御回路、
１７ ：リフレッシュ信号発生回路、
１８ ：メモリセルアレイ、
１９ ：クランプ回路、
２０ ：カラム選択回路、
２３ ：検出回路、
２４ ：マルチプレクサ、
２５ ：データ入出力回路、
ＱＰ１〜ＱＰ９ ：ＰチャネルＭＯＳトランジスタ、
ＱＮ１〜ＱＮ１５ ：ＮチャネルＭＯＳトランジスタ、
Ｉ１〜Ｉ４ ：インバータ、
ＮＡ１ ：ナンド回路。

Claims (32)

1. 第１及び第２ノードの間に接続されるセンスアンプと、前記第１及び第２ノードの電位を等しくするためのイコライズ回路と、第３及び第４ノードの間に接続されるラッチ回路と、前記第１及び第４ノードの電気的な接続又は切断並びに前記第２及び第３ノードの電気的な接続又は切断を制御するデータ入れ替え回路と、前記第１及び第３ノードの電気的な切断又は接続並びに前記第２及び第４ノードの電気的な切断又は接続を制御する切断回路とを具備することを特徴とする半導体集積回路。
2. 第１及び第２ノードの間に接続されるセンスアンプと、前記第１及び第２ノードの電位を等しくするためのイコライズ回路と、前記第１及び第２ノードの間に接続されるラッチ回路と、前記第１ノードと第３ノードの電気的な切断又は接続並びに前記第２ノードと第４ノードの電気的な切断又は接続を制御する切断回路と、前記第１及び第４ノードの電気的な接続又は切断並びに前記第２及び第３ノードの電気的な接続又は切断を制御するデータ入れ替え回路とを具備することを特徴とする半導体集積回路。
3. 第１及び第２ノードの間に接続されるセンスアンプと、前記第１及び第２ノードの電位を等しくするためのイコライズ回路と、前記第１及び第２ノードの間に接続されるラッチ回路と、前記第１ノードと前記ラッチ回路の第１内部ノードの電気的な接続又は切断並びに前記第２ノードと前記ラッチ回路の第２内部ノードの電気的な接続又は切断を制御するデータ入れ替え回路とを具備することを特徴とする半導体集積回路。
4. 第１及び第２ノードの間に接続されるセンスアンプと、前記第１及び第２ノードの電位を等しくするためのイコライズ回路と、第３及び第４ノードの間に接続されるラッチ回路と、前記第１ノードと前記ラッチ回路の第１内部ノードの電気的な接続又は切断並びに前記第２ノードと前記ラッチ回路の第２内部ノードの電気的な接続又は切断を制御するデータ入れ替え回路と、前記第１ノードと第３ノードの電気的な切断又は接続並びに前記第２ノードと第４ノードの電気的な切断又は接続を制御する切断回路とを具備することを特徴とする半導体集積回路。
5. 前記センスアンプは、フリップフロップ接続された２つのインバータを含んでいることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
6. 前記イコライズ回路は、前記第１及び第２ノードを、内部電源電位又はその半分の値を有する電位に設定することを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
7. 請求項１乃至４のいずれか１項に記載の半導体集積回路において、複数のメモリセルからなるメモリセルアレイをさらに具備し、前記ラッチ回路は、前記複数のメモリセルと同一の構成を有していることを特徴とする半導体集積回路。
8. 請求項１に記載の半導体集積回路において、複数のメモリセルからなるメモリセルアレイをさらに具備し、前記ラッチ回路は、前記複数のメモリセルのうちの１つであることを特徴とする半導体集積回路。
9. 請求項２乃至４のいずれか１項に記載の半導体集積回路において、複数のメモリセルからなるメモリセルアレイをさらに具備し、前記ラッチ回路は、前記複数のメモリセルから読み出される読み出しデータをラッチすることを特徴とする半導体集積回路。
10. 前記データ入れ替え回路は、前記第１及び第４ノードの間に接続されるＭＯＳトランジスタと、前記第２及び第３ノードの間に接続されるＭＯＳトランジスタとから構成されることを特徴とする請求項１又は２に記載の半導体集積回路。
11. 前記データ入れ替え回路は、前記第１ノードと前記第１内部ノードの間に接続されるＭＯＳトランジスタと、前記第２ノードと前記第２内部ノードの間に接続されるＭＯＳトランジスタとから構成されることを特徴とする請求項３又は４に記載の半導体集積回路。
12. 前記切断回路は、前記第１及び第３ノードの間に接続されるＭＯＳトランジスタと、前記第２及び第４ノードの間に接続されるＭＯＳトランジスタとから構成されることを特徴とする請求項１、２又は４に記載の半導体集積回路。
13. 前記切断回路は、前記センスアンプが動作状態のとき、前記第１及び第３ノード並びに前記第２及び第４ノードを電気的に切断し、前記センスアンプが非動作状態のとき、前記第１及び第３ノード並びに前記第２及び第４ノードを電気的に接続することを特徴とする請求項１、２又は４に記載の半導体集積回路。
14. 前記ラッチ回路は、前記第１及び第２ノードの電位を等しくしたときに得られる前記センスアンプの出力データの値とは逆の値を有するデータをラッチすることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
15. 前記センスアンプの出力データの値とは逆の値を有するデータは、前記データ入れ替え回路により生成されることを特徴とする請求項１４記載の半導体集積回路。
16. 前記センスアンプの出力データの値とは逆の値を有するデータは、前記ラッチ回路から前記センスアンプに与えられることを特徴とする請求項１５記載の半導体集積回路。
17. 前記ラッチ回路は、前記第１及び第２ノードの電位を等しくしたときに得られる前記センスアンプの出力データをラッチすることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
18. 前記データ入れ替え回路は、前記センスアンプの出力データの値とは逆の値を有するデータを生成することを特徴とする請求項１７記載の半導体集積回路。
19. 前記センスアンプの出力データの値とは逆の値を有するデータは、前記データ入れ替え回路から前記センスアンプに与えられることを特徴とする請求項１８記載の半導体集積回路。
20. 請求項１記載の半導体集積回路において、
    前記第１及び第２ノードの電位を等しくした状態で前記センスアンプを動作状態にして前記センスアンプから出力データを出力させる手段と、前記データ入れ替え回路を用いて前記出力データの値とは逆の値を有するデータを生成させる手段と、前記出力データの値とは逆の値を有するデータを前記ラッチ回路にラッチさせる手段と、前記出力データの値とは逆の値を有するデータを前記ラッチ回路から前記センスアンプに転送させる手段と、前記センスアンプを動作状態にする手段と
    を具備することを特徴とする半導体集積回路。
21. 請求項２記載の半導体集積回路において、
    前記第１及び第２ノードの電位を等しくした状態で前記センスアンプを動作状態にして前記センスアンプから出力データを出力させる手段と、前記出力データを前記ラッチ回路にラッチさせる手段と、前記データ入れ替え回路を用いて前記出力データの値とは逆の値を有するデータを生成させる手段と、前記出力データの値とは逆の値を有するデータを前記データ入れ替え回路から前記センスアンプに転送させる手段と、前記センスアンプを動作状態にする手段と
    を具備することを特徴とする半導体集積回路。
22. 請求項３又は４に記載の半導体集積回路において、
    前記第１及び第２ノードの電位を等しくした状態で前記センスアンプを動作状態にして前記センスアンプから出力データを出力させる手段と、前記データ入れ替え回路を用いて前記出力データの値とは逆の値を有するデータを生成し、このデータを前記ラッチ回路にラッチさせる手段と、前記出力データの値とは逆の値を有するデータを前記ラッチ回路から前記センスアンプに転送させる手段と、前記センスアンプを動作状態にする手段と
    を具備することを特徴とする半導体集積回路。
23. 請求項１、２又は４に記載の半導体集積回路において、
    前記第３及び第４ノードの間に接続される他のラッチ回路と、前記ラッチ回路のデータと前記他のラッチ回路のデータを検出する検出回路と、前記ラッチ回路のデータと前記他のラッチ回路のデータが異なる場合には、前記センスアンプの動作を停止させるリフレッシュ制御回路と
    を具備することを特徴とする半導体集積回路。
24. 請求項３に記載の半導体集積回路において、
    前記第１及び第２ノードの間に接続される他のラッチ回路と、前記ラッチ回路のデータと前記他のラッチ回路のデータを検出する検出回路と、前記ラッチ回路のデータと前記他のラッチ回路のデータが異なる場合には、前記センスアンプの動作を停止させるリフレッシュ制御回路と
    を具備することを特徴とする半導体集積回路。
25. 請求項１乃至４のいずれか１項に記載の半導体集積回路において、
    前記センスアンプに第１データが入力される回数と前記センスアンプに前記第１データとは逆の第２データが入力される回数とをカウントするカウンタと、前記第１データが入力される回数と前記第２データが入力される回数との差が一定値以上である場合に、前記センスアンプを構成するＭＯＳトランジスタの閾値電圧のばらつきを最小化する動作を実行するためのリフレッシュ信号を出力するリフレッシュ信号発生回路と
    を具備することを特徴とする半導体集積回路。
26. 前記センスアンプは、ＳＯＩ基板上に形成されるＭＯＳトランジスタにより構成されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
27. メモリセルアレイと、前記メモリセルアレイに対応する複数のセンスアンプアレイと、第１ビット線と第１電源端子の間に接続される第１セルと第２ビット線と第２電源端子の間に接続される第２セルとから構成される補助アレイと、前記第１ビット線と第１ノード及び前記第２ビット線と第２ノードの間に接続され、前記第１ビット線と前記第１ノードの電気的な切断又は接続並びに前記第２ビット線と第２ノードの電気的な切断又は接続を制御する切断回路と、前記第１ノードと前記第２ノードの間に接続されるセンスアンプと、前記第１ノードと前記第２ノードの電位を等しくするためのイコライズ回路と、前記第１ノードと前記第２ノードの間に接続されるラッチ回路と、前記第１ノードと前記ラッチ回路の第１内部ノードの電気的な接続又は切断並びに前記第２ノードと前記ラッチ回路の第２内部ノードの電気的な接続又は切断を制御するデータ入れ替え回路と、前記第１内部ノード又は前記第２内部ノードのデータをモニタし、このデータが変化したときに、前記センスアンプ及び前記センスアンプアレイの動作を停止させるリフレッシュ制御回路とを具備することを特徴とする半導体集積回路。
28. メモリセルアレイと、前記メモリセルアレイに対応する複数のセンスアンプアレイと、第１ビット線と第１電源端子の間に接続される第１セルと第２ビット線と第２電源端子の間に接続される第２セルとから構成される第１補助アレイと、前記第１ビット線と第１ノード及び前記第２ビット線と第２ノードの間に接続され、前記第１ビット線と前記第１ノードの電気的な切断又は接続並びに前記第２ビット線と第２ノードの電気的な切断又は接続を制御する第１切断回路と、前記第１ノードと前記第２ノードの間に接続される第１センスアンプと、前記第１ノードと前記第２ノードの電位を等しくするための第１イコライズ回路と、前記第１ノードと前記第２ノードの間に接続される第１ラッチ回路と、前記第１ノードと前記ラッチ回路の第１内部ノードの電気的な接続又は切断並びに前記第２ノードと前記ラッチ回路の第２内部ノードの電気的な接続又は切断を制御する第１データ入れ替え回路と、第３ビット線と前記第２電源端子の間に接続される第３セルと第４ビット線と前記第１電源端子の間に接続される第４セルとから構成される第２補助アレイと、前記第３ビット線と第３ノード及び前記第４ビット線と第４ノードの間に接続され、前記第３ビット線と前記第３ノードの電気的な切断又は接続並びに前記第４ビット線と第４ノードの電気的な切断又は接続を制御する第２切断回路と、前記第３ノードと前記第４ノードの間に接続される第２センスアンプと、前記第３ノードと前記第４ノードの電位を等しくするための第２イコライズ回路と、前記第３ノードと前記第４ノードの間に接続される第２ラッチ回路と、前記第３ノードと前記ラッチ回路の第３内部ノードの電気的な接続又は切断並びに前記第４ノードと前記ラッチ回路の第４内部ノードの電気的な接続又は切断を制御する第２データ入れ替え回路と、前記第１又は第２内部ノードのデータ及び前記第３又は第４内部ノードのデータをモニタし、これらのデータが共に変化したときに、前記第１及び第２センスアンプ及び前記センスアンプアレイの動作を停止させるリフレッシュ制御回路とを具備することを特徴とする半導体集積回路。
29. 請求項１乃至４のいずれか１項に記載の半導体集積回路をＰＬＡ回路に適用したことを特徴とする半導体集積回路。
30. センスアンプの２つの入力電位を等しくした状態で前記センスアンプを動作させ、前記センスアンプの出力データを得る第１ステップと、前記センスアンプの出力データをラッチ回路にラッチさせる第２ステップと、前記センスアンプの出力データの値とは逆の値を有するデータを前記センスアンプに入力させる第３ステップと、前記第１ステップと前記第２ステップの間に、前記センスアンプの出力データの値とは逆の値を有するデータを生成する第４ステップとを具備することを特徴とするセンスアンプのオフセットを最小化する方法。
31. センスアンプの２つの入力電位を等しくした状態で前記センスアンプを動作させ、前記センスアンプの出力データを得る第１ステップと、前記センスアンプの出力データをラッチ回路にラッチさせる第２ステップと、前記センスアンプの出力データの値とは逆の値を有するデータを前記センスアンプに入力させる第３ステップと、前記第２ステップと前記第３ステップの間に、前記センスアンプの出力データの値とは逆の値を有するデータを生成する第４ステップとを具備することを特徴とするセンスアンプのオフセットを最小化する方法。
32. 前記第１ステップと前記第２ステップの間に、前記センスアンプの出力データと前記ラッチ回路にラッチされたデータとを比較するステップと、前記センスアンプの出力データと前記ラッチ回路にラッチされたデータとが同一の場合には、前記第２及び第３ステップを実行し、前記センスアンプの出力データと前記ラッチ回路にラッチされたデータとが異なる場合には、前記第２及び第３ステップを省略するステップとを具備することを特徴とする請求項３０記載のセンスアンプのオフセットを最小化する方法。

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