JP4941894B2

JP4941894B2 - オフセットキャンセル回路、及びオフセットキャンセル方法

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Publication number: JP4941894B2
Application number: JP2007094807A
Authority: JP
Inventors: 良尚松岡
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2007-03-30
Filing date: 2007-03-30
Publication date: 2012-05-30
Anticipated expiration: 2027-03-30
Also published as: JP2008252807A; US20080238547A1; US7701282B2

Description

本発明は、差動増幅回路のオフセット調整に関し、特に、オフセット調整端子を有する差動増幅回路のオフセット調整に関する。

近年、ネットワークの高速化やプロセッサの処理能力の向上により、以前よりも大容量のデータを高速に処理することが要求されている。このため、より高速な伝送速度を持つ入出力インタフェースとして高速シリアル伝送が注目されている。

高速シリアル通信では、信号の立ち上がりや立ち下りの時間を短くするため、入出力信号レベルが小振幅信号（ＬＶＤＳ：ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）が利用されている。しかし、単純に振幅を小さくするとノイズマージンが減少する。このノイズマージンを解消するため、伝送する信号を差動信号としたシリアル伝送が広く普及している。

入出力インタフェースの高速化の要求は更に強まり、差動信号の低振幅化は益々進んでいる。一方、ＬＳＩの微細化に伴い、製造時に発生する不純物濃度のばらつき、寸法のばらつきにより、差動信号を増幅するための差動増幅回路の製造バラツキが大きくなっている。すなわち、差動増幅回路におけるオフセット電圧のバラツキが大きくなっている。このようなオフセット電圧のバラツキは、低振幅の差動信号に対して大きな影響となり、伝送品質が劣化してしまう。このため、オフセット電圧のバラツキをキャンセルし、伝送品質の低下を抑制することが強く要求されている。

従来のオフセットキャンセル制御方式では、差動増幅回路に流れる電流値や差動増幅回路の出力電圧値を計測してオフセット制御回路に取り込む。オフセット制御回路はその結果に基づいてオフセットキャンセル信号を生成し、差動増幅回路へ出力してオフセットをキャンセルする。しかし、差動増幅回路における電流値や出力電圧値は、ノイズや外気温のような環境要因によって変動するため、制御が難しくオフセット電圧を収束することは困難である。

一方、差動増幅回路に関する従来技術が、特開２００１−１０１８７２号公報（特許文献１参照）、特開２００３−０４５１９０号公報（特許文献２参照）、特開２００３−２５９５６４号公報（特許文献３参照）、特開２００５−１５０７８９号公報（特許文献４参照）、特開平８−２２３２２８号公報（特許文献５参照）に記載されている。
特開２００１−１０１８７２号公報特開２００３−０４５１９０号公報特開２００３−２５９５６４号公報特開２００５−１５０７８９号公報特開平８−２２３２２８号公報

本発明の目的は、差動増幅回路におけるオフセット電圧又はオフセット電流を高精度でキャンセルすることができるオフセットキャンセル回路、及びオフセットキャンセル方法を提供することにある。

本発明の他の目的は、外的環境による特性変動が少ないオフセットキャンセル回路、及びオフセットキャンセル方法を提供することにある。

本発明の更に他の目的は、ノイズ耐性の高いオフセットキャンセル回路、及びオフセットキャンセル方法を提供することにある。

本発明の更に他の目的は、容易にオフセット電圧をキャンセルすることができるオフセットキャンセル回路、及びオフセットキャンセル方法を塀供することにある。

上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明によるオフセットキャンセル回路は、差動入力信号（ＩＮＮ−ＩＮＮＢ）に応じた第１出力信号（ＳＯ）を出力する差動増幅回路（１）と、第１出力信号（ＳＯ）に応じた第２出力信号（ＬＯ）を保持するラッチ（２）と、差動増幅回路（１）のオフセット調整を行うためのオフセットキャンセル信号（ＲＥＦ）を、差動増幅回路（１）に供給するオフセット制御回路（３）とを具備する。第２出力信号（ＬＯ）は２値信号であり、ラッチ（２）は第１出力信号（ＳＯ）に応じて第２出力信号（ＬＯ）の信号レベルを遷移する。オフセット制御回路（３）は、所定の時間毎にラッチ（２）から第２出力信号（ＬＯ）を取得し、時系列的に連続して取得した２つの第２出力信号（ＬＯ）の信号レベルに基づきオフセットキャンセル信号（ＲＥＦ）の電圧値を更新する。ここで、オフセット制御回路（３）は、差動入力信号を構成する非反転入力信号（ＩＮ）と反転入力信号（ＩＮＢ）とが同電圧のとき、すなわち、差動入力信号（ＩＮ−ＩＮＢ）の電圧値が０のときの第２出力信号（ＬＯ）を取得することが好ましい。

ラッチ（２）は、第１出力信号（ＳＯ）と閾値との比較結果に応じて第２出力信号（ＬＯ）の信号レベルを遷移する。オフセット制御回路（３）は、取得した２つの第２出力信号（ＬＯ）の信号レベルが異なる場合、オフセットキャンセル信号（ＲＥＦ）の電圧値を維持し、２つの第２出力信号（ＬＯ）の信号レベルが同じである場合、オフセットキャンセル信号（ＲＥＦ）の電圧値を変更することが好ましい。

又、ラッチ（２）は、第１出力信号（ＳＯ）が閾値より低い電圧値を示す場合、第２出力信号（ＬＯ）の信号レベルを第１レベルに遷移し、第１出力信号（ＳＯ）が閾値より高い電圧値を示す場合、第２出力信号（ＬＯ）の信号レベルを第２レベルに遷移する。オフセット制御回路（３）は、取得した２つの第２出力信号（ＬＯ）の信号レベルがともに第１レベルである場合、オフセットキャンセル信号（ＲＥＦ）に所定の電圧（Ｖｏｆｆ）を加え、２つの第２出力信号（ＬＯ）の信号レベルがともに第２レベルである場合、オフセットキャンセル信号（ＲＥＦ）の電圧値から所定の電圧（Ｖｏｆｆ）を減じる。

ラッチ（２）は、ハイレベル又はローレベルに初期設定した第２出力信号（ＬＯ）の信号レベルを、第１出力信号（ＳＯ）に応じて遷移することが好ましい。この際、オフセット制御回路（３）は、ハイレベルから遷移した第２出力信号と、ローレベルから遷移した第２出力信号を２つの第２出力信号（ＬＯ）として取得することが好ましい。この場合、初期設定した信号レベルから他の信号レベルに遷移しなくなるまで、オフセットキャンセル信号の更新をすることで、差動増幅回路（１）のオフセットをキャンセルすることができる。

本発明によれば、高精度で差動増幅回路におけるオフセット電圧をキャンセルすることができる。

又、オフセットキャンセル回路における外的環境による特性変動を抑制することができる。

更に、オフセットキャンセル回路のノイズ耐性を高めることができる。

更に、差動増幅回路におけるオフセット電圧を容易にキャンセルすることができる。

以下、添付図面を参照しながら本発明の実施の形態が説明される。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。

（構成）
図１及び図２を参照して本発明によるオフセットキャンセル回路１０の構成を説明する。図１を参照して、オフセットキャンセル回路１０は、差動増幅回路１、ラッチ２、オフセット制御回路３を具備する。差動増幅回路１は、非反転入力信号ＩＮ及び反転入力信号ＩＮＢからなる差動入力信号に応じた出力信号ＳＯを出力する。ラッチ２は、出力信号ＳＯを２値信号である出力信号ＬＯとして保持する。オフセット制御回路３は、ラッチ２が保持する出力信号ＬＯに基づき、差動増幅回路１のオフセット電圧をキャンセルするためのオフセットキャンセル信号ＲＥＦを出力する。

ラッチ２は、入力される切替信号ＳＥＬと初期設定信号ＳＥＴに応答して、出力信号ＬＯの信号レベルをハイレベル（以下“Ｈ”と称す）もしくはローレベル（以下“Ｌ”と称す）に設定する。詳細には、切換信号ＳＥＬに応じて初期設定モードと、オフセット検出モードが切り替えられる。初期設定モードにおいて、ラッチ２は、入力される初期設定信号の信号レベルに応じて、出力信号ＬＯの信号レベルを“Ｈ”又は“Ｌ”に初期設定する。又、オフセット検出モードにおいて、ラッチ２は、入力される出力信号ＳＯの電圧値が所定の閾値より大きい場合、出力信号ＬＯの信号レベルを“Ｈ”、小さい場合は“Ｌ”に設定する。

ラッチ２は、図４に示される真理値表に基づいて出力信号ＬＯの信号レベルを決定する論理回路を具備することが好ましい。図４は、ラッチ２に入力される切換信号ＳＥＬ、初期設定信号ＳＥＴ、及び出力信号ＳＯの信号レベルと、出力信号ＬＯの出力信号との関係を示す真理値表である。図４を参照して、出力信号ＬＯの信号レベルの設定の一例を説明する。

ラッチ２に入力される切換信号ＳＥＬが“１”、すなわち“Ｈ”であるとき、初期設定モードとなり、ラッチ２に入力される初期設定信号ＳＥＬの信号レベルに応じて出力信号ＬＯの信号レベルが決定される。この場合、初期設定信号ＳＥＬが“０”、すなわち“Ｌ”のとき、ラッチ２は出力信号ＬＯを“０”（“Ｌ”）に設定する。又、初期設定信号ＳＥＬが“１”、すなわち“Ｈ”のとき、ラッチ２は出力信号ＬＯを“１”（“Ｈ”）に設定する。一方、ラッチ２に入力される切換信号ＳＥＬが“０”、すなわち“Ｌ”であるとき、オフセット検出モードとなり、ラッチ２に入力される出力信号ＳＯの電圧値の大きさに応じて出力信号ＬＯの信号レベルが決定される。この場合、出力信号ＳＯの電圧値が所定の閾値電圧より大きいときを“１”、小さいときを“０”とすると、出力信号ＳＯが“０”のとき、ラッチ２は、出力信号ＬＯを“０”（“Ｌ”）に遷移する。又、出力信号ＳＯが“１”のとき、ラッチ２は、出力信号ＬＯを“１”（“Ｈ”）に遷移する。

オフセット制御回路３は、ホールド信号ＨＬＤによって、オフセットキャンセル信号ＲＥＦの電圧値を維持し、出力ストローブ信号ＯＳに応答してオフセットキャンセル信号ＲＦＥの電圧値を更新する。オフセットキャンセル信号ＲＥＦを更新する際、オフセット制御回路３は、差動増幅回路１に入力される非反転入力信号ＩＮと反転入力信号ＩＮＢの電圧が同電位になったときの出力信号ＬＯをラッチ２から取得する。オフセット制御回路３は、取得した出力信号ＬＯの電圧レベルに基づき、差動増幅回路１に出力しているオフセットキャンセル信号ＲＥＦの電圧値を更新する。この際、オフセット制御回路３は、取得した出力信号ＬＯ（出力信号ＬＯ_ｎ）と、前回取得した出力信号ＬＯ（出力信号ＬＯ_ｎ−１）の信号レベルの組合せに応じて、オフセットキャンセル信号ＲＥＦの更新値を決定する。オフセット制御回路３は、現在出力中のオフセットキャンセル信号ＲＥＦの電圧値に所定のオフセット電圧Ｖｏｆｆを増減、あるいは現在の電圧値を維持することで、オフセットキャンセル信号ＲＥＦを更新する。

オフセット制御回路３は、図５に示される真理値表に基づいてオフセットキャンセル信号ＲＥＦを更新値を決定する論理回路を具備することが好ましい。図５は、オフセット制御回路３が時系列的に連続に取得する出力信号ＬＯ_ｎ及びＬＯ_ｎ−１、出力ストローブ信号ＯＳ、及びホールド信号ＨＬＤと、オフセットキャンセル信号ＲＥＦの更新値との関係を示す真理値表である。図５を参照して、オフセットキャンセル信号ＲＥＦの更新値の決定方法の一例を説明する。

“１”（“Ｈ”）のホールド信号ＨＬＤが入力されている間、オフセット制御回路３は、出力ストローブ信号ＯＳや出力信号ＬＯの信号レベルに関係なく、更新前のオフセットキャンセル信号ＲＥＦ_ｎ−１の出力を維持する。ここで、ホールド信号ＨＬＤが“０”（“Ｌ”）となり、出力ストローブ信号ＯＳが“１”（“Ｈ”）となった場合、すなわち、出力ストローブ信号ＯＳの立ち上がりエッジに応答して、オフセット制御回路３は、出力中のオフセットキャンセル信号ＲＥＦ_ｎ−１を更新してオフセットキャンセル信号ＲＥＦ_ｎを出力する。

ここで、オフセット制御回路３は、出力信号ＬＯ_ｎと出力信号ＬＯ_ｎ−１の信号レベルの組合せに基づいてオフセットキャンセル信号ＲＥＦ_ｎの値を決定する。詳細には、出力信号ＬＯ_ｎ及び出力信号ＬＯ_ｎ−１がともに“０”（“Ｌ”）である場合、オフセット制御回路３は、オフセットキャンセル信号Ｒ_ｎ−１の電圧値にオフセット電圧Ｖｏｆｆを加えたオフセットキャンセル信号ＲＥＦ_ｎを差動増幅回路１に出力する。又、出力信号ＬＯ_ｎ及び出力信号ＬＯ_ｎ−１がともに“１”（“Ｈ”）である場合、オフセット制御回路３は、オフセットキャンセル信号Ｒ_ｎ−１の電圧値からオフセット電圧Ｖｏｆｆを減じたオフセットキャンセル信号ＲＥＦ_ｎを差動増幅回路１に出力する。更に、出力信号ＬＯ_ｎ及び出力信号ＬＯ_ｎ−１の信号レベルが異なる場合、オフセット制御回路３は、オフセットキャンセル信号Ｒ_ｎ−１の電圧値を維持し、更新値（オフセットキャンセル信号ＲＥＦ_ｎ）として差動増幅回路１に出力する。

次に、図２を参照して、本発明に係る差動増幅回路１の構成の詳細を説明する。差動増幅回路１は、ソースが第１電源（電源電位ＶＤＤ）に接続するＰチャネル型ＭＯＳトランジスタＰ１及びＰ２と、ソースがＮチャネル型ＭＯＳトランジスタＮ３を介して第２電源（接地電位ＧＮＤ）に接続するＮチャネル型ＭＯＳトランジスタＮ１、Ｎ２、Ｎ４、Ｎ５とを具備する。以下では、Ｐチャネル型ＭＯＳトランジスタＰ１及びＰ２をトランジスタＰ１及びＰ２と称し、Ｎチャネル型ＭＯＳトランジスタＮ１〜Ｎ５をトランジスタＮ１〜Ｎ５と称す。

トランジスタＮ３は、第２電源（接地電位ＧＮＤ）とともに定電流源を構成し、ゲートに供給されるバイアス電圧Ｖｎによって差動増幅回路１に流れる電流を制御する。トランジスタＮ１のドレインは、トランジスタＰ１のドレインと接続する。又、トランジスタＮ５のドレインは、出力端子１００を介してトランジスタＰ２のドレインと接続する。トランジスタＮ１及びＮ５のゲートのそれぞれには、非反転入力信号ＩＮ及び反転入力信号ＩＮＢが入力される。トランジスタＰ１及びＰ２のゲートには定電圧Ｖｐが供給される。このような構成により、差動増幅回路１は、入力される差動入力信号（ＩＮ−ＩＮＢ）を増幅し、出力ノード１００から出力信号ＳＯを出力する。

更に、トランジスタＰ１のドレインとトランジスタＮ３との間にトランジスタＮ１と並列にトランジスタＮ４が接続される。同様に、トランジスタＰ２のドレイン（出力ノード１００）とトランジスタＮ３との間に、トランジスタＮ５に並列にトランジスタＮ２が接続される。トランジスタＮ４のゲートには、定電圧Ｖｒが供給され、トランジスタＮ２のゲートには、オフセットキャンセル信号ＲＥＦが入力される。トランジスタＮ２は、入力されるオフセットキャンセル信号ＲＥＦに応じて、トランジスタＮ５に発生するオフセット電圧を抑制する。

（動作）
図３から図５を参照して、オフセットキャンセル回路１０の動作を説明する。図３は、オフセットキャンセル回路１０におけるオフセットキャンセル動作を示すタイミングチャートである。

図３を参照して、オフセットキャンセル回路１０は、時刻Ｔ１〜Ｔ２の“Ｈ”初期値設定、時刻Ｔ２〜Ｔ３のオフセット検出、時刻Ｔ３〜Ｔ４の“Ｌ”初期値設定、時刻Ｔ４〜Ｔ５のオフセット検出、時刻Ｔ５〜Ｔ６のデータ更新（オフセットキャンセル信号ＲＥＦの電圧値の更新）を繰り返し、差動増幅回路１におけるオフセット電圧をキャンセルする。本発明では、非反転入力信号ＩＮと反転入力信号ＩＮＢとが同電圧のときにおける出力信号ＳＯに応じた出力信号ＬＯの信号レベルに基づいてオフセットキャンセルＲＥＦの電圧値が更新される。この際、オフセットキャンセル回路３は、ハイレベルから遷移した出力信号ＬＯ_ｎとローレベルから遷移した出力信号ＬＯ_ｎ−１を取得し、これらの信号レベルに基づいてオフセットキャンセル信号ＲＥＦの電圧値を更新する。

時刻Ｔ１〜Ｔ２では、ハイレベルの切換信号ＳＥＬ及び初期設定信号ＳＥＴに応じて、出力信号ＬＯは“Ｈ”に設定される。時刻Ｔ２において、切換信号ＳＥＬが“Ｌ”に遷移し、オフセット検出モードとなる。オフセット検出モードでは、ラッチ３に入力される出力信号ＳＯの電圧値に応じて、出力信号ＬＯの信号レベルは“Ｈ”（ａ）又は“Ｌ”（ｂ）に遷移する。次に、オフセット制御部３は、クロック信号ＣＬＫに応答してオフセット検出された出力信号ＬＯを出力信号ＬＯ_ｎ−１として取得する。ここでは、ハイレベルから“Ｈ”又は“Ｌ”に遷移した出力信号ＬＯ_ｎ−１がオフセット制御回路３に取り込まれる。尚、クロック信号ＣＬＫは、差動入力信号と同期しており、非反転入力信号ＩＮと反転入力信号ＩＮＢが同電圧となるときのクロック信号に応じて、オフセット制御回路３は、出力信号ＬＯ_ｎ−１を取得する。

続いて、クロック信号ＣＬＫの立下り後、すなわち、出力信号ＬＯ_ｎ−１が取り込まれた後、出力信号時刻Ｔ３〜Ｔ４において、切換信号ＳＥＬは“Ｈ”、初期設定信号ＳＥＴは“Ｌ”となる。これにより、出力信号ＬＯは“Ｌ”に設定される。時刻Ｔ４において、切換信号ＳＥＬが“Ｌ”に遷移し、オフセット検出モードとなる。オフセット検出モードでは、ラッチ３に入力される出力信号ＳＯの電圧値に応じて、出力信号ＬＯの信号レベルは“Ｈ”（ｃ）又は“Ｌ”（ｄ）に遷移する。次に、オフセット制御部３は、クロック信号ＣＬＫに応答してオフセット検出された出力信号ＬＯを出力信号ＬＯ_ｎとして取得する。ここでは、ローレベルから“Ｈ”又は“Ｌ”に遷移した出力信号ＬＯ_ｎがオフセット制御回路３に取り込まれる。時刻Ｔ２〜Ｔ３と同様に、非反転入力信号ＩＮと反転入力信号ＩＮＢが同電圧となるときのクロック信号に応じて、オフセット制御回路３は、出力信号ＬＯ_ｎを取得する。

ここで、時刻Ｔ１からＴ５の間、出力ストローブ信号ＯＳは“Ｌ”、ホールド信号ＨＬＤは“Ｈ”となっている。この間、オフセット制御回路３からは、更新前のオフセットキャンセル信号ＲＥＦ_ｎ−１が差動増幅回路１に出力される。クロック信号ＣＬＫが立ち下がり後、すなわち、出力信号ＬＯ_ｎが取り込まれると、ホールド信号ＨＬＤ信号は、“Ｌ”となり、オフセットキャンセル信号ＲＥＦの更新待ちの状態となる。

ホールド信号ＨＬＤが“Ｌ”の状態において、オフセット制御部３は、出力ストローブ信号ＯＳの立ち上がりに応答してオフセットキャンセル信号ＲＥＦ_ｎ−１をオフセットキャンセル信号ＲＥＦ_ｎに更新する。ここでオフセット制御部３は、取得した出力信号ＬＯ_ｎ−１と出力信号ＬＯ_ｎの信号レベルに基づき図５に示される真理値表に従って更新後のオフセットキャンセル信号ＲＥＦ_ｎの電圧値を決定する。

例えば、出力信号ＬＯ_ｎ−１及び出力信号ＬＯ_ｎがともに“Ｈ”（ａ、ｃ）である場合、オフセットキャンセル信号ＲＥＦ_ｎの電圧値は、オフセットキャンセル信号ＲＥＦ_ｎ−１からオフセット電圧Ｖｏｆｆを減じた値となる（ｆ）。あるいは、出力信号ＬＯ_ｎ−１及び出力信号ＬＯ_ｎがともに“Ｌ”（ｂ、ｄ）である場合、オフセットキャンセル信号ＲＥＦ_ｎの電圧値は、オフセットキャンセル信号ＲＥＦ_ｎ−１にオフセット電圧Ｖｏｆｆを加えた値となる（ｅ）。あるいは、出力信号ＬＯ_ｎ−１と出力信号ＬＯ_ｎの信号レベルが異なる場合（ａ、ｄ）又は（ｂ、ｃ）、オフセットキャンセル信号ＲＥＦ_ｎの電圧値は、オフセットキャンセル信号ＲＥＦ_ｎ−１と同じ値となる。

以上の動作を、出力信号ＬＯが初期設定値の信号レベルから他の信号レベルに遷移しなくなるまで繰り返すことで、差動増幅回路２におけるオフセットをキャンセルすることができる。本発明によれば、ラッチ２の出力信号ＬＯが“Ｌ”、“Ｈ”の２値信号であるため、ノイズによる影響を排除できる。

又、本発明によるオフセットキャンセル回路１０は、差動増幅回路１の出力信号ＳＯを利用したオフセット観測、検出したオフセットのディジタルデータ（出力信号ＬＯ）への変換、デジタルデータに基づくオフセットキャンセル信号ＲＥＦの更新を繰り返し、オフセットをキャンセルしている。このため、ディジタル制御で容易に差動増幅回路１のオフセットをキャンセルすることができる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、差動増幅回路１にＭＯＳトランジスタを用いたが、これに替えてバイポーラトランジスタでも構わない。又、本実施の形態における出力信号ＬＯの信号レベルは、出力信号ＳＯの電圧値が所定の閾値より大きいとき“Ｈ”、小さいとき“Ｌ”に遷移するが、これに限らず、出力信号ＳＯが閾値より大きいとき“Ｌ”、小さいとき“Ｈ”に遷移しても良い。この場合、出力信号ＬＯ_ｎ−１及び出力信号ＬＯ_ｎがともに“Ｌ”のとき、更新後のオフセットキャンセル信号ＲＥＦ_ｎは、オフセットキャンセル信号ＲＥＦ_ｎ−１からオフセット電圧Ｖｏｆｆを減じた値となり、出力信号ＬＯ_ｎ−１及び出力信号ＬＯ_ｎがともに“Ｈ”のとき、更新後のオフセットキャンセル信号ＲＥＦ_ｎはオフセットキャンセル信号ＲＥＦ_ｎ−１にオフセット電圧Ｖｏｆｆを加えた値となる。

図１は、本発明によるオフセットキャンセル回路の実施の形態における構成を示すブロック図である。図２は、本発明に係る差動増幅回路の構成を示す回路図である。図３は、本発明によるオフセットキャンセル回路の実施の形態におけるオフセットキャンセル信号の更新動作を示すタイミングチャートである。図４は、本発明に係るラッチにおける出力信号の遷移を規定する真理値表の一例である。図５は、本発明に係るオフセット制御回路におけるオフセットキャンセル信号の更新を規定する真理値表の一例である。

符号の説明

１：差動増幅回路
２：ラッチ
３：オフセット制御回路
Ｎ１〜Ｎ５：Ｎチャネル型ＭＯＳトランジスタ
Ｐ１、Ｐ２：Ｐチャネル型ＭＯＳトランジスタ
Ｖｐ、Ｖｒ：定電圧
Ｖｎ：バイアス電圧
ＩＮ、ＩＮＢ：入力信号
ＲＥＦ：オフセットキャンセル信号
ＶＤＤ：電源電位
ＧＮＤ：接地電位
ＳＯ：第１出力信号
ＬＯ：第２出力信号
ＳＥＬ：切換信号
ＳＥＴ：初期設定信号
ＯＳ：出力ストローブ信号
ＨＬＤ：ホールド信号
ＣＬＫ：クロック信号

Claims

差動入力信号に応じた第１出力信号を出力する差動増幅回路と、
前記第１出力信号に応じた第２出力信号を保持するラッチと、
前記差動増幅回路のオフセット調整を行うための参照電圧を、前記差動増幅回路に供給するオフセット制御回路と、
を具備し、
前記第２出力信号は２値信号であり、前記ラッチは前記第１出力信号に応じて前記第２出力信号の信号レベルを遷移し、
前記オフセット制御回路は、所定の時間毎に前記ラッチから前記第２出力信号を取得し、時系列的に連続して取得した２つの前記第２出力信号の信号レベルが一致する場合、前記信号レベルに応じて決まる補正値によって前記参照電圧の電圧値を更新し、
前記補正値は、前記２つの第２信号の信号レベルがハイレベルで一致する場合と、ローレベルで一致する場合で異なる値を示す
オフセットキャンセル回路。
請求項１に記載のオフセットキャンセル回路において、
前記ラッチは、前記第１出力信号と閾値との比較結果に応じて前記第２出力信号の信号レベルを遷移し、
前記オフセット制御回路は、前記２つの第２出力信号の信号レベルが異なる場合、前記参照電圧の電圧値を維持し、前記２つの第２出力信号の信号レベルが同じである場合、前記参照電圧の電圧値を変更する
オフセットキャンセル回路。
請求項２に記載のオフセットキャンセル回路において、
前記ラッチは、前記第１出力信号が前記閾値より低い電圧値を示す場合、前記第２出力信号の信号レベルを第１レベルに遷移し、前記第１出力信号が前記閾値より高い電圧値を示す場合、前記第２出力信号の信号レベルを第２レベルに遷移し、
前記オフセット制御回路は、前記２つの第２出力信号の信号レベルがともに第１レベルである場合、前記参照電圧に所定の電圧を加え、前記２つの第２出力信号の信号レベルがともに第２レベルである場合、前記参照電圧の電圧値から所定の電圧を減じる
オフセットキャンセル回路。
請求項１から３いずれか１項に記載のオフセットキャンセル回路において、
前記ラッチは、ハイレベル又はローレベルに初期設定した第２出力信号の信号レベルを、前記第１出力信号に応じて遷移し、
前記オフセット制御回路は、前記ハイレベルから遷移した前記第２出力信号と、前記ローレベルから遷移した前記第２出力信号を前記２つの第２出力信号として取得する
オフセットキャンセル回路。
請求項１から４いずれか１項に記載のオフセットキャンセル回路において、
前記オフセット制御回路は、前記差動入力信号の電圧値が０の時における前記第２出力信号に応じて、前記参照電圧の電圧値を更新する
オフセットキャンセル回路。
（Ａ）差動増幅回路が、差動入力信号に応じた第１出力信号をラッチに出力するステップと、
（Ｂ）前記ラッチが、前記第１出力信号に応じた第２出力信号を保持するステップと、
（Ｃ）オフセット制御回路が、前記差動増幅回路のオフセット調整を行うための参照電圧を、前記差動増幅回路に供給するステップと、
を具備し、
前記第２出力信号は２値信号であり、
（Ｄ）前記ラッチが、前記第１出力信号に応じて前記第２出力信号の信号レベルを遷移するステップと、
（Ｅ）前記オフセット制御回路が、所定の時間毎に前記ラッチから前記第２出力信号を取得し、時系列的に連続して取得した２つの前記第２出力信号の信号レベルが一致する場合、前記信号レベルに応じて決まる補正値によって前記参照電圧の電圧値を更新するステップと、
を更に具備し、
前記補正値は、前記２つの第２信号の信号レベルがハイレベルで一致する場合と、ローレベルで一致する場合で異なる値を示す
オフセットキャンセル方法。
請求項６に記載のオフセットキャンセル方法において、
前記（Ｄ）ステップは、（ｄ１）前記ラッチが、前記第１出力信号と閾値との比較結果に応じて前記第２出力信号の信号レベルを遷移するステップを備え、
前記（Ｅ）ステップは、前記オフセット制御回路が、前記２つの第２出力信号の信号レベルが異なる場合、前記参照電圧の電圧値を維持するステップと、前記２つの第２出力信号の信号レベルが同じである場合、前記参照電圧の電圧値を変更するステップとを備える
オフセットキャンセル方法。
請求項７に記載のオフセットキャンセル方法において、
前記（ｄ１）ステップは、前記ラッチが、前記第１出力信号が前記閾値より低い電圧値を示す場合、前記第２出力信号の信号レベルを第１レベルに遷移するステップと、前記第１出力信号が前記閾値より高い電圧値を示す場合、前記第２出力信号の信号レベルを第２レベルに遷移ステップとを備え、
前記（Ｅ）ステップは、前記オフセット制御回路が、前記２つの第２出力信号の信号レベルがともに第１レベルである場合、前記参照電圧に所定の電圧を加えるステップと、前記２つの第２出力信号の信号レベルがともに第２レベルである場合、前記参照電圧の電圧値から所定の電圧を減じるステップとを備える
オフセットキャンセル方法。
請求項６から８いずれか１項に記載のオフセットキャンセル方法において、
前記（Ｄ）ステップは、前記ラッチが、ハイレベル又はローレベルに初期設定した第２出力信号の信号レベルを、前記第１出力信号に応じて遷移ステップを備え、
前記（Ｅ）ステップは、前記オフセット制御回路は、前記ハイレベルから遷移した前記第２出力信号と、前記ローレベルから遷移した前記第２出力信号を前記２つの第２出力信号として取得するステップを備える
オフセットキャンセル方法。
請求項６から９いずれか１項に記載のオフセットキャンセル方法において、
前記（Ｂ）ステップは、前記オフセット制御回路が、前記差動入力信号の電圧値が０の時における前記第２出力信号に応じて、前記参照電圧の電圧値を更新するステップを備える
オフセットキャンセル方法。