JPS62247611A - オフセツト補償演算増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明を以下の順序で説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段 Ｆ作用 Ｇ　実施例 Ｇ−１第１の実施例（第１図） Ｇ−２第２の実施例（第２図） Ｇ−３変形例 Ｈ発明の効果 Ａ　産業上の利用分野 本発明は、対を成す入力端間のオフセット電圧を低減さ
せるオフセット補償機能を備えた演算増幅回路に関する
。

Ｂ　発明の概要 本発明は、オフセット補償機能を備えた演算増幅回路に
おいて、演算増幅動作部に対して、それを形成する複数
のトランジスタのいずれかに並列的に接続された、少な
くとも１個の、トランジスタとスイッチ素子との直列接
続構成を含む付加トランジスタ部と、その付加トランジ
スタ部のスイッチ素子を制御するスイッチ制御部とを設
け、演算増幅動作部の１対の入力端の夫々の電位が互い
に等しくされたもとで、演算増幅動作部の出力端電位に
所定の設定電位との差が生じているとき、スイッチ制御
部が付加トランジスタ部のスイッチ素子を開状態もしく
は閉状態をとらせるべく駆動し、それにより演算増幅動
作部の出力端電位が変化して所定の設定電位に到達した
とき、スイッチ制御部が付加トランジスタ部のスイッチ
素子を開状態もしくは閉状態に維持し、演算増幅動作部
の１対の入力端の夫々の電位が独立したものとなるよう
にすることにより、比較的簡単で集積回路化に適した構
成をもって、実際の製造プロセスを経て得られる各回路
素子定数の設計値からのずれの影響が可及的に小とされ
る状態で、演算増幅動作部の１対の入力端間におけるオ
フセット電圧の低減を図ることができるようにしたもの
である。

Ｃ従来の技術 複数のトランジスタが用いられて形成され、集積回路化
された演算増幅器においては、その中で差動構成をとる
ものとされる対を成すトランジスタが、それらの特性を
厳密に同一にするものとはならず、不所望な特性上の差
異を有するものとなってしまうのが一般的である。そし
て、このような演算増幅器は、斯かる差動構成をとる対
のトランジスタの特性上の差異に起因して、一対の入力
端の夫々の電位が互いに等しくされたもとにあっても、
出力端に所望の設定電位とは異なった電位が得られる状
態におかれることになり、出力端に所望の設定電位が得
られるようになすには、一対の入力端間に所定の電位差
を与えることが必要となる。この出力端に所望の設定電
位が得られるようにするため要求される一対の入力端間
の電位差が、所謂、演算増幅器のオフセット電圧である
。

斯かる演算増幅器のオフセット電圧を低減させるべく、
例えば、１９８１年８月１１日付の「エレクトロニクス
（Ｅｌｅｃｔｒｏｎｉｃｓ）ヨ誌・第１１２頁に記載さ
れている如く、演算増幅器における差動増幅部の負荷を
可変抵抗部を含む構成となし、演算増幅器の一対の入力
端の夫々の電位が同一にされたもとで演算増幅器の出力
端の電位が所定の設定電位とは相違する状態において、
可変抵抗部の抵抗値を変化させ、それに伴って出力端の
電位が変化して所定の設定電位に達したとき、可変抵抗
部の抵抗値変化を停止させるようにして、差動増幅部の
負荷抵抗値を設定することが提案されており、このよう
に負荷抵抗値が設定された差動増幅部を有する演算増幅
器は、小なる値のオフセット電圧をもって作動するもの
となされる。斯かる場合、可変抵抗部は、夫々の抵抗値
が互いに相違するとともに予め設定された特定の相互関
係を満足するものとなるように選定された複数の抵抗素
子と、各々の抵抗素子に対応して接続されたスイッチ素
子とを含んで構成され、各スイッチ素子の開閉状態が制
御されて抵抗素子の選択がなされ、それによって、可変
抵抗郡全体の抵抗値が予め設定された態様で変化するも
のとされる。

Ｄ　発明が解決しようとする問題点 このように差動増幅部の負荷が可変抵抗部を含む構成と
された演算増幅器にあっては、可変抵抗部を構成する複
数の抵抗素子及び各々の抵抗素子に対応して配されるス
イッチ素子も集積回路化されることが望まれるが、可変
抵抗部を構成する複数の抵抗素子の夫々を集積回路素子
として形成する場合には、夫々の抵抗値を、互いに相違
するとともに予め設定された特定の相互関係を満足する
ものとなるように選定されたものとされる設計値に合う
ものとすることは極めて困難となる。また、各抵抗素子
に対応して配されるスイッチ素子を集積回路素子として
形成するに際しても、その閉状態（オン状態）において
、対応する抵抗素子に比して充分に低い抵抗値を有する
ものとするためには、その素子寸法を比較的大にするこ
とが必要とされ、占有面積が大となってしまうという不
都合を生じる。従って、結局、上述の如くに、オフセッ
ト電圧の低減を図るべ〈従来提案された、差動増幅部の
負荷が可変抵抗部を含む構成をとる演算増幅器は、集積
回路化には適していないことになるという問題を伴って
いる。

斯かる点に鑑み、本発明は、比較的石車で集積回路化に
好適な構成をとるものとされ、製造プロセスを経て得ら
れる各回路素子定数の設計値からのずれの影響が可及的
に小とされるもとで、１対の入力端間におけるオフセッ
ト電圧を充分に低減することができるようにされた、オ
フセット補償演算増幅回路を提供することを目的とする
。

Ｅ　問題点を解決するための手段 上述の目的を達成すべく、本発明に係るオフセット補償
演算増幅回路は、複数のトランジスタを含んで形成され
た演算増幅動作部と、演算増幅動作部の１対の入力端の
夫々の電位を互いに等しくする第１の状態と互いに独立
したものとする第２の状態とを選択的にとる入力短絡部
と、演算増幅動作部を形成する複数のトランジスタのい
ずれかに並列的に接続された、少なくとも１個の、トラ
ンジスタとスイッチ素子との直列接続構成を含む付加ト
ランジスタ部と、付加トランジスタ部のスイッチ素子に
制御出力を供給するスイッチ制御部と、演算増幅動作部
の出力端電位を検知して検知出力を発生する電位検知部
とを備え、入力短絡部が、演算増幅動作部の出力端電位
に所定の設定電位との差が生じているもとで第１の状態
をとり得るものとされ、また、スイッチ制御部が、演算
増幅動作部の出力端電位に所定の設定電位との差が生じ
ているもとで、制御出力に基づいてスイッチ素子を開状
態もしくは閉状態をとらせるべく駆動するものとされ、
さらに、電位検知部が、演算増幅動作部の出力端電位が
所定の設定電位との差を生じた状態から変化して所定の
設定電位に到達したとき検知出力を変化させ、その検知
出力の変化に基づいて、スイッチ制御部にスイッチ素子
を開状態もしくは閉状態に維持する状態をとらせるとと
もに、入力短絡部を第１の状態から第２の状態に移行さ
せて、オフセット電圧が低減された動作状態となすもの
とされて構成される。

２作用 このように構成される本発明に係るオフセット補償演算
増幅回路にあっては、入力短絡部が演算増幅動作部の１
対の入力端の夫々の電位を互いに等しくする第１の状態
をとるもとで、演算増幅動作部の出力端電位が所定の設
定電位との差を生じている状態において、スイッチ制御
部が付加トランジスタ部のスイッチ素子を開状態もしく
は閉状態をとらせるべく駆動する。斯かるスイッチ素子
の駆動に伴って演算増幅動作部の出力端電位が変化し、
その結果、演算増幅動作部の出力端電位が所定の設定電
位に達すると、電位検知部が検知出力を変化させ、その
検知出力の変化に基づいて、スイッチ制御部がスイッチ
素子を開状態もしくは閉状態に維持する状態にされると
ともに、入力短絡部が第１の状態から演算増幅動作部の
１対の入力端の夫々の電位を互いに独立したものとする
第２の状態に移行せしめられて、演算増幅動作部の１対
の入力端間のオフセット電圧が低減された動作状態がと
られる。

このようにして、複数のトランジスタを含んで形成され
た演算増幅動作部に対して、その複数のトランジスタの
いずれかに並列的に接続された、少なくとも１個の、ト
ランジスタとスイッチ素子との直列接続構成を含む付加
トランジスタ部が設けられ、付加トランジスタ部のスイ
ッチ素子が開閉制御されることにより、付加トランジス
タ部のトランジスタが演算増幅動作部に関与するものと
される状態と関与しないものとされる状態とが選択的に
取られるようにされた、集積回路化に適した構成をもっ
て、オフセット電圧の低減が図られることになる。

Ｇ　実施例 Ｇ−１第１の実施例（第１図） 第１図は、本発明に係るオフセット補償演算増幅回路の
一例を示す。

この例は、基本的構成要素として、一対の入力端子１１
Ａ及び１１Ｂが設けられ、複数のトランジスタを含んで
形成された演算増幅動作部１３゜演算増幅動作部１３の
入力側に接続された入力短絡部１５．演算増幅動作部１
３の構成にさらにトランジスタを付加すべく配された、
複数のトランジスタとスイッチ素子とを含む付加トラン
ジスタ部１７．付加トランジスタ部１７におけるスイッ
チ素子の開閉制御を行うスイッチ制御部１９、及び、演
算増幅動作部１３の出力側に接続された電位検知部２１
を備え、さらに、スイッチ制御部１９に付随するクロッ
ク信号発生部２３が、ナンド・ゲート部２５及びアンド
・ゲート部２７を伴って配されたものとされている。

演算増幅動作部１３は、夫々のゲートが入力端子１１Ａ
及びＩＩＢに接続されて差動構成をとるものとされた一
対のＮチャンネル型ＭＯ３Ｉ−ランジスタ（以下、Ｎ型
トランジスタという）３１及び３２を有している。これ
らＮ型トランジスタ３１及び３２の夫々のソースは、電
流源として作動するＮ型トランジスタ３３を介して基準
電位点、例えば、接地電位点に接続されており、Ｎ型ト
ランジスタ３３のゲートには、端子３４を通じて所定の
バイアス電圧ｖｂが供給されている。また、Ｎ型トラン
ジスタ３１及び３２の夫々のドレインと電源■。０との
間には、カレントミラー構成部を形成するＰチャンネル
型ＭＯＳトランジスタ（以下、Ｐ型トランジスタという
）３５及び３６が配されており、Ｐ型トランジスタ３５
が、そのゲートとドレインとが短絡されたものとなされ
て、Ｎ型トランジスタ３１のドレインに接続され、Ｐ型
トランジスタ３６がＮ型トランジスタ３２のドレインに
接続されている。このようにして、Ｎ型トランジスタ３
１及び３２を主構成素子とし、カレントミラー構成部を
形成するＰ型トランジスタ３５及び３６を負荷とする差
動増幅器が形成されているのである。

さらに、演算増幅動作部１３は、電源ＶＯＯと接地電位
点との間に接続された、出力部を形成するＰ型トランジ
へ夕３７とＮ型トランジスタ３８との組を有しており、
Ｐ型トランジスタ３７のゲ−トが、Ｐ型トランジスタ３
．６とＮ型トランジスタ３２との間の接続点Ｘｄ、即ち
、Ｎ型トランジスタ３１及び３２が形成する差動増幅器
の出力端子に接続され、また、Ｎ型トランジスタ３８の
ゲートが、バイアス電圧ｖｂが供給される端子３４に接
続されている。そして、Ｐ型トランジスタ３７及びＮ型
トランジスタ３８の夫々のドレインが共通接続されて、
その接続点ＸＯから演算増幅動作部１３の出力端子３９
が導出されている。

入力短絡部１５は、一対のＮ型トランジスタ４０及び４
１で形成されている。これらＮ型トランジスタ４０及び
４１は、夫々、スイッチ素子として作動し、各々のゲー
トが共通接続されており、Ｎ型トランジスタ４０のドレ
イン−ソース通路が入力端子１１Ａと入力端子１１Ｂと
の間に接続され、また、Ｎ型トランジスタ４１のドレイ
ン−ソース通路が入力端子１１Ｂと接地電位点との間に
接続されている。

付加トランジスタ部１７は、ゲートとドレインとが短絡
接続された６個のＰ型トランジスタ４２ａ〜４２ｆと、
これらＰ型トランジスタ４２ａ〜４２ｆに夫々接続され
てスイッチ素子として作動する、さらに６個のＰ型トラ
ンジスタ４３３〜４３「とで形成されている。Ｐ型トラ
ンジスタ４２ａとそれに対応するＰ型トランジスタ４３
ａとは、夫々のソース−ドレイン通路が直列接続されて
、演算増幅動作部１３におけるカレントミラー構成部を
形成するＰ型トランジスタ３５のソース−ドレイン通路
に並列に接続されたものとなされている。他のＰ型トラ
ンジスタ４２ｂ〜４２ｆの夫々とそれに対応するＰ型ト
ランジスタ４３ｂ〜４３ｆの夫々についても、Ｐ型トラ
ンジスタ４２ａとそれに対応するＰ型トランジスタ４３
ａと同様な接続態様がとられている。即ち、付加トラン
ジスタ部１７は、演算増幅動作部１３におけるカレント
ミラー構成部を形成するＰ型トランジスタ３５に並列に
接続された、Ｐ型トランジスタ（４２３〜４２ｆの夫々
）とスイッチ素子（４３ｂ〜４３ｆの夫々）との直列接
続構成を、合計６個有しているのである。

そして、この例においては、Ｐ型トランジスタ４２ａ〜
４２ｆは、夫々の有効寸法が１：２：２２　．２３　．
２４　．２５の比をもって相違するものとされており、
従って、Ｐ型トランジスタ４２２〜４２ｆの夫々のソー
ス−ドレイン通路を流れる電流は、それらの値の比が１
：２：２”　　：２’　　：２４．２５となるものとさ
れる。また、演算増幅動作部１３においてＰ型トランジ
スタ３５とともにカレントミラー構成部を形成するＰ型
トランジスタ３６は、その有効寸法がＰ型トランジスタ
３５の有効寸法より大とされ、かつ、Ｐ型トランジスタ
３５の有効寸法とＰ型トランジスタ４２ａ〜４２ｆの夫
々の有効寸法との和より小となるように選定されている
。

スイッチ制御部１９は、縦続配置された６個のフリップ
・フロップ４４ａ〜４４ｆで構成された６段の２進カウ
ンタをもって形成されている。フリップ・フロップ４４
２〜４４ｆは、前段の正・反転出力端子Ｑ及び百が次段
の正・反転クロック端子Ｃ及びでに夫々接続される態様
をもって順次配列され、フリップ・フロップ４４ａ〜４
４ｆの各々の反転出力端子間が、付加トランジスタ部１
７におけるスイッチ素子であるＰ型トランジスタ４３ａ
〜４３ｆの各々のゲートに夫々接続されている。また、
フリップ・フロップ４４８〜４４ｆの各々のセット端子
Ｓには、セット信号入力端子４５を通じてセット信号Ｓ
ｓが供給される。さらに、フリップ・フロップ４４３〜
４４ｆで構成される６段の２進カウンタの初段を形成す
るフリップ・フロップ４４ａの正・反転クロック端子Ｃ
及びでには、クロック信号発生部２３から得られるクロ
ックパルス信号Ｓｃが、クロック信号発生部２３の出力
端子が一方の入力端子に接続されたナンド・ゲート部２
５を介し、インバータ４６で反転されて、及び、直接に
供給される。

電位検知部２１は、比較入力端子が演算増幅動作部１３
の出力端子３９に接続され、基準入力端子が、電源ＶＤ
Ｄと接地電位点との間の中点電位Ｐｒに相当する電位に
設定された基準電圧源４７に接続された電圧比較器４８
と、電圧比較器４８の出力端子がデータ端子りに接続さ
れたＤ−フリップ・フロップ４９とにより形成されてい
る。Ｄ−フリップ・フロップ４９のクロック端子Ｃには
、ナンド・ゲート部２５を経たクロックパルス信号Ｓｃ
が供給され、また、セット端子Ｓには、セット信号入力
端子４５からのセット信号Ｓｓが供給される。さらに、
Ｄ−フリップ・フロップ４９の出力端子Ｑは、入力短絡
部１５ＯＮ型トランジスタ４０及び４１のゲートに接続
されるとともに、ナンド・ゲート部２５の他方の入力端
子及びアンド・ゲート部２７の一方の入力端子に接続さ
れている。

そして、アンド・ゲート部２７の他方の入力端子は、セ
ット信号入力端子４５に接続されており、セット信号入
力端子４５からのセット信号Ｓｓが、アンド・ゲート部
２７を介して、クロック信号発生部２３のイネーブル端
子Ｅに供給される。

斯かる構成を有するものとされた第１図の例が動作を開
始するに際しては、セット信号入力端子４５に供給され
るセット信号Ｓｓが、ローレベルからハイレベルに変化
せしめられる。このセット信号Ｓ　Ｓのローレベルから
ハイレベルへの変化により、スイッチ制御部１９におけ
る６段の２進カウンタを構成する６個のフリップ・フロ
ップ４４ａ〜４４ｆの夫々がセットされ、夫々の反転出
力端子間に得られ゛る出力が一斉にローレベルをとるも
のとされる。それにより、付加トランジスタ部１７にお
けるＰ型トランジスタ４３ａ〜４３ｆが全て閉状８ｉ＜
オン状態）とされ、従って、付加トランジスタ部１７に
おけるＰ型トランジスタ４２ａ〜４２ｆの全てが、演算
増幅動作部１３におけるカレントミラー構成部を形成す
るＰ型トランジスタ３５に対して、実質的に並列付加さ
れることになる。

また、セット信号Ｓｓのローレベルからハイレベルへの
変化により、電位検知部２１のＤ−フリップ・フロップ
４９もセットされ、その出力端子Ｑに得られる出力信号
Ｓｆがハイレベルをとるものとされる。それにより、入
力短絡部１５のＮ型トランジスタ４０及び４１が共に閉
状態とされ、演算増幅動作部１３における一対の入力端
子１１Ａ及びＩＩＢの夫々の電位が接地電位に維持され
る。

斯かる状態においては、演算増幅動作部１３において差
動増幅器を形成するＮ型トランジスタ３１及び３２の夫
々の負荷が、Ｐ型トランジスタ３５とそれに実質的に並
列付加された付加トランジスタ部１７におけるＰ型トラ
ンジスタ４２３〜４２ｒの全て、及び、Ｐ型トランジス
タ３６で形成されることになる。そして、Ｐ型トランジ
スタ３５とそれに実質的に並列付加されたＰ型トランジ
スタ４２３〜４２ｆの夫々の有効寸法との和がＰ型トラ
ンジスタ３６の有効寸法より大であるので、Ｎ型トラン
ジスタ３１及び３２が形成する差動増幅器が不平衡な状
態におかれることになり、Ｎ型トランジスタ３１とＰ型
トランジスタ３５と間の接続点Ｘｃの電位Ｐａに比して
、Ｎ型トランジスタ３２とＰ型トランジスタ３６と間の
接続点Ｘｄの電位ｐｂが低下したものとなる。このため
演算増幅動作部１３の出力部を形成するＰ型トランジス
タ３７とＮ型トランジスタ３８との間の接続点Ｘｏの電
位、即ち、演算増幅動作部１３の出力端子３９の電位Ｐ
ｏが、前述の中点電位Ｐｒより高いものとなる。その結
果、電位検知部２１の電圧比較器４８の出力信号Ｓｐが
ハイレベルをとるものとなり、このハイレベルをとる出
力信号ＳｐがＤ−フリップ・フロップ４９のデータ端子
りに供給される。

このときナンド・ゲート部２５及びアンド・ゲート部２
７に供給されるＤ−フリップ・フロップ４９の出力信号
Ｓｆはハイレベルをとるものとされているので、セット
信号入力端子４５からのセット信号Ｓｓが、アンド・ゲ
ート部２７を介して、クロック信号発生部２３のイネー
ブル端子Ｅにハイレベルをもって供給され、それにより
クロック信号発生部２３が、クロックパルス信号Ｓｃを
発生する。このクロックパルス信号Ｓｃは、ナンド・ゲ
ート部２５を介してＤ−フリップ・フロ・ノブ４９のク
ロック端子Ｃに供給される。従って、Ｄ−フリップ・フ
ロップ４９においては、上述の如くにハイレベルをもっ
てデータ端子りに供給される電圧比較器４８の出力信号
Ｓｐに応じたレベルの出力が、クロックパルス信号Ｓｃ
の到来毎に出力端子Ｑに得られて維持され、Ｄ−フリッ
プ・フロップ４９の出力信号Ｓｆはハイレベルに保たれ
る。

また、クロック信号発生部２３において発生され、ナン
ド・ゲート部２５を介して得られるクロックパルス信号
Ｓｃが、スイッチ制御部１９において２進カウンタを構
成するフリップ・フロップ４４３〜４４ｆにおける初段
のフリップ・フロップ４４ａの正・反転クロック端子Ｃ
及びでに、インバータ４６を介して、及び、直接に供給
される。

それにより、フリップ・フロップ４４ａ〜４４ｆにより
構成される２進カウンタが、クロックパルス信号Ｓｃの
到来毎にカウント動作を行い、フリップ・フロップ４４
ａ〜４４ｆの夫々の反転出力端子子に得られる出力が２
進カウント値に応じてハイレベルとなる。そして、斯か
るフリップ・フロップ４４３〜４４ｆの夫々の反転出力
端子子に得られる出力のレベル変化に伴って、付加トラ
ンジスタ部１７におけるＰ型トランジスタ４３２〜４３
ｆの夫々がスイッチ制御部１９における２進カウンタの
２進カウント値に応じて開状態とされる。即ち、スイッ
チ制御部１９による、付加トランジスタ部１７における
スイッチ素子を形成するＰ型トランジスタ４３ａ〜４３
ｆに対する駆動が行われるのである。

このとき、Ｐ型トランジスタ４２８〜４２ｆにおける、
Ｐ型トランジスタ４３ａ〜４３ｆのうちの開状態とされ
るものに対応するものは、演算増幅動作部１３において
カレントミラー構成部を形成するＰ型トランジスタ３５
に実質的に並列付加された状態から除外されることにな
る。従って、Ｐ型トランジスタ４２２〜４２「のうちの
演算増幅動作部１３においてカレントミラー構成部を形
成するＰ型トランジスタ３５に実質的に並列付加される
ことになるものが、スイッチ制御部１９における２進カ
ウンタの２進カウント値に応じて変化していき、スイッ
チ制御部１９における２進カウンタのカウント動作毎に
、演算増幅動作部１３においてカレントミラー構成部を
形成するＰ型トランジスタ３５とＰ型トランジスタ４２
３〜４２ｆのうちのＰ型トランジスタ３５に実質的に並
列付加されるものとの有効寸法の和が、Ｐ型トランジス
タ４２ａの有効寸法骨づつ順次減少して、Ｐ型トランジ
スタ３５とともにカレントミラー構成部を形成するＰ型
トランジスタ３６の有効寸法に次第に近づいていき、演
算増幅動作部１３においてＮ型トランジスタ３１及び３
２で形成される差動増幅器が平衡状態に向かっていく。

それにより、演算増幅動作部１３における接続点Ｘｄの
電位Ｐｂは次第に上昇していき、それに伴って、演算増
幅動作部１３の出力端子３９の電位ＰＯが徐々に中点電
位Ｐｒに向かって降下していく。このとき、演算増幅動
作部１３に設けられた入力端子１１Ａ及びＩＩＢの夫々
は接地電位に維持されているので、演算増幅動作部１３
の出力端子３９の電位ＰＯが徐々に中点電位Ｐｒに向か
って降下していくことは、演算増幅動作部１３のオフセ
ット電圧が徐々に低減されていくことになる。

そして、Ｐ型トランジスタ３５とＰ型トランジスタ４２
ａ〜４２ｆのうちのＰ型トランジスタ３５に実質的に並
列付加されるものとの有効寸法の和が、Ｐ型トランジス
タ３６の有効寸法より大である状態からそれ以下となる
とき、演算増幅動作部１３における接続点Ｘｄの電位ｐ
ｂが、接続点Ｘｃの電位Ｐａ以上となり、演算増幅動作
部１３の出力端子３９の電位Ｐｏが中点電位Ｐｒに達し
て、中点電位Ｐｒに等しいもの、もしくは、中点電位Ｐ
ｒより若干低下したものとなり、演算増幅動作部１３の
オフセット電圧が最も低減せしめられた状態とされる。

演算増幅動作部１３の出力端子３９の電位ＰＯが中点電
位Ｐｒに等しいもの、もしくは、中点電位Ｐｒより若干
低下したものとなると、電位検知部２１における電圧比
較器４８の出力信号Ｓｐがハイレベルからローレベルに
変化する。それにより、Ｄ−フリップ・フロップ４９の
出力端子Ｑに得られる出力信号Ｓｆがハイレベルをとる
ものからローレベルをとるものへと変化する。

このようにして、Ｄ−フリップ・フロップ４９の出力信
号Ｓｆがローレベルをとるものとされることにより、入
力短絡部１５のＮ型トランジスタ４０及び４１が共に開
状態とされて、演算増幅動作部１３に設けられた入力端
子１１Ａ及び１１Ｂが、接地電位に維持される状態から
解除され、互いに独立した電位をとるものとされる。ま
た、アンド・ゲート部２７が遮断状態とされて、セット
信号入力端子４５からのセット信号Ｓｓがアンド・ゲー
ト部２７を通じてクロック信号発生部２３のイネーブル
端子Ｅに供給される状態がとられなくなり、クロック信
号発生部２３におけるクロックパルス信号Ｓｃの発生が
停止される。さらに、ナンド・ゲート部２５の出力側が
ハイレベルに維持されて、Ｄ−フリップ・フロップ４９
がその出力信号Ｓｆがローレベルを維持する状態に保た
れるとともに、スイッチ制御部１９においてフリップ・
フロップ４４ａ〜４４ｆにより構成される２進カウンタ
が、Ｐ型トランジスタ３５とＰ型トランジスタ４２ａ〜
４２ｆのうちのＰ型トランジスタ３５に実質的に並列付
加されるものとの有効寸法の和が、Ｐ型トランジスタ３
６の有効寸法より大である状態からそれ以下となるとき
の状態に維持される。

このようにして、第１図に示される例にあっては、演算
増幅動作部１３におけるＰ型トランジスタ３５に対する
、付加トランジスタ部１７におけるＰ型トランジスタ４
２ａ〜４２ｆの実質的な並列付加状態が制御されること
により、演算増幅動作部１３のオフセット電圧が最も低
減せしめられた状態がとられ、その後、演算増幅動作部
１３に設けられた入力端子１１Ａ及びＩＩＢに供給され
る入力信号に応じた通常動作が行われ得るものとされる
ことになる。

Ｇ−２第２の実施例（第２図） 第２図は、本発明に係るオフセット補償演算増幅回路の
他の例を示す。

第２図においては、第１図に示される各部に対応する部
分が第１図と共通の符号が付されて示されており、それ
らについての重複説明は省略される。

この第２図の例にあっては、演算増幅動作部１３に関連
して設けられた付加トランジスタ部１７が、６個のＮ型
トランジスタ５０ａ〜５０ｆと、これらＮ型トランジス
タ５０ａ〜５０ｆに夫々接続されたスイッチ素子として
作動する、さらに６個のＮ型トランジスタ５１ａ〜５１
ｆとで形成されている。Ｎ型トランジスタ５０ａとそれ
に対応するＮ型トランジスタ５１ａとは、夫々のソース
−ドレイン通路が直列接続されて、演算増幅動作部１３
における差動増幅器を形成するＮ型トランジスタ３１の
ソース−ドレイン通路に並列に接続されたものとなされ
ている。他のＮ型トランジスタ５０ｂ〜５０ｆの夫々と
それに対応するＮ型トランジスタ５１ｂ〜５１ｆの夫々
についても、Ｎ型トランジスタ５０ａとそれに対応する
Ｎ型トランジスタ５１ａと同様な接続態様がとられてい
る。

即ち、この例においては、付加トランジスタ部１７は、
演算増幅動作部１３における差動増幅器を形成するＮ型
トランジスタ３１に並列に接続された、Ｎ型トランジス
タ（５０ａ〜５０ｆの夫々）とスイッチ素子（５１ａ〜
５１ｆの夫々）との直列接続構成を、合計６個をしてい
るのである。

このように並列に配されるＮ型トランジスタ５０ａ〜５
０ｆＬよ、夫々の有効寸法が１　：　２　：　２２．２
１　　：２４　．２５の比をもって相違するものとされ
ており、従って、Ｎ型トランジスタ５０ａ〜５０ｆの夫
々のソース−ドレイン通路を流れる電流は、それらの値
の比が１：２：２”　　、２：ｌ　　：２４　：２５と
なるものとされる。また、演算増幅動作部１３において
Ｎ型トランジスタ３１とともに差動増幅器を形成するＮ
型トランジスタ３２は、その有効寸法がＮ型トランジス
タ３１の有効寸法より大とされ、かつ、Ｎ型トランジス
タ３１の有効寸法とＮ型トランジスタ５０ａ〜５０ｆの
夫々の有効寸法との和より小となるように選定されてい
る。

そして、スイッチ素子を形成するＮ型トランジスタ５１
ａ〜５１ｆの夫々のゲートは、スイッチ制御部１９にお
いて６段の２進カウンタを形成する６個のフリップ・フ
ロップ４４２〜４４ｆの各々の反転出力端子間に、夫々
接続されている。

その他の各部は、第１図に示される例と同様に構成され
ている。

斯かる構成のもとに、第２図の例が動作を開始するに際
しても、セット信号入力端子４５に供給されるセット信
号Ｓｓがローレベルからハイレベルに変化せしめられ、
このセット信号ＳＳのローレベルからハイレベルへの変
化により、スイッチ制御部１９における６段の２進カウ
ンタを構成する６個のフリップ・フロップ４４ａ〜４４
ｆの反転出力端子間に得られる出力が一斉にローレベル
をとるものとされる。それにより、付加トランジスタ部
１７におけるＮ型トランジスタ５１３〜５１ｆが全て開
状態（オフ状態）とされ、従って、付加トランジスタ部
１７におけるＮ型トランジスタ５０ａ〜５０ｆの夫々が
、演算増幅動作部１３における差動増幅器を形成するＮ
型トランジスタ３１に対して、実質的に並列付加されな
い状態とされることになる。

また、このとき、第１図に示される例と同様にして、電
位検知部２１のＤ−フリップ・フロップ４９の出力信号
Ｓｆがハイレベルをとるものとされ、それにより、入力
短絡部１５のＮ型トランジスタ４０及び４１が共に閉状
態とされて、演算増幅動作部１３における一対の入力端
子１１Ａ及び１１Ｂの夫々の電位が接地電位とされる。

斯かる状態においては、演算増幅動作部１３においてＮ
型トランジスタ３１及び３２により形成される差動増幅
器は、Ｎ型トランジスタ３１の有効寸法がＮ型トランジ
スタ３２の有効寸法より小とされているので、不平衡な
状態におかれて、Ｎ型トランジスタ３１を流れる電流よ
りＮ型トランジスタ３２を流れる電流が大となり、Ｎ型
トランジスタ３１とＰ型トランジスタ３５との間の接続
点Ｘｃの電位Ｐａに比して、Ｎ型トランジスタ３２とＰ
型トランジスタ３６との間の接続点Ｘｄの電位ｐｂが低
下したものとなる。このため、演算増幅動作部１３の出
力端子３９の電位ｐｏが中点電位Ｐｒより高いものとな
り、電位検知部２１の電圧比較器４８の出力信号Ｓｐが
ハイレベルをとるものとなる。

また、第１図に示される例と同様にして、Ｄ−フリップ
・フロップ４９の出力信号Ｓｆはハイレベルに保たれ、
さらに、スイッチ制御部１９においてフリップ・フロッ
プ４４ａ〜４４ｆで構成される２進カウンタが、クロッ
クパルス信号Ｓｃの到来毎にカウント動作を行い、フリ
ップ・フロップ４４３〜４４ｆの夫々の反転出力端子間
に得られる出力が２進カウント値に応じてハイレベルと
なる。そして、斯かるフリップ・フロップ４４ａ〜４４
ｆの夫々の反転出力端子間に得られる出力のレベル変化
に伴って、付加トランジスタ部１７におけるＮ型トラン
ジスタ５１２〜５１ｆの夫々がスイッチ制御部１９にお
ける２進カウンタの２進カウント値に応じて閉状態とさ
れる。即ち、スイッチ制御部１９による、付加トランジ
スタ部１７におけるスイッチ素子を形成するＮ型トラン
ジスタ５１ａ〜５１ｆに対する駆動が行われるのである
。

このとき、Ｎ型トランジスタ５０ａ〜５０ｆにおける、
Ｎ型トランジスタ５１ａ〜５１ｆのうちの閉状態とされ
るものに対応するものは、演算増１陥動作部１３におい
て差動増幅器を形成するＮ型トランジスタ３１に実質的
に並列付加されることになる。従って、Ｎ型トランジス
タ５０ａ〜５０ｆのうちの演算増幅動作部１３において
差動増幅器を形成するＮ型トランジスタ３１に実質的に
並列付加されることになるものが、スイッチ制御部１９
における２進カウンタの２進カウント値に応じて変化し
ていき、スイッチ制御部１９における２進カウンタのカ
ウント動作毎に、演算増幅動作部１３において差動増幅
器を形成するＮ型トランジスタ３１とＮ型トランジスタ
５０ａ〜５０ｆのうちのＮ型トランジスタ３１に実質的
に並列付加されるものとの有効寸法の和が、Ｎ型トラン
ジスタ５０ａの有効寸法骨づつ増加して、Ｎ型トランジ
スタ３１と共に差動増幅器を形成するＮ型トランジスタ
３２の有効寸法に次第に近づいていき１、Ｎ型トランジ
スタ３１及び３２で形成される差動増幅器が平衡状態に
向かっていく。それにより、演算増幅動作部１３におけ
る接続点Ｘｄの電位Ｐｂは次第に上昇していき、それに
伴って、演算増幅動作部１３の出力端子３９の電位Ｐｏ
が徐々に中点電位Ｐｒに向かって降下していく。この場
合にも、演算増幅動作部１３に設けられた入力端子１１
Ａ及びＩＩＢの夫々は接地電位に維持されているので、
演算増幅動作部１３の出力端子３９の電位ＰＯが徐々に
中点電位Ｐｒに向かって降下していくことは、演算増幅
動作部１３のオフセット電圧が徐々に低減されていくこ
とになる。

そして、Ｎ型トランジスタ３１とＮ型トランジスタ５０
ａ〜５０ｆのうちのＮ型トランジスタ３１に実質的に並
列付加されるものとの有効寸法の和が、Ｎ型トランジス
タ３２の有効寸法より小である状態からそれ以上となる
とき、演算増幅動作部１３における接続点Ｘｄの電位ｐ
ｂが、接続点Ｘｃの電位Ｐａ以上となり、演算増幅動作
部１３の出力端子３９の電位Ｐｏが中点電位Ｐｒに達し
て、中点電位Ｐｒに等しいもの、もしくは、中点電位Ｐ
ｒより若干低下したものとなり、演算増幅動作部１３の
オフセット電圧が最も低減せしめられた状態とされる。

演算増幅動作部１３の出力端子３９の電位Ｐｏが中点電
位Ｐｒに等しいもの、もしくは、中点電位Ｐｒより若干
低下したものとなると、電位検知部２１における電圧比
較器４８の出力信号Ｓｐがハイレベルからローレベルに
変化し、Ｄ−フリップ・フロップ４９の出力端子Ｑに得
られる出力信号Ｓｆがローレベルをとるものとなる。

このようにして、Ｄ−フリップ・フロップ４９の出力信
号Ｓｆがローレベルをとるものとなることにより、第１
図の例と同様に、入力短絡部１５のＮ型トランジスタ４
０及び４１が共に開状態とされて、入力端子１１Ａ及び
１１Ｂが互いに独立した電位をとるものとされ、クロッ
ク信号発生部２３におけるクロックパルス信号Ｓｃの発
生が停止され、さらに、Ｄ−フリップ・フロップ４９が
その出力信号Ｓｆがローレベルを維持する状態に保たれ
るとともに、スイッチ制御部１９におけるフリップ・フ
ロップ４４２〜４４ｆにより構成される２進カウンタが
、Ｎ型トランジスタ３１とＮ型トランジスタ５０ａ〜５
０ｆのうちのＮ型トランジスタ３１に実質的に並列付加
されるものとの有効寸法の和が、Ｎ型トランジスタ３２
の有効寸法より小である状態からそれ以上となるときの
状態に維持される。

このようにして、第２図に示される例にあっても、演算
増幅動作部１３におけるＮ型トランジスタ３１に対する
、付加トランジスタ部１７におけるＮ型トランジスタ５
０ａ〜５０ｆの実質的な並列付加状態が制御されること
により、演算増幅動作部１３のオフセット電圧が最も低
減せしめられた状態がとられ、その後、演算増幅動作部
１３に設けられた入力端子１１Ａ及びＩＩＢに供給され
る入力信号に応じた通常動作が行われ得るものとされる
ことになる。

Ｇ−３変形例 上述の第１図及び第２図に夫々示されるいずれの例にお
いても、電位検知部２１に設けられた電圧比較器４８及
び基準電圧源４７は、必ずしも必要なものではなく、斯
かる電圧比較器４８及び基準電圧源４７を用いることな
く、演算増幅動作部１３の出力端子３９を、Ｄ−フリッ
プ・フロソソプ４９のデータ端子りに直接接続して、実
用士別段の支障を生じない構成とすることもできる。

また、上述の第１図及び第２図に夫々示される例におい
ては、演算増幅動作部１３における基準電位点が接地電
位点とされているが、この基準電位点は、電源■、。よ
り低い所定の正もしくは負の電位の点とすることができ
るものである。さらに、第１図及び第２図に夫々示され
る例においては、入力短絡部１５のＮ型トランジスタ４
０及び４１が閉状態とされるとき、演算増幅動作部１３
に設けられた入力端子１１Ａ及びＩＩＢが共に接地電位
に維持されるようになされているが、入力短絡部１５の
Ｎ型トランジスタ４０及び４１が閉状態とされるとき入
力端子１１Ａ及び１１Ｂに要求されることは、同電位に
されることであり、従って、入力端子１１Ａ及びＩＩＢ
を接地電位以外の任意の電位に維持するようになすこと
ができる。

Ｈ発明の効果 以上の説明から明らかな如く、本発明に係るオフセット
補償演算増幅回路は、例えば、作動状態の初期において
セット信号のレヘルが変化せしめられることにより、一
対の入力端子間におけるオフセット電圧が自動的に低減
せしめられる状態がとられ、かつ、オフセット電圧が低
減せしめられた後には、自動的に、一対の入力端子に供
給される入力信号に応じた通常動作を行い得る状態とさ
れる。従って、通常動作が常に低減されたオフセット電
圧のもとで行われる利点が得られる。そして、オフセッ
ト電圧の低減にあたり、所定の抵抗値に設定された複数
の抵抗素子を用いるという如くの、集積回路素子として
形成することが困難とされる構成を必要とせず、そのた
め、製造プロセスを経て得られる各回路素子定数の設計
値からのずれの影響が可及的に小とされる、集積回路化
に適した構成をとるものとすることができる。

【図面の簡単な説明】

第１図は本発明に係るオフセット補償演算増幅回路の一
例を示す回路構成図、第２図は本発明に係るオフセット
補償演算増幅回路の他の例を示す回路構成図である。 図中、１１Ａ及びＩＩＢは入力端子、１３は演算増幅動
作部、１５は入力短絡部、１７は付加トランジスタ部、
１９はスイッチ制御部、２１は電位検知部、２３はクロ
ック信号発生部である。

Claims (4)

【特許請求の範囲】
1. （１）複数のトランジスタを含んで形成された演算増幅
   動作部と、 該演算増幅動作部の１対の入力端の夫々の電位を互いに
   等しくする第１の状態と互いに独立したものとする第２
   の状態とを選択的にとり、上記演算増幅動作部の出力端
   電位に所定の設定電位との差が生じているもとで上記第
   １の状態をとり得るものとされた入力短絡部と、 上記演算増幅動作部を形成する複数のトランジスタのい
   ずれかに並列的に接続された、少なくとも１個の、トラ
   ンジスタとスイッチ素子との直列接続構成を含む付加ト
   ランジスタ部と、 該付加トランジスタ部のスイッチ素子に制御出力を供給
   し、上記演算増幅動作部の出力端電位に所定の設定電位
   との差が生じているもとで、上記制御出力に基づいて上
   記スイッチ素子を開状態もしくは閉状態をとらせるべく
   駆動するスイッチ制御部と、 上記演算増幅動作部の出力端電位を検知して検知出力を
   送出し、上記出力端電位が所定の設定電位との差を生じ
   た状態から変化して上記所定の設定電位に到達したとき
   上記検知出力を変化させ、該検知出力の変化に基づいて
   、上記スイッチ制御部に上記スイッチ素子を開状態もし
   くは閉状態に維持する状態をとらせるとともに、上記入
   力短絡部を上記第１の状態から第２の状態に移行させ、
   オフセット電圧が低減された動作状態となす電位検知部
   と、 を備えて成るオフセット補償演算増幅回路。
2. （２）付加トランジスタ部が演算増幅動作部を形成する
   複数のトランジスタのいずれかに並列的に接続された、
   複数個の、トランジスタとスイッチ素子との直列接続構
   成を含み、該複数の直列接続構成の夫々におけるトラン
   ジスタの有効寸法比が、１：２もしくは１：２：・・・
   ：２＾ｎ＾−＾１（ｎは３以上の正整数）なる関係を満
   足する値に選定されたことを特徴とする特許請求の範囲
   第１項記載のオフセット補償演算増幅回路。
3. （３）スイッチ制御部が複数段の２進カウンタで形成さ
   れ、該２進カウンタの各段における出力によって複数の
   直列接続構成の夫々におけるスイッチ素子が制御される
   ことを特徴とする特許請求の範囲第２項記載のオフセッ
   ト補償演算増幅回路。
4. （４）スイッチ制御部と電位検知部との夫々がセット端
   子を有し、該セット端子の夫々に供給されるセット信号
   によって、上記スイッチ制御部から得られる制御出力及
   び上記電位検知部から得られる検知出力の初期化が行わ
   れることを特徴とする特許請求の範囲第１項記載のオフ
   セット補償演算増幅回路。