JP3726677B2 - リングオシレータ - Google Patents
リングオシレータ Download PDFInfo
- Publication number
- JP3726677B2 JP3726677B2 JP2000375103A JP2000375103A JP3726677B2 JP 3726677 B2 JP3726677 B2 JP 3726677B2 JP 2000375103 A JP2000375103 A JP 2000375103A JP 2000375103 A JP2000375103 A JP 2000375103A JP 3726677 B2 JP3726677 B2 JP 3726677B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- csl
- bias
- ring oscillator
- inverters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳインバータのようなインバータを用いたリングオシレータに関するものである。
【０００２】
【従来の技術】
従来のリングオシレータとしては、図１０に示すように、インバータ１を奇数段直列に接続し、終段のインバータ１の出力を、初段のインバータ１の入力側に帰還させるようにしたものが知られている。インバータ１としては、例えば図１１に示すように、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２を組み合わせたＣＭＯＳインバータなどが用いられる。
【０００３】
ところで、ＣＭＯＳインバータの特徴は、ロジックが定常状態にあるときに、すなわち出力がハイレベル（Ｈレベル）またローレベル（Ｌレベル）のいずれか一方のときには、消費電流が流れないことである。そして、ＣＭＯＳインバータを、図１０に示すように、発振器の構成要素として用いる場合には、発振動作中に、その出力がＨレベルとＬレベルの遷移が常に生じることになる。
【０００４】
ＣＭＯＳインバータの入力が遷移すると出力が反転するため、電荷の充放電が行われる。さらに、場合によっては電源とグランドの間に貫通電流が生ずることもある。いずれの場合も、過渡電流が流れることになる。
この過渡電流は、電流経路中の寄生抵抗によって電圧に変換され、電源ラインのノイズとして乗ったり、ＭＯＳトランジスタのチャネル部分を通過した電流は、ＭＯＳトランジスタの基板部分にノイズとして伝播する。
【０００５】
したがって、従来からのＣＭＯＳインバータを用いたリングオシレータでは、高速動作させる場合には、その動作時に発生するノイズを少なくすることができなかった。特に、デジタル部とアナログ部とが混在するデジタル・アナログ混成回路では、上記のように発生したノイズが、特にデジタル部側のＣＭＯＳ回路がアナログ部側に与える影響が大きいので、デジタル部とアナログ部とを基板上で電気的に分離するために、ガートリングを設けたりするなどの対策が行なわれている。
【０００６】
一方、ＣＭＯＳインバータを用いたリングオシレータの発振周波数に着目すると、その発振周波数はＣＭＯＳインバータの接続段数に比例する。従って、各ＣＭＯＳインバータの遅延時間をｔｐｄ、ＣＭＯＳインバータ（リングオシレータ）の段数をＮとすると、リングオシレータの発振周期はＴは、次の（１）式のようになる。
【０００７】
Ｔ＝（ｔｐｄ×Ｎ）＋δ （１）
ここで、δは、リングオシレータを構成するＣＭＯＳインバータ間の配線の寄生抵抗と寄生容量による時定数である。
【０００８】
【発明が解決しようとする課題】
ところが、ＣＭＯＳインバータの段数を減らして発振周期を短くした場合、リングオシレータの各段の出力が反転する前に入力信号が変化してしまう場合があり、このような場合には、各段の出力が電源電圧とグランドの間の中間の電位に固定されてしまい、発振を停止してしまう場合がある。
【０００９】
そのため、ＣＭＯＳインバータでリングオシレータを構成する場合には、インバータの接続段数をある数以上としたり、ＭＯＳトランジスタのゲート長を長くして遅延時間ｔｐｄを大きくしたり、またはインバータ間に遅延バッファを挿入する方法を採用する。しかし、これらの方法によれば、回路全体のレイアウト面積の増大や、遷移にかかる時間が長くなるため、貫通電流が増大するおそれがある。
【００１０】
また、従来のようにインバータのみで構成されるリングオシレータでは、発振周波数を可変することは困難であった。
そこで、本発明の目的は、動作時に生じる過渡的な電流に起因する雑音の発生を軽減するようにしたリングオシレータを提供することにある。
また、本発明の他の目的は、同一発振周波数であれば、従来のリングオシレータに比較して、インバータの直列接続の段数を軽減できるようにしたリングオシレータを提供することにある。
【００１１】
さらに、本発明の他の目的は、発振周波数が可変できるリングオシレータを提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項４に記載の各発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、インバータを奇数段直列に接続し、終段のインバータの出力を初段のインバータの入力側に帰還させて自己発振させるリングオシレータであって、前記奇数段の各インバータをＣＳＬ型インバータで形成するとともに、前記ＣＳＬ型インバータのうちの少なくも１つは、前記ＣＳＬ型インバータよりも駆動能力が低く、入出力間に逆接続される帰還用のＣＳＬ型インバータを含むようにしたことを特徴とするものである。
【００１４】
請求項２に記載の発明は、請求項１に記載のリングオシレータにおいて、前記奇数段の各ＣＳＬ型インバータと前記帰還用のＣＳＬ型インバータはバイアス印加端子を有し、前記ＣＳＬ型インバータのうちの少なくとも１つのインバータに印加するバイアスを可変して発振周波数を可変自在にしたことを特徴とするものである。
【００１５】
請求項３に記載の発明は、請求項１に記載のリングオシレータにおいて、前記奇数段のＣＳＬ型インバータは、第１と第２のバイアスがそれぞれ印加される第１と第２のバイアス印加端子を有するとともに、前記帰還用のＣＳＬ型インバータは、第３のバイアスが印加される第３のバイアス印加端子を有し、前記第１のバイアス印加端子には固定の第１のバイアスを印加するとともに、前記第２のバイアス印加端子には可変の第２バイアスを印加するようにし、かつ、前記第３のバイアス印加端子には前記第２のバイアスおよび第３のバイアスのうちのいずれか一方を印加するようにしたことを特徴とするものである。
【００１６】
請求項４に記載の発明は、請求項３に記載のリングオシレータにおいて、前記ＣＳＬ型インバータの各第２のバイアス印加端子には、可変する共通のバイアス、または可変する個別の各バイアスを印加するようにしたことを特徴とするものである。
このように、本発明によれば、インバータとしてＣＳＬ型インバータを用いるようにしたので、スイッチング動作時に過渡的な電流が発生せず、その電流に起因する雑音の発生を軽減できる。
【００１７】
また、本発明において、ＣＳＬ型インバータの入出力間にそれよりも駆動能力の低いＣＳＬ型インバータを逆に接続するようにした場合には、ＨレベルとＬレベルの遷移時間を調整できる。このため、同一の発振周波数を得る場合には、従来のリングオシレータに比べて、インバータの直列接続の段数を軽減化することができる。
【００１８】
さらに、本発明において、ＣＳＬ型インバータに印加するバイアスを可変させる場合には、そのバイアスを可変させることにより、例えば外部から発振周波数を制御できる。
さらにまた、本発明では発振周波数を可変できるので、発振周波数を下げて使用可能な場合には、その発振周波数を下げることにより消費電力を軽減化することができる。
【００１９】
【発明の実施の形態】
以下、本発明のリングオシレータの第１実施形態について、図面を参照して説明する。
この第１実施形態に係るリングオシレータは、インバータとして図１に示すようなＣＳＬ（Current Steering Logic）型インバータ１１を使用するようにしたので、まず、このＣＳＬ型インバータについて説明する。
【００２０】
ここで、図１は、ＣＳＬ型インバータの具体的な構成を示す回路図であり、図２は、それのシンボル例を示す図である。
このＣＳＬ型インバータ１１は、図１に示すように、スイッチング素子であるＮＭＯＳトランジスタＱ１１を有し、このＮＭＯＳトランジスタにはダイーオド接続されたＮＭＯＳトランジスタＱ１２が並列に接続されている。また、ＮＭＯＳトランジスタＱ１１、Ｑ１２には、ＰＭＯＳトランジスタＱ１３、Ｑ１４からなる定電流源により定電流が供給されるようになっている。
【００２１】
さらに詳述すると、ＮＭＯＳトランジスタＱ１１は、そのゲートに入力電圧ＩＮが印加され、そのソースが接地され、そのドレインから出力電圧ＯＵＴを取り出すようになっている。ＮＭＯＳトランジスタＱ１２は、そのゲートが自己のドレイン、ＮＭＯＳトランジスタＱ１１のドレイン、およびＰＭＯＳトランジスタＱ１４のドレインと共通に接続され、かつ、そのソースが接地されている。
【００２２】
ＰＭＯＳトランジスタＱ１３、Ｑ１４はカスコード接続されて定電流源を構成している。そして、ＰＭＯＳトランジスタＱ１３のソースには電源電圧が供給され、ＰＭＯＳトランジスタＱ１４のドレインはＮＭＯＳトランジスタＱ１１のドレイン等に共通に接続されている。
また、ＰＭＯＳトランジスタＱ１３のゲートには、バイアス電圧ＢＩＡＳ１が印加され、これにより定電流源の電流量が調整されるようになっている。ＰＭＯＳトランジスタＱ１４のゲートには、バイアス電圧ＢＩＡＳ２が印加され、これによりＰＭＯＳトランジスタＱ１４を飽和領域で動作させて定電流性を高めるようにしている。
【００２３】
次に、このような構成からなるＣＳＬ型インバータの動作例について、以下に説明する。
いま、ＰＭＯＳトランジスタＱ１３、Ｑ１４からなる定電流源が、ＮＭＯＳトランジスタＱ１１、Ｑ１２に所定の定電流（例えば５００μＡ）を供給しているものとする。
【００２４】
このとき、ＮＭＯＳトランジスタＱ１１のゲートにＨレベルが入力されると、ＮＭＯＳトランジスタＱ１１がオンし、その定電流はＮＭＯＳトランジスタＱ１１に流れる。ＮＭＯＳトランジスタＱ１１では、この定電流に対して所定の電圧降下（例えば数１０ｍＶ程度）があり、これがＬレベルとして出力される。
一方、ＮＭＯＳトランジスタＱ１１のゲートにＬレベルが入力されると、ＮＭＯＳトランジスタＱ１１はオフし、その定電流はダイオード接続されるＮＭＯＳトランジスタＱ１２に流れる。ＮＭＯＳトランジスタＱ１２では、その定電流に対して２Ｖ程度の電圧降下があり、これがＨレベルとして出力される。
【００２５】
このように、ＣＳＬ型インバータによれば、常に定電流が流れ、スイッチング動作時に、過渡的な電流が生じないので、その過渡的な電流に起因する雑音を軽減することができる。
次に、この第１実施形態に係るリングオシレータについて、図３を参照して説明する。
【００２６】
この第１実施形態に係るリングオシレータは、図３に示すように、図１に示すＣＳＬ型インバータ１１を奇数段直列に接続し、終段のＣＳＬ型インバータ１１の出力を、初段のＣＳＬ型インバータ１の入力側に帰還させて自己発振するようになっている。
また、この第１実施形態に係るリングオシレータは、図３に示すように、バイアス電圧ＢＩＡＳ１、ＢＩＡＳ２をそれぞれ印加するバイアス印加端子１２、１３を有している。そして、バイアス印加端子１２は、ＣＳＬ型インバータ１１のＰＭＯＳトランジスタＱ１３の各ゲートに共通接続され、バイアス印加端子１３は、ＣＳＬ型インバータ１１のＰＭＯＳトランジスタＱ１４の各ゲートに共通接続されている。
【００２７】
さらに、この第１実施形態に係るリングオシレータでは、発振動作時に、バイアス印加端子１２には、バイアス電圧ＢＩＡＳ１として固定の電圧が外部から供給されるとともに、バイアス印加端子１３には、バイアス電圧ＢＩＡＳ２として電圧値が変化する電圧が外部から供給され、これにより外部から発振周波数が制御（可変）されるようになっている。
【００２８】
以上説明したように、第１実施形態によれば、ＣＳＬ型インバータを使用するようにしたので、スイッチング動作する際に過渡的な電流が発生せず、この過渡的な電流に起因する雑音の発生を軽減できる。
また、この第１実施形態によれば、バイアス印加端子であるＰＭＯＳトランジスタＱ１４のゲートに、電圧が可変するバイアス電圧ＢＩＡＳ２を外部から印加するようにしたので、外部から発振周波数を制御できる。
【００２９】
さらに、第１実施形態によれば、発振周波数を可変できるので、発振周波数を下げて使用可能な場合には、その発振周波数を下げることにより消費電力を軽減化することができる。
なお、第１実施形態では、リングオシレータを構成する全てのＣＳＬ型インバータ１１に、バイアス電圧ＢＩＡＳ２として、電圧値が変化する共通のバイアス電圧を外部から一律に供給し、これにより外部から発振周波数を制御する場合について説明した。
【００３０】
しかし、これに代えて、バイアス電圧ＢＩＡＳ２として電圧値が変化する個別の電圧をインバータにそれぞれ供給し、発振周波数を制御するようにしても良い。また、全てのＣＳＬ型インバータ１１のうち、少なくとも１つのインバータ１１に電圧値が変化するバイアス電圧を供給し、残りのインバータ１１には電圧値が固定のバイアス電圧を供給し、発振周波数を制御するようにしても良い。
【００３１】
次に、本発明のリングオシレータの第２実施形態について、図４および図５を参照して説明する。
この第２実施形態に係るリングオシレータは、図４に示すように、図３に示す第１実施形態のリングオシレータを基本にし、その各ＣＳＬ型インバータ１１の入力と出力との間に、ＣＳＬ型インバータ１１よりも駆動能力が低い帰還用のＣＳＬ型インバータ２１を逆接続するようにしたものである。そして、ＣＳＬ型インバータ２１には、ＣＳＬ型インバータ１１に印加される共通のバイアス電圧ＢＩＡＳ２が印加されるようになっている。
【００３２】
ここで、第２実施形態の他の部分の構成は、図３の第１実施形態の構成と同様であるので、同一構成要素には同一符号を付してその説明は省略し、ＣＳＬ型インバータ２１の具体的な構成について、図５を参照して説明する。
ＣＳＬ型インバータ２１は、図５に示すように、スイッチング素子であるＮＭＯＳトランジスタＱ２１を有し、このＮＭＯＳトランジスタＱ２１にはダイーオド接続されたＮＭＯＳトランジスタＱ２２が並列に接続されている。また、ＮＭＯＳトランジスタＱ２１、Ｑ２２には、ＰＭＯＳトランジスタＱ１３、Ｑ２４かからなる定電流源により定電流が供給されるようになっている。
【００３３】
さらに詳述すると、ＮＭＯＳトランジスタＱ２１は、そのゲートがＮＭＯＳトランジスタＱ１１のドレインに接続され、そのソースが接地され、そのドレインがＮＭＯＳトランジスタＱ１１のゲートに接続されている。ＮＭＯＳトランジスタＱ２２は、そのゲートが自己のドレイン、ＮＭＯＳトランジスタＱ２１のドレイン、ＮＭＯＳトランジスタＱ１１のゲート、およびＰＭＯＳトランジスタＱ２４のドレインと共通に接続され、かつ、そのソースが接地されている。
【００３４】
ＰＭＯＳトランジスタＱ２４は、そのゲートがＰＭＯＳトランジスタＱ１４のゲートに接続されて共通のバイアス電圧ＢＩＡＳ２が印加されるとともに、そのソースがＰＭＯＳトランジスタＱ１３のドレインに接続されている。
以上説明したように、第２実施形態によれば、ＣＳＬ型インバータを使用するようにしたので、スイッチング動作する際に過渡的な電流が発生せず、この過渡的な電流に起因する雑音の発生を軽減できる。
【００３５】
また、この第２実施形態によれば、ＣＳＬ型インバータ１１の入出力間にそれよりも駆動能力の低いＣＳＬ型インバータ２１を逆接続することにより、ＨレベルとＬレベルの遷移時間を調整するようにした。このため、同一の発振周波数であれば、従来のリングオシレータに比べて、インバータ１１の直列接続の段数を軽減できる。
【００３６】
なお、ＣＳＬ型インバータ１１の直列接続の個数を軽減できるものの、それに並列にＣＳＬ型インバータ２１が接続されるが、ＣＳＬ型インバータ２１はＣＳＬ型インバータ１１に比べて回路規模が小さいので、全体としてレイアウト面積を減少できる。
さらに、この第２実施形態によれば、ＰＭＯＳトランジスタＱ１４、Ｑ２４の各ゲートに、電圧が変化するバイアス電圧ＢＩＡＳ２を外部から印加するようにしたので、外部から発振周波数を制御できる。
【００３７】
なお、第２実施形態では、リングオシレータを構成する全てのＣＳＬ型インバータ１１、２１に、バイアス電圧ＢＩＡＳ２として、電圧値が変化する共通のバイアス電圧を外部から一律に供給し、これにより外部から発振周波数を制御する場合について説明した。
しかし、これに代えて、バイアス電圧ＢＩＡＳ２として電圧値が変化する個別の電圧を各インバータにそれぞれ供給し、発振周波数を制御するようにしても良い。また、全てのＣＳＬ型インバータ１１、２１のうち、少なくとも１つのインバータに電圧値が変化するバイアス電圧を供給し、残りのインバータには電圧値が固定のバイアス電圧を供給するようにし、発振周波数を制御するようにしても良い。
【００３８】
次に、本発明のリングオシレータの第３実施形態について、図６および図７を参照して説明する。
この第３実施形態に係るリングオシレータは、図６に示すように、図４に示す第２実施形態のリングオシレータと基本的な構成を同様とし、その差異は、バイアス電圧ＢＩＡＳ３を印加するバイアス印加端子３１を追加し、そのバイアス印加端子３１を、ＣＳＬ型インバータ２１のＰＭＯＳトランジスタＱ２４の各ゲートに共通接続するようにしたものである。このため、ＰＭＯＳトランジスタＱ２４のゲートには、図７に示すように、電圧が変化するバイアス電圧ＢＩＡＳ３が独立に印加されるようになっている。
【００３９】
ここで、第３実施形態の他の部分の構成は、図４の第２実施形態の構成と同様であるので、同一構成要素には同一符号を付してその説明は省略する。
このような構成からなる第３実施形態において、バイアス電圧ＢＩＡＳ２、ＢＩＡＳ３として共通のバイアス電圧を使用し、このバイアス電圧の変化と発振周波数の変化の関係の一例を示すと、図８に示すようになる。
【００４０】
以上のように、この第３実施形態によれば、第２実施形態と同様の効果を実現できる。
次に、図１に示す従来回路、図３に示す第１実施形態の回路、および図４に示す第２実施形態の回路について、シミュレーションにより各回路の比較を行ったので、その結果を図９に示す。
【００４１】
図９に示すように、発振周波数が同じであれば、インバータの接続段数、レイアウト面積のいずれにおいても、第１実施形態と第２実施形態の回路の方が、従来回路よりも優れていることがわかる。また、第１実施形態と第２実施形態の回路を比較すると、第２実施形態の回路の方が優れていることがわかる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、インバータとしてＣＳＬ型インバータを用いるようにしたので、スイッチング動作時に過渡的な電流が発生せず、その電流に起因する雑音の発生を軽減できる。
また、本発明において、ＣＳＬ型インバータの入出力間にそれよりも駆動能力の低いＣＳＬ型インバータを逆に接続するようにした場合には、ＨレベルとＬレベルの遷移時間を調整できる。このため、同一の発振周波数を得る場合には、従来のリングオシレータに比べて、インバータの直列接続の段数を軽減化することができる。
【００４３】
さらに、本発明において、ＣＳＬ型インバータに印加するバイアスを可変させる場合には、そのバイアスを可変させることにより、外部から発振周波数を制御できる。
さらにまた、本発明では発振周波数を可変できるので、発振周波数を下げて使用可能な場合には、その発振周波数を下げることにより消費電力を軽減化することができる。
【図面の簡単な説明】
【図１】本発明のリングオシレータの第１実施形態に使用されるＣＳＬ型インバータの具体的な構成を示す回路図である。
【図２】そのＣＳＬ型インバータのシンボルを示す図である。
【図３】本発明のリングオシレータの第１実施形態の構成を示すブロックである。
【図４】本発明のリングオシレータの第２実施形態の構成を示すブロックである。
【図５】第２実施形態に使用されるＣＳＬ型インバータの構成を示す回路図である。
【図６】本発明のリングオシレータの第３実施形態の構成を示すブロックである。
【図７】第３実施形態に使用されるＣＳＬ型インバータの構成を示す回路図である。
【図８】バイアス電圧と発振周波数の関係を示す図である。
【図９】従来回路と実施形態の回路との比較例を示す図である。
【図１０】従来のリングオシレータの一例を示すブロックである。
【図１１】ＣＭＯＳインバータの構成を示す回路図である。
【符号の説明】
Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２ ＮＭＯＳトランジスタ
Ｑ１３、Ｑ１４、Ｑ２４ ＰＭＯＳトランジスタ
ＢＩＡＳ１ バイアス電圧（第１のバイアス）
ＢＩＡＳ２ バイアス電圧（第２のバイアス）
ＢＩＡＳ３ バイアス電圧（第３のバイアス）
１１ ＣＳＬ型インバータ
１２、１３、３１ バイアス印加端子
２１ ＣＳＬ型インバータ
【発明の属する技術分野】
本発明は、ＣＭＯＳインバータのようなインバータを用いたリングオシレータに関するものである。
【０００２】
【従来の技術】
従来のリングオシレータとしては、図１０に示すように、インバータ１を奇数段直列に接続し、終段のインバータ１の出力を、初段のインバータ１の入力側に帰還させるようにしたものが知られている。インバータ１としては、例えば図１１に示すように、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２を組み合わせたＣＭＯＳインバータなどが用いられる。
【０００３】
ところで、ＣＭＯＳインバータの特徴は、ロジックが定常状態にあるときに、すなわち出力がハイレベル（Ｈレベル）またローレベル（Ｌレベル）のいずれか一方のときには、消費電流が流れないことである。そして、ＣＭＯＳインバータを、図１０に示すように、発振器の構成要素として用いる場合には、発振動作中に、その出力がＨレベルとＬレベルの遷移が常に生じることになる。
【０００４】
ＣＭＯＳインバータの入力が遷移すると出力が反転するため、電荷の充放電が行われる。さらに、場合によっては電源とグランドの間に貫通電流が生ずることもある。いずれの場合も、過渡電流が流れることになる。
この過渡電流は、電流経路中の寄生抵抗によって電圧に変換され、電源ラインのノイズとして乗ったり、ＭＯＳトランジスタのチャネル部分を通過した電流は、ＭＯＳトランジスタの基板部分にノイズとして伝播する。
【０００５】
したがって、従来からのＣＭＯＳインバータを用いたリングオシレータでは、高速動作させる場合には、その動作時に発生するノイズを少なくすることができなかった。特に、デジタル部とアナログ部とが混在するデジタル・アナログ混成回路では、上記のように発生したノイズが、特にデジタル部側のＣＭＯＳ回路がアナログ部側に与える影響が大きいので、デジタル部とアナログ部とを基板上で電気的に分離するために、ガートリングを設けたりするなどの対策が行なわれている。
【０００６】
一方、ＣＭＯＳインバータを用いたリングオシレータの発振周波数に着目すると、その発振周波数はＣＭＯＳインバータの接続段数に比例する。従って、各ＣＭＯＳインバータの遅延時間をｔｐｄ、ＣＭＯＳインバータ（リングオシレータ）の段数をＮとすると、リングオシレータの発振周期はＴは、次の（１）式のようになる。
【０００７】
Ｔ＝（ｔｐｄ×Ｎ）＋δ （１）
ここで、δは、リングオシレータを構成するＣＭＯＳインバータ間の配線の寄生抵抗と寄生容量による時定数である。
【０００８】
【発明が解決しようとする課題】
ところが、ＣＭＯＳインバータの段数を減らして発振周期を短くした場合、リングオシレータの各段の出力が反転する前に入力信号が変化してしまう場合があり、このような場合には、各段の出力が電源電圧とグランドの間の中間の電位に固定されてしまい、発振を停止してしまう場合がある。
【０００９】
そのため、ＣＭＯＳインバータでリングオシレータを構成する場合には、インバータの接続段数をある数以上としたり、ＭＯＳトランジスタのゲート長を長くして遅延時間ｔｐｄを大きくしたり、またはインバータ間に遅延バッファを挿入する方法を採用する。しかし、これらの方法によれば、回路全体のレイアウト面積の増大や、遷移にかかる時間が長くなるため、貫通電流が増大するおそれがある。
【００１０】
また、従来のようにインバータのみで構成されるリングオシレータでは、発振周波数を可変することは困難であった。
そこで、本発明の目的は、動作時に生じる過渡的な電流に起因する雑音の発生を軽減するようにしたリングオシレータを提供することにある。
また、本発明の他の目的は、同一発振周波数であれば、従来のリングオシレータに比較して、インバータの直列接続の段数を軽減できるようにしたリングオシレータを提供することにある。
【００１１】
さらに、本発明の他の目的は、発振周波数が可変できるリングオシレータを提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項４に記載の各発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、インバータを奇数段直列に接続し、終段のインバータの出力を初段のインバータの入力側に帰還させて自己発振させるリングオシレータであって、前記奇数段の各インバータをＣＳＬ型インバータで形成するとともに、前記ＣＳＬ型インバータのうちの少なくも１つは、前記ＣＳＬ型インバータよりも駆動能力が低く、入出力間に逆接続される帰還用のＣＳＬ型インバータを含むようにしたことを特徴とするものである。
【００１４】
請求項２に記載の発明は、請求項１に記載のリングオシレータにおいて、前記奇数段の各ＣＳＬ型インバータと前記帰還用のＣＳＬ型インバータはバイアス印加端子を有し、前記ＣＳＬ型インバータのうちの少なくとも１つのインバータに印加するバイアスを可変して発振周波数を可変自在にしたことを特徴とするものである。
【００１５】
請求項３に記載の発明は、請求項１に記載のリングオシレータにおいて、前記奇数段のＣＳＬ型インバータは、第１と第２のバイアスがそれぞれ印加される第１と第２のバイアス印加端子を有するとともに、前記帰還用のＣＳＬ型インバータは、第３のバイアスが印加される第３のバイアス印加端子を有し、前記第１のバイアス印加端子には固定の第１のバイアスを印加するとともに、前記第２のバイアス印加端子には可変の第２バイアスを印加するようにし、かつ、前記第３のバイアス印加端子には前記第２のバイアスおよび第３のバイアスのうちのいずれか一方を印加するようにしたことを特徴とするものである。
【００１６】
請求項４に記載の発明は、請求項３に記載のリングオシレータにおいて、前記ＣＳＬ型インバータの各第２のバイアス印加端子には、可変する共通のバイアス、または可変する個別の各バイアスを印加するようにしたことを特徴とするものである。
このように、本発明によれば、インバータとしてＣＳＬ型インバータを用いるようにしたので、スイッチング動作時に過渡的な電流が発生せず、その電流に起因する雑音の発生を軽減できる。
【００１７】
また、本発明において、ＣＳＬ型インバータの入出力間にそれよりも駆動能力の低いＣＳＬ型インバータを逆に接続するようにした場合には、ＨレベルとＬレベルの遷移時間を調整できる。このため、同一の発振周波数を得る場合には、従来のリングオシレータに比べて、インバータの直列接続の段数を軽減化することができる。
【００１８】
さらに、本発明において、ＣＳＬ型インバータに印加するバイアスを可変させる場合には、そのバイアスを可変させることにより、例えば外部から発振周波数を制御できる。
さらにまた、本発明では発振周波数を可変できるので、発振周波数を下げて使用可能な場合には、その発振周波数を下げることにより消費電力を軽減化することができる。
【００１９】
【発明の実施の形態】
以下、本発明のリングオシレータの第１実施形態について、図面を参照して説明する。
この第１実施形態に係るリングオシレータは、インバータとして図１に示すようなＣＳＬ（Current Steering Logic）型インバータ１１を使用するようにしたので、まず、このＣＳＬ型インバータについて説明する。
【００２０】
ここで、図１は、ＣＳＬ型インバータの具体的な構成を示す回路図であり、図２は、それのシンボル例を示す図である。
このＣＳＬ型インバータ１１は、図１に示すように、スイッチング素子であるＮＭＯＳトランジスタＱ１１を有し、このＮＭＯＳトランジスタにはダイーオド接続されたＮＭＯＳトランジスタＱ１２が並列に接続されている。また、ＮＭＯＳトランジスタＱ１１、Ｑ１２には、ＰＭＯＳトランジスタＱ１３、Ｑ１４からなる定電流源により定電流が供給されるようになっている。
【００２１】
さらに詳述すると、ＮＭＯＳトランジスタＱ１１は、そのゲートに入力電圧ＩＮが印加され、そのソースが接地され、そのドレインから出力電圧ＯＵＴを取り出すようになっている。ＮＭＯＳトランジスタＱ１２は、そのゲートが自己のドレイン、ＮＭＯＳトランジスタＱ１１のドレイン、およびＰＭＯＳトランジスタＱ１４のドレインと共通に接続され、かつ、そのソースが接地されている。
【００２２】
ＰＭＯＳトランジスタＱ１３、Ｑ１４はカスコード接続されて定電流源を構成している。そして、ＰＭＯＳトランジスタＱ１３のソースには電源電圧が供給され、ＰＭＯＳトランジスタＱ１４のドレインはＮＭＯＳトランジスタＱ１１のドレイン等に共通に接続されている。
また、ＰＭＯＳトランジスタＱ１３のゲートには、バイアス電圧ＢＩＡＳ１が印加され、これにより定電流源の電流量が調整されるようになっている。ＰＭＯＳトランジスタＱ１４のゲートには、バイアス電圧ＢＩＡＳ２が印加され、これによりＰＭＯＳトランジスタＱ１４を飽和領域で動作させて定電流性を高めるようにしている。
【００２３】
次に、このような構成からなるＣＳＬ型インバータの動作例について、以下に説明する。
いま、ＰＭＯＳトランジスタＱ１３、Ｑ１４からなる定電流源が、ＮＭＯＳトランジスタＱ１１、Ｑ１２に所定の定電流（例えば５００μＡ）を供給しているものとする。
【００２４】
このとき、ＮＭＯＳトランジスタＱ１１のゲートにＨレベルが入力されると、ＮＭＯＳトランジスタＱ１１がオンし、その定電流はＮＭＯＳトランジスタＱ１１に流れる。ＮＭＯＳトランジスタＱ１１では、この定電流に対して所定の電圧降下（例えば数１０ｍＶ程度）があり、これがＬレベルとして出力される。
一方、ＮＭＯＳトランジスタＱ１１のゲートにＬレベルが入力されると、ＮＭＯＳトランジスタＱ１１はオフし、その定電流はダイオード接続されるＮＭＯＳトランジスタＱ１２に流れる。ＮＭＯＳトランジスタＱ１２では、その定電流に対して２Ｖ程度の電圧降下があり、これがＨレベルとして出力される。
【００２５】
このように、ＣＳＬ型インバータによれば、常に定電流が流れ、スイッチング動作時に、過渡的な電流が生じないので、その過渡的な電流に起因する雑音を軽減することができる。
次に、この第１実施形態に係るリングオシレータについて、図３を参照して説明する。
【００２６】
この第１実施形態に係るリングオシレータは、図３に示すように、図１に示すＣＳＬ型インバータ１１を奇数段直列に接続し、終段のＣＳＬ型インバータ１１の出力を、初段のＣＳＬ型インバータ１の入力側に帰還させて自己発振するようになっている。
また、この第１実施形態に係るリングオシレータは、図３に示すように、バイアス電圧ＢＩＡＳ１、ＢＩＡＳ２をそれぞれ印加するバイアス印加端子１２、１３を有している。そして、バイアス印加端子１２は、ＣＳＬ型インバータ１１のＰＭＯＳトランジスタＱ１３の各ゲートに共通接続され、バイアス印加端子１３は、ＣＳＬ型インバータ１１のＰＭＯＳトランジスタＱ１４の各ゲートに共通接続されている。
【００２７】
さらに、この第１実施形態に係るリングオシレータでは、発振動作時に、バイアス印加端子１２には、バイアス電圧ＢＩＡＳ１として固定の電圧が外部から供給されるとともに、バイアス印加端子１３には、バイアス電圧ＢＩＡＳ２として電圧値が変化する電圧が外部から供給され、これにより外部から発振周波数が制御（可変）されるようになっている。
【００２８】
以上説明したように、第１実施形態によれば、ＣＳＬ型インバータを使用するようにしたので、スイッチング動作する際に過渡的な電流が発生せず、この過渡的な電流に起因する雑音の発生を軽減できる。
また、この第１実施形態によれば、バイアス印加端子であるＰＭＯＳトランジスタＱ１４のゲートに、電圧が可変するバイアス電圧ＢＩＡＳ２を外部から印加するようにしたので、外部から発振周波数を制御できる。
【００２９】
さらに、第１実施形態によれば、発振周波数を可変できるので、発振周波数を下げて使用可能な場合には、その発振周波数を下げることにより消費電力を軽減化することができる。
なお、第１実施形態では、リングオシレータを構成する全てのＣＳＬ型インバータ１１に、バイアス電圧ＢＩＡＳ２として、電圧値が変化する共通のバイアス電圧を外部から一律に供給し、これにより外部から発振周波数を制御する場合について説明した。
【００３０】
しかし、これに代えて、バイアス電圧ＢＩＡＳ２として電圧値が変化する個別の電圧をインバータにそれぞれ供給し、発振周波数を制御するようにしても良い。また、全てのＣＳＬ型インバータ１１のうち、少なくとも１つのインバータ１１に電圧値が変化するバイアス電圧を供給し、残りのインバータ１１には電圧値が固定のバイアス電圧を供給し、発振周波数を制御するようにしても良い。
【００３１】
次に、本発明のリングオシレータの第２実施形態について、図４および図５を参照して説明する。
この第２実施形態に係るリングオシレータは、図４に示すように、図３に示す第１実施形態のリングオシレータを基本にし、その各ＣＳＬ型インバータ１１の入力と出力との間に、ＣＳＬ型インバータ１１よりも駆動能力が低い帰還用のＣＳＬ型インバータ２１を逆接続するようにしたものである。そして、ＣＳＬ型インバータ２１には、ＣＳＬ型インバータ１１に印加される共通のバイアス電圧ＢＩＡＳ２が印加されるようになっている。
【００３２】
ここで、第２実施形態の他の部分の構成は、図３の第１実施形態の構成と同様であるので、同一構成要素には同一符号を付してその説明は省略し、ＣＳＬ型インバータ２１の具体的な構成について、図５を参照して説明する。
ＣＳＬ型インバータ２１は、図５に示すように、スイッチング素子であるＮＭＯＳトランジスタＱ２１を有し、このＮＭＯＳトランジスタＱ２１にはダイーオド接続されたＮＭＯＳトランジスタＱ２２が並列に接続されている。また、ＮＭＯＳトランジスタＱ２１、Ｑ２２には、ＰＭＯＳトランジスタＱ１３、Ｑ２４かからなる定電流源により定電流が供給されるようになっている。
【００３３】
さらに詳述すると、ＮＭＯＳトランジスタＱ２１は、そのゲートがＮＭＯＳトランジスタＱ１１のドレインに接続され、そのソースが接地され、そのドレインがＮＭＯＳトランジスタＱ１１のゲートに接続されている。ＮＭＯＳトランジスタＱ２２は、そのゲートが自己のドレイン、ＮＭＯＳトランジスタＱ２１のドレイン、ＮＭＯＳトランジスタＱ１１のゲート、およびＰＭＯＳトランジスタＱ２４のドレインと共通に接続され、かつ、そのソースが接地されている。
【００３４】
ＰＭＯＳトランジスタＱ２４は、そのゲートがＰＭＯＳトランジスタＱ１４のゲートに接続されて共通のバイアス電圧ＢＩＡＳ２が印加されるとともに、そのソースがＰＭＯＳトランジスタＱ１３のドレインに接続されている。
以上説明したように、第２実施形態によれば、ＣＳＬ型インバータを使用するようにしたので、スイッチング動作する際に過渡的な電流が発生せず、この過渡的な電流に起因する雑音の発生を軽減できる。
【００３５】
また、この第２実施形態によれば、ＣＳＬ型インバータ１１の入出力間にそれよりも駆動能力の低いＣＳＬ型インバータ２１を逆接続することにより、ＨレベルとＬレベルの遷移時間を調整するようにした。このため、同一の発振周波数であれば、従来のリングオシレータに比べて、インバータ１１の直列接続の段数を軽減できる。
【００３６】
なお、ＣＳＬ型インバータ１１の直列接続の個数を軽減できるものの、それに並列にＣＳＬ型インバータ２１が接続されるが、ＣＳＬ型インバータ２１はＣＳＬ型インバータ１１に比べて回路規模が小さいので、全体としてレイアウト面積を減少できる。
さらに、この第２実施形態によれば、ＰＭＯＳトランジスタＱ１４、Ｑ２４の各ゲートに、電圧が変化するバイアス電圧ＢＩＡＳ２を外部から印加するようにしたので、外部から発振周波数を制御できる。
【００３７】
なお、第２実施形態では、リングオシレータを構成する全てのＣＳＬ型インバータ１１、２１に、バイアス電圧ＢＩＡＳ２として、電圧値が変化する共通のバイアス電圧を外部から一律に供給し、これにより外部から発振周波数を制御する場合について説明した。
しかし、これに代えて、バイアス電圧ＢＩＡＳ２として電圧値が変化する個別の電圧を各インバータにそれぞれ供給し、発振周波数を制御するようにしても良い。また、全てのＣＳＬ型インバータ１１、２１のうち、少なくとも１つのインバータに電圧値が変化するバイアス電圧を供給し、残りのインバータには電圧値が固定のバイアス電圧を供給するようにし、発振周波数を制御するようにしても良い。
【００３８】
次に、本発明のリングオシレータの第３実施形態について、図６および図７を参照して説明する。
この第３実施形態に係るリングオシレータは、図６に示すように、図４に示す第２実施形態のリングオシレータと基本的な構成を同様とし、その差異は、バイアス電圧ＢＩＡＳ３を印加するバイアス印加端子３１を追加し、そのバイアス印加端子３１を、ＣＳＬ型インバータ２１のＰＭＯＳトランジスタＱ２４の各ゲートに共通接続するようにしたものである。このため、ＰＭＯＳトランジスタＱ２４のゲートには、図７に示すように、電圧が変化するバイアス電圧ＢＩＡＳ３が独立に印加されるようになっている。
【００３９】
ここで、第３実施形態の他の部分の構成は、図４の第２実施形態の構成と同様であるので、同一構成要素には同一符号を付してその説明は省略する。
このような構成からなる第３実施形態において、バイアス電圧ＢＩＡＳ２、ＢＩＡＳ３として共通のバイアス電圧を使用し、このバイアス電圧の変化と発振周波数の変化の関係の一例を示すと、図８に示すようになる。
【００４０】
以上のように、この第３実施形態によれば、第２実施形態と同様の効果を実現できる。
次に、図１に示す従来回路、図３に示す第１実施形態の回路、および図４に示す第２実施形態の回路について、シミュレーションにより各回路の比較を行ったので、その結果を図９に示す。
【００４１】
図９に示すように、発振周波数が同じであれば、インバータの接続段数、レイアウト面積のいずれにおいても、第１実施形態と第２実施形態の回路の方が、従来回路よりも優れていることがわかる。また、第１実施形態と第２実施形態の回路を比較すると、第２実施形態の回路の方が優れていることがわかる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、インバータとしてＣＳＬ型インバータを用いるようにしたので、スイッチング動作時に過渡的な電流が発生せず、その電流に起因する雑音の発生を軽減できる。
また、本発明において、ＣＳＬ型インバータの入出力間にそれよりも駆動能力の低いＣＳＬ型インバータを逆に接続するようにした場合には、ＨレベルとＬレベルの遷移時間を調整できる。このため、同一の発振周波数を得る場合には、従来のリングオシレータに比べて、インバータの直列接続の段数を軽減化することができる。
【００４３】
さらに、本発明において、ＣＳＬ型インバータに印加するバイアスを可変させる場合には、そのバイアスを可変させることにより、外部から発振周波数を制御できる。
さらにまた、本発明では発振周波数を可変できるので、発振周波数を下げて使用可能な場合には、その発振周波数を下げることにより消費電力を軽減化することができる。
【図面の簡単な説明】
【図１】本発明のリングオシレータの第１実施形態に使用されるＣＳＬ型インバータの具体的な構成を示す回路図である。
【図２】そのＣＳＬ型インバータのシンボルを示す図である。
【図３】本発明のリングオシレータの第１実施形態の構成を示すブロックである。
【図４】本発明のリングオシレータの第２実施形態の構成を示すブロックである。
【図５】第２実施形態に使用されるＣＳＬ型インバータの構成を示す回路図である。
【図６】本発明のリングオシレータの第３実施形態の構成を示すブロックである。
【図７】第３実施形態に使用されるＣＳＬ型インバータの構成を示す回路図である。
【図８】バイアス電圧と発振周波数の関係を示す図である。
【図９】従来回路と実施形態の回路との比較例を示す図である。
【図１０】従来のリングオシレータの一例を示すブロックである。
【図１１】ＣＭＯＳインバータの構成を示す回路図である。
【符号の説明】
Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２ ＮＭＯＳトランジスタ
Ｑ１３、Ｑ１４、Ｑ２４ ＰＭＯＳトランジスタ
ＢＩＡＳ１ バイアス電圧（第１のバイアス）
ＢＩＡＳ２ バイアス電圧（第２のバイアス）
ＢＩＡＳ３ バイアス電圧（第３のバイアス）
１１ ＣＳＬ型インバータ
１２、１３、３１ バイアス印加端子
２１ ＣＳＬ型インバータ
Claims (4)
- インバータを奇数段直列に接続し、終段のインバータの出力を初段のインバータの入力側に帰還させて自己発振させるリングオシレータであって、
前記奇数段の各インバータをＣＳＬ型インバータで形成するとともに、前記ＣＳＬ型インバータのうちの少なくも１つは、前記ＣＳＬ型インバータよりも駆動能力が低く、入出力間に逆接続される帰還用のＣＳＬ型インバータを含むようにしたことを特徴とするリングオシレータ。 - 前記奇数段の各ＣＳＬ型インバータと前記帰還用のＣＳＬ型インバータはバイアス印加端子を有し、前記ＣＳＬ型インバータのうちの少なくとも１つのインバータに印加するバイアスを可変して発振周波数を可変自在にしたことを特徴とする請求項１に記載のリングオシレータ。
- 前記奇数段のＣＳＬ型インバータは、第１と第２のバイアスがそれぞれ印加される第１と第２のバイアス印加端子を有するとともに、前記帰還用のＣＳＬ型インバータは、第３のバイアスが印加される第３のバイアス印加端子を有し、
前記第１のバイアス印加端子には固定の第１のバイアスを印加するとともに、前記第２のバイアス印加端子には可変の第２バイアスを印加するようにし、かつ、前記第３のバイアス印加端子には前記第２のバイアスおよび第３のバイアスのうちのいずれか一方を印加するようにしたことを特徴とする請求項１に記載のリングオシレータ。 - 前記ＣＳＬ型インバータの各第２のバイアス印加端子には、可変する共通のバイアス、または可変する個別の各バイアスを印加するようにしたことを特徴とする請求項３に記載のリングオシレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000375103A JP3726677B2 (ja) | 2000-12-08 | 2000-12-08 | リングオシレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000375103A JP3726677B2 (ja) | 2000-12-08 | 2000-12-08 | リングオシレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002185290A JP2002185290A (ja) | 2002-06-28 |
| JP3726677B2 true JP3726677B2 (ja) | 2005-12-14 |
Family
ID=18844168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000375103A Expired - Fee Related JP3726677B2 (ja) | 2000-12-08 | 2000-12-08 | リングオシレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3726677B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4679433B2 (ja) * | 2006-05-10 | 2011-04-27 | ザインエレクトロニクス株式会社 | 発振回路 |
| JP5975066B2 (ja) * | 2014-05-23 | 2016-08-23 | トヨタ自動車株式会社 | チャージポンプ回路及びｐｌｌ回路 |
-
2000
- 2000-12-08 JP JP2000375103A patent/JP3726677B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002185290A (ja) | 2002-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100228951B1 (ko) | 보디전압 제어형 반도체 집적회로 | |
| KR100296783B1 (ko) | 레벨시프터회로 | |
| KR930000970B1 (ko) | 반도체 집적회로의 출력회로 | |
| US7304458B2 (en) | Regulator circuit | |
| JPH05191241A (ja) | 半導体集積回路 | |
| JPH11353045A (ja) | バンドギャップ型基準電圧発生回路 | |
| JPH01288010A (ja) | ドライバ回路 | |
| US5986463A (en) | Differential signal generating circuit having current spike suppressing circuit | |
| KR930004351B1 (ko) | 레벨 변환회로 | |
| US7250793B2 (en) | Low voltage differential signaling driving apparatus | |
| JP2006295322A (ja) | レベルシフタ回路 | |
| KR100370679B1 (ko) | 레벨시프트회로 | |
| JPS6070591A (ja) | センスアンプ | |
| JP3726677B2 (ja) | リングオシレータ | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| US5831465A (en) | Variable delay circuit | |
| US5164614A (en) | Low power bias voltage generating circuit comprising a current mirror | |
| JPH0870246A (ja) | 半導体装置 | |
| JP3565067B2 (ja) | Ｃｍｏｓロジック用電源回路 | |
| JP2788890B2 (ja) | レベルシフト回路 | |
| JPH05167364A (ja) | 半導体回路 | |
| JP3855810B2 (ja) | 差動増幅回路 | |
| US20050052214A1 (en) | Level shifter circuit | |
| JPH08293745A (ja) | Ｃｍｉｓ差動増幅回路 | |
| US20050068077A1 (en) | Local bias generator for adaptive forward body bias |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040225 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050621 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050816 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050906 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050919 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091007 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101007 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101007 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111007 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131007 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |