JPH05191241A

JPH05191241A - 半導体集積回路

Info

Publication number: JPH05191241A
Application number: JP4005726A
Authority: JP
Inventors: Hiroshi Yasuda; 浩安田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-01-16
Filing date: 1992-01-16
Publication date: 1993-07-30

Abstract

(57)【要約】【目的】半導体集積回路に関し、製作後に高速作動とノ
イズ低減の選択を目的とする。【構成】出力バッファトランジスタと、出力バッファト
ランジスタの入力信号のスルーレートを可変に設定する
スルーレート設定手段と、スルーレート設定手段のため
の制御信号が入力される制御端子とを備えるように構成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、更に詳しくは、半導体集積回路の最終出力段を成す
出力バッファトランジスタにおけるノイズの低減及び作
動スピードの選択についての改良に関する。

【０００２】近年、半導体集積回路においては、高速化
が進み、内部の信号変化に伴うノイズが増大する傾向に
有り、特に、最終出力段を成す電流駆動能力の極めて大
きな出力バッファトランジスタからのノイズは、電源ラ
インの電位を変動させて回路に誤動作を発生させるおそ
れがある。従って、出力バッファトランジスタからのノ
イズをできるだけ低減させることが要請されている。

【０００３】上記ノイズ低減のために、近年、出力バッ
ファトランジスタの信号変化の際の電位変化率（スルー
レート）を小さくすることで、出力バッファトランジス
タに瞬間的に流れるピーク電流を減じその電流駆動能力
を小さくする回路構成が採用されるようになっている。

【０００４】しかし、電流駆動能力を小さくしてノイズ
を低減させた出力バッファトランジスタは、当然のこと
として、通常の（電流駆動能力の大きな）出力バッファ
トランジスタに比してその作動スピードが遅いという事
情があり、作動スピードの高速化とノイズの低減とはい
わばトレードオフの関係にある。このため、半導体集積
回路においては、各製品についてノイズの低減及び作動
スピードの確保の何れを優先させるかによって、出力バ
ッファトランジスタを含む出力バッファ部の回路構成が
異なるものとされている。

【０００５】

【従来の技術】図４は、従来の半導体集積回路における
高速作動の出力バッファ部の回路構成を示しており、Ｃ
ＭＯＳ回路を例として挙げたものである。同図におい
て、半導体集積回路の出力段を成す出力バッファトラン
ジスタ１は、電流駆動能力の大きな即ち大型サイズのＣ
ＭＯＳトランジスタＱ１、Ｑ２として構成され、その前
段に配される通常サイズの前段トランジスタ（ＣＭＯＳ
トランジスタＱ３、Ｑ４）から入力を受けている。この
出力バッファトランジスタＱ１、Ｑ２と前段トランジス
タＱ３、Ｑ４とで、入力信号Ｓinと同相となる出力信号
Ｓoutを外部端子OUTを介して出力する出力バッファ部を
構成する。

【０００６】図５は、電流駆動能力を小さくしてノイズ
を低減させた従来の半導体集積回路の出力バッファ部の
回路構成を示している。同図において、Ｐチャネル及び
Ｎチャネルの出力バッファトランジスタＱ１、Ｑ２の夫
々のゲートには、夫々がＣＭＯＳトランジスタとして構
成される第一及び第二の前段トランジスタＱ５、Ｑ６；
Ｑ９、Ｑ１０が配されており、双方の前段トランジスタ
Ｑ５、Ｑ６；Ｑ９、Ｑ１０は、共通の入力端ｎ１１に接
続されると共に、当該各前段トランジスタに対応するＰ
チャネル又はＮチャネルの出力バッファトランジスタＱ
１、Ｑ２に夫々信号を伝達している。

【０００７】第一の前段トランジスタＱ５、Ｑ６と直列
に且つ相互に直列に接続されるＰチャネルトランジスタ
Ｑ７及びＱ８は、夫々ゲートが高電位電源ラインＶ_DDに
接続されて抵抗要素（電流制限手段）を構成し、この抵
抗要素と、出力バッファトランジスタ１への一方の出力
ラインを成すノードｎ１２の静電容量とから成る時定数
を大きくすることで、ノードｎ１２からＮチャネルトラ
ンジスタＱ６を経由して低電位電源ラインＶ_SSに放電す
る電流を制限し、ノードｎ１２のＨレベルからＬレベル
への信号変化の際のスルーレートを小さく抑える。

【０００８】一方、ノードｎ１２におけるＬレベルから
Ｈレベルへの信号変化の際には、高電位電源ラインＶ_DD
からノードｎ１２へ流れるノードｎ１２の充電のための
電流は、ＰチャネルトランジスタＱ５のみを経由して供
給されるため、その時定数が小さく、ノードｎ１２の電
位がＬレベルからＨレベルへ変化する際のスルーレート
は大きい。

【０００９】同様に、第二の前段トランジスタＱ９、Ｑ
１０と直列に且つ相互に直列に接続されるＮチャネルト
ランジスタＱ１１、Ｑ１２は、夫々ゲートが低電位電源
ラインＶ_SSに接続されて抵抗要素を構成し、この抵抗要
素と、出力バッファトランジスタ１への他方の出力ライ
ンを成すノードｎ１３の静電容量とから成る時定数を大
きくすることで、高電位電源ラインＶ_DDからＰチャネル
トランジスタＱ９を経由してノードｎ１３に向かって流
れてこれを充電する電流を制限し、ノードｎ１３におけ
るＬレベルからＨレベルへの信号変化の際のスルーレー
トを小さく抑える。

【００１０】また、ノードｎ１３の電位がＨレベルから
Ｌレベルへ変化する際には、ノードｎ１３から低電位電
源ラインＶ_SSへ流れるノードｎ１３からの放電のための
電流は、ＮチャネルトランジスタＱ１０のみを経由して
流れるため、その時定数が小さく、ノードｎ１３の電位
がＨレベルからＬレベルへ変化する際のスルーレートは
大きい。

【００１１】上記の構成及び作用により、ノイズ低減型
の出力バッファ部では、双方の出力バッファトランジス
タＱ１，Ｑ２のオン・オフの時間差を介して出力端子OU
TにおけるＬレベルからＨレベル及びその逆方向の信号
変化の際のスルーレートが小さく抑えられ、また、信号
変化の際の貫通電流も小さく抑えられる。このため、大
形サイズの出力バッファトランジスタの大きな駆動電流
に起因して生ずる電源ラインＶ_DD及びＶ_SSにおける電源
揺動が小さく抑えられ、電源ラインの揺動に起因する誤
動作等が防止される。

【００１２】

【発明が解決しようとする課題】従来の半導体集積回路
では、製品化の時点で高速作動型の出力バッファトラン
ジスタ或いはノイズ低減型の出力バッファトランジスタ
の何れを採用するかを選定する必要がある。しかし、実
際の作動スピード及びノイズは、製作時の条件によって
変動する他、出力バッファトランジスタの後段に接続さ
れる負荷によっても大きく相違し、これらは半導体集積
回路の設計の際には予測が困難という事情がある。この
ため、製品に装着された際に適当なスピード及びノイズ
となる半導体集積回路を得ることは一般的に困難であっ
た。

【００１３】製品に装着された後になって、出力バッフ
ァトランジスタの作動スピード或いはノイズの選定を変
更することはできず、従来の半導体集積回路の場合に
は、前記選定を変更して適当なスピード及びノイズ低減
を得るためには、半導体集積回路を再度マスクから製作
し直す必要があり、再製作の際の納期及び費用が問題で
あった。

【００１４】本発明は、上記従来の半導体集積回路の問
題に鑑み、製作後においても、出力バッファトランジス
タの作動スピード及びノイズの選定を可能とし、もっ
て、半導体集積回路のマスクからの再製作を要すること
無く、出力バッファトランジスタにおいて最適の作動ス
ピード及びノイズの選定が容易となるように、従来の半
導体集積回路を改良することを目的とする。

【００１５】

【課題を解決するための手段】図１は本発明の原理図で
ある。同図において、１は出力バッファトランジスタ、
２はスルーレート設定手段、Ｔ_Cは制御端子である。

【００１６】前記目的を達成するため、本発明の半導体
集積回路は、図１に示したように、出力バッファトラン
ジスタ（１）と、該出力バッファトランジスタ（１）の
入力信号のスルーレートを可変に設定するスルーレート
設定手段（２）と、前記設定のための制御信号を成すス
ルーレート設定信号（Ｃin）が入力される制御端子（Ｔ
_C）とを備えることを特徴とするものである。

【００１７】

【作用】制御端子を経由して入力されるスルーレート設
定信号を介して、出力バッファトランジスタにおける信
号変化の際のスルーレートが設定されることにより、半
導体集積回路の製作後においても、その再製作を要する
ことなく、出力バッファトランジスタの作動スピード及
びノイズの選定が可能となり、半導体集積回路の再製作
に要する納期及びコストを節約できる。

【００１８】

【実施例】図面を参照して本発明を更に説明する。図２
は、ＣＭＯＳ回路として構成される本発明の半導体集積
回路の出力バッファ部の回路の一部を示す回路図であ
る。同図において、出力バッファトランジスタ１は、Ｐ
チャネル及びＮチャネルのＭＯＳトランジスタＱ１、Ｑ
２から構成されるＣＭＯＳ回路を成している。

【００１９】出力バッファトランジスタＱ１、Ｑ２の出
力ラインｎ４のスルーレートを設定するために、前段ト
ランジスタＱ２１、Ｑ２２及びＱ３１、３２を夫々含む
スルーレート設定手段２及び３が、夫々、Ｐチャネル及
びＮチャネルの各出力バッファトランジスタＱ１、Ｑ２
の前段に配されている。

【００２０】第一のスルーレート設定手段２は、前段ト
ランジスタを成すＣＭＯＳトランジスタＱ２１、Ｑ２２
と、これらと直列接続される第一の電流制限手段とから
構成され、第一の電流制限手段は、スルーレート設定信
号を介して何れか一つが選択されてこのＣＭＯＳトラン
ジスタＱ２１、Ｑ２２と直列に接続される第一及び第二
の電流経路２１、２２から構成される。第一の電流経路
２１は一つのＮチャネルトランジスタＱ２６を含み、第
二の電流経路２２は三つのＮチャネルトランジスタＱ２
３〜Ｑ２５を含む直列回路として構成されている。

【００２１】同様に、第二のスルーレート設定手段３
は、前段トランジスタを成すＣＭＯＳトランジスタＱ３
１、Ｑ３２と、第二の電流制限手段とから構成されてお
り、第二の電流制限手段は、スルーレート設定信号を介
して何れか一つが選択されてこのＣＭＯＳトランジスタ
Ｑ３１、Ｑ３２と直列に接続される第一及び第二の電流
経路３１、３２から構成される。第一の電流経路３１は
一つのＰチャネルチャネルトランジスタＱ３６を含み、
第二の電流経路２２は三つのＰチャネルチャネルトラン
ジスタＱ３３〜Ｑ３５を含む直列回路として構成されて
いる。

【００２２】各電流経路２１、２２；３１、３２に配さ
れる夫々のトランジスタＱ２１〜Ｑ２６；Ｑ３１〜Ｑ３
６は、相互に同じサイズに製作されているので、双方の
スルーレート設定手段２、３夫々において、第二の電流
経路２２、３２のオン抵抗は、第一の電流経路２１、３
１のオン抵抗の約３倍である。

【００２３】スルーレート設定信号Ｃinは、半導体集積
回路内に配される多数の各出力バッファトランジスタに
共通の一の制御端子Ｔ_Cを経由して外部から供給され、
直接に第一のスルーレート設定手段２の第一の電流経路
２１のＮチャネルトランジスタＱ２６及び第二のスルー
レート設定手段３の第二の電流経路３２の一部を成すＰ
チャネルトランジスタＱ３３に供給される。

【００２４】更に、スルーレート設定信号Ｃinは、イン
バータ４（ＣＭＯＳトランジスタＱ４１、Ｑ４２）を介
して第一のスルーレート設定手段２の第二の電流経路２
２の一部を成すＮチャネルトランジスタＱ２３と、第二
のスルーレート設定手段３の第一の電流経路３１のＰチ
ャネルトランジスタＱ３６とに供給される。

【００２５】出力バッファトランジスタ１を作動させる
ための入力信号Ｓinは、第一及び第二のスルーレート設
定手段２、３の夫々のＣＭＯＳトランジスタＱ２１、Ｑ
２２；Ｑ３１、Ｑ３２及びノードｎ２，ｎ３を介して、
出力バッファトランジスタ１のＰチャネル及びＮチャネ
ルの各トランジスタＱ１、Ｑ２に夫々供給されている。

【００２６】上記構成により、この半導体集積回路で
は、製品に組み込んだ際の出力バッファトランジスタ１
の作動スピード及びノイズが比較考量され、ノイズを低
減する選択がなされる場合には、制御端子Ｔ_Cに入力さ
れるスルーレート設定信号が“０”に、また、スピード
を高める選択が成される場合には、スルーレート設定信
号が“１”に、夫々設定される。

【００２７】スルーレート設定信号が“０”に選択され
ると、第一及び第二のスルーレート設定手段２、３にお
ける電流経路の選択が夫々第二の電流経路２２、３２と
なる。このため、出力バッファトランジスタ１のＰチャ
ネルトランジスタＱ１のゲート入力を成すノードｎ２の
電荷は、そのゲート入力がＬレベルからＨレベルに立上
がる充電時には、唯一つのＰチャネルトランジスタＱ２
１を介して、即ち、小さなオン抵抗を介して高電位電源
ラインＶccに導通するため、小さな時定数により急速に
充電される。

【００２８】また、逆方向の信号変化であるノードｎ２
の放電時には、四つのＮチャネルトランジスタＱ２２〜
Ｑ２５を介して、即ち大きなオン抵抗を介して、低電位
電源ラインＶ_SSに接続されるため、ノードｎ２の電荷は
大きな時定数によってゆっくりと放電する。従って、Ｐ
チャネルトランジスタＱ１のゲート入力の立上がり時の
スルーレートは大きく、立下がり時のスルーレートは小
さい。

【００２９】一方、出力バッファトランジスタ１のＮチ
ャネルトランジスタＱ２のゲート入力を成すノードｎ３
の電荷は、そのゲート入力がＬレベルからＨレベルに立
上がる充電時には、四つのＰチャネルトランジスタを介
して高電位電源ラインＶ_DDに導通するためゆっくりと充
電されると共に、逆方向の放電時には、唯一つのＮチャ
ネルトランジスタＱ３２を介して低電位電源ラインＶ_SS
に導通するため、急速に放電する。従ってＮチャネルト
ランジスタＱ２のゲート入力の立上がり時のスルーレー
トは小さく、立下がり時のスルーレートは大きい。

【００３０】上記により、この出力バッファ部の入力信
号Ｓinの入力がＬレベルからＨレベルに変化するときに
は、出力バッファトランジスタ１のＰチャネルトランジ
スタＱ１のゲート入力の電位はゆっくりとＨレベルから
Ｌレベルに低下し、且つ、出力バッファトランジスタ１
のＮチャネルトランジスタＱ２のゲート入力の電位は、
急速にＬレベルからＨレベルに立上がる。

【００３１】従って急速にオフとなるＮチャネルトラン
ジスタＱ２とゆっくりとオンになるＰチャネルトランジ
スタＱ１とにより、双方のオン・オフの時間差を介して
出力バッファトランジスタＱ１，Ｑ２の出力ラインｎ４
の電位は、小さなスルーレートで、ゆっくりと且つ静か
に立上がる。

【００３２】また、出力バッファ部の入力信号ＳinがＨ
レベルからＬレベルに立下がるときには、出力バッファ
トランジスタ１のＰチャネルトランジスタＱ１のゲート
入力のレベルは急速にＬレベルからＨレベルに立上が
り、且つ、出力バッファトランジスタ１のＮチャネルト
ランジスタＱ２のゲート入力は、ゆっくりとＨレベルか
らＬレベルに低下するので、ＰチャネルトランジスタＱ
１は急速にオフ、ＮチャネルトランジスタＱ２はゆっく
りとオンになり、出力バッファトランジスタ１の出力ラ
インｎ４の電位は小さなスルーレートで低下する。この
ように、スルーレート設定信号が“０”のときには、ノ
イズの小さな信号伝達が可能となる。

【００３３】スルーレート設定信号が逆に“１”に選択
されると、双方のスルーレート設定手段２、３における
電流経路の選択が夫々第一の電流経路２１、３１とな
る。このため、出力バッファ部は、通常の即ち作動スピ
ードが早い従来の出力バッファ部と同様に作動するた
め、出力信号レベルは大きなスルーレートで変化し、ノ
イズは大きいが高速な信号伝達が可能となる。

【００３４】なお、この実施例では、スルーレート設定
信号が“０”又は“１”の何れかのディジタル信号であ
り、これによって第一及び第二の電流経路の何れかを選
択する例であったが、スルーレート設定信号を例えば２
ビットの信号とし、且つ、四つの電流経路を備え、スル
ーレート設定信号によってこれらから一の電流経路を選
択する構成等を採用することで、出力ラインの電位変化
のスルーレートの選択を多段階とすることができる。

【００３５】スルーレート設定信号が入力される制御端
子Ｔ_Cは、本実施例では、半導体集積回路の出力バッフ
ァトランジスタ全体に対して一つが設けられる例であっ
たが、これに限定されるものではなく、特定の出力バッ
ファトランジスタのみにスルーレート設定信号を供給す
る構成を採用して、真に必要な出力バッファ部のみにお
いてスルーレートの選定を可能とし、或いは、半導体集
積回路の多数の出力バッファ部をブロック毎に区分し
て、各ブロック毎に制御端子を設けて夫々に所望のスル
ーレート設定信号を入力する構成を採用して、各ブロッ
ク毎に最適なスルーレートの選定を可能とすることもで
きる。

【００３６】図３は、第二の実施例の出力バッファ部の
回路図である。同図においては、スルーレート設定信号
としてアナログ信号が採用されており、第一のスルーレ
ート設定信号Ｃinａは、第一の電流制限手段を成すＮチ
ャネルのＭＯＳトランジスタＱ２７のスレッシュホール
ド電圧Ｖth（例えば２Ｖ）よりも大きな可変の電圧信号
である。また、第二のスルーレート設定信号Ｃinｂは、
第二の電流制限手段を成すＰチャネルトランジスタＱ３
７のスレッシュホールド電圧Ｖthよりも低い可変の電圧
信号である。

【００３７】スルーレート設定信号をこのように可変に
設定することで、スルーレート設定手段における電流制
御手段を成すＭＯＳトランジスタＱ２７、Ｑ３７のオン
抵抗を小さく又は大きくすることができ、出力バッファ
トランジスタの作動スピード及びノイズを所望の値に設
定することができる。

【００３８】第二の実施例の場合には、作動スピード及
びノイズの調節が段階的でなく、連続的に可能となる。
また、第一の実施例に比べると、第二の実施例における
回路構成は比較的簡素となるが、スルーレートの可変範
囲は狭い。

【００３９】上記の如く、本発明の半導体集積回路にお
いては、制御端子からスルーレート設定信号を供給する
ことにより、製品製作後においても、実際の製品上にお
いて作動スピード及びノイズの大きさを比較考量するこ
とで、スルーレートを各半導体集積回路毎に個別に選定
できるので、従来とは異なり、たとえ回路製作時に誤差
が生じ或いは半導体集積回路の出力ラインに接続される
回路の静電容量が設計時と相違していても、半導体集積
回路のマスク等の再製作を要することなく、実製品上に
おいて所望の高速作動或いは小さなノイズを選択するこ
とができる。

【００４０】上記各実施例において、各スルーレート設
定手段は、高速作動時において回路に接続されるＭＯＳ
トランジスタの個数が通常のＣＭＯＳ回路に比べると一
個多い構成であるが、従来と同様の高速作動が可能であ
る。各ＭＯＳトランジスタのオン抵抗を小さく製作する
ことは、例えばＭＯＳトランジスタが形成されるウエル
領域の不純物濃度を濃くすることで、極めて容易に可能
だからである。

【００４１】なお、上記各実施例の半導体集積回路にお
いては何れもＣＭＯＳ回路を例として挙げたが、本発明
は、当然のこととして、ＣＭＯＳ回路への適用に限定さ
れるものではなく、例えば、オープンソース（ソースフ
ォロア）のＭＯＳトランジスタ或いはオープンコレクタ
のバイポーラトランジスタを出力バッファとして採用す
る半導体集積回路に適用することができる。何れの場合
にも出力バッファトランジスタの入力信号のレベル変化
におけるスルーレートを、制御端子に入力されるスルー
レート設定信号によって設定することで足りる。

【００４２】また、上記各実施例の回路図は、例示を目
的として掲げたものであり、当然のこととして、上記各
実施例の回路から周知の変更修正を施した回路も本発明
の範囲に含まれる。

【００４３】

【発明の効果】以上説明したように、本発明の半導体集
積回路によると、スルーレート設定信号を介して製品製
作後に出力バッファトランジスタにおける信号変化の際
のスルーレートを選定可能であるため、作動スピード及
びノイズを実際の製品に適合させて選定できることとな
り、作動スピードの不足或いは大きなノイズに起因する
再製作の必要を除き、再製作に要する納期及びコストを
削減可能とした顕著な効果を奏する。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第一の実施例の回路図である。

【図３】本発明の第二の実施例の回路図である。

【図４】従来の高速作動型の出力バッファ部の回路図で
ある。

【図５】従来のノイズ低減型の出力バッファ部の回路図
である。

【符号の説明】

１、Ｑ１、Ｑ２：出力バッファトランジスタ２、３：スルーレート設定手段Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２：前段トランジスタ２１、２２、３１、３２：電流経路Ｃin、Ｃinａ、Ｃinｂ：スルーレート設定信号Ｓin：入力信号Ｓout：出力信号Ｔ_C、Ｔ_Ca、Ｔ_Cb：制御端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/0175 19/003 Ｚ 8941−5Ｊ 19/01 8941−5Ｊ

Claims

【特許請求の範囲】

【請求項１】出力バッファトランジスタ（１）と、該出
力バッファトランジスタ（１）の入力信号のスルーレー
トを可変に設定するスルーレート設定手段（２）と、前
記設定のための制御信号を成すスルーレート設定信号
（Ｃin）が入力される制御端子（Ｔ_C）とを備えること
を特徴とする半導体集積回路。
【請求項２】前記スルーレート設定信号（Ｃin）がディ
ジタル信号として構成されており、前記スルーレート設定手段（２、３）が、前記出力バッ
ファトランジスタ（１）に前記入力信号を供給する前段
トランジスタ（Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２）と、
前記スルーレート設定信号（Ｃin）を介して何れか一つ
が選択されて前記前段トランジスタ（Ｑ２１、Ｑ２２、
Ｑ３１、Ｑ３２）に直列に接続される複数の電流経路
（２１、２２、３１、３２）とを備え、前記電流経路（２１、２２、３１、３２）の選択を介し
て前記スルーレートの設定が行なわれることを特徴とす
る請求項１記載の半導体集積回路。
【請求項３】前記スルーレート設定手段（２）が、前記
出力バッファトランジスタ（１）に前記入力信号を供給
する前段トランジスタ（Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３
２）と、該前段トランジスタ（Ｑ２１、Ｑ２２、Ｑ３
１、Ｑ３２）にソース・ドレイン路が直列に接続される
と共に前記スルーレート設定信号（Ｃin）がゲートに入
力されるＭＯＳトランジスタ（Ｑ２７、Ｑ３７）とを備
え、前記スルーレート設定信号がアナログ信号として構成さ
れることを特徴とする請求項１記載の半導体集積回路。
【請求項４】前記スルーレート設定信号が、半導体集積
回路の出力バッファ部の各ブロック毎に夫々供給される
ことを特徴とする請求項１乃至３の一に記載の半導体集
積回路。