KR19990044906A - 3치출력회로 - Google Patents

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다부치 기오
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Abstract

본 발명에 따른 3치출력회로에 있어서는 P채널MOS트랜지스터(1) 및 N채널MOS트랜지스터(2)의 드레인이 상호 접속되고, 드레인 간의 노드에 출력단자가 형성된다. 제1증폭단(4) 및 제2증폭단(5) 각각은 n개의 CMOS인버터를 캐스케이스 접속하여 구성되며, 증폭단은 제1최종단CMOS인버터(6) 및 제2최종단CMOS인버터(7)를 구동하여 P채널CMOS트랜지스터(1) 및 N채널MOS트랜지스터(2)를 각각 구동한다. 더미CMOS인버터(8)의 입력은 제2증폭단(5) 및 제2최종단CMOS인버터(7)의 노드에 접속된다. 제2증폭단(5)의 부하는 제1증폭단(4)의 부하와 동일하며, 제1증폭단(4) 및 제2증폭단(5)에서 같은 단의 CMOS인버터는 그 구동능력이 상호 동일하다. 이러한 구성에 따라서 듀티를 조절하는 과정에서 점검해야할 CMOS인버터의 개수를 줄일 수 있다.

Description

3치출력회로
본 발명은 3치출력회로(3値出力回路)에 관한 것이다.
종래, MOS구조의 반도체소자는 도 3에 도시한 바와같은 3치출력회로를 사용한다. 3치출력회로는 제어부(36), 증폭단(37)(38), 출력단(312)을 포함한다. 제어부(36)는 전달 게이트(31)(32), 전달 게이트(31)(32)의 출력단자(out1, out2)의 논리 레벨을 각각 제어하는 P채널 MOS 트랜지스터(34) 및 N채널 MOS 트랜지스터(35)로 구성된다. 증폭단(37)(38)은 같은 수의 CMOS 인버터가 각각 캐스케이드 접속되어 전달 게이트(31)(32)의 출력단자(out1, out2)로부터 신호를 각각 증폭한다. 또, 출력단(312)은 게이트에서 증폭단(37)의 출력을 수신하는 P채널 MOS 트랜지스터(39) 및 게이트에서 증폭단(38)의 출력을 수신하는 N채널 MOS 트랜지스터(310)를 포함하며, 트랜지스터의 드레인들은 상호 접속되는 동시에 그 노드(node)는 출력단자(311)로 사용된다. 각 증폭단(37)(38)에 있어서, 다음 단을 다른 구동능력으로 구동하는 다수의 CMOS인버터가 구동능력의 올림차순으로 캐스케이드 접속되며, 출력단자(out1, out2)의 상태를 증폭하며, 이 증폭레벨에서 높은 구동능력을 갖는 P채널MOS트랜지스터(39) 및 N채널MOS트랜지스터(310)가 구동될 수 있다. 이 예에서는 6개의 COMS 인번터가 캐스케이드 접속된다.
이와같은 3치출력회로에 있어서는 다음과 같은 방법으로 출력단자(311)에 제1 또는 제2논리 레벨 즉 "H" 또는 "L"이 발생한다. P채널 MOS 트랜지스터(34) 및 N채널MOS 트랜지스터(35)가 턴오프된다. 단자(313)가 "H"로 설정되어 전달 게이트(31)(32)가 개방된다. 상호 위상이 같은 신호가 절단 게이트(31)(32)의 입력단자(in1, in2)에 각각 인가된다. 입력단자(in1, in2)의 신호는 증폭단(37)(38)에 의해 증폭되어 이후 P채널MOS트랜지스터(39) 및 N채널MOS트랜지스터(310)에 각각 인가된다. 이들 트랜지스터는 상보적으로 턴온 또는 턴오프되어 출력단자(311)가 "H" 또는 "L"로 설정된다.
단자(313)는 "L"로 설정되어 전달 게이트(31)(32)가 폐쇄된다. P채널MOS 트랜지스터(34) 및 N채널MOS트랜지스터(35)가 온으로된다. 그 결과 P채널MOS트랜지스터(39) 및 N채널MOS트랜지스터(310)가 턴오프되고 출력단자(311)가 플로팅(floating)되어 높은 임피던스를 얻는다.
P채널MOS트랜지스터(39)는 캐리어로서 정공(hole)을 이용하고, N채널MOS트랜지스터(310)는 캐리어로서 전자를 사용한다. 정공의 이동도(mobility)는 전자의 이동도보다 열등하다. 따라서, P채널MOS트랜지스터의 구동력과 N채널MOS트랜지스터의 구동력을 등화(等化)시키기위해스는 P채널MOS트랜지스터(39)의 치수가 N채널MOS트랜지스터(310)의 치수보다 커야한다(예를들어 게이트를 보다 크게 제조한다). 그 결과 CMOS인버터(314)의 부하가되는 P채널MOS트랜지스터(39)의 게이트용량이 CMOS인버터(315)의 부하가되는 N채널MOS트랜지스터(310)의 용량보다 크다. 동일한 구동능력을 얻기위해 2개의 CMOS인버터를 구성할 때 CMOS인버터(314)의 응답특성은 CMOS인버터(315)의 응답특성보다 열등하다. 2개의 CMOS인버터를 동일한 응답특성으로 구동시키기위해 P채널MOS트랜지스터를 구동시키는 CMOS인버터(314)의 구동능력은 N채널MOS트랜지스터(310)를 구동시키는 CMOS인버터(315)의 구동능력보다 커야한다. 즉, CMOS인버터(314)는 CMOS인버터(315)를 구성하는 것보다 치수가 큰 MOS트랜지스터로 구성되어야한다.
결과적으로, 증폭단(37)(38)을 구성하는 CMOS인버터는 다른 구동능력을 갖거나 다른 치수를 가져야한다.
필요에따라 "H", "L"의 2가지 상태를 나타내는 클록신호가 발생할 때 3치출력회로는 적합한 듀티 출력을 얻을 수 있도록 구성되어 있다. 그러나, 전술한 종래의 3치출력회로에 있어서는 듀티의 조절과정이 번거롭고 복잡한데 그 이유는 증폭단(37)(38)을 구성하는 CMOS인버터의 치수가 상호 다르기 때문이다. 즉, 결합이후 목표듀티의 출력을 얻을 수 없을 때 증폭단(37)(38)의 CMOS인버터는 개별적으로 그 출력을 점검하여 문제부분을 확인해야 한다. 또, CMOS인번터는 다른 치수를 가지고 있으므로 설계변경이 어렵다.
본 발명의 목적은 듀티를 조절하는 과정에서 점검해야할 CMOS인버터의 개수를 줄일 수 있는 3치출력회로를 제공하는 것이다.
본 발명의 또다른 목적은 제2증폭단의 부하를 변경시키지않고, 즉 제2증폭단의 각각의 CMOS인버터의 치수를 변경시키지않고 제2최종단CMOS인버터의 구동능력을 변경시킬 수 있으며, 그 결과 설계변경이 용이한 3치출력회로를 제공하는 것이다.
본 발명에 따르면, 상호 드레인으로 접속되는 다른 전도타입의 제1트랜지스터 및 제2트랜지스터가 제1증폭단 및 제2증폭단에 의해 각각 구동되는 제1최종단CMOS인버터 및 제2최종단CMOS인버터에 의해 구동되며, 드레인들 간의 노드에는 출력단자가 형성된다. 제2증폭단과 제2최종단CMOS인버터 사이의 노드에는 더미CMOS인버터의 입력이 접속되고, 제2최종단CMOS인버터와 더미CMOS인버터에 의해 구성되는 제2증폭단의 부하는 제1최종단CMOS인버터에 의해 구성되는 제1증폭단의 부하와 동일하며, 제1최종단CMOS인버터 대 제2최종단CMOS인버터 사이의 구동능력비는 제1MOS트랜지스터 및 제2MOS트랜지스터를 각각 구동하는데 필요한 신호의 구동능력비와 같으며, 그 결과 제1증폭단 및 제2증폭단에 있어 같은 단의 CMOS인버터의 구동능력은 상호 동일하다.
이러한 구성에 따라서, 듀티를 조절하는 과정에서 점검해야할 CMOS인버터의 개수를 줄일 수 있다. 즉, 제1증폭단 및 제2증폭단에서 각 단에 대한 점검을 행하지 않고도 제1증폭단 및 제2증폭단 중 후방단 만을 점검하여 문제부위를 확인할 수 있고, 설계의 변경도 자유롭다.
도 1 - 본 발명의 일실시예에 따른 3치출력회로의 구성을 나타내는 도면.
도 2 - 도 1의 요부를 나타내는 평면도.
도 3 - 종래 3치출력회로의 구성을 나타내는 도면.
본 발명에 따른 3치출력회로는 출력(出力段), 제1증폭단, 제2증폭단, 제1최종단CMOS인버터, 제2최종단CMOS인버터, 더미CMOS인버터, 제어회로를 구비하며, 상기 출력단은 제1전도형의 제1MOS트랜지스터와, 제2전도형의 제2MOS트랜지스터, 출력단자를 구비하며, 상기 제2전도형의 제2MOS트랜지스터는 상기 제1MOS트랜지스터가 구동될 수 있는 신호보다 구동능력이 낮은 신호로 구동될 수 있으며, 제1전도형의 제1MOS트랜지스터의 드레인과 제2전도형의 제2MOS트랜지스터의 드레인은 상호 접속되며, 상기 출력단자는 상기 드레인들의 노드에 배치되고, 상기 제1증폭단에는 다른 구동능력을 갖는 n개(n은 정수 2 이상)CMOS인버터가 구동능력의 올림차순으로 캐스케이드 접속되고, 제2증폭단에는 다른 구동능력을 갖는 소정개수의 CMOS인버터가 구동능력의 올림차순으로 캐스케이드 접속되고 각 단의 CMOS인버터의 구동능력은 상기 제1증폭단과 대응하는 단의 CMOS인버터의 구동능력과 동일하게 설정되며, 상기 제1최종단CMOS인버터는 상기 제1증폭단과 상기 제1MOS트랜지스터 사이에 접속되어 상기 제1증폭단의 출력에 반응하여 상기 제1MOS트랜지스터를 구동하고, 제2최종단CMOS인버터는 상기 제2증폭단과 상기 제2MOS트랜지스터 사이에 접속되어 상기 제2증폭단의 출력에 반응하여 상기 제2MOS트랜지스터를 구동하며, 상기 더미CMOS인버터는 상기 제2증폭단과 제2최종단CMOS인버터의 노드에 접속된 입력을 가지고, 상기 제어회로는 상기 제1증폭단 및 제2증폭단에 각각 공급된 신호를 제어하여 상기 출력단의 출력단자의 상태를 제1논리레벨, 제2논리레벨, 고임피던스 중 어느 하나로 설정하며, 상기 제2최종단CMOS인버터와 상기 더미CMOS인버터에 의해 정해지는 상기 제2증폭단의 부하는 상기 제1최종단CMOS인버터에의해 정해지는 제1증폭단의 부하와 같으며, 제1최종단CMOS인버터 대 제2최종단CMOS인버터 사이의 구동능력비는 상기 제1MOS트랜지스터와 제2MOS트랜지스터를 각각 구동하는데 필요한 신호들 사이의 구동능력비와 같다.
또, 상기 제1MOS트랜지스터를 P채널MOS트랜지스터로, 상기 제2MOS트랜지스터를 N채널MOS트랜지스터로 구성하는 것이 바람직하다.
또, 상기 제2최종단CMOS인버터에 의해 정해지는 MOS트랜지스터의 게이트 폭과, 상기 더미CMOS인버터를 포함하는 MOS트랜지스터의 게이트 폭의 합계는 상기 제1최종단CMOS인버터에 의해 정해지는 MOS트랜지스터의 게이트폭과 같은 것이 바람직하다.
또, 상기 제1MOS트랜지스터는 P채널MOS트랜지스터이고, 상기 제2MOS트랜지스터는 N채널MOS트랜지스터이며, 상기 제2최종단CMOS인버터에 의해 정해지는 N채널MOS트랜지스터의 게이트 폭과 상기 더미CMOS인버터에 의해 정해지는 N채널MOS트랜지스터의 게이트 폭의 합계는 상기 제1최종단CMOS인버터에 의해 정해지는 N채널MOS트랜지스터의 게이트 폭과 같은 것이 바람직하다.
또, 상기 제2최종단CMOS인버터 및 상기 더미CMOS인버터는 하나의 P채널MOS트랜지스터를 공유하며, 상기 인버터들의 N채널MOS트랜지스터는 소스 및 게이트를 공유하고, 상기 제2최종단CMOS인버터의 상기 N채널MOS트랜지스터의 드레인 만이 상기 공유된 P채널MOS트랜지스터의 드레인에 접속되며, 상기 더미CMOS인버터의 상기 N채널MOS트랜지스터의 드레인은 플로팅으로 설정되고, 상기 공유된 P채널MOS트랜지스터는 상기 제1최종단CMOS인버터의 상기P채널MOS트랜지스터와 치수가 같으며, 상기 제2최종단CMOS인버터 및 상기 더미CMOS인버터의 상기 N채널MOS트랜지스터는 상기 최종단CMOS인버터의 상기 N채널MOS트랜지스터와 치수가 동일한 동시에 드레인을 분할함으로써 형성되는 것이 바람직하다.
또, 상기 제2최종단CMOS인버터의 구동능력은 드레인 분할비에 의해 설정되는 것이 바람직하다.
이하 본 발명의 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.
먼저, 도 1을 참조하여 실시예의 구성을 설명한다. 도면에 있어서, 참조부호 1은 P채널 MOS트랜지스터, 참조부호 2는 N채널MOS 트랜지스터를 각각 나타낸다. 3개 트랜지스터의 드레인은 상호 접속되어 있고, 출력단자OUT는 노드에 배치되어 출력단(3)을 구성한다.
참조부호 4 및 5는 각각 제1증폭단 및 제2증폭단을 나태내며, 이들 각각에는 5개의 CMOS 인버터가 구동능력의 올림차순으로 캐스케이드 접속된다. 즉, 각 증폭단은 5단의 CMOS인버터를 가지고 있다. 본 실시예에 있어서, 5개의 CMOS인버터가 캐스케이드 접속되어 각 증폭단을 구성하게되지만 CMOS인버터의 개수가 이것에 한정되는 것은 아니다. 제1증폭단(4) 및 제2증폭단(5)은 제1최종단 및 , 제2최종단 CMOS인버터(후술함)를 통해 P채널MOS트랜지스터(1) 및 N채널MOS트랜지스터(2)를 구동한다. 따라서, P채널MOS트랜지스터(1) 및 N채널MOS트랜지스터(2)의 치수에 따라서 CMOS인버터의 개수를 적절히 선택한다. 제1증폭단(4) 및 제2증폭단(5)에 있어서는 같은 구동력을 얻도록 같은 단의 CMOS 인버터가 설치되며, 예를들어 CMOS인버터(41)(45)는 CMOS인버터(51-55)과 각각 같다.
참조부호 6은 제1증폭단(4)의 출력을 수신하여 P채널MOS트랜지스터(1)를 구동하는 제1최종단CMOS인버터를 나타낸다.
참조부호 7은 제2증폭단(5)의 출력을 수신하고 N채널MOS트랜지스터(2)를 구동하는 제2최종단CMOS인버터(7)를 나타낸다.
참조부호 8은 더미 CMOS 인버터를 나타내며, 그 입력은 제2증폭단(5)과 제2최종단CMOS인버터(7)의 노드에 접속된다.
참조부호 36은 전술한 종래 3치출력회로에서 사용되는 것과 같은 제어회로를 나타내며, 이 제어회로는 제1증폭단(4)가 제2증폭단(5) 에 인가된 각 신호를 제어하여 출력단(3)의 출력단자 상태를 "H", "L" 또는 고임피던스 상태로 설정한다. 즉, 본 실시예의 3치출력동작은 전술한 종래의 것과 동일하며, 따라서 동작에 대한 상세한 설명은 생략한다.
실시예에 있어서, 제2최종단CMOS인버터(7) 및 더미CMOS인버터(8)에 의해 구성된 제2증폭단(5)의 부하는 제1최종단CMOS인버터(6)에 의해 구성된 제1증폭단(4)의 부하와 동일하게 설정하며, 제1최종단CMOS인버터(6)의 구동능력 대 제2최종단CMOS인버터(7)의 구동능력 간의 비를 P채널MOS트랜지스터(1) 및 N채널MOS트랜지스터(2)를 각각 구동하는데 필요한 신호의 구동능력의 비 즉 이들 트랜지스터들에 의한 부하 비와 동일하게 설정한다. P채널MOS트랜지스터(1)에 의해 구성된 부하가 WP, N채널MOS트랜지스터(2)에 의해 구성된 부하가 WN, 제1최종단CMOS인버터(6), 더미CMOS인버터(6), 제2최종단CMOS인버터(7), 더미CMOS인버터(8)가 각각 X6, X7, X8일 때 이들 설정값 사이에는 다음과 같은 관계식이 성립한다.
X7: X8= (WN/WP)X6: (1-(WN/WP))X6
X6, X7, X 8의 구동능력은 제1최종단CMOS인버터(6), 제2최종단CMOS인버터(7), 더미CMOS인버터(8)의 치수, 특히 인버터를 구성하는 MOS트랜지시터의 게이트 폭에 각각 비례한다. 상기 설정은 상기 관계식에따라서 트랜지스터의 게이트 폭을 설정함으로써 실현될 수 있다.
즉, 제2최종단CMOS인버터(7)의 게이트 폭 및 더미CMOS인버터(8)를 구성하는 MOS트랜지스터의 게이트 폭의 합계가 제1최종단CMOS인버터(6)를 구성하는 MOS트랜지시터의 게이트 폭과 같게되며, 이것에 의해 제2최종단CMOS인버터(7) 및 더미CMOS인버터(8)에 의해 구성된 제2증폭단(5)의 부하를 제1최종단CMOS인버터(6)에 의해 구성된 제1증폭단(4)의 부하와 같게 설정한다. 제2최종단CMOS인버터(7)를 구성하는 MOS트랜지스터의 게이트 폭(즉 채널 폭) 대 더미CMOS인버터(8)를 구성하는 MOS트랜지스터의 게이트 폭 사이의 비가 상기 관계식에 따라 적절히 설정되었을 때 제1최종단CMOS인버터(6)의 구동능력 대 제2최종단CMOS인버터(7)의 구동능력 사이의 비가 P채널MOS 트랜지스터(1) 및 N채널MOS트랜지스터(2)에 의한 부하율과 같게 설정될 수 있다.
N채널MOS트랜지스터를 구동하는 CMOS인버터의 구동능력은 인버터를 구성하는 N채널MOS트랜지스터의 게이트 폭에 의존한다. 결과적으로 N채널MOS트랜지스터의 치수만을 설정함으로써 제2최종단CMOS인버터(7)의 구동능력에 대하여 필요한 구동능력을 설정할 수 있다.
따라서, 본 실시예에서 있어서는 제2최종단CMOS인버터((7) 및 더미CMOS인버터(8) 각각에 대하여 N채널MOS트랜지스터를 도 2의 평면도로 나타낸 바와같이 구성하였다. 도면에 도시하지는 않았지만 제2최종단CMOS인버터(7) 및 더미CMOS인버터(8)는 한 개의 P채널MOS인버터를 공유한다. P채널MOS트랜지스터의 치수는 제1최종단CMOS인버터의 P채널MOS트랜지스터의 치수와 같다. 도 2에 있어서 참조부호 21 및 22는 소스전극 및 소스배선을 나타내고, 참조부호 23 및 24는 게이트전극 및 게이트배선을 각각 나타낸다. 또, 참조부호 25 및 26은 드레인전극, 참조부호 27은 드레인 배선을 각각 나타낸다. 드레인전극(25)은 드레인배선(27)에 접속되고, 드레인전극(26)은 플로팅되어 있다. 참조부호 28, 29는 제2최종단CMOS인버터(7), 더미CMOS인버터(8)의 N채널MOS트랜지스터로서 형성된 영역을 각각 나타낸다. 즉, 하나의 N채널MOS트랜지스터 상의 드레인전극이 분할되고, 이 분할된 드레인전극 중 하나는 플로팅상태로 설정되어 제2최종단CMOS인버터(7) 및 더미CMOS인버터(8)의 N채널MOS트랜지스터를 구성한다. N채널MOS트랜지스터의 게이트 폭W1, W2의 합계는 드레인전극이 분할되지 않았을 때 얻어지는 N채널MOS트랜지스터의 게이트 폭W0과 실질적으로 동일하다. 드레인전극이 분할되지 않았을 경우, N채널MOS트랜지스터의 치수는 제1최종단CMOS인버터의 N채널MOS트랜지스터의 치수와 같다. 편의상 WN/WP= 1/2로 하면 게이트폭W1, W2를 같은 폭으로 함으로써 제1최종단CMOS인버터(6) 대 제2최종단CMOS인버터(7)의 구동능력 비는 2 :1이 되고, P채널MOS트랜지스터(1) 및 N채널MOS트랜지스터(2)에 의한 부하비 2 : 1과 같다. 또, 제1최종단CMOS인버터(6)를 구성하는 MOS트랜지스터의 게이트용량의 합계는 제2최종단CMOS인버터(7)와 더미CMOS인버터(8)의 게이트용량의 합계와 같으며, 제1증폭단(4), 제2증폭단(5)의 부하도 같다.
이러한 구성에 따라서, 제1증폭단(4)과 제2증폭단(5)은 동일한 치수를 갖도록 구성되며, 이에따라 듀티를 조절하는 과정에서 점검해야할 CMOS인버터의 개수도 감소한다. 즉, 제1증폭단(4) 및 제2증폭단(5) 증 각각에 대한 점검이 필요하지 않고 그 후단만을 점검함으로써 문제부위를 확인할 수 있다.
도 2에 나타낸 바와같이 적절한 비로 하나의 N채널MOS트랜지스터 대해 드레인전극을 분할하여 제2최종단CMOS인버터(7)의 구동능력을 설정한다. 따라서, 제2증폭단(5)의 부하를 변화시키지 않고도 제2최종단CMOS인버터(7)의 구동능력을 변화시킬 수 있으며, 그 결과 설계의 변경이 자유롭게된다.
본 실시예에 있어서, 제1최종단CMOS인버터(7) 및 더미CMOS인버터(8)에 대하여 하나의 N채널MOS트랜지스터의 드레인을 분할하여 인버터의 N채널MOS트랜지스터를 형성하고, P채널MOS트랜지스터를 공유한다. 이와는달리 P채널MOS트랜지스터의 드레인을 유사하게 분할할 수 있다. 또, 그 경우에 있어서도 더미CMOS인버터의 P채널MOS트랜지스터, N채널MOS트랜지스터의 상호의 드레인 끼리는 접속하지 않는다. 즉, 더미CMOS인버터는 더미 상태로 두고, 제2증폭단(5)의 부하와 제1증폭단(4)의 부하만을 등화할 필요가 있다. 실제로 더미 CMOS 인버터에 있어서, P채널 및 N채널 MOS트랜지스터의 드레인을 상호 접속하여 CMOS인버터를 구성하고, 그것에 의해 불필요한 관통전류를 증가시킬 필요가 없다.
본 발명에 따르면 다른 전도타입을 가지고 드레인에 상호 접속되는 제1MOS트랜지스터 및 제2MOS트랜지스터가 제1 및 제2증폭단에 의해 구동되는 제1 및 제2최종단CMOS인버터에 의해 구동되며, 드레인의 노드에 출력단자가 형성되고, 제2증폭단과 제2최종단CMOS인버터의 노드에 더미CMOS인버터의 입력이 접속된다. 또, 제2최종단CMOS인버터 및 더미CMOS인버터에 의해 구성된 제2증폭단의 부하는 제1최종단CMOS인버터에 의해 구성된 제1증폭단의 부하와 같으며, 제1최종단CMOS인버터 대 제2최종단CMOS인버터 간의 구동능력비는 제1 및 제2MOS트랜지스터를 각각 구동하는데 필요한 신호의 구동능력들 간의 비와 같으며, 그 결과 제1증폭단과 제2증폭단에서 같은 단의 CMOS인버터이 구동능력은 상호 동일하다.
따라서, 제1증폭단과 제2증폭단 각각에 있어 그 CMOS 인버터의 치수는 상호 동일하며, 듀티를 조절하는 과정에서 점검해야할 CMOS인버터의 개수를 줄일 수 있다. 즉, 제1증폭단 및 제2증폭단에 대해 점검할 필요가 없이 그 후단만을 점검함으로써 문제부위를 확인할 수 있다.
제2최종단CMOS인버터 및 더미CMOS인버터는 하나의 P채널MOS트랜지스터를 공유하며, 이것은 제1최종단CMOS인버터에의 P채널MOS트랜지스터와 치수가 동일하다. P채널MOS트랜지스터와 치수가 같은 N채널MOS트랜지스터의 드레인을 분할하고, 이것에 의해 제2최종단CMOS인버터의 N채널MOS트랜지스터 더미CMOS인버터를 구성하고, 제2최종단CMOS인버터의 구동능력을 설정한다. 이러한 구성에 따라서, 제2증폭단의 부하를 변경시키지않고, 즉 제2증폭단의 각각의 CMOS인버터의 치수를 변경시키지않고 제2최종단CMOS인버터의 구동능력을 변경시킬 수 있으며, 그 결과 설계변경이 용이하다.

Claims (7)

  1. 출력(出力段), 제1증폭단, 제2증폭단, 제1최종단CMOS인버터, 제2최종단CMOS인버터, 더미CMOS인버터, 제어회로를 구비하는 3치출력회로(3値出力回路)로서,
    상기 출력단은 제1전도형의 제1MOS트랜지스터와, 제2전도형의 제2MOS트랜지스터, 출력단자를 구비하며, 상기 제2전도형의 제2MOS트랜지스터는 상기 제1MOS트랜지스터가 구동될 수 있는 신호보다 구동능력이 낮은 신호로 구동될 수 있으며, 제1전도형의 제1MOS트랜지스터의 드레인과 제2전도형의 제2MOS트랜지스터의 드레인은 상호 접속되며, 상기 출력단자는 상기 드레인들의 노드에 배치되고,
    상기 제1증폭단에는 다른 구동능력을 갖는 소정개수의 CMOS인버터가 구동능력의 올림차순으로 캐스케이드 접속되고,
    제2증폭단에는 다른 구동능력을 갖는 소정개수의 CMOS인버터가 구동능력의 올림차순으로 캐스케이드 접속되고 각 단의 CMOS인버터의 구동능력은 상기 제1증폭단과 대응하는 단의 CMOS인버터의 구동능력과 동일하게 설정되며,
    상기 제1최종단CMOS인버터는 상기 제1증폭단과 상기 제1MOS트랜지스터 사이에 접속되어 상기 제1증폭단의 출력에 반응하여 상기 제1MOS트랜지스터를 구동하고,
    제2최종단CMOS인버터는 상기 제2증폭단과 상기 제2MOS트랜지스터 사이에 접속되어 상기 제2증폭단의 출력에 반응하여 상기 제2MOS트랜지스터를 구동하며,
    상기 더미CMOS인버터는 상기 제2증폭단과 제2최종단CMOS인버터의 노드에 접속된 입력을 가지고,
    상기 제어회로는 상기 제1증폭단 및 제2증폭단에 각각 공급된 신호를 제어하여 상기 출력단의 출력단자의 상태를 제1논리레벨, 제2논리레벨, 고임피던스 중 어느 하나로 설정하며,
    상기 제2최종단CMOS인버터와 상기 더미CMOS인버터에 의해 정해지는 상기 제2증폭단의 부하는 상기 제1최종단CMOS인버터에의해 정해지는 제1증폭단의 부하와 같으며, 제1최종단CMOS인버터 대 제2최종단CMOS인버터 사이의 구동능력비는 상기 제1MOS트랜지스터와 제2MOS트랜지스터를 각각 구동하는데 필요한 신호들 사이의 구동능력비와 같은 것을 특징으로 하는 3치출력회로.
  2. 제1항에 있어서,
    상기 제1MOS트랜지스터는 P채널MOS트랜지스터이고, 상기 제2MOS트랜지스터는 N채널MOS트랜지스터인 것을 특징으로 하는 3치출력회로.
  3. 제1항에 있어서,
    상기 제2최종단CMOS인버터에 의해 정해지는 MOS트랜지스터의 게이트 폭과, 상기 더미CMOS인버터를 포함하는 MOS트랜지스터의 게이트 폭의 합계는 상기 제1최종단CMOS인버터에 의해 정해지는 MOS트랜지스터의 게이트폭과 같은 것을 특징으로 하는 3치출력회로.
  4. 제1항에 있어서,
    상기 제1MOS트랜지스터는 P채널MOS트랜지스터이고, 상기 제2MOS트랜지스터는 N채널MOS트랜지스터이며, 상기 제2최종단CMOS인버터에 의해 정해지는 N채널MOS트랜지스터의 게이트 폭과 상기 더미CMOS인버터에 의해 정해지는 N채널MOS트랜지스터의 게이트 폭의 합계는 상기 제1최종단CMOS인버터에 의해 정해지는 N채널MOS트랜지스터의 게이트 폭과 같은 것을 특징으로 하는 3치출력회로.
  5. 제4항에 있어서,
    상기 제2최종단CMOS인버터 및 상기 더미CMOS인버터는 하나의 P채널MOS트랜지스터를 공유하며, 상기 인버터들의 N채널MOS트랜지스터는 소스 및 게이트를 공유하고, 상기 제2최종단CMOS인버터의 상기 N채널MOS트랜지스터의 드레인 만이 상기 공유된 P채널MOS트랜지스터의 드레인에 접속되며, 상기 더미CMOS인버터의 상기 N채널MOS트랜지스터의 드레인은 플로팅으로 설정되고, 상기 공유된 P채널MOS트랜지스터는 상기 제1최종단CMOS인버터의 상기P채널MOS트랜지스터와 치수가 같으며, 상기 제2최종단CMOS인버터 및 상기 더미CMOS인버터의 상기 N채널MOS트랜지스터는 상기 최종단CMOS인버터의 상기 N채널MOS트랜지스터와 치수가 동일한 동시에 드레인을 분할함으로써 형성되는 것을 특징으로 하는 3치출력회로.
  6. 제5항에 있어서,
    상기 제2최종단CMOS인버터의 구동능력은 드레인 분할비에 의해 설정되는 것을 특징으로 하는 3치출력회로.
  7. 제1항에 있어서,
    상기 소정의 개수는 정수 2이상인 것을 특징으로 하는 3치출력회로.
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