JP2005528056A - Ｆｅｔ素子を有する高速カスケードａｂ級出力段 - Google Patents

Abstract

１組のＡＢ級出力段は、相対的に小型のトランジスタ、低電力、クロスオーバひずみの除去を利用したＡＢ級素子回路を提供するために、縦列に接続されている。入力は、電圧源または電流源によって電力が供給される。

Description

この発明は、高電圧、高電力出力回路に関し、特に、ＡＢ級 MOS出力段のための改良されたカスケード構成に関する。

高電圧、高電力出力回路は、バイポーラ出力段またはMOS構造により構成される。MOS構造を利用する典型的なＡＢ級出力段(class AB output stage)は、図１に示される。

通常、出力段の設計に関係する幾つかの重要なパラメータがある。正確なノイズの無い出力信号を提供するために、クロスオーバひずみ（crossover distortion）は、最小限にされるべきである。加えて、出力段の静的な消費電力の削減が望ましい。

長年に渡って、カスケードＡＢ級構成の多くのバリエーションが、開発されてきた。利用可能なそのような構成の多数に関して、それぞれが構成自身の利点と欠点の少なくとも何れかを有している。そのような従来技術の幾つかが以下で検討される。

図１は、図示されるようにバイポーラトランジスタと幾つかのダイオードを利用したカスケードＡＢ級バッファを示す。特に、４個の静的な電流路２０１−２０４があり、消費電力の増加させている。既述のように、消費電力の最小化は、ＡＢ級出力段における目標である。従って、図１の構成は、最適なものではない。

図２は、ＦＥＴ技術を利用したバイアスされた抵抗を用いたC級のダーリントン出力段を示す。図２の構成は、より少ない電流路があるという事実により、図１のものよりも少ない電力を消費するように見える。

しかしながら、図２の構成において、トランジスタＭ３とＭ４とは、バイアスする抵抗器Ｒ１とＲ２を通る負荷に直面することが注目される。純粋な容量性の負荷に対しては、トランジスタＭ３とＭ４とは、回路の減速を防ぐのに適切な大きさでなければならない。

しばしば、これは、望まれているよりも高い消費電力をともなう大きなトランジスタを用いることを意味する。したがって、より大きなトランジスタは、電流路の減少を補うことができるが、比較的高い消費電力の装置が、やはり、結果として生じる。
既述の消費電力問題に加え、出力段における他の問題は、クロスオーバひずみの問題である。クロスオーバひずみを最小化する技術として知られる従来技術は、そのようなひずみを相殺するフィードバックループ（feedback loop）を利用するものである。しかしながら、そのようなフィードバックループの実施もまた消費電力を増加させる結果となる。

以上の観点から、同時にクロスオーバひずみを除去し、要求された電流ひいてはＡＢ級出力段の消費電力の最小化のため改良された回路の必要性が従来技術において存在する。

従来技術における既述および他の問題は、本発明に基づいて克服される。本発明は、３組のFET素子を利用するカスケード出力段を有する回路を含む。３組のFET素子は、最適な実施例においては、４個のFETを含む第１組、異なった４個のFETを含む第２組、そして、２個のFETを含む第３組から成る。

第２組のうちの２個のトランジスタと第３組のうちの２個のトランジスタとは、1個のＡＢ級段を構成し、第２組の残り２個のトランジスタと第１組の４個全てのトランジスタとは、第２のＡＢ級段を構成している。

この２つの段は、クロスオーバひずみを除去するのみならず、トランジスタに要求された大きさを縮小するように、縦列（cascade）接続されている。

この構成は、フィードバックループの必要性なしに、そのようなクロスオーバひずみを避け、それにより、さもなければ要求される追加の構成要素を排除するとともに、消費電力を最小化する。

この回路は、比較的高い容量性の出力負荷を駆動しても、より小さい大きさのトランジスタの使用を許容し、最小化された電流路とそれゆえ最小化された消費電力との更なる利点を有する。

本発明の更なる利点は、以下の詳細な説明と図面によって明らかとなる。

図３は、１０個のFET素子を利用した本発明の具体的な実施例である。本発明において 使用された特定のトランジスタが決定的なものではなく、他のタイプの能動素子も使用され得ると理解される。

図３の具体的な実施例は、入力電源に接続された４個のFET素子６０１−６０４を備えている。FET６０１のソースは、図示されたようにFET６０５のゲートに接続され、FET６０４のドレインも、図のように、FET６０８のゲートに接続されている。FET６０８、６０５、及び６０１−６０４は、ＡＢ級出力回路の単独の段と等価な回路を構成する。

残りのFET６０６、６０７、６０９、及び６１０は、第２の出力段を構成する。

２つの出力段は、FET６０５と６０６の間の接続点に接続されており、またFET６０７と６０８の間の接続点に接続されている。

図示のような共通ソースによりFET６０６、６０７、６０９、及び６１０のゲートを駆動させて、既述の４個のトランジスタは、単独の出力段として動作する。さらに、FET６０５と６０８とは、FET６０１と６０４のゲートとそれぞれ繋がっているそれぞれのゲートを有するので、FET６０５と６０８とは第１段の一部である。

ここでもまた留意すべきは、第１段において、FET６０５、６０１、及び６０２のゲートは接続されているが、残りのFETのゲートは第２点に共通に接続されている。
しかしながら、第２段において、この段の全てのトランジスタのゲートは、単独の共通点に繋がっている。要約すると、示された１０個のトランジスタのうち、６個は、第１ＡＢ級出力段を構成し、残りの４個は、カスケード法で接続された第２の出力段を構成する。

動作中、電流源６００から直列のFET素子６０１−６０４を通して電力がシステムに供給される。増幅される信号は、図示のように、点６１５に入力される。この信号は、連続的なAB段を通して増幅され、出力は点６１６に現れる。

特に、図３における接続３０５は図４において示されていないので、図３Ｃの従来技術と異なって、FET６０５と６０８とは、バイアスした抵抗器を通した出力に直面しない。さらに、図４の構成は、同様な応答時間を有する構成または回路中で、従来技術において利用されたものより小さいトランジスタを許容する。そのようにより小さいトランジスタの使用は、低減された入力容量を提供し、したがって、遅延がより小さくなる。

さらに、この回路は、重大なクロスオーバひずみを生成せず、それにより、多くのアプリケーションにあるフィードバックループを不要とする。このシステムは、少なくとも４つの電流路を含む従来技術の構成と異なって、多くても３つの電流路しか有さないこともまた、注目される。

以上は、例示的な目的のみのための、最適な実施例のみにより記述されるものであることが理解される。他のタイプの能動素子は使用されてもよく、本発明はここで開示された実施例に制限されるものではない。この素子は、電圧源または電流源によって、駆動され得る。

具体的な従来技術の構成を示す図である。 比較的高消費電力の欠点を有する追加的な従来技術の構成を示す図である。 １０個のFET素子を利用した本発明による具体的な実施例を示す図である。

Claims (12)

1. 少なくとも第１の出力段と第２の出力段とを有し、
   前記第１の出力段は、ゲートを有する複数のFET素子を備え、
   前記複数のFET素子は、第１の組及び第２の組に分けられ、
   前記第１の組のFET素子は、これらのゲートが第１の共通点で接続されており、
   前記第２の組のFET素子は、これらのゲートが第２の共通点で接続されており、
   前記第２の出力段の全てのFETは、これらのゲートが単独の共通点に接続されていることを特徴とする装置。
2. 前記第１の出力段は、前記第２の出力段よりも多いFET素子を含むことを特徴とする請求項１に記載の装置。
3. 電力を供給するための電圧源をさらに備えることを特徴とする請求項２に記載の装置。
4. 電力を供給するための電流源をさらに備えることを特徴とする請求項２に記載の装置。
5. 前記電流源は、電圧入力により駆動することを特徴とする請求項４に記載の装置。
6. 第１の出力段を形成する第１組の複数のFETを接続するステップと、
   第２の出力段を形成する第２組のFETを接続するステップと、
   少なくとも２つの点で、前記第１の出力段を前記第２の出力段に接続するステップと、
   前記第２組のFETの全てのゲートを共通点に接続するステップを備えることを特徴とするカスケード出力段通過信号増幅方法。
7. 前記第１組のFETの全てのゲートは、共通点に接続されていないことを特徴とする請求項６に記載のカスケード出力段通過信号増幅方法。
8. 前記第１組のゲートは、２つの組に分割され、
   別の共通点に、それぞれの前記組の全てのゲートを接続するステップをさらに備えることを特徴とする請求項７に記載のカスケード出力段通過信号増幅方法。
9. 前記第１組は、前記第２組よりも多いFETを含むことを特徴とする請求項８に記載のカスケード出力段通過信号増幅方法。
10. 前記第１組の前記ＦＥＴの少なくとも２つのFETでソースをゲートに接続するステップをさらに含むことを特徴とする請求項９に記載のカスケード出力段通過信号増幅方法。
11. 前記第２組の前記ＦＥＴの少なくとも２つのＦＥＴでゲートをドレインに接続するステップをさらに含むことを特徴とする請求項１０に記載のカスケード出力段通過信号増幅方法。
12. 前記第１組の少なくとも２つのFETでゲートをドレインに接続するステップをさらに含むことを特徴とする請求項１１に記載のカスケード出力段通過信号増幅方法。

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