JPH033402B2 - - Google Patents

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JPH033402B2
JPH033402B2 JP55502256A JP50225680A JPH033402B2 JP H033402 B2 JPH033402 B2 JP H033402B2 JP 55502256 A JP55502256 A JP 55502256A JP 50225680 A JP50225680 A JP 50225680A JP H033402 B2 JPH033402 B2 JP H033402B2
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lead
operational amplifier
gate
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Yusefu Aminuru Heiku
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AMERIKAN MAIKURO SHISUTEMUSU Inc
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Description

請求の範囲 １ 異なつた電圧レベルにある電圧源に接続可能
な一対の導体； 前記一対の導体間に接続され出力端子を具備す
るバイアス手段； 前記一対の導体間に接続されており前記バイア
ス手段の前記出力端子に接続された定電流要素を
具備しており且つ一対の入力端子と出力端子とを
具備する差動増幅手段； 前記一対の導体間に接続されており且つソース
ホロワ構成を与える一対の第１及び第2MOSトラ
ンジスタを有すると共に出力端子を具備するレベ
ルシフト手段； 前記一対の導体間に接続されており且つ第１出
力段を形成する一対の互いに導電型の異なる第３
及び第4MOSトランジスタを具備する出力手段； を有しており、前記第1MOSトランジスタのゲー
トは前記差動増幅手段の前記出力端子へ接続され
ると共に前記第2MOSトランジスタのゲートは前
記バイアス手段の前記出力端子へ接続されてお
り、且つ前記第3MOSトランジスタのゲートは前
記差動増幅手段の前記出力端子へ接続されると共
に前記第4MOSトランジスタのゲートは前記レベ
ルシフト手段の前記出力端子へ接続されており、
その際に前記出力手段がクラスAB駆動を与える
ことを特徴とする演算増幅器。
２ 特許請求の範囲第１項において、前記バイア
ス手段が一対の相補型MOSトランジスタを有す
ることを特徴とする演算増幅器。
３ 特許請求の範囲第１項において、前記差動増
幅手段が前記一対の入力端子に接続された入力部
と前記入力部に接続された負荷部とを有してお
り、前記入力部及び負荷部の各々は一対のMOS
トランジスタを具備していることを特徴とする演
算増幅器。
４ 特許請求の範囲第１項において、前記出力手
段が第２出力段を有することを特徴とする演算増
幅器。
５ 特許請求の範囲第４項において、前記第２出
力段が前記一対の導体間に直列接続したNPNト
ランジスタとＮチヤンネルMOSトランジスタと
を具備しており、前記NPNトランジスタのベー
スを前記第１出力段に接続し、前記Ｎチヤンネル
MOSトランジスタのゲートを前記レベルシフト
手段の前記出力端子に接続したことを特徴とする
演算増幅器。
６ 異なつた電圧レベルにある電圧源に接続可能
な一対の導体； 前記一対の導体間に接続され出力端子を具備す
るバイアス手段； 前記一対の導体間に接続されており前記バイア
ス手段の前記出力端子に接続された定電流要素を
具備しており且つ一対の入力端子と出力端子とを
具備する差動増幅手段； 前記一対の導体間に接続されており自己バイア
ス型のソースホロワ構成を与える３個のMOSト
ランジスタを具備すると共に出力端子を具備する
レベルシフト手段； 前記一対の導体間に接続されており且つ第１出
力段を形成する一対の互いに導電型の異なる
MOSトランジスタを具備する出力手段； を有しており、前記レベルシフト手段の前記３個
のMOSトランジスタの１つのゲートは前記差動
増幅手段の前記出力端子へ接続されており、前記
出力手段の前記一対のMOSトランジスタの一方
のトランジスタのゲートは前記差動増幅手段の前
記出力端子へ接続されており、且つ前記出力手段
の前記一対のMOSトランジスタの他方のトラン
ジスタのゲートは前記レベルシフト手段の前記出
力端子へ接続されており、その際に前記出力手段
がクラスAB駆動を与えることを特徴とする演算
増幅器。
７ 特許請求の範囲第６項において、前記差動増
幅手段が前記一対の入力端子に接続された入力部
と前記入力部に接続された負荷部とを有してお
り、前記入力部及び負荷部の各々は一対のMOS
トランジスタを具備していることを特徴とする演
算増幅器。
発明の背景 本発明は演算増幅器に関するもので、更に詳細
には、集積回路中にビルデイングブロツクとして
使用可能である様な装置に関するものである。
データ伝送及びコミユニケーシヨン・システム
の開発において、相補型の金属−酸化膜−シリコ
ン（CMOS）大規模集積化（LSI）技術等を含ん
だリニア集積回路装置を利用する努力がなされて
きた。演算増幅器は、これらのシステムにおいて
使用される多くの回路における主要なビルデイン
グブロツクである。然しながら、集積化した
MOSFET要素から構成される従来の演算増幅器
では、電力散逸が過剰であり、使用しうる開放ル
ープ利得が制限されていたことが問題であつた為
に、特に、システム操作の為に必要とされるこの
種回路の数が比較的大きい場合にはその使用が制
限されていた。CMOS LSI技術を使用する従来
の演算増幅器は、出力段に定バイアス駆動を設け
て構成されていた。このことは電力散逸を過剰と
し、又、ループ利得を限定的とすることの原因と
なつていた。
従つて、本発明の目的とするところは、上述し
た問題を解消し電力散逸を比較的低くした改良型
演算増幅器回路を提供することである。
本発明の別の目的とするところは、出力段に定
バイアス駆動を使用する同等の回路よりも大きな
利得係数（ゲインフアクター）を有する演算増幅
器を提供することである。
本発明の別の目的とするところは、出力段に定
バイアスを有する演算増幅器で従来得られたもの
と比べ増大したリニア信号の振れ幅を有する演算
増幅器を提供することである。
更に本発明の別の目的とするところは、電力散
逸が比較的低くかつ開放ループ利得が増加した
CMOSのMOSFET要素から構成された演算増幅
器を提供することである。
発明の要約 簡単に言えば、本発明はMOSFET要素から構
成されこれらの要素が結合して出力段に可変駆動
を与える演算増幅器回路を提供するものであつ
て、出力段に定バイアス駆動を有する従来の演算
増幅器回路に比べ電力散逸が低くかつ開放ループ
利得が高いものを提供するものである。
１実施例に於いては、５個のMOSFET装置を
結合して本回路をバイアスする為に使用される１
対のMOSFETに接続された差動入力段を形成し
ている。付加的な１対のMOSFETは本増幅器の
高インピーダンス出力段を形成している。別の１
対のMOSFET装置が中間レベルシフト部として
接続されて、２つの出力段MOSFETの１つを駆
動して、クラスＡ−Ｂ操作を与えており、その結
果、電力散逸を著しく減少させている。従つて、
出力信号は定バイアスを供給されている１個の
MOSFETで発生される代わりに、或る程度のオ
ーバーラツプを持つて２つの出力MOSFETから
交互に発生される。この様な回路構成及びその動
作態様も、出力段装置が定バイアス源で駆動され
る場合に比べ、演算増幅器の開放ループ利得を増
加させている。
特に低インピーダンス負荷（例えば、300Ω）
を駆動するものであるがなお比較的電力散逸の低
い本発明の別の実施例においては、プルダウン機
能を行なう大きなＮチヤンネルMOS装置と共に
縦型NPNバイポーラトランジスタで構成した補
助出力段を使用している。ここでも、このプルダ
ウン出力装置のゲートは可変電圧駆動を有し、そ
の結果出力部でクラスＡ−Ｂ操作を得ており、出
力段に定バイアス駆動を使用した場合に通常得ら
れるものよりも回路の電力散逸を減少するのに貢
献している。
本発明のその他の目的、効果及び特徴は、添付
の図面に即し記述した以下の同様の実施例に関す
る詳細な記載から明らかにされる。
【図面の簡単な説明】
第１図は本発明の原理を実施した演算増幅器の
回路図であり、第２図は本発明による演算増幅器
の変形例の回路図であり、第３図は本発明の更に
別の実施例である演算増幅器の回路図である。
本発明実施例の詳細な説明 図面を参照すると、第１図は本発明の原理を実
施化しMOSFET要素から構成された第１の演算
増幅器１０の回路図を示している。概して、この
演算増幅器はバイアス回路１４に接続された差動
増幅器１２、及び出力段１８に接続された中間レ
ベルシフト段１６から構成されている。該差動増
幅器は典型的には入力段２０及び定電流源２２を
有している。
演算増幅器１０の種々の部品の内トランジスタ
要素の全てはMOSFET装置であり、本演算増幅
器回路が適切に動作する為には、これらの装置は
リニア領域ではなく飽和領域で動作せねばならな
い。バイアス回路１４の機能は、本演算増幅器回
路の全てのMOSFET装置が適切に飽和領域で動
作することを確保することである。該バイアス回
路は２個のMOSFET装置２４及び２６を有して
おり、その各々はソース、ドレイン及びゲート電
極を有している。トランジスタ２４のソース電極
は電力リード線２８を介して正電圧供給源に接続
されており、トランジスタ２６のソースはリード
線３０によつて負電力供給源VSSに接続されてい
る。トランジスタ２４のドレイン及びゲート電極
は接続点３２に接続されており、トランジスタ２
６のドレイン及びゲート電極は接続点３４に接続
されている。これらの接続点３２及び３４はリー
ド線３６で相互に接続されており、接続点３４か
らのリード線３８は本演算増幅器回路へバイアス
電圧を供給している。
定電流源２２はMOSFET装置４０を有し、そ
のゲートはバイアス電圧リード線３８に接続され
ている。トランジスタ４０のソースは負電力リー
ド線３０に接続されており、そのドレインは差動
増幅器の入力段２０に接続されている。
この入力段は、１対のMOSFET装置４２及び
４４を有し、これらの夫々のソース電極は共通リ
ード線４６に接続されており、該共通リード線４
６はトランジスタ４０のドレインにも接続されて
いる。装置４２のドレイン電極は差動増幅器の接
続点４８に接続されており、装置４４のドレイン
電極は差動増幅器の接続点５０に接続されてい
る。入力装置４２のゲートは、本演算増幅器の負
入力端子に接続されており、装置４４のゲートは
正入力端子に接続されている。トランジスタ４０
及び４２の基板はリード線４６に接続されてお
り、これらの装置内における基板効果を取り除い
ている。
差動増幅器１２の負荷部分は１対のMOSFET
装置５２及び５４を有し、これらのソース端子は
両方共正電力リード線２８に接続されている。こ
れらの装置のゲートはリード線５６で相互に接続
されており、該リード線５６は更にリード線５８
によつて接続点４８に接続されている。
演算増幅器１０の中間レベルシフト段１６は正
電力リード線と負電力リード線との間に直列接続
された１対のMOSFET装置６０及び６２を有し
ている。装置６０のドレインは正電力リード線２
８に接続されており、装置６２のソースは負電力
リード線３０に接続されている。
MOSトランジスタ６０のソースはリード線６
４によつて装置６２のドレインに接続されてい
る。装置６０のゲートはリード線６６によつて接
続点５０に接続されている。装置６０の基板はリ
ード線６４上の接続点６３に接続されており（点
線６５で示してある）、そうすることによつて該
トランジスタ内の基板効果を取り除いている。リ
ード線６６上の第１接続点６８はリード線７０に
よつて、演算増幅器１０の出力段１８内にある
MOSFET装置７２のゲートに接続されている。
リード線６６上の第２接続点７４はリード線７６
によつてコンデンサ７８の１端側に接続されてお
り、該コンデンサの他端側はリード線６４に接続
されている。
出力段１８は、ソースを正電力リード線２８に
接続したMOSFET装置７２、及びソースを負電
力リード線３０に接続した第2MOSFET装置８
０を有する。これら２つのトランジスタのドレイ
ン電極は、共通リード線８２で相互に接続されて
いる。MOSFET８０のゲートはリード線８４に
よつて装置６０と装置６２との間を結ぶリード線
６４上の接続点８６に接続されている。
本演算増幅器に周波数補償手段を差動増幅器部
１２と出力段１８との間に設けることが望まし
い。該周波数補償手段は、その１端側を差動増幅
器１２の出力側の接続点９０に接続したコンデン
サ８８（C2）を有している。このコンデンサの
他端側はリード線９２によつて２つのMOSFET
装置９６と９８のドレイン電極間を結ぶ相互接続
用リード線９４に接続されている。装置９６と９
８のソースは両方ともリード線１００の１端側に
接続されており、該リード線１００の他端側はリ
ード線８２上の本演算増幅器１０の出力接続点１
０２に接続されている。MOSFET９６のゲート
は電力リード線２８に接続されており、
MOSFET９８のゲートはリード線３０に接続さ
れている。この周波数補償手段の機能は1979年９
月27日に出願した米国特許出願第079341号に詳細
に記載してある。
演算増幅器１０の動作は以下の如くに説明され
る。
リード線２８及び３０に電力を供給すると、バ
イアス回路１４はリード線３８に電圧を印加し、
該電圧は差動増幅器定電流源４０及び中間レベル
シフト段１６をバイアスする。トランジスタ４２
及び４４上の入力電圧がゼロでバイアス電圧を印
加すると、差動増幅器は飽和モードで動作する。
さて、トランジスタ４２及び４４のゲートに入力
信号を印加すると、差動増幅器は受け取つた差動
信号を増幅しその出力接続点５０に出力を発生す
る。差動増幅器の出力は出力利得段、即ちクラス
Ａ−Ｂ駆動を有する出力部１８によつて更に増幅
される。この出力利得段の１端側（トランジスタ
７２）は接続点５０から差動増幅器の出力によつ
て直接駆動される。この出力段の他端側（トラン
ジスタ８０）は差動増幅器のレベルシフトした出
力で駆動される。このレベルシフトはトランジス
タ６０及び６２を使用して行なわれる。
このクラスＡ−Ｂ駆動構成の全体的効果として
は、電力供給導体２８及び３０間のインピーダン
スは、このタイプの従来の回路に於ける様に装置
８０がいつもオンされて特定の電流を送つたり受
けたりする場合よりもより高いということであ
る。本発明の演算増幅器１０に於いては、差動増
幅器からの入力に応答して出力トランジスタ７２
がオフすると（多少のオーバーラツプを持つて）、
出力トランジスタ８０は実質的にオンするので、
動作中に回路内で散逸される電力はかなり小さく
なつている。
この電力散逸についての理由は以下の如く説明
される。出力段１８に対して負荷装置として機能
するトランジスタ８０のゲートに定電圧が印加さ
れている場合に、入力信号が演算増幅器入力側に
印加されトランジスタ８０のゲートに送られる
と、この信号を増幅したものが出力接続点１０２
に現われる。この出力段における電力散逸はトラ
ンジスタ８０（接続点１０２上の容量負荷に対
し）を通過する電流によつて決定される。この電
力散逸は比較的一定である。然しながら、トラン
ジスタ８０のゲート上のバイアス駆動が変化する
と、トランジスタ８０を通過する電流は変化す
る。本発明に於いては、接続点５０における差動
増幅器の出力が高電圧になると、Ｐチヤンネル
MOS装置７２はオフする傾向となり、一方Ｎチ
ヤンネルMOS装置８０は強くオンする傾向とな
る。その反対に、接続点５０での差動増幅器出力
が低くなると、装置７２は強くオンするが、装置
８０はオフする傾向となる。いかなる時でも両方
の装置が共に完全にオンすることは無い。従つ
て、装置８０を介して定電流が流れる場合と比較
して電力散逸は減少されている。
本演算増幅器１０の別の効果はその動作によつ
て得られる利得が増加されているということであ
る。出力段１８の利得は出力段の相互コンダクタ
ンス（gm）及び負荷インピーダンスの関数であ
る。定バイアス駆動が使用される場合には、負荷
インピーダンスも一定である。然しながら、本発
明においては、負荷は可変である。接続点５０で
の差動増幅器出力が下がると、その出力はトラン
ジスタ７２をオンさせる。本増幅器の利得Ｇは、
トランジスタ７２の相互コンダクタンス（gm）
とトランジスタ８０の負荷抵抗（RL）との積で
ある。差動増幅器の出力が下がるので、トランジ
スタのゲート駆動が下がり、トランジスタ７２の
インピーダンス（１／gm）が上がり、従つて、
利得が増加する。
本回路１０の別の効果としては、定バイアス駆
動を有する回路で得られるよりもリニア信号の振
れ幅が大きいということである。この理由は以下
の如くに説明される。リニア信号振れ領域にある
為には、出力段トランジスタ８０及び７２は飽和
領域で動作せねばならない。トランジスタ８０の
ゲート電圧は変化するので（接続点５０に於ける
差動増幅器からの出力電圧が減少するとゲート電
圧は減少する）、トランジスタ８０は（トランジ
スタ８０がそのゲート上に定バイアス駆動を有す
る構成と比較して）より大きな信号の振れに対し
飽和動作領域に滞まる。この様にリニアな信号振
れ幅が増加しているので本演算増幅器はより大き
な使用可能なダイナミツクレンジを有している。
第２図に示したものは、高出力インピーダンス
を有する別の演算増幅器の変形回路１０ａであ
る。ここで、バイアス部、定電流源、差動増幅
器、周波数補償部、及び出力部の要素は回路１０
のものと全て同一である。然しながら、本実施例
もクラスＡ−Ｂ駆動を提供するものであるが、中
間駆動ないしレベルシフト部１６ａは３個の
MOSFET装置１０４，１０６及び１０８で構成
されている。MOSFET１０４のドレインは電力
リード線２８に接続されており、そのソースはリ
ード線１１０を介してMOSFET１０６のドレイ
ンに接続されている。MOSFET１０６のソース
はリード線１１２を介してMOSFET１０８のド
レインに接続されており、該MOSFET１０８の
ソースはVSS線３０に接続されている。
MOSFET１０４のゲートはリード線１１４によ
つて差動増幅器１２の出力接続点５０に接続され
ており、リード線１１４は更にMOSFET７２の
ゲートに接続されている。MOSFET１０６のゲ
ートはリード線１１０上でそのソースに接続され
ており、同様に、MOSFET１０８のゲートはリ
ード線１１２上でそのソースに接続されている。
駆動部１６ａは、リード線１１２上の接続点１１
８から延在するリード線１１６を介して出力部に
接続されている。
この変形した演算増幅器１０ａの動作は、レベ
ルシフト部１６ａの機能を除いては演算増幅器１
０のものと実質的に同一である。本実施例では、
３個の装置１０４，１０６及び１０８を使用して
自己バイアス・ソースホロワ型レベルシフト回路
を構成している。差動増幅器からの出力信号がト
ランジスタ１０４のゲートを駆動し、トランジス
タ１０６及び１０８は負荷装置として機能する。
装置１０４のゲート上の信号は、適当な利得係数
を持つてリード線１１０上に現われる。装置１０
８はリード線１１０上の信号を更にレベルシフト
するのに用いられ、リード線１１２上の信号を発
展させて出力装置８０を駆動するのに適当なもの
とする。この実施例においては、演算増幅器１０
のレベルシフト部１６のバイアス負荷と異なり、
自己バイアスされた負荷を使用しているので電力
散逸は更に減少されている。
第３図は更に本発明の変形例である低出力イン
ピーダンスの演算増幅器回路１０ｂを示してい
る。ここにおいても、バイアス部、定電流源、差
動増幅器、中間駆動部及び出力部は、第１図の実
施例と同じ要素で構成されている。出力部に接続
されその１部を形成する補助出力段が、縦型
NPNトランジスタ１２０及びMOSFET１２２か
ら構成されている。該縦型トランジスタのコレク
タは、リード線１２４によつてVDD電力リード線
２８に接続されており、そのエミツタはリード線
１２６によつてMOSFET１２２のドレインに接
続されていて、該MOSFET１２２のソースは
VSSリード線３０に接続されている。トランジス
タ１２０のベースはリード線１２８を介して
MOSFET７２とMOSFET８０との間の出力接
続点１３０に接続されており、MOSFET１２２
のゲートはリード線８４によつてレベルシフト接
続点８６に接続されている。リード線８５上でリ
ード線８４と接続点１３０との間に、出力段で周
波数補償を行なう為に使用されるコンデンサ８７
が設けられている。
演算増幅器１０ｂに於いては、補助出力段が低
インピーダンス抵抗負荷（即ち、300Ω）を駆動
可能としている。この様は低インピーダンス出力
部は通常多量の電力を散逸するものである。然し
ながら、本発明に於いては、補助出力段にクラス
Ａ−Ｂ動作を適用することによつてこの様な電力
散逸を最小としている。例えば、差動増幅器の出
力が上がると、装置７２は再度オフし、装置８０
と１２２の両方ともオンする。この時点に於い
て、第１出力段１８内の接続点１３０では、リー
ド線１２６上の電圧と共に、VSSに向かつて変化
する傾向となる。従つてNPNトランジスタ１２
０はオフし、その結果電力散逸を減少させること
となる。反対に、差動増幅器の出力が下がると、
装置７２は強くオンし、装置８０及び１０２はオ
フする。従つて、接続点１３０は昇圧し、NPN
トランジスタ１２０をオンする。又、装置１２０
がオンで装置１２２がオフの場合、又はその逆の
場合には、電力散逸は最小となる。これらのオン
動作時間とオフ動作時間とは多少のオーバーラツ
プがあり、交差歪を防止しているが、このことは
電力散逸に関する全体的な減少化傾向に著しく影
響を与えるものではない。
本発明に関する技術分野に於ける当業者等にと
つて、本発明の精神及び範囲を逸脱すること無し
に、本発明の構造上の多くの変形例及び大きく異
なつた実施例及び適用例を想到することが可能な
ものである。ここにおける開示及び記載は、単に
例示的なものであつて何等限定的な意図でなされ
たものではない。
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