JPH0595231A - 出力回路 - Google Patents
出力回路Info
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- JPH0595231A JPH0595231A JP3256119A JP25611991A JPH0595231A JP H0595231 A JPH0595231 A JP H0595231A JP 3256119 A JP3256119 A JP 3256119A JP 25611991 A JP25611991 A JP 25611991A JP H0595231 A JPH0595231 A JP H0595231A
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- Japan
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- current
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- mirror circuit
- circuit
- current mirror
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
-
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
- H03F2203/30006—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor the push and the pull stages of the SEPP amplifier are both current mirrors
-
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45188—Indexing scheme relating to differential amplifiers the differential amplifier contains one or more current sources in the load
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】単一電源のＣＭＯＳ構成の出力回路において、
バイアスが安定なＡＢ級で動作し、しかも、電流利用効
率が良好で発熱の少ない、ＩＣ化に適した出力回路を得
る。 【構成】差動入力端が共通で、コンプリメンタリな差動
増幅回路を設ける。それぞれの差動増幅回路は、内部の
カレントミラー回路の入出力電流の比に意図的に設定さ
れた偏差を持ち、それぞれ出力用のコンプリメンタリな
カレントミラー回路を駆動する。カレントミラー回路の
意途的な偏差と出力用カレントミラー回路の電流比の積
が出力の中立点アイドリング電流となる。
バイアスが安定なＡＢ級で動作し、しかも、電流利用効
率が良好で発熱の少ない、ＩＣ化に適した出力回路を得
る。 【構成】差動入力端が共通で、コンプリメンタリな差動
増幅回路を設ける。それぞれの差動増幅回路は、内部の
カレントミラー回路の入出力電流の比に意図的に設定さ
れた偏差を持ち、それぞれ出力用のコンプリメンタリな
カレントミラー回路を駆動する。カレントミラー回路の
意途的な偏差と出力用カレントミラー回路の電流比の積
が出力の中立点アイドリング電流となる。
Description
【０００１】
【産業上の利用分野】本発明は出力回路に関し、特にＣ
ＭＯＳトランジスタ構成の差動増幅器回路を用いた出力
回路に関する。
ＭＯＳトランジスタ構成の差動増幅器回路を用いた出力
回路に関する。
【０００２】
【従来の技術】従来の出力回路は、図３に示すように、
出力端子２０から電流を吸い込む、出力用Ｎチャンネル
ＭＯＳ電界効果型トランジスタ（以後ＮＭＯＳトランジ
スタと記す）Ｎ1 と、出力端子２０に電流を供給する、
出力用ＰチャンネルＭＯＳ電界効果型トランジスタ（以
後ＰＭＯＳトランジスタと記す）Ｐ1 とから構成されて
いる。出力用のＮＭＯＳトランジスタＮ1 のゲート電極
には出力を駆動する信号源３２が接続され、出力用ＰＭ
ＯＳトランジスタＰ1 のゲート電極には定電流源用電源
３１が接続されている。
出力端子２０から電流を吸い込む、出力用Ｎチャンネル
ＭＯＳ電界効果型トランジスタ（以後ＮＭＯＳトランジ
スタと記す）Ｎ1 と、出力端子２０に電流を供給する、
出力用ＰチャンネルＭＯＳ電界効果型トランジスタ（以
後ＰＭＯＳトランジスタと記す）Ｐ1 とから構成されて
いる。出力用のＮＭＯＳトランジスタＮ1 のゲート電極
には出力を駆動する信号源３２が接続され、出力用ＰＭ
ＯＳトランジスタＰ1 のゲート電極には定電流源用電源
３１が接続されている。
【０００３】以下に、動作について説明する。出力用の
ＮＭＯＳトランジスタＮ1 は、出力駆動用の信号源３２
の出力信号に従って、そのドレイン電流が変化して、出
力端子２０を駆動する。出力用のＰＭＯＳトランジスタ
Ｐ1 は、定電流源として動作し、出力端子２０から負荷
（図示せず）に電流を供給する時は、このＰＭＯＳトラ
ンジスタＰ1 のドレイン電流の一部が出力端子２０から
出力され、その残りは出力用のＮＭＯＳトランジスタＮ
1 に流れる。一方、出力端子２０が負荷側から電流を吸
い込む場合は、出力用ＮＭＯＳトランジスタＮ1 は、出
力電流を吸い込むと同時に、出力用ＰＭＯＳトランジス
タＰ1 のドレイン定電流も合わせて吸い込む。
ＮＭＯＳトランジスタＮ1 は、出力駆動用の信号源３２
の出力信号に従って、そのドレイン電流が変化して、出
力端子２０を駆動する。出力用のＰＭＯＳトランジスタ
Ｐ1 は、定電流源として動作し、出力端子２０から負荷
（図示せず）に電流を供給する時は、このＰＭＯＳトラ
ンジスタＰ1 のドレイン電流の一部が出力端子２０から
出力され、その残りは出力用のＮＭＯＳトランジスタＮ
1 に流れる。一方、出力端子２０が負荷側から電流を吸
い込む場合は、出力用ＮＭＯＳトランジスタＮ1 は、出
力電流を吸い込むと同時に、出力用ＰＭＯＳトランジス
タＰ1 のドレイン定電流も合わせて吸い込む。
【０００４】
【発明が解決しようとする課題】上述した従来の出力回
路では、負荷電流の極性によらず常に出力用ＰＭＯＳト
ランジスタＰ1 に定電流が流れている。このため、電流
利用効率が悪く発熱が大きいので、ＣＭＯＳＬＳＩ等に
内蔵する事は困難であった。
路では、負荷電流の極性によらず常に出力用ＰＭＯＳト
ランジスタＰ1 に定電流が流れている。このため、電流
利用効率が悪く発熱が大きいので、ＣＭＯＳＬＳＩ等に
内蔵する事は困難であった。
【０００５】
【課題を解決するための手段】本発明の出力回路は、ゲ
ート電極が第１の入力端子に接続された第１のＮチャン
ネルＭＯＳ電界効果型トランジスタのソース電極と、ゲ
ート電極が第２の入力端子に接続された第２のＮチャン
ネルＭＯＳ電界効果型トランジスタのソース電極とが共
通に吸入型定電流源回路に接続され、前記第１のＮチャ
ンネルＭＯＳ電界効果型トランジスタのドレイン電極が
ＰチャンネルＭＯＳ電界効果型トランジスタからなる第
１のカレントミラー回路の電流入力端に接続され、前記
第２のＮチャンネルＭＯＳ電界効果型トランジスタのド
レイン電極が前記第１のカレントミラー回路の電流出力
端に接続されてなり、前記第１の入力端子および前記第
２の入力端子を差動入力端とする第１の差動増幅回路
と、ゲート電極が前記第１の入力端子に接続された第１
のＰチャンネルＭＯＳ電界効果型トランジスタのソース
電極と、ゲート電極が前記第２の入力端子に接続された
第２のＰチャンネルＭＯＳ電界効果型トランジスタのソ
ース電極とが共通に叶出型定電流源回路に接続され、前
記第１のＰチャンネルＭＯＳ電界効果型トランジスタの
ドレイン電極がＮチャンネルＭＯＳ電界効果型トランジ
スタからなる第２のカレントミラー回路の電流入力端に
接続され、前記第２のＰチャンネルＭＯＳ電界効果型ト
ランジスタのドレイン電極が前記第２のカレントミラー
回路の電流出力端されてなり、前記第１の入力端子およ
び前記第２の入力端子を差動入力端とする第２の差動増
幅回路と、ＰチャンネルＭＯＳ電界効果型トランジスタ
からなり、電流入力端が前記第１のカレントミラー回路
の電流出力端に接続された第３のカレントミラー回路
と、ＮチャンネルＭＯＳ電界効果型トランジスタからな
り、電流入力端が前記第２のカレントミラー回路の電流
出力端に接続された第４のカレントミラー回路と、から
なり、前記第３のカレントミラー回路の電流出力端と、
前記第４のカレントミラー回路の電流出力端とが接続さ
れ、前記第１のカレントミラー回路および第２のカレン
トミラー回路は、それぞれ、入力電流値が出力電流値よ
り大であることを特徴としている。
ート電極が第１の入力端子に接続された第１のＮチャン
ネルＭＯＳ電界効果型トランジスタのソース電極と、ゲ
ート電極が第２の入力端子に接続された第２のＮチャン
ネルＭＯＳ電界効果型トランジスタのソース電極とが共
通に吸入型定電流源回路に接続され、前記第１のＮチャ
ンネルＭＯＳ電界効果型トランジスタのドレイン電極が
ＰチャンネルＭＯＳ電界効果型トランジスタからなる第
１のカレントミラー回路の電流入力端に接続され、前記
第２のＮチャンネルＭＯＳ電界効果型トランジスタのド
レイン電極が前記第１のカレントミラー回路の電流出力
端に接続されてなり、前記第１の入力端子および前記第
２の入力端子を差動入力端とする第１の差動増幅回路
と、ゲート電極が前記第１の入力端子に接続された第１
のＰチャンネルＭＯＳ電界効果型トランジスタのソース
電極と、ゲート電極が前記第２の入力端子に接続された
第２のＰチャンネルＭＯＳ電界効果型トランジスタのソ
ース電極とが共通に叶出型定電流源回路に接続され、前
記第１のＰチャンネルＭＯＳ電界効果型トランジスタの
ドレイン電極がＮチャンネルＭＯＳ電界効果型トランジ
スタからなる第２のカレントミラー回路の電流入力端に
接続され、前記第２のＰチャンネルＭＯＳ電界効果型ト
ランジスタのドレイン電極が前記第２のカレントミラー
回路の電流出力端されてなり、前記第１の入力端子およ
び前記第２の入力端子を差動入力端とする第２の差動増
幅回路と、ＰチャンネルＭＯＳ電界効果型トランジスタ
からなり、電流入力端が前記第１のカレントミラー回路
の電流出力端に接続された第３のカレントミラー回路
と、ＮチャンネルＭＯＳ電界効果型トランジスタからな
り、電流入力端が前記第２のカレントミラー回路の電流
出力端に接続された第４のカレントミラー回路と、から
なり、前記第３のカレントミラー回路の電流出力端と、
前記第４のカレントミラー回路の電流出力端とが接続さ
れ、前記第１のカレントミラー回路および第２のカレン
トミラー回路は、それぞれ、入力電流値が出力電流値よ
り大であることを特徴としている。
【０００６】
【作用】本発明の出力回路は、共通の差動入力端に対し
て別々の電流出力端を持つ２つの差動増幅回路を有して
いる。そして、それぞれの差動増幅回路は、それぞれの
動作電流を決めるカレントミラー回路の出力電流と入力
電流の比が１未満となるようにされており、互に逆極性
のオフセットを有している。又、出力端子には出力電圧
範囲の広いカレントミラー回路が接続されている。
て別々の電流出力端を持つ２つの差動増幅回路を有して
いる。そして、それぞれの差動増幅回路は、それぞれの
動作電流を決めるカレントミラー回路の出力電流と入力
電流の比が１未満となるようにされており、互に逆極性
のオフセットを有している。又、出力端子には出力電圧
範囲の広いカレントミラー回路が接続されている。
【０００７】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の出力
回路の回路図である。
を参照して説明する。図１は、本発明の一実施例の出力
回路の回路図である。
【０００８】図１を参照すると、本実施例では、ＮＭＯ
ＳトランジスタＮ2，ＮＭＯＳトランジスタＮ3 及び定
電流源１２が差動入力回路を構成している。そして、２
つのＮＭＯＳトランジスタのドレイン端子には、ＰＭＯ
ＳトランジスタＰ4 とＰＭＯＳトランジスタＰ5 とから
なるカレントミラー回路が接続されて、全体として第１
の差動増幅回路を構成している。
ＳトランジスタＮ2，ＮＭＯＳトランジスタＮ3 及び定
電流源１２が差動入力回路を構成している。そして、２
つのＮＭＯＳトランジスタのドレイン端子には、ＰＭＯ
ＳトランジスタＰ4 とＰＭＯＳトランジスタＰ5 とから
なるカレントミラー回路が接続されて、全体として第１
の差動増幅回路を構成している。
【０００９】又、ＰＭＯＳトランジスタＰ2 ，ＰＭＯＳ
トランジスタＰ3 及び定電流源１１が差動入力回路を構
成している。そして、２つのＰＭＯＳトランジスタのド
レイン端子には、ＮＭＯＳトランジスタＮ4 とＮＭＯＳ
トランジスタＮ5 とからなるカレントミラー回路が接続
されて、全体として第２の差動増幅回路を構成してい
る。
トランジスタＰ3 及び定電流源１１が差動入力回路を構
成している。そして、２つのＰＭＯＳトランジスタのド
レイン端子には、ＮＭＯＳトランジスタＮ4 とＮＭＯＳ
トランジスタＮ5 とからなるカレントミラー回路が接続
されて、全体として第２の差動増幅回路を構成してい
る。
【００１０】第１の入力端子１と第２の入力端子２と
は、それぞれ、第１の差動増幅回路と第２の差動増幅回
路に共通に接続されている。
は、それぞれ、第１の差動増幅回路と第２の差動増幅回
路に共通に接続されている。
【００１１】尚、本実施例において、ＰＭＯＳトランジ
スタＰ4 とＰＭＯＳトランジスタＰ5 とによるカレント
ミラー回路、及びＮＭＯＳトランジスタＮ4 とＮＭＯＳ
トランジスタＮ5 によるカレントミラー回路は、この出
力回路をＡＢ級で動作させるために、共にその出力電流
と入力電流との比が１未満となるように、各ＭＯＳトラ
ンジスタの構造が設計されている。このため、第１の入
力端子１と第２の入力端子２の差動入力電圧が零の場合
には、第１の電流出力端１３は、図面上で左向きに電流
を吸い込む。一方、第２の電流出力端１４は、図面上で
右向きに電流を吐出する。これらの出力電流は、ＰＭＯ
ＳトランジスタＰ6 とＰＭＯＳトランジスタＰ7 とで構
成されるカレントミラー回路とＮＭＯＳトランジスタＮ
6 とＮＭＯＳトランジスタＮ7 とで構成されるカレント
ミラー回路とで増幅され、出力端子２０で合成される。
スタＰ4 とＰＭＯＳトランジスタＰ5 とによるカレント
ミラー回路、及びＮＭＯＳトランジスタＮ4 とＮＭＯＳ
トランジスタＮ5 によるカレントミラー回路は、この出
力回路をＡＢ級で動作させるために、共にその出力電流
と入力電流との比が１未満となるように、各ＭＯＳトラ
ンジスタの構造が設計されている。このため、第１の入
力端子１と第２の入力端子２の差動入力電圧が零の場合
には、第１の電流出力端１３は、図面上で左向きに電流
を吸い込む。一方、第２の電流出力端１４は、図面上で
右向きに電流を吐出する。これらの出力電流は、ＰＭＯ
ＳトランジスタＰ6 とＰＭＯＳトランジスタＰ7 とで構
成されるカレントミラー回路とＮＭＯＳトランジスタＮ
6 とＮＭＯＳトランジスタＮ7 とで構成されるカレント
ミラー回路とで増幅され、出力端子２０で合成される。
【００１２】ＰＭＯＳトランジスタＰ7 の電流とＮＭＯ
ＳトランジスタＮ7 の電流の絶対値が等しければ、この
電流値が、本実施例おける零出力時のアイドリング電流
となる。しかも、出力端子２０には、ＰＭＯＳトランジ
スタＰ7 のドレイン電極及びＮＭＯＳトランジスタＮ7
のドレイン電極が接続されているので、出力電圧として
は、広い電圧範囲のものが得られる。
ＳトランジスタＮ7 の電流の絶対値が等しければ、この
電流値が、本実施例おける零出力時のアイドリング電流
となる。しかも、出力端子２０には、ＰＭＯＳトランジ
スタＰ7 のドレイン電極及びＮＭＯＳトランジスタＮ7
のドレイン電極が接続されているので、出力電圧として
は、広い電圧範囲のものが得られる。
【００１３】本実施例について、発明者がＳＰＩＣＥプ
ログラムによりシミュレートした結果では、５Ｖ電源で
２０Ωの負荷にピーク・ツー・ピーク３ＶP-P の出力を
供給する出力回路が得られることが分った。この出力回
路の零アイドリング電流は７ｍＡで、利得は２６ｄＢで
あった。
ログラムによりシミュレートした結果では、５Ｖ電源で
２０Ωの負荷にピーク・ツー・ピーク３ＶP-P の出力を
供給する出力回路が得られることが分った。この出力回
路の零アイドリング電流は７ｍＡで、利得は２６ｄＢで
あった。
【００１４】尚、本実施例においては、第１の入力端子
１は、出力端子２０に対して反転入力端子となり、第２
の入力端子は、出力端子２０に対して非反転入力端子と
なっている。
１は、出力端子２０に対して反転入力端子となり、第２
の入力端子は、出力端子２０に対して非反転入力端子と
なっている。
【００１５】次に、本実施例を用いた演算増幅器につい
て述べる。図２は、上に述べた実施例の出力回路を用い
た演算増幅器の等価回路である。図２を参照すると、こ
の演算増幅器では、出力アンプ３０に上述した実施例の
出力回路が用いられている。ＰＭＯＳトランジスタ
Ｐ8 ，ＰＭＯＳトランジスタＰ9 および定電流源回路２
６は差動入力回路を構成している。ＮＭＯＳトランジス
タＮ8 とＮ9 とは能動負荷回路を構成し、これら２つの
ＮＭＯＳトランジスタＮ8 およびＮ9 のドレイン電極
は、差動入力回路の出力となっている。差動入力回路の
２つの出力端は、それぞれ、出力アンプ３０の入力端子
１および２に接続されている。位相補正キャパシタＣは
出力端子２０と出力アンプ３０の反転入力端子１との間
に接続されている。
て述べる。図２は、上に述べた実施例の出力回路を用い
た演算増幅器の等価回路である。図２を参照すると、こ
の演算増幅器では、出力アンプ３０に上述した実施例の
出力回路が用いられている。ＰＭＯＳトランジスタ
Ｐ8 ，ＰＭＯＳトランジスタＰ9 および定電流源回路２
６は差動入力回路を構成している。ＮＭＯＳトランジス
タＮ8 とＮ9 とは能動負荷回路を構成し、これら２つの
ＮＭＯＳトランジスタＮ8 およびＮ9 のドレイン電極
は、差動入力回路の出力となっている。差動入力回路の
２つの出力端は、それぞれ、出力アンプ３０の入力端子
１および２に接続されている。位相補正キャパシタＣは
出力端子２０と出力アンプ３０の反転入力端子１との間
に接続されている。
【００１６】
【発明の効果】以上説明したように、本発明の出力回路
は、出力段の零出力アイドリング電流が、カレントミラ
ー回路の電流比と、差動入力段の定電流値で決定される
ように構成されている。
は、出力段の零出力アイドリング電流が、カレントミラ
ー回路の電流比と、差動入力段の定電流値で決定される
ように構成されている。
【００１７】このことにより、本発明によれば、バイア
スの安定なＡＢ級でしかも電流利用効率のよいプッシュ
プル出力回路を得ることができる。
スの安定なＡＢ級でしかも電流利用効率のよいプッシュ
プル出力回路を得ることができる。
【図１】本発明の一実施例の出力回路の回路図である。
【図２】図１に示す実施例の出力回路を用いた演算増幅
器の一例の回路図である。
器の一例の回路図である。
【図３】従来の出力回路の一例の回路図である。
１，２ 入力端子 １１，１２，２６ 定電流源 １３，１４ 電流出力端 ２０ 出力端子 ３０ 出力アンプ ３１ 定電流源用電源 ３２ 信号源
Claims (1)
- 【請求項１】 ゲート電極が第１の入力端子に接続され
た第１のＮチャンネルＭＯＳ電界効果型トランジスタの
ソース電極と、ゲート電極が第２の入力端子に接続され
た第２のＮチャンネルＭＯＳ電界効果型トランジスタの
ソース電極とが共通に吸入型定電流源回路に接続され、
前記第１のＮチャンネルＭＯＳ電界効果型トランジスタ
のドレイン電極がＰチャンネルＭＯＳ電界効果型トラン
ジスタからなる第１のカレントミラー回路の電流入力端
に接続され、前記第２のＮチャンネルＭＯＳ電界効果型
トランジスタのドレイン電極が前記第１のカレントミラ
ー回路の電流出力端に接続されてなり、前記第１の入力
端子および前記第２の入力端子を差動入力端とする第１
の差動増幅回路と、 ゲート電極が前記第１の入力端子に接続された第１のＰ
チャンネルＭＯＳ電界効果型トランジスタのソース電極
と、ゲート電極が前記第２の入力端子に接続された第２
のＰチャンネルＭＯＳ電界効果型トランジスタのソース
電極とが共通に叶出型定電流源回路に接続され、前記第
１のＰチャンネルＭＯＳ電界効果型トランジスタのドレ
イン電極がＮチャンネルＭＯＳ電界効果型トランジスタ
からなる第２のカレントミラー回路の電流入力端に接続
され、前記第２のＰチャンネルＭＯＳ電界効果型トラン
ジスタのドレイン電極が前記第２のカレントミラー回路
の電流出力端されてなり、前記第１の入力端子および前
記第２の入力端子を差動入力端とする第２の差動増幅回
路と、 ＰチャンネルＭＯＳ電界効果型トランジスタからなり、
電流入力端が前記第１のカレントミラー回路の電流出力
端に接続された第３のカレントミラー回路と、 ＮチャンネルＭＯＳ電界効果型トランジスタからなり、
電流入力端が前記第２のカレントミラー回路の電流出力
端に接続された第４のカレントミラー回路と、からな
り、 前記第３のカレントミラー回路の電流出力端と、前記第
４のカレントミラー回路の電流出力端とが接続され、 前記第１のカレントミラー回路および第２のカレントミ
ラー回路は、それぞれ、入力電流値が出力電流値より大
であることを特徴とする出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256119A JPH0595231A (ja) | 1991-10-03 | 1991-10-03 | 出力回路 |
| EP92308958A EP0535951A1 (en) | 1991-10-03 | 1992-10-01 | High efficiency push-pull type output circuit and operational amplifier circuit using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256119A JPH0595231A (ja) | 1991-10-03 | 1991-10-03 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595231A true JPH0595231A (ja) | 1993-04-16 |
Family
ID=17288164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3256119A Pending JPH0595231A (ja) | 1991-10-03 | 1991-10-03 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0535951A1 (ja) |
| JP (1) | JPH0595231A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0790704A1 (en) * | 1996-02-15 | 1997-08-20 | Matsushita Electric Industrial Co., Ltd. | Operational amplifier |
| US6208208B1 (en) | 1998-04-20 | 2001-03-27 | Nec Corporation | Operationally amplifying method and operational amplifier |
| JP2020504303A (ja) * | 2017-01-06 | 2020-02-06 | エレヴェイト セミコンダクター, インク.Elevate Semiconductor, Inc. | 低出力能動負荷回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69421692T2 (de) * | 1994-05-23 | 2000-07-06 | Stmicroelectronics S.R.L., Agrate Brianza | Verstärkerausgangsstufe der Klasse "AB" |
| SE503688C2 (sv) * | 1994-11-10 | 1996-07-29 | Ericsson Telefon Ab L M | Drivsteg |
| DE69534914D1 (de) * | 1995-01-31 | 2006-05-18 | Cons Ric Microelettronica | Spannungspegelverschiebungsverfahren und entsprechende Schaltung |
| JP3435292B2 (ja) * | 1996-08-29 | 2003-08-11 | 富士通株式会社 | オペアンプ回路 |
| US6348817B2 (en) | 1999-05-10 | 2002-02-19 | Jinghui Lu | Complementary current mode driver for high speed data communications |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7700969A (nl) * | 1977-01-31 | 1978-08-02 | Philips Nv | Versterkerschakeling. |
| US4333058A (en) * | 1980-04-28 | 1982-06-01 | Rca Corporation | Operational amplifier employing complementary field-effect transistors |
-
1991
- 1991-10-03 JP JP3256119A patent/JPH0595231A/ja active Pending
-
1992
- 1992-10-01 EP EP92308958A patent/EP0535951A1/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0790704A1 (en) * | 1996-02-15 | 1997-08-20 | Matsushita Electric Industrial Co., Ltd. | Operational amplifier |
| US5933055A (en) * | 1996-02-15 | 1999-08-03 | Matsushita Electric Industrial Co., Ltd. | Operational amplifier operable with high performance even at a low voltage |
| US6208208B1 (en) | 1998-04-20 | 2001-03-27 | Nec Corporation | Operationally amplifying method and operational amplifier |
| JP2020504303A (ja) * | 2017-01-06 | 2020-02-06 | エレヴェイト セミコンダクター, インク.Elevate Semiconductor, Inc. | 低出力能動負荷回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0535951A1 (en) | 1993-04-07 |
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