JP2818165B2 - 大電圧振幅及び零入力電流の安定性を有するｃｍｏｓ出力段 - Google Patents
大電圧振幅及び零入力電流の安定性を有するｃｍｏｓ出力段Info
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Description
【発明の詳細な説明】
（発明の属する技術分野）
この発明は、大電圧振幅及び零入力電流の安定性を有
するCMOS出力段に関する。 この発明は、一般に、モノリシック形の集積型半導体
振幅器に関し、特に、コンプリメンタリMOS（略してCMO
S）型デバイスの集積増幅器に関する。即ち、単一チッ
プの半導体材料（シリコンがその代表例）上に形成され
たモノリシック型デバイスの集積増幅器で、その能動素
子（ダイオード、トランジスタ、その他）は、一般に、
ユニポーラ表面電界効果型で、更に、同じチップ又は基
板の半導体材料上に形成することが可能であるけれど
も、Ｎチャンネル又はＰチャンネル型にすることが可能
であり、また、特別な回路要求を満たすために接合型バ
イポーラ能動素子にすることができる。更に、本発明
は、デジタル集積回路におけるアナログサブシステムを
作るために、即ち、デジタル型集積デバイスにおいてア
ナログ機能を遂行するために特に効果的かつ有用であ
る。 （従来技術の記載） 最近、同じ製造技術を使用する同じ集積回路の中にア
ナログ及びデジタルサブシステムを備えることの必要性
（又は有用性）がますます頻繁になってきた。その理由
としては、MOS（金属酸化物半導体）技術においてアナ
ログ機能を遂行することが常により大きな重要性を帯
び、特に表面電界効果素子を使用した演算増幅器の発達
が大きな増大をもたらしたからである。 演算増幅器は、実際にアナログシステムの大部分のキ
ー素子、実際の建造ブロックであり、その特性が全シス
テムそれ自身の特性を決定的にする。 モノリシック形アナログサブシステム内で使用される
べき演算増幅器を設計する時に満たされなければならな
い要求は、バイポーラ素子を使用した伝統的“自己持続
（self−sranding）”演算増幅器の要求からはるかに異
なっている。主要な違いは、自己持続演算増幅器がより
一般的な適用のためにあるのに対し、サブシステムの大
部分の演算増幅器にとって、駆動される負荷がすでに決
定されており、しばしば単に数ピコファラッドの価の容
量性であり、従って、（最大数百ピコファラッドの）容
量性及び／又は（最低約１キロオームの）抵抗性が可能
な負荷のタイプから必然的に独立した一定の特性を示さ
なければならないという事実にある。 更に、モノリシック形アナログサブシステム内部で
は、ごく少数の演算増幅器のみが、容量性及び／又は抵
抗性負荷が意味のある価を取るか又はかなり変動するよ
うなチップの外部、即ち集積回路の外部の信号を駆動し
なければならない。これらの増幅器はバッファ増幅器又
は簡単に出力バッファと呼ばれている。出力が集積回路
を離れない増幅器は代わりに内部増幅器と呼ばれてい
る。これら２つのタイプの演算増幅器は、両方とも入力
差動段とゲイン段とから形成されている（第1a図、第1b
図）という意味においては構造的に似ているが、分離又
は出力演算増幅器（バッファ）にとって、最初の２つの
段のゲイン又は安定性を下げることなく重い外部負荷の
駆動を可能にする出力段と呼ばれるバッファ段をも備え
る必要がある点では異なっている（第1b図）。 動特性（過渡応答、帯域幅、処理時間）は、最初の２
段、即ち、入力段とゲイン段とによってもっぱら決定さ
れる。これら２段は、合わせて通常“コア”という語で
示される部分を形成する。従って、出力段はコアに対し
て広い帯域幅を有していることと、演算回路全体の動的
性能を下げないようにコアの開環切断周波数にてわずか
数度の位相移動を導入することとが必要である。 出力段の他の要求は、低出力インピーダンス（負荷の
より小さいそれ）、出力信号の大きな最大振幅、即ちク
リッピングが起こり始める前の出力電圧の高ピーク値、
及び比較的低い全体調和歪での負荷へ高強度電流を供給
する能力、即ち高リニアリティ（直線性）である。これ
らの最後の２つの特性は、電力段の典型であり、これ
故、これら出力演算増幅器は、しばしば“電力オプ”と
も呼ばれている。 使用された出力段は、しばしば共通ドレイン構成の２
つのＰチャンネル又はＮチャンネルMOSトランジスタに
よって形成された段であるソース後継器であり、１より
低い電圧ゲインと大電流ゲインを与える（第２図）。 このタイプの出力段は、極端に広い帯域によって特徴
づけられ、演算増幅器の開環切断周波数において無視で
きる位相移動を導入している。一方、これは、いくつか
の重大な欠点を有する。即ち、 ａ）負荷に対する電圧偏倚運動（excursion）、Ｎチャ
ンネルデバイスのソース後継器の場合は正で、Ｐチャン
ネルデバイスのソース後継器の場合には負で、２つの集
積MOSトランジスタの本質的特性の総和によって制限さ
れた結果、即ち、カットインしきい電圧の値、人体効果
及び過駆動によるものである。 ｂ）電流発生器M2から電流を取り上げる限られた能力
（第２図）。 第１の欠点を解決する目的で、MOSトランジスタの代
わりに接合型バイポーラトランジスタQ1を利用するエミ
ッタ後継出力段を使用することが提案された（第３
図）、即ち、同じCMOSチップ上に接合型バイポーラトラ
ンジスタをわざわざ形成することであり、これはCMOS方
法によって通常使用されたものとくらべて特別のマスク
を必要としないところの、すでに統合された技術であ
る。 しかし、この解決方法もまた欠点を有する、即ち、 ｉ）電流発生器M2から電流を取り上げることに関する持
続性の限られた能力。 ii）Q1のベースから見たインピーダンスがβQ1RL（ここ
でRLは外部負荷）間の積とほぼ等しいという理由で、も
しβQ1がそれほど高くなければ、前段（演算増幅器）の
ゲインを下げる危険率と、バイポーラトランジスタQ1の
カットオフ周波数（fT）が低くまたほとんど制御できな
いために安定性の問題に直面する可能性。 iii）集積回路の基板を通って流れるコレクタ電流によ
って引き起こされた寄生SCR（ラッチアップ）を設置す
る可能性。 他の広く行われた解決法は、AB級出力段である（第４
図）。この段の特性は、負荷から又は負荷へ各々電流を
取り上げる又は配給する能力に関する制限を示すことは
ないけれども、実際には単一ソース後継器段の特性にた
いへん似ている。それでもやはり、この出力段には、負
荷に関しては比較的高い出力インピーダンスと、電圧V
DD並びにVSSの両方に向かう制限された出力信号の最大
偏倚運動との欠点が存在する。 （発明の目的） 本発明の主目的は、公知技術の出力段に典型的である
前記欠点を有しないCMOS出力段を提供することにある。 本発明の出力段は、公知の出力段とは反対に、出力信
号の最大振幅と直線性との特性を増すために局部帰還を
採用しており、一方、帰還の導入によって損なわれた安
定特性を適当な手段で回復させるために出力段を局部的
に補償するものを備えている。本発明の出力段の付加的
特性は、局部帰還と協同して、本質的な性質の相当の不
均衡の存在で又は他の偶発的原因によって、静止零入力
電流を安定化させることを許容する特別の制御回路によ
って、零入力電流、即ち、演算増幅器の入力で信号無し
で出力段によって取り出された電流の安定性である。 （目的達成手段） 本発明によると、CMOS出力段は、本質的には、プッシ
ュプル結合された２つのコンプリメンタリMOS出力トラ
ンジスタからなり、その負荷へ又はから配給又は引き出
す電流の容量は各々２つのパラレル帰還回路によって制
御されており、その各帰還回路は差動入力段とゲイン段
とによって形成された増幅器によって構成されており、
そのゲイン段は、温度、製造工程及び回路にとって予知
可能な負荷のどんな条件においても、演算増幅器のコア
の通過帯域と位相移動を低下すること無しに出力段全体
の安定性を確保するために補償されている。 好ましくは、入力差動段は、一体化され又、２つの帰
還回路の２つのゲイン段によって、パラレルに分担され
る。 （図面の説明） 例示及び明らかに限定しない目的のために、又発明を
より良く理解するために、添付図面を参照しながら本発
明の説明が行われる。その図面のいくつかは、本発明の
特に好ましい実際の実施態様を示している。 第1a図及び第1b図は、各々内部演算増幅器とバッファ
演算増幅器を示すブロック図、 第２図は、公知技術のソース後継出力段の図、 第３図は、エミッタ後継型の公知技術の他の出力段の
図、 第４図は、AB級プッシュプル型の公知技術の他の出力
段の図、 第５図は、本発明による出力段の図、 第６図は、本発明による出力段の好ましい実施例の
図、 第７図は、第６図の出力段の詳細図、 第８図は、本発明の出力段の静止電流の制御回路の
図、 第９図は、第８図の静止電流の制御回路を編入した第
７図の出力段の図である。 第1a図、第1b図は、すでに、本発明に関する先行技術
の説明の際に参照されており、アナログサブシステムに
おいて通常使用される前述のモノリシック形演算回路の
２つのタイプを示している。 第２図、第３図及び第４図は、先行技術及びその欠点
の検討に関して前述したように先行技術の多くの代表的
出力段を示している。 全図面を通して、VBIASは、特に断りがなければ、常
に固定バイアス電圧を示す。この固定バイアス電圧は、
混乱させる因子には実質的に無感覚の非常に安定したソ
ースから普通に得られるものであり、通常集積回路チッ
プそれ自身上にある。全図面を通じて使用されている符
号及び表示法は、特定の技術文献に普通に使用されてい
るものであり、本説明では特に思い起こすことなく、本
発明の技術分野の当業者にとってすぐにかつ正しく理解
できるものと信じる。 （本発明の実施例） 次に、本発明の実施例を第５図〜第９図に基づいて説
明する。 第５図において、プッシュプル回路に連結された２つ
のコンプリメンタリMOSトランジスタM18とM19は、差動
増幅器１と２を利用した個々の帰還ループによって制御
されている。 すでに観察したように、出力段の電圧ゲインは、１よ
りも低く、２つの帰還増幅器１と２の各々の差動入力回
路の非反転入力に帰還された出力信号である。 より大きな実用性の理由で、第５図の反応増幅器１と
２の入力差動段は、また、第６図に概略的に示されたよ
うに、単一の入力相互コンダクタンス差動段GMとこれに
続く２つの分離したトランスレジスタタンス段ZM1とZM2
とによって形成することもできる。 第５図又は第６図に概略的に示された本発明の出力段
は、第２図〜第４図に例示された先行技術の出力段に関
して、次の利点を提供する。 ａ）出力信号の大きな最大振幅、その大きさは、各々の
供給電圧VDDとVSSのレベルまでは達することができる。 ｂ）M18とM19のVGS（ゲートとソース間の電圧）は、十
分な偏倚運動を有しているので、負荷への電流供給の制
限がない。 ｃ）入力インピーダンスが理論的に無限であるため、演
算増幅器のコアの特性の低下がない。 ｄ）出力インピーダンスが比較的低い。開環抵抗は、２
つの増幅器１と２（第５図）又はGMZM2とGMZM1（第６
図）によって形成された局部帰還回路のループゲインの
合計によって分割されてトランジスタM18とM19のゲイン
が得られるため、これより、この段の出力インピーダン
スは数十オームの位数になるという結果になる。 すでに前述したように、増幅器１と２又は増幅器ZM2
とZM1の補償は、全出力段の安定性を確実にするもので
なくてはならず、又同時に、温度、方法及び回路が機能
すべき負荷の全条件において、演算増幅器のコアの通過
帯域と位相移動を低下させるものであってはいけない。 従って、第６図に概略的に示された本発明の好ましい
実施例によれば、出力段の実際の例は第７図に示されて
いる。 VBIAS1、VBIAS2、VBIAS3及びVBIAS4は出力段のトラン
ジスタのバイアス電圧であり、集積回路自身内にあるバ
イアス回路によって発生させられる。 入力差動段GMは、電流発生器（2IO）M1と、電流発生
器（3IO）M5及びM4と、トランジスタM3及びM2とから構
成されており、そのゲートは、差動段の２つの入力を構
成しており、この差動段は，各々、トランジスタM6、M
7、M8及びM9とトランジスタM14、M15、M16及びM17とか
ら形成された２つのゲイン増幅器ZM1とZM2によって“分
担”されている。トランジスタM10、M11、M12及びM13
は、代わりに、ベースバイアス電流IOの翻訳回路を形成
する。動的安定性の特性を回復するために必要な補償
は、各々“低部”に関する限り、即ち、出力電圧の負の
偏倚運動のために、CC′とRZ′とによって、又“最上
部”に関する限り、即ち、出力電圧の正の偏倚運動のた
めに、CC″とRZ″とによって遂行される。 入力信号がないとき、回路の異なった枝分かれ部中の
電流（静止又は零入力電流によって決められるもの）の
条件は、第７図に示されているものである。これらの電
流は、全て発生器によってセットされたベースユニット
電流IOの倍数であり、次いで出力段中に反映する。IOの
選択は、安定性要求（IOが大きくなればなるほど、同じ
性能を結果する回路がより安定する）と消失した電力と
の間の妥協（簡易平衡）である。２つの出力トランジス
タM18とM19において、静止電流kIO（ここでｋは数十の
位数を有し、例えば約40）が決定される。 入力信号があるときは、差動段GMは、出力トランジス
タM18のVGSの一方の向き（即ち増加）及びトランジスタ
M19のVGSの逆ａ向き（即ち減少）に変動してそれ自身反
映するトランジスタM2とM3の電流の不均衡を決定し、そ
れは、静止電流kIOに関しては電流をもっと多く供給す
るという一方の傾向を意味し、他方の傾向は電流の供給
を止めることを意味する。 従って、この電流は、電圧がそれを横切って発現する
負荷へ供給され、それから電力は、局部帰還（差動段の
出力と他の入力間の短絡）の存在のために、平衡位置に
達するまで、入力電圧（VIN）それ自身と等しくなる。 明らかに，出力電圧が十分な偏倚運動を有するために
は、出力トランジスタM18とM19が、信号があるときに、
負荷に電流を供給する良好な固有の容量を有することが
必要であり、これは合理的な大きさを使用することを望
むものであるが、設計段階中に、トランジスタM19のゲ
ートの電圧について強力に“下降”する、又トランジス
タM18のゲートの電圧について強力に“上昇”すること
ができる可能性を備えることが必要であることを意味す
る。 回路の静止電流を固定することに加えて、関連したト
ランジスタを適当な大きさにするとともに、バイアス電
圧（VBIAS1〜VBIAS4）は、トランジスタM18とM19のゲー
トとソース（VGS）間の電圧の大きな偏倚運動を可能に
するように、適当に選択される。 先行技術の出力段に関しては前記利点を提供するけれ
ども、又出力段の動的特性の両枝分かれ部の２つのRC回
路によって適当に補償された結果になるけれども、第７
図の出力段は、特別な状況が生ずるとき、前述したよう
に出力段の回路によってそれに起因する最適の値kIOに
関しては静止電流のレベルに差を発現させることができ
た。 例えば、不均衡の条件は、２対の同一のトランジスタ
M8とM9及びM16とM17に起こすことができた。もし、実際
に、入力信号のないとき、M18のゲートが、予知された
値、例えばM8のドレインのそれと同じ、よりも大きな電
位になるような、M8とM9との間に不均衡があるならば、
そのような状況では、設定値kIOに関してM18を通って電
流が強力に増大する。もし、次いで、又同時にM19のゲ
ートが、予知された値、例えばM16のドレインのそれと
同じ、に関してより低い電位になるような、１対のトラ
ンジスタM16とM17にも又不均衡が存在するならば、逆に
設定値kIOに関してM19を通って電流が強力に増大する。
負荷を横切る出力電圧VOUTは、しかし出力段の両枝分か
れ部を通って静止電流が同時に増加することに対して、
実質的に感じない。従って、局部帰還は、そのような増
加を相殺することはできず、その結果チェックされずに
電力消失が増加する。 明らかに、又反対の状態も起こり得る。そして、同時
に起こる不均衡のために、設定値kIOに関する静止電流
の減少が観察され、その結果不安定性の問題が生ずる。 従って、出力静止電流を安定化し、それからその段の
安定性を確実にする目的で、本発明の出力段の特に好ま
しい実施例は、偶発的不均衡状態を検知することと、正
確な状態を回復することとができる特別の制御回路から
なる。この制御回路は第８図のダイアグラムに示されて
いる。この制御回路は、第８図に示されているように連
結されたトランジスタMST1、MST2、MST3及びMST4から構
成されている。もし、M18のゲートの電圧が、M8のドレ
インの電圧と同一であれば、直列のトランジスタMST3と
MST4は、２倍の長さの単一のトランジスタとして働く。
そして、もし設計中に適当な大きさにされていれば、そ
れは次にIOに等しい電流を発生する。トランジスタMST1
とMST2は、それらの各々のソースが同じ電位にあるとき
に、IO/2に等しい電流を“運ぶ”。 従って、IA＝IO＋IO/2及び IB＝IO＋IO/2であるから、より大きな電流がM16とM17を
通って流れて、それからM17のドレインの静止値を減少
させるという事実のために、M19のゲートとソースとの
間の電圧の増加を補償するために、電流kIOが、出力に
てM19の幅を適当に減らすことが確認された。 もし、今例えばM18のゲートがM8のトレインのそれよ
り大きな電位であるようにM8とM9間に不均衡があるなら
ば、それがMST4によってのみ最後的に固定されるまで
は、MST3とMST4の電流は増大し、そして最終的にそれは
不均衡がないときに発生したものに対して２倍になる。
従って、IAも又増加し、それはIBに反映されれており、
M19のゲート電圧の増加を決定し、又M19を通じて設定値
kIOよりも低い値に電流を減少させる。この方法で、不
均衡があるときに、出力静止電圧は減少する傾向があ
り、そして出力電圧を“感知する”局部帰還は、M18とM
19を通って流れる電流の再均衡をとるように介在し、M1
8のゲート電圧をM8のドレインと同じ電位に導き、それ
によって平衡状態に回復させる。 第８図に明示された静止電流の制御回路を編入した本
発明の出力段の全体図が、第９図に示されている。 静止電流の制御回路は、通常起こる不均衡があるとき
に出力段の電力消失を制限することが可能であり、その
不均衡は、MOSデバイスの製造工程の典型的なほとんど
制御できないパラメーターと不釣り合いとを、かなりの
度合の原因として起こり、その典型的不均衡がないとき
は、電力消失は±10％以内である。静止状態下で電力消
失の変動の比較によって、製造の工程の制限に起因する
典型的な不均衡が存在して、かつ安定回路がないとき、
静止状態下で容易に±500％もの電力消失に至ることが
できる。 制御回路の特性は、それが入力信号がないときに単に
かつ独占的に介在しているという事実にあり、実際に出
力段の入力に信号があると安定ループを不活発化し、出
力段を負荷以上の入力にある全電圧を発現させる。 明らかに、第７図〜第９図のダイアグラムに示された
出力段はＮチャンネルトランジスタで形成されている
が、トランジスタを反転し、又それらの大きさを適当に
変えることによって、Ｐチャンネルトランジスタで作る
こともできる。 本発明の出力段（出力バッファ）は、非常に低い出力
インピーダンス（数十オームの位数）をその特徴として
いる。約100ピコファラッドまでの電気容量と僅か300オ
ーム及びそれ以下のインピーダンスを有する負荷を満足
に駆動することができる。 一般に、本発明を、特に好ましい実施例について説明
してきたが、本発明はそれにのみ限定されるものではな
く、逆に当業者にとって本発明の範囲から離れることな
く、種々の選択、変更が可能である。 （発明の効果） 本発明の出力段は、それぞれ、出力信号と直線性の最
大振幅の特性を高めるための差動増幅器と、帰還の導入
に起因する損なわれた安定化特性を回復させる手段とか
らなる２つの帰還ネットワークを利用している。従って
“従来技術の説明”の項で述べた種々の欠点を本発明に
より解決することができる。
するCMOS出力段に関する。 この発明は、一般に、モノリシック形の集積型半導体
振幅器に関し、特に、コンプリメンタリMOS（略してCMO
S）型デバイスの集積増幅器に関する。即ち、単一チッ
プの半導体材料（シリコンがその代表例）上に形成され
たモノリシック型デバイスの集積増幅器で、その能動素
子（ダイオード、トランジスタ、その他）は、一般に、
ユニポーラ表面電界効果型で、更に、同じチップ又は基
板の半導体材料上に形成することが可能であるけれど
も、Ｎチャンネル又はＰチャンネル型にすることが可能
であり、また、特別な回路要求を満たすために接合型バ
イポーラ能動素子にすることができる。更に、本発明
は、デジタル集積回路におけるアナログサブシステムを
作るために、即ち、デジタル型集積デバイスにおいてア
ナログ機能を遂行するために特に効果的かつ有用であ
る。 （従来技術の記載） 最近、同じ製造技術を使用する同じ集積回路の中にア
ナログ及びデジタルサブシステムを備えることの必要性
（又は有用性）がますます頻繁になってきた。その理由
としては、MOS（金属酸化物半導体）技術においてアナ
ログ機能を遂行することが常により大きな重要性を帯
び、特に表面電界効果素子を使用した演算増幅器の発達
が大きな増大をもたらしたからである。 演算増幅器は、実際にアナログシステムの大部分のキ
ー素子、実際の建造ブロックであり、その特性が全シス
テムそれ自身の特性を決定的にする。 モノリシック形アナログサブシステム内で使用される
べき演算増幅器を設計する時に満たされなければならな
い要求は、バイポーラ素子を使用した伝統的“自己持続
（self−sranding）”演算増幅器の要求からはるかに異
なっている。主要な違いは、自己持続演算増幅器がより
一般的な適用のためにあるのに対し、サブシステムの大
部分の演算増幅器にとって、駆動される負荷がすでに決
定されており、しばしば単に数ピコファラッドの価の容
量性であり、従って、（最大数百ピコファラッドの）容
量性及び／又は（最低約１キロオームの）抵抗性が可能
な負荷のタイプから必然的に独立した一定の特性を示さ
なければならないという事実にある。 更に、モノリシック形アナログサブシステム内部で
は、ごく少数の演算増幅器のみが、容量性及び／又は抵
抗性負荷が意味のある価を取るか又はかなり変動するよ
うなチップの外部、即ち集積回路の外部の信号を駆動し
なければならない。これらの増幅器はバッファ増幅器又
は簡単に出力バッファと呼ばれている。出力が集積回路
を離れない増幅器は代わりに内部増幅器と呼ばれてい
る。これら２つのタイプの演算増幅器は、両方とも入力
差動段とゲイン段とから形成されている（第1a図、第1b
図）という意味においては構造的に似ているが、分離又
は出力演算増幅器（バッファ）にとって、最初の２つの
段のゲイン又は安定性を下げることなく重い外部負荷の
駆動を可能にする出力段と呼ばれるバッファ段をも備え
る必要がある点では異なっている（第1b図）。 動特性（過渡応答、帯域幅、処理時間）は、最初の２
段、即ち、入力段とゲイン段とによってもっぱら決定さ
れる。これら２段は、合わせて通常“コア”という語で
示される部分を形成する。従って、出力段はコアに対し
て広い帯域幅を有していることと、演算回路全体の動的
性能を下げないようにコアの開環切断周波数にてわずか
数度の位相移動を導入することとが必要である。 出力段の他の要求は、低出力インピーダンス（負荷の
より小さいそれ）、出力信号の大きな最大振幅、即ちク
リッピングが起こり始める前の出力電圧の高ピーク値、
及び比較的低い全体調和歪での負荷へ高強度電流を供給
する能力、即ち高リニアリティ（直線性）である。これ
らの最後の２つの特性は、電力段の典型であり、これ
故、これら出力演算増幅器は、しばしば“電力オプ”と
も呼ばれている。 使用された出力段は、しばしば共通ドレイン構成の２
つのＰチャンネル又はＮチャンネルMOSトランジスタに
よって形成された段であるソース後継器であり、１より
低い電圧ゲインと大電流ゲインを与える（第２図）。 このタイプの出力段は、極端に広い帯域によって特徴
づけられ、演算増幅器の開環切断周波数において無視で
きる位相移動を導入している。一方、これは、いくつか
の重大な欠点を有する。即ち、 ａ）負荷に対する電圧偏倚運動（excursion）、Ｎチャ
ンネルデバイスのソース後継器の場合は正で、Ｐチャン
ネルデバイスのソース後継器の場合には負で、２つの集
積MOSトランジスタの本質的特性の総和によって制限さ
れた結果、即ち、カットインしきい電圧の値、人体効果
及び過駆動によるものである。 ｂ）電流発生器M2から電流を取り上げる限られた能力
（第２図）。 第１の欠点を解決する目的で、MOSトランジスタの代
わりに接合型バイポーラトランジスタQ1を利用するエミ
ッタ後継出力段を使用することが提案された（第３
図）、即ち、同じCMOSチップ上に接合型バイポーラトラ
ンジスタをわざわざ形成することであり、これはCMOS方
法によって通常使用されたものとくらべて特別のマスク
を必要としないところの、すでに統合された技術であ
る。 しかし、この解決方法もまた欠点を有する、即ち、 ｉ）電流発生器M2から電流を取り上げることに関する持
続性の限られた能力。 ii）Q1のベースから見たインピーダンスがβQ1RL（ここ
でRLは外部負荷）間の積とほぼ等しいという理由で、も
しβQ1がそれほど高くなければ、前段（演算増幅器）の
ゲインを下げる危険率と、バイポーラトランジスタQ1の
カットオフ周波数（fT）が低くまたほとんど制御できな
いために安定性の問題に直面する可能性。 iii）集積回路の基板を通って流れるコレクタ電流によ
って引き起こされた寄生SCR（ラッチアップ）を設置す
る可能性。 他の広く行われた解決法は、AB級出力段である（第４
図）。この段の特性は、負荷から又は負荷へ各々電流を
取り上げる又は配給する能力に関する制限を示すことは
ないけれども、実際には単一ソース後継器段の特性にた
いへん似ている。それでもやはり、この出力段には、負
荷に関しては比較的高い出力インピーダンスと、電圧V
DD並びにVSSの両方に向かう制限された出力信号の最大
偏倚運動との欠点が存在する。 （発明の目的） 本発明の主目的は、公知技術の出力段に典型的である
前記欠点を有しないCMOS出力段を提供することにある。 本発明の出力段は、公知の出力段とは反対に、出力信
号の最大振幅と直線性との特性を増すために局部帰還を
採用しており、一方、帰還の導入によって損なわれた安
定特性を適当な手段で回復させるために出力段を局部的
に補償するものを備えている。本発明の出力段の付加的
特性は、局部帰還と協同して、本質的な性質の相当の不
均衡の存在で又は他の偶発的原因によって、静止零入力
電流を安定化させることを許容する特別の制御回路によ
って、零入力電流、即ち、演算増幅器の入力で信号無し
で出力段によって取り出された電流の安定性である。 （目的達成手段） 本発明によると、CMOS出力段は、本質的には、プッシ
ュプル結合された２つのコンプリメンタリMOS出力トラ
ンジスタからなり、その負荷へ又はから配給又は引き出
す電流の容量は各々２つのパラレル帰還回路によって制
御されており、その各帰還回路は差動入力段とゲイン段
とによって形成された増幅器によって構成されており、
そのゲイン段は、温度、製造工程及び回路にとって予知
可能な負荷のどんな条件においても、演算増幅器のコア
の通過帯域と位相移動を低下すること無しに出力段全体
の安定性を確保するために補償されている。 好ましくは、入力差動段は、一体化され又、２つの帰
還回路の２つのゲイン段によって、パラレルに分担され
る。 （図面の説明） 例示及び明らかに限定しない目的のために、又発明を
より良く理解するために、添付図面を参照しながら本発
明の説明が行われる。その図面のいくつかは、本発明の
特に好ましい実際の実施態様を示している。 第1a図及び第1b図は、各々内部演算増幅器とバッファ
演算増幅器を示すブロック図、 第２図は、公知技術のソース後継出力段の図、 第３図は、エミッタ後継型の公知技術の他の出力段の
図、 第４図は、AB級プッシュプル型の公知技術の他の出力
段の図、 第５図は、本発明による出力段の図、 第６図は、本発明による出力段の好ましい実施例の
図、 第７図は、第６図の出力段の詳細図、 第８図は、本発明の出力段の静止電流の制御回路の
図、 第９図は、第８図の静止電流の制御回路を編入した第
７図の出力段の図である。 第1a図、第1b図は、すでに、本発明に関する先行技術
の説明の際に参照されており、アナログサブシステムに
おいて通常使用される前述のモノリシック形演算回路の
２つのタイプを示している。 第２図、第３図及び第４図は、先行技術及びその欠点
の検討に関して前述したように先行技術の多くの代表的
出力段を示している。 全図面を通して、VBIASは、特に断りがなければ、常
に固定バイアス電圧を示す。この固定バイアス電圧は、
混乱させる因子には実質的に無感覚の非常に安定したソ
ースから普通に得られるものであり、通常集積回路チッ
プそれ自身上にある。全図面を通じて使用されている符
号及び表示法は、特定の技術文献に普通に使用されてい
るものであり、本説明では特に思い起こすことなく、本
発明の技術分野の当業者にとってすぐにかつ正しく理解
できるものと信じる。 （本発明の実施例） 次に、本発明の実施例を第５図〜第９図に基づいて説
明する。 第５図において、プッシュプル回路に連結された２つ
のコンプリメンタリMOSトランジスタM18とM19は、差動
増幅器１と２を利用した個々の帰還ループによって制御
されている。 すでに観察したように、出力段の電圧ゲインは、１よ
りも低く、２つの帰還増幅器１と２の各々の差動入力回
路の非反転入力に帰還された出力信号である。 より大きな実用性の理由で、第５図の反応増幅器１と
２の入力差動段は、また、第６図に概略的に示されたよ
うに、単一の入力相互コンダクタンス差動段GMとこれに
続く２つの分離したトランスレジスタタンス段ZM1とZM2
とによって形成することもできる。 第５図又は第６図に概略的に示された本発明の出力段
は、第２図〜第４図に例示された先行技術の出力段に関
して、次の利点を提供する。 ａ）出力信号の大きな最大振幅、その大きさは、各々の
供給電圧VDDとVSSのレベルまでは達することができる。 ｂ）M18とM19のVGS（ゲートとソース間の電圧）は、十
分な偏倚運動を有しているので、負荷への電流供給の制
限がない。 ｃ）入力インピーダンスが理論的に無限であるため、演
算増幅器のコアの特性の低下がない。 ｄ）出力インピーダンスが比較的低い。開環抵抗は、２
つの増幅器１と２（第５図）又はGMZM2とGMZM1（第６
図）によって形成された局部帰還回路のループゲインの
合計によって分割されてトランジスタM18とM19のゲイン
が得られるため、これより、この段の出力インピーダン
スは数十オームの位数になるという結果になる。 すでに前述したように、増幅器１と２又は増幅器ZM2
とZM1の補償は、全出力段の安定性を確実にするもので
なくてはならず、又同時に、温度、方法及び回路が機能
すべき負荷の全条件において、演算増幅器のコアの通過
帯域と位相移動を低下させるものであってはいけない。 従って、第６図に概略的に示された本発明の好ましい
実施例によれば、出力段の実際の例は第７図に示されて
いる。 VBIAS1、VBIAS2、VBIAS3及びVBIAS4は出力段のトラン
ジスタのバイアス電圧であり、集積回路自身内にあるバ
イアス回路によって発生させられる。 入力差動段GMは、電流発生器（2IO）M1と、電流発生
器（3IO）M5及びM4と、トランジスタM3及びM2とから構
成されており、そのゲートは、差動段の２つの入力を構
成しており、この差動段は，各々、トランジスタM6、M
7、M8及びM9とトランジスタM14、M15、M16及びM17とか
ら形成された２つのゲイン増幅器ZM1とZM2によって“分
担”されている。トランジスタM10、M11、M12及びM13
は、代わりに、ベースバイアス電流IOの翻訳回路を形成
する。動的安定性の特性を回復するために必要な補償
は、各々“低部”に関する限り、即ち、出力電圧の負の
偏倚運動のために、CC′とRZ′とによって、又“最上
部”に関する限り、即ち、出力電圧の正の偏倚運動のた
めに、CC″とRZ″とによって遂行される。 入力信号がないとき、回路の異なった枝分かれ部中の
電流（静止又は零入力電流によって決められるもの）の
条件は、第７図に示されているものである。これらの電
流は、全て発生器によってセットされたベースユニット
電流IOの倍数であり、次いで出力段中に反映する。IOの
選択は、安定性要求（IOが大きくなればなるほど、同じ
性能を結果する回路がより安定する）と消失した電力と
の間の妥協（簡易平衡）である。２つの出力トランジス
タM18とM19において、静止電流kIO（ここでｋは数十の
位数を有し、例えば約40）が決定される。 入力信号があるときは、差動段GMは、出力トランジス
タM18のVGSの一方の向き（即ち増加）及びトランジスタ
M19のVGSの逆ａ向き（即ち減少）に変動してそれ自身反
映するトランジスタM2とM3の電流の不均衡を決定し、そ
れは、静止電流kIOに関しては電流をもっと多く供給す
るという一方の傾向を意味し、他方の傾向は電流の供給
を止めることを意味する。 従って、この電流は、電圧がそれを横切って発現する
負荷へ供給され、それから電力は、局部帰還（差動段の
出力と他の入力間の短絡）の存在のために、平衡位置に
達するまで、入力電圧（VIN）それ自身と等しくなる。 明らかに，出力電圧が十分な偏倚運動を有するために
は、出力トランジスタM18とM19が、信号があるときに、
負荷に電流を供給する良好な固有の容量を有することが
必要であり、これは合理的な大きさを使用することを望
むものであるが、設計段階中に、トランジスタM19のゲ
ートの電圧について強力に“下降”する、又トランジス
タM18のゲートの電圧について強力に“上昇”すること
ができる可能性を備えることが必要であることを意味す
る。 回路の静止電流を固定することに加えて、関連したト
ランジスタを適当な大きさにするとともに、バイアス電
圧（VBIAS1〜VBIAS4）は、トランジスタM18とM19のゲー
トとソース（VGS）間の電圧の大きな偏倚運動を可能に
するように、適当に選択される。 先行技術の出力段に関しては前記利点を提供するけれ
ども、又出力段の動的特性の両枝分かれ部の２つのRC回
路によって適当に補償された結果になるけれども、第７
図の出力段は、特別な状況が生ずるとき、前述したよう
に出力段の回路によってそれに起因する最適の値kIOに
関しては静止電流のレベルに差を発現させることができ
た。 例えば、不均衡の条件は、２対の同一のトランジスタ
M8とM9及びM16とM17に起こすことができた。もし、実際
に、入力信号のないとき、M18のゲートが、予知された
値、例えばM8のドレインのそれと同じ、よりも大きな電
位になるような、M8とM9との間に不均衡があるならば、
そのような状況では、設定値kIOに関してM18を通って電
流が強力に増大する。もし、次いで、又同時にM19のゲ
ートが、予知された値、例えばM16のドレインのそれと
同じ、に関してより低い電位になるような、１対のトラ
ンジスタM16とM17にも又不均衡が存在するならば、逆に
設定値kIOに関してM19を通って電流が強力に増大する。
負荷を横切る出力電圧VOUTは、しかし出力段の両枝分か
れ部を通って静止電流が同時に増加することに対して、
実質的に感じない。従って、局部帰還は、そのような増
加を相殺することはできず、その結果チェックされずに
電力消失が増加する。 明らかに、又反対の状態も起こり得る。そして、同時
に起こる不均衡のために、設定値kIOに関する静止電流
の減少が観察され、その結果不安定性の問題が生ずる。 従って、出力静止電流を安定化し、それからその段の
安定性を確実にする目的で、本発明の出力段の特に好ま
しい実施例は、偶発的不均衡状態を検知することと、正
確な状態を回復することとができる特別の制御回路から
なる。この制御回路は第８図のダイアグラムに示されて
いる。この制御回路は、第８図に示されているように連
結されたトランジスタMST1、MST2、MST3及びMST4から構
成されている。もし、M18のゲートの電圧が、M8のドレ
インの電圧と同一であれば、直列のトランジスタMST3と
MST4は、２倍の長さの単一のトランジスタとして働く。
そして、もし設計中に適当な大きさにされていれば、そ
れは次にIOに等しい電流を発生する。トランジスタMST1
とMST2は、それらの各々のソースが同じ電位にあるとき
に、IO/2に等しい電流を“運ぶ”。 従って、IA＝IO＋IO/2及び IB＝IO＋IO/2であるから、より大きな電流がM16とM17を
通って流れて、それからM17のドレインの静止値を減少
させるという事実のために、M19のゲートとソースとの
間の電圧の増加を補償するために、電流kIOが、出力に
てM19の幅を適当に減らすことが確認された。 もし、今例えばM18のゲートがM8のトレインのそれよ
り大きな電位であるようにM8とM9間に不均衡があるなら
ば、それがMST4によってのみ最後的に固定されるまで
は、MST3とMST4の電流は増大し、そして最終的にそれは
不均衡がないときに発生したものに対して２倍になる。
従って、IAも又増加し、それはIBに反映されれており、
M19のゲート電圧の増加を決定し、又M19を通じて設定値
kIOよりも低い値に電流を減少させる。この方法で、不
均衡があるときに、出力静止電圧は減少する傾向があ
り、そして出力電圧を“感知する”局部帰還は、M18とM
19を通って流れる電流の再均衡をとるように介在し、M1
8のゲート電圧をM8のドレインと同じ電位に導き、それ
によって平衡状態に回復させる。 第８図に明示された静止電流の制御回路を編入した本
発明の出力段の全体図が、第９図に示されている。 静止電流の制御回路は、通常起こる不均衡があるとき
に出力段の電力消失を制限することが可能であり、その
不均衡は、MOSデバイスの製造工程の典型的なほとんど
制御できないパラメーターと不釣り合いとを、かなりの
度合の原因として起こり、その典型的不均衡がないとき
は、電力消失は±10％以内である。静止状態下で電力消
失の変動の比較によって、製造の工程の制限に起因する
典型的な不均衡が存在して、かつ安定回路がないとき、
静止状態下で容易に±500％もの電力消失に至ることが
できる。 制御回路の特性は、それが入力信号がないときに単に
かつ独占的に介在しているという事実にあり、実際に出
力段の入力に信号があると安定ループを不活発化し、出
力段を負荷以上の入力にある全電圧を発現させる。 明らかに、第７図〜第９図のダイアグラムに示された
出力段はＮチャンネルトランジスタで形成されている
が、トランジスタを反転し、又それらの大きさを適当に
変えることによって、Ｐチャンネルトランジスタで作る
こともできる。 本発明の出力段（出力バッファ）は、非常に低い出力
インピーダンス（数十オームの位数）をその特徴として
いる。約100ピコファラッドまでの電気容量と僅か300オ
ーム及びそれ以下のインピーダンスを有する負荷を満足
に駆動することができる。 一般に、本発明を、特に好ましい実施例について説明
してきたが、本発明はそれにのみ限定されるものではな
く、逆に当業者にとって本発明の範囲から離れることな
く、種々の選択、変更が可能である。 （発明の効果） 本発明の出力段は、それぞれ、出力信号と直線性の最
大振幅の特性を高めるための差動増幅器と、帰還の導入
に起因する損なわれた安定化特性を回復させる手段とか
らなる２つの帰還ネットワークを利用している。従って
“従来技術の説明”の項で述べた種々の欠点を本発明に
より解決することができる。
【図面の簡単な説明】
第1a図及び第1b図は、各々内部演算増幅器とバッファ演
算増幅器を示すブロック図、 第２図は、公知技術のソース後継出力段の図、 第３図は、エミッタ後継型の公知技術の他の出力段の
図、 第４図は、AB級プッシュプル型の公知技術の他の出力段
の図、 第５図は、本発明による出力段の図、 第６図は、本発明による出力段の好ましい実施例の図、 第７図は、第６図の出力段の詳細図、 第８図は、本発明の出力段の静止電流の制御回路の図、 第９図は、第８図の静止電流の制御回路を編入した第７
図の出力段の図である。
算増幅器を示すブロック図、 第２図は、公知技術のソース後継出力段の図、 第３図は、エミッタ後継型の公知技術の他の出力段の
図、 第４図は、AB級プッシュプル型の公知技術の他の出力段
の図、 第５図は、本発明による出力段の図、 第６図は、本発明による出力段の好ましい実施例の図、 第７図は、第６図の出力段の詳細図、 第８図は、本発明の出力段の静止電流の制御回路の図、 第９図は、第８図の静止電流の制御回路を編入した第７
図の出力段の図である。
フロントページの続き
(72)発明者 ヂェルマーノ ニコリーニ
イタリア国 29100 ピアツェンツァ
ヴィア・ア・パヴェシ ６
(56)参考文献 特開 昭60−38907（ＪＰ，Ａ)
実開 昭53−18943（ＪＰ，Ｕ)
Claims (1)
- (57)【特許請求の範囲】 １．入力ターミナルに供給される入力信号を増幅して出
力ターミナルから出力シグナルを生成するCMOSの出力バ
ッファにおいて、 共通ドレーンノードが前記出力ターミナルを構成するプ
ッシュプル共通ドレーン接続された１対のCMOS出力トラ
ンジスタと、 前記入力ターミナルを構成する第１の入力端子及び前記
出力ターミナルからの負帰還経路を構成する第２の入力
端子から差動入力を構成し、且つ前記第１の入力端子に
対応した第１の出力端子及び前記第２の入力端子に対応
した第２の出力端子をもつ入力差動段と、 前記入力差動段の第２の出力端子の信号に関しカレント
ミラーをなす能動負荷を介して高位電源から電流を流す
ことにより前記入力差動段の第１の出力端子の信号を増
幅して出力端子から出力する構成をもち、該出力端子
が、前記１対の出力トランジスタのうちの一方の出力ト
ランジスタの制御端子に接続されるとともに直列接続の
抵抗とキャパシタを含んだ負帰還経路を通して前記出力
ターミナルに接続される第１のゲイン段と、 前記入力差動段の第２の出力端子の信号に関しカレント
ミラーをなす能動負荷を介して低位電源へ電流を流すこ
とにより前記入力差動段の第１の出力端子の信号を増幅
して出力端子から出力する構成をもち、該出力端子が、
前記１対の出力トランジスタのうちの他方の出力トラン
ジスタの制御端子に接続されるとともに直列接続の抵抗
とキャパシタを含んだ負帰還経路を通して前記出力ター
ミナルに接続される第２のゲイン段と、 を備えたことを特徴とする出力バッファ。 ２．第１のゲイン段の出力端子からカレントミラーの元
となる電流路へダイオード接続された第１トランジスタ
と、前記カレントミラーの元となる電流路中に設けら
れ、前記第１トランジスタの制御端子に制御端子が接続
された第２トランジスタと、第２のゲイン段の出力端子
に制御端子が接続され、これに従い前記カレントミラー
の元となる電流路から電流を流す第３トランジスタと、
該第３トランジスタの低位側に直列接続されて前記第２
のゲイン段におけるカレントミラーの元となる電流によ
り制御される第４トランジスタと、から構成した制御回
路を更に備える特許請求の範囲第１項に記載の出力バッ
ファ。
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|---|---|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219086A Expired - Lifetime JP2818165B2 (ja) | 1985-09-18 | 1986-09-17 | 大電圧振幅及び零入力電流の安定性を有するｃｍｏｓ出力段 |
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