JPS62117360A - 大電圧振幅及び零入力電流の安定性を有するｃｍｏｓ出力段 - Google Patents
大電圧振幅及び零入力電流の安定性を有するｃｍｏｓ出力段Info
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- JPS62117360A JPS62117360A JP61219086A JP21908686A JPS62117360A JP S62117360 A JPS62117360 A JP S62117360A JP 61219086 A JP61219086 A JP 61219086A JP 21908686 A JP21908686 A JP 21908686A JP S62117360 A JPS62117360 A JP S62117360A
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- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
この発明は、大電圧振幅及び零入力電流の安定性を有す
るＣＭＯＳ出力段に関する。
るＣＭＯＳ出力段に関する。
この発明は、一般に、モノリシック形の集積型半導体振
幅器に関し、特に、コンプリメンタリＭＯ３（略してＣ
ＭＯＳ）型デバイスの集積増幅器に関する。即ち、昨−
チップの半導体材料（シリコンがその代表例）上に形成
されたモノリシック形デバイスの集積増幅器で、その能
動素子（ダイオード、トランジスタ、その他）は、一般
に、ユニポーラ表面電界効果型で、更に、同じチップ又
は基板の半導体材料」二に形成することが可能であるけ
れども、Ｎチャンネル又はＰチャンネル型にすることが
可能であり、また、特別な回路要求を満たずために接合
型バイボ〜う能動素子にすることができる。更に、本発
明は、デジタル集積回路におけるアナログサブシステム
を作るために、即ち、デジタル型集積デバイスにおいて
アナログ機能を遂行するために特に効果的かつ有用であ
る。
幅器に関し、特に、コンプリメンタリＭＯ３（略してＣ
ＭＯＳ）型デバイスの集積増幅器に関する。即ち、昨−
チップの半導体材料（シリコンがその代表例）上に形成
されたモノリシック形デバイスの集積増幅器で、その能
動素子（ダイオード、トランジスタ、その他）は、一般
に、ユニポーラ表面電界効果型で、更に、同じチップ又
は基板の半導体材料」二に形成することが可能であるけ
れども、Ｎチャンネル又はＰチャンネル型にすることが
可能であり、また、特別な回路要求を満たずために接合
型バイボ〜う能動素子にすることができる。更に、本発
明は、デジタル集積回路におけるアナログサブシステム
を作るために、即ち、デジタル型集積デバイスにおいて
アナログ機能を遂行するために特に効果的かつ有用であ
る。
（従来技術の記載）
最近、同じ製造技術を使用する同じ集積回路の中にアナ
ログ及びデジタルサブシステムを備えることの必要性（
又は有用性）がますます頻繁になってきた。その理由と
しては、ＭＯＳ（金属酸化物半導体）技術においてアナ
ログ機能を遂行することが常により大きな重要性を帯び
、特に表面電界効果素子を使用した演算増幅器の発達が
大きな増大をもたらしたからである。
ログ及びデジタルサブシステムを備えることの必要性（
又は有用性）がますます頻繁になってきた。その理由と
しては、ＭＯＳ（金属酸化物半導体）技術においてアナ
ログ機能を遂行することが常により大きな重要性を帯び
、特に表面電界効果素子を使用した演算増幅器の発達が
大きな増大をもたらしたからである。
演算増幅器は、実際にアナログシステムの大部分のキー
素子、実際の建造ブロックであり、その特性が全システ
ムそれ自身の特性を決定的にする。
素子、実際の建造ブロックであり、その特性が全システ
ムそれ自身の特性を決定的にする。
モノリシック形アナログサブシステム内で使用されるべ
き演算増幅器を設計する時に満たされなければならない
要求は、バイポーラ素子を使用した伝統的゛′自己持綺
（ｓｅｌｆ−ｓｔａｎｄｉｎｇ） ”涜神増幅器の要求
からはるかＧこ異なっている。主要な違いは、自己持続
演算増幅器がより一般的な適用のためにあるのに対し、
サブシステムの大部分の／ｉ＃算増算器幅器って、駆動
される負荷がすでに決定されζおり、しばしばｉ許に数
ピコファラッドの価の容量性であり、従って、（最大数
百ピごｌコアうソドの）容量性及び／又は（最低約１キ
ロオームの）抵抗性が可能な負荷のタイプから必然的に
独立した一定の特性を示さなければならないという事実
にある。
き演算増幅器を設計する時に満たされなければならない
要求は、バイポーラ素子を使用した伝統的゛′自己持綺
（ｓｅｌｆ−ｓｔａｎｄｉｎｇ） ”涜神増幅器の要求
からはるかＧこ異なっている。主要な違いは、自己持続
演算増幅器がより一般的な適用のためにあるのに対し、
サブシステムの大部分の／ｉ＃算増算器幅器って、駆動
される負荷がすでに決定されζおり、しばしばｉ許に数
ピコファラッドの価の容量性であり、従って、（最大数
百ピごｌコアうソドの）容量性及び／又は（最低約１キ
ロオームの）抵抗性が可能な負荷のタイプから必然的に
独立した一定の特性を示さなければならないという事実
にある。
更に、モノリシック形アナログザブシステム内部では、
ごく少数の演算増幅器のみが、容に性及び／又は抵抗性
負荷が意味のある価を取るが又はかなり変動するような
チップの夕１部、即ち集積回路の外部の信号を駆動しな
ければならない。これらの増幅器はバッファ増幅器又は
節学に出力バッファと呼ばれている。出力が集積回路を
離れない増幅器は代わりに内部増幅器と呼ばれている。
ごく少数の演算増幅器のみが、容に性及び／又は抵抗性
負荷が意味のある価を取るが又はかなり変動するような
チップの夕１部、即ち集積回路の外部の信号を駆動しな
ければならない。これらの増幅器はバッファ増幅器又は
節学に出力バッファと呼ばれている。出力が集積回路を
離れない増幅器は代わりに内部増幅器と呼ばれている。
これら２つのタイプの演Ｊγ増幅器は、両方とも入力差
動段とゲイン段とから形成されている（第１ａ図、第１
ｂ図）という意味においては構造的に似ているが、分離
又は出力演算増幅器（バッファ）にとって、最初の２つ
の段のゲイン又は安定性を下げることなく重い外部負荷
の駆動を可能にする出力段と呼ばれるバッファ段をも備
える必要がある点では異なっている（第１ｂ図）。
動段とゲイン段とから形成されている（第１ａ図、第１
ｂ図）という意味においては構造的に似ているが、分離
又は出力演算増幅器（バッファ）にとって、最初の２つ
の段のゲイン又は安定性を下げることなく重い外部負荷
の駆動を可能にする出力段と呼ばれるバッファ段をも備
える必要がある点では異なっている（第１ｂ図）。
動特性（過渡応答、帯域幅、処理時間）は、最初の２段
、即ち、入力段とゲイン段とによってもっばら決定され
る。これら２段は、合わせて通常１′コア″という語で
示される部分を形成する。従って、出力段はコアに対し
て広い帯域幅を有していることと、演算回路全体の動的
性能を下げないようにコアの開環切断周波数にてわずか
数度の位相移動を導入することとが必要である。
、即ち、入力段とゲイン段とによってもっばら決定され
る。これら２段は、合わせて通常１′コア″という語で
示される部分を形成する。従って、出力段はコアに対し
て広い帯域幅を有していることと、演算回路全体の動的
性能を下げないようにコアの開環切断周波数にてわずか
数度の位相移動を導入することとが必要である。
出力段の他の要求は、低出力インピーダンス（負荷のよ
り小さいそれ）、出力信号の大きな最大振幅、即ちクリ
ッピングが起こり始める前の出力電圧の高ピーク値、及
び比較的低い全体調和歪での負荷へ高強度電流を供給す
る能力、即ち高リニアリティ（直線性）である。これら
の最後の２つの特性は、電力段の典型であり、これ故、
これら出力演算増幅器は、しばしば”電力オプ″とも呼
ばれている。
り小さいそれ）、出力信号の大きな最大振幅、即ちクリ
ッピングが起こり始める前の出力電圧の高ピーク値、及
び比較的低い全体調和歪での負荷へ高強度電流を供給す
る能力、即ち高リニアリティ（直線性）である。これら
の最後の２つの特性は、電力段の典型であり、これ故、
これら出力演算増幅器は、しばしば”電力オプ″とも呼
ばれている。
使用された出力段は、しばしば共通ドし・イン構成の２
つのＰチャンネル又はＮチャンネルＭ（’）Ｓトランジ
スタによって形成された段であるソース後継器であり、
１より低い電圧ゲインと大電流ゲインを与える（第２図
）。
つのＰチャンネル又はＮチャンネルＭ（’）Ｓトランジ
スタによって形成された段であるソース後継器であり、
１より低い電圧ゲインと大電流ゲインを与える（第２図
）。
このタイプの出力段は、極端に広い帯域によって特徴づ
けられ、演算増幅器の開環切断１４波数において無視で
きる位相移動を導入している。−力、これは、いくつか
の重大な欠点を有する。即ち、ａ）負荷に対する電圧偏
倚運動（ｅｘｃｕｒｓｉｏｎ）、Ｎチャンネルデバイス
のソース後継器の場合は正で、Ｐチャンネルデバイスの
ソース後継器の場合には負で、２つの集積ＭＯＳトラン
ジスタの本質的特性の総和によって制限された結果、即
ち、カットインしきい電圧の値、人体効果及び過駆動に
よるものである。
けられ、演算増幅器の開環切断１４波数において無視で
きる位相移動を導入している。−力、これは、いくつか
の重大な欠点を有する。即ち、ａ）負荷に対する電圧偏
倚運動（ｅｘｃｕｒｓｉｏｎ）、Ｎチャンネルデバイス
のソース後継器の場合は正で、Ｐチャンネルデバイスの
ソース後継器の場合には負で、２つの集積ＭＯＳトラン
ジスタの本質的特性の総和によって制限された結果、即
ち、カットインしきい電圧の値、人体効果及び過駆動に
よるものである。
ｂ）電流発生器Ｍ２から電流を取り上げる限られた能力
（第２図）。
（第２図）。
第１の欠点を解決する目的で、ＭＯＳ）ランジスタの代
わりに接合型バイポーラトランジスタＱ１を利用するエ
ミッタ後継出力段を使用することが提案された（第３図
）、即ち、同じＣＭＯＳチップ１−に接合型バイポーラ
トランジスタをわざわざ形成することであり、これはＣ
ＭＯＳ方法によって通常使用されたものとくらべて特別
のマスクを必要としないところの、すでに統合された技
術である。
わりに接合型バイポーラトランジスタＱ１を利用するエ
ミッタ後継出力段を使用することが提案された（第３図
）、即ち、同じＣＭＯＳチップ１−に接合型バイポーラ
トランジスタをわざわざ形成することであり、これはＣ
ＭＯＳ方法によって通常使用されたものとくらべて特別
のマスクを必要としないところの、すでに統合された技
術である。
しかし、この解決方法もまた欠点を有する、即ち、
１）電流発生器Ｍ２から電流を取り上げることに関する
持続性の限られた能力。
持続性の限られた能力。
１ｔ）Ｑｌのベースから見たインピーダンスがβ。＋Ｒ
ｔ（ここでＲＬは外部負荷）間の積とほぼ等しいという
理由で、もしβ。１がそれほど高くなければ、前段（演
算増幅器）のゲインを下げる危険率と、バイポーラトラ
ンジスタＱ１のカントオフ周波数（ｒＴ）が低くまたほ
とんど制御できないために安定例の問題に直面する可能
性。
ｔ（ここでＲＬは外部負荷）間の積とほぼ等しいという
理由で、もしβ。１がそれほど高くなければ、前段（演
算増幅器）のゲインを下げる危険率と、バイポーラトラ
ンジスタＱ１のカントオフ周波数（ｒＴ）が低くまたほ
とんど制御できないために安定例の問題に直面する可能
性。
ｉｉ）集積回路の基板を通って流れるコレクタ電流によ
って引き起こされた寄生ＳＣＲ（ラッチアップ）を設置
する可能性。
って引き起こされた寄生ＳＣＲ（ラッチアップ）を設置
する可能性。
他の広く行′ｔ）れた解決法は、Ａ Ｂ級出力段である
（第４図）。この段の特性は、負荷から又は負荷へ各々
電流を取り−にげる又は配給する能力に関する制限を示
すことはないけれども、実際には単一ソース後ｍ器段の
特性にたいへん似ている。それでもやはり、この出力段
には、負荷に関しては比較的高い出力インピーダンスと
、電圧ＶＤＤ並びにＶＳ２の両方に向かう制限された出
力信号の最大偏倚運動との欠点が存在する。
（第４図）。この段の特性は、負荷から又は負荷へ各々
電流を取り−にげる又は配給する能力に関する制限を示
すことはないけれども、実際には単一ソース後ｍ器段の
特性にたいへん似ている。それでもやはり、この出力段
には、負荷に関しては比較的高い出力インピーダンスと
、電圧ＶＤＤ並びにＶＳ２の両方に向かう制限された出
力信号の最大偏倚運動との欠点が存在する。
（発明の１”１的）
本発明の主「１的は、公知技術の出力段に典型的である
前記欠点を有しないＣＭＯＳ出力段を堤供することにあ
る。
前記欠点を有しないＣＭＯＳ出力段を堤供することにあ
る。
本発明の出力段は、公知の出力段とは反対に、出力信号
の最大振幅と直線性との特性を増すために局部帰還を採
用しており、一方、帰還の導入によって損なわれた安定
特性を適当な手段で回復させるために出力段を局部的に
補償するものを備えでいる。本発明の出力段の付加的特
性は、局部帰還と協同して、本質的な性質の相当の不均
衡の存在で又は他の偶発的原因によって、静止零入力電
流を安定化させることを許容する特別の制御回路によっ
て、零入力電流、即ち、演算増幅器の入力で信号無しで
出力段によって取り出された電流の安定性である。
の最大振幅と直線性との特性を増すために局部帰還を採
用しており、一方、帰還の導入によって損なわれた安定
特性を適当な手段で回復させるために出力段を局部的に
補償するものを備えでいる。本発明の出力段の付加的特
性は、局部帰還と協同して、本質的な性質の相当の不均
衡の存在で又は他の偶発的原因によって、静止零入力電
流を安定化させることを許容する特別の制御回路によっ
て、零入力電流、即ち、演算増幅器の入力で信号無しで
出力段によって取り出された電流の安定性である。
（目的達成手段）
本発明によると、ＣＭＯＳ出力段は、本質的には、プツ
シ１プル結合された２つのコンプリメンタリＭＯ８出力
トランジスタからなり、その負荷へ又はから配給又は引
き出す電流の容量は各々２つのパラレル帰還回路によっ
て制御されており、その各帰還回路は差動入力段とゲイ
ン段とによっ゛ζ形成された増幅器によって構成されて
おり、そのゲイン段は、温度、製造工程及び回路にとっ
て予知可能な負荷のどんな条件においても、演算項幅器
のコアの通過帯域と位相移動を低下すること無しに出力
段全体の安定性を確保するたν１１＝補償されている。
シ１プル結合された２つのコンプリメンタリＭＯ８出力
トランジスタからなり、その負荷へ又はから配給又は引
き出す電流の容量は各々２つのパラレル帰還回路によっ
て制御されており、その各帰還回路は差動入力段とゲイ
ン段とによっ゛ζ形成された増幅器によって構成されて
おり、そのゲイン段は、温度、製造工程及び回路にとっ
て予知可能な負荷のどんな条件においても、演算項幅器
のコアの通過帯域と位相移動を低下すること無しに出力
段全体の安定性を確保するたν１１＝補償されている。
好ましくは、入力差動段は、一体化されヌ、２つの帰還
回路の２つのゲイン段によって、パラレルに分担される
。
回路の２つのゲイン段によって、パラレルに分担される
。
（図面の説明）
例示及び明らかに限定しない［目的のために、又発明を
より良く理解するために、添付図面を参照しながら本発
明の説明が行われる。その図面のいくつかは、本発明の
特に好まし７い実際の実施態様を示している。
より良く理解するために、添付図面を参照しながら本発
明の説明が行われる。その図面のいくつかは、本発明の
特に好まし７い実際の実施態様を示している。
第１ａ図及び第１ｂ図は、各々内部演算増幅器とバッフ
ァ演算増幅器を示すブロック図、第２図は、公知技術の
ソース後継出力段の図、第３図は、エミッタ後継型の公
知技術の他の出力段の図、 第４図は、ＡＢ級ブツシュプル型の公知技術の他の出力
段の図、 第５図は、本発明による出力段の図、 第６図は、本発明による出力段の好ましい実施例の図、 第７図は、第６図の出力段の詳細図、 第８図は、本発明の出力段の静止電流の制御回路の図、 第９図は、第８図の静止電流の制御回路を編入した第７
図の出力段の図である。
ァ演算増幅器を示すブロック図、第２図は、公知技術の
ソース後継出力段の図、第３図は、エミッタ後継型の公
知技術の他の出力段の図、 第４図は、ＡＢ級ブツシュプル型の公知技術の他の出力
段の図、 第５図は、本発明による出力段の図、 第６図は、本発明による出力段の好ましい実施例の図、 第７図は、第６図の出力段の詳細図、 第８図は、本発明の出力段の静止電流の制御回路の図、 第９図は、第８図の静止電流の制御回路を編入した第７
図の出力段の図である。
第１ａ図、第１ｂ図は、すでに、本発明に関する先行技
術の説明の際に参照されており、アナログサブシステム
において通常使用される前述のモノリシック形演算回路
の２つのタイプを示している。
術の説明の際に参照されており、アナログサブシステム
において通常使用される前述のモノリシック形演算回路
の２つのタイプを示している。
第２図、第３図及び第４図は、先行技術及びその欠点の
検討に関して前述したように先行技術の多くの代表的出
力段を示している。
検討に関して前述したように先行技術の多くの代表的出
力段を示している。
全図面を通して、■□。は、特に断りがなければ、常に
固定バイアス電圧を示す。この固定バイアス電圧は、混
乱させる因子には実質的に無感覚の非常に安定したソー
スから普通に得られるものであり、通常集積回路チップ
それ自身上にある。
固定バイアス電圧を示す。この固定バイアス電圧は、混
乱させる因子には実質的に無感覚の非常に安定したソー
スから普通に得られるものであり、通常集積回路チップ
それ自身上にある。
全図面を通して使用されている符号及び表示法は、特定
の技術文献に普；ｍに使用されているものであり、本説
明では特に思い起こすことなく、本発明の技術分野の当
業者にとってずぐにかつ正１．＜理解できるものと信じ
る。
の技術文献に普；ｍに使用されているものであり、本説
明では特に思い起こすことなく、本発明の技術分野の当
業者にとってずぐにかつ正１．＜理解できるものと信じ
る。
（本発明の実施例）
次に、本発明の実施例を第５図〜第９図に基づいて説明
する。
する。
第５図において、ブツシュプル回路に連結された２つの
フンプリメンタリＭＯ３）ランジスタＭ１８とＭｌ９ば
、差動増幅器１と２を利用し７た個々の帰還ループによ
って制御されている。
フンプリメンタリＭＯ３）ランジスタＭ１８とＭｌ９ば
、差動増幅器１と２を利用し７た個々の帰還ループによ
って制御されている。
すでに観察したように、出力段の電圧ゲインは、１より
も低く、２つの帰ｉ■増幅器１と２の各々の差動入力回
路の非反転入力に帰還された出力信号である。
も低く、２つの帰ｉ■増幅器１と２の各々の差動入力回
路の非反転入力に帰還された出力信号である。
より大きな実用性の理由で、第５図の反応増幅器Ｉと２
の入力差動段は、また、第６図に概略的に示されたよう
に、φ−の入力相互コンダクタンス差動段Ｇ。とこれに
続く２つの分離したトランスレジスタンス段Ｚ）ＩＩと
Ｚ、４２とによって形成することもできる。
の入力差動段は、また、第６図に概略的に示されたよう
に、φ−の入力相互コンダクタンス差動段Ｇ。とこれに
続く２つの分離したトランスレジスタンス段Ｚ）ＩＩと
Ｚ、４２とによって形成することもできる。
第５図又は第６図に概略的に示された本発明の出力段は
、第２図〜第４図に例示された先行技術の出力段に関し
て、次の利点を提供する。
、第２図〜第４図に例示された先行技術の出力段に関し
て、次の利点を提供する。
ａ）出力信号の大きな最大振幅、その大きさは、各々の
供給電圧ｖＤＤとＶＳＳのレベルまでは達することがで
きる。
供給電圧ｖＤＤとＶＳＳのレベルまでは達することがで
きる。
ｂ）Ｍｌ８とＭｌ９のｖＧｓ（ゲートとソース間の電圧
）は、十分な偏倚運動を有しているので、負荷への電流
供給の制限がない。
）は、十分な偏倚運動を有しているので、負荷への電流
供給の制限がない。
Ｃ）入力インピーダンスが理論的に無限であるため、演
算増幅器のコアの特性の低下がない。
算増幅器のコアの特性の低下がない。
ｄ）出力インピーダンスが比較的低い。開環抵抗は、２
つの増幅器１と２（第５図）又はＧＭＺ１４２とＧ、Ｚ
□（第６図）によって形成された局部帰還回路のループ
ゲインの合計によって分割されてトランジスタＭ１８と
Ｍｌ９のゲインが得られるため、これより、この段の出
力インピーダンスは数十オームの位数になるという結果
になる。
つの増幅器１と２（第５図）又はＧＭＺ１４２とＧ、Ｚ
□（第６図）によって形成された局部帰還回路のループ
ゲインの合計によって分割されてトランジスタＭ１８と
Ｍｌ９のゲインが得られるため、これより、この段の出
力インピーダンスは数十オームの位数になるという結果
になる。
すでに前述したように、増幅器１と２又は増幅器Ｚ、４
２とＺ、４．の補償は、全出力段の安定性を確実にする
ものでなくてはならず、又同時に、温度、方法及び回路
が機能すべき負荷の全集イ１において、演算増幅器のコ
アの通過帯域と位相移動を低下させるものであってはい
Ｌ）ない。
２とＺ、４．の補償は、全出力段の安定性を確実にする
ものでなくてはならず、又同時に、温度、方法及び回路
が機能すべき負荷の全集イ１において、演算増幅器のコ
アの通過帯域と位相移動を低下させるものであってはい
Ｌ）ない。
従って、第６図に概略約６こ示された本発明の好ましい
実施例によれば、出力段の実際の例は第７図に示されて
いる。
実施例によれば、出力段の実際の例は第７図に示されて
いる。
Ｖ＋＋＋ａｓ＋ ％ ＶｌｌＩＡ３２ 、ＶＢ＋ａｓａ
及びＶｌｌｌＡＳ４は出力段のトランジスタのバイアス
電圧であり、集積回路自身内にあるバイアス回路によっ
て発）−１：させられる。
及びＶｌｌｌＡＳ４は出力段のトランジスタのバイアス
電圧であり、集積回路自身内にあるバイアス回路によっ
て発）−１：させられる。
入力差動段ＧＨは、電流発生器（２１０）Ｍｌと、電流
発生器（３１，）Ｍ５及びＭ４と、トランジスタＭ３及
びＭ２とから構成されており、そのゲートは、差動段の
２つの入力を構成しており、この差動段は９各々、トラ
ンジスタＭ６、Ｍｌ、Ｍ８及びＭ９とトランジスタＭ１
４、Ｍｌ５、Ｍｌ６及びＭｌ７とから形成された２つの
ゲイン増幅器Ｚ、４１とＺＨ２によって″１分担ｌ′さ
れている。トランジスタＭＩ Ｏ，Ｍｌ １、Ｍｌ ２
及びＭｌ３は、代わりに、ベースバイアス電流Ｉ。の翻
訳回路を形成する。動的安定性の特性を回復するために
必要な補償は、各々パ低部パに関する限り、即ち、出力
電圧の負の偏倚運動のために、Ｃｃｏ とＲ２′とによ
って、又パ最上部″に関する限り、即ち、出力電圧の正
の偏倚運動のために、Ｃｃ”とＲ２゛とによって遂行さ
れる。
発生器（３１，）Ｍ５及びＭ４と、トランジスタＭ３及
びＭ２とから構成されており、そのゲートは、差動段の
２つの入力を構成しており、この差動段は９各々、トラ
ンジスタＭ６、Ｍｌ、Ｍ８及びＭ９とトランジスタＭ１
４、Ｍｌ５、Ｍｌ６及びＭｌ７とから形成された２つの
ゲイン増幅器Ｚ、４１とＺＨ２によって″１分担ｌ′さ
れている。トランジスタＭＩ Ｏ，Ｍｌ １、Ｍｌ ２
及びＭｌ３は、代わりに、ベースバイアス電流Ｉ。の翻
訳回路を形成する。動的安定性の特性を回復するために
必要な補償は、各々パ低部パに関する限り、即ち、出力
電圧の負の偏倚運動のために、Ｃｃｏ とＲ２′とによ
って、又パ最上部″に関する限り、即ち、出力電圧の正
の偏倚運動のために、Ｃｃ”とＲ２゛とによって遂行さ
れる。
入力信号がないとき、回路の異なった枝分かれ部中の電
流（静止又は零入力電流によって決められるもの）の条
件は、第７図に示されているものである。これらの電流
は、全て発生器によってセットされたベースユニット電
流Ｉ。の倍数であり、次いで出力段中に反映する。Ｉｏ
の選択は、安定性要求（Ｉｏが大きくなればなるほど、
同じ性能を結果する回路がより安定する）と消失した電
力との間の妥協（簡易平衡）である。２つの出力トラン
ジスタＭ１ＢとＭｌ９において、静止電流に１、（ここ
でｋば数十の位数を有し、例えば約４０）が決定される
。
流（静止又は零入力電流によって決められるもの）の条
件は、第７図に示されているものである。これらの電流
は、全て発生器によってセットされたベースユニット電
流Ｉ。の倍数であり、次いで出力段中に反映する。Ｉｏ
の選択は、安定性要求（Ｉｏが大きくなればなるほど、
同じ性能を結果する回路がより安定する）と消失した電
力との間の妥協（簡易平衡）である。２つの出力トラン
ジスタＭ１ＢとＭｌ９において、静止電流に１、（ここ
でｋば数十の位数を有し、例えば約４０）が決定される
。
入力信号があるときは、差動段ＧＨは、出力ｉ・ランジ
スタＭ１８のＶＧＨの一方の向き（即ち増加）及びトラ
ンジスタＭ１９の■。、の逆の向き（即ち減少）に変動
してそれ自身反映するトランジスタＭ２とＭ３の電流の
不均衡を決定し、それは、静止電流ｋｌｏに関しては電
流をもっと多く供給するという一方の傾向を意味し、他
方の傾向は電流の供給を止めることを意味する。
スタＭ１８のＶＧＨの一方の向き（即ち増加）及びトラ
ンジスタＭ１９の■。、の逆の向き（即ち減少）に変動
してそれ自身反映するトランジスタＭ２とＭ３の電流の
不均衡を決定し、それは、静止電流ｋｌｏに関しては電
流をもっと多く供給するという一方の傾向を意味し、他
方の傾向は電流の供給を止めることを意味する。
従って、この電流は、電圧がそれを横切って発現する負
荷へ供給され、それから電力は、局部帰還（差動段の出
力と他の入力間の短絡）の存在のために、平衡位置に達
するまで、入力型Ｊ’ｔ（Ｖ＋ｈ）それ自身と等しくな
る。
荷へ供給され、それから電力は、局部帰還（差動段の出
力と他の入力間の短絡）の存在のために、平衡位置に達
するまで、入力型Ｊ’ｔ（Ｖ＋ｈ）それ自身と等しくな
る。
明らかに、出力電圧が十分な偏倚運動を有するためには
、出力１−ランジスタＭ１８とＭｌ９が、信号があると
きに、負荷に電流を供給する良好な固有の容量を有する
ことが必要であり、これは合理的な大きさを使用するこ
とを望むものであるが、設計段階中に、ｌ・ランジスタ
Ｍ１．９のゲートの電圧について強力に″下降″する、
又トランジスタＭ１８のゲートの電圧について強力に１
上昇″することができる可能性を備えることが必要であ
ることを意味する。
、出力１−ランジスタＭ１８とＭｌ９が、信号があると
きに、負荷に電流を供給する良好な固有の容量を有する
ことが必要であり、これは合理的な大きさを使用するこ
とを望むものであるが、設計段階中に、ｌ・ランジスタ
Ｍ１．９のゲートの電圧について強力に″下降″する、
又トランジスタＭ１８のゲートの電圧について強力に１
上昇″することができる可能性を備えることが必要であ
ることを意味する。
回路の静１１−電流を固定することに加えて、関連した
トランジスタを適当な大きさにするとともに、バイアス
電圧（ＶＢＩＡＳＩ 〜Ｖｍ＋Ａｓａ ） １．Ｊ：、
トランジスタＭ１８とＭｌ９のゲートとソース（Ｖ ｃ
ｓ）間の電圧の大きな偏倚運動を可能にするように、適
当に選択される。
トランジスタを適当な大きさにするとともに、バイアス
電圧（ＶＢＩＡＳＩ 〜Ｖｍ＋Ａｓａ ） １．Ｊ：、
トランジスタＭ１８とＭｌ９のゲートとソース（Ｖ ｃ
ｓ）間の電圧の大きな偏倚運動を可能にするように、適
当に選択される。
先行技術の出力段に関しては前記利点を提供するけれど
も、又出力段の動的特性の両枝分かれ部の２つのＲＣ回
路によって適当に補償された結果になるけれども、第７
図の出力段は、特別な状況が生ずるとき、前述したよう
に出力段の回路によってそれに起因する最適の値ｋＩｏ
に関しては静止電流のレベルに差を発現させることがで
きた。
も、又出力段の動的特性の両枝分かれ部の２つのＲＣ回
路によって適当に補償された結果になるけれども、第７
図の出力段は、特別な状況が生ずるとき、前述したよう
に出力段の回路によってそれに起因する最適の値ｋＩｏ
に関しては静止電流のレベルに差を発現させることがで
きた。
例えば、不均衡の条件は、２対の同一のトランジスタＭ
８とＭ９及びＭｌ６とＭｌ７に起こすことができた。も
し、実際に、入力信号のないとき、Ｍｌ８のゲートが、
予知された値、例えばＭ８のドレインのそれと同じ、よ
りも大きな電位になるような、Ｍ８とＭ９との間に不均
衡があるならば、そのような状況では、設定値ｋＴｏに
関してＭｌ８を通って電流が強力に増大する。もし、次
いで、又同時にＭｌ９のゲートが、予知された値、例え
ばＭｌ６のドレインのそれと同じ、に関してより低い電
位になるような、■対のトランジスタＭ１６とＭｌ７に
も又不均衡が存在するならば、逆に設定値ｋｌｏに関し
てＭｌ９を通って電流が強力に増大する。負荷を横切る
出力電圧■。ＵＴは、しかし出力段の両枝分かれ部を通
って静止電流が同時に増加することに対して、実質的に
感じない。
８とＭ９及びＭｌ６とＭｌ７に起こすことができた。も
し、実際に、入力信号のないとき、Ｍｌ８のゲートが、
予知された値、例えばＭ８のドレインのそれと同じ、よ
りも大きな電位になるような、Ｍ８とＭ９との間に不均
衡があるならば、そのような状況では、設定値ｋＴｏに
関してＭｌ８を通って電流が強力に増大する。もし、次
いで、又同時にＭｌ９のゲートが、予知された値、例え
ばＭｌ６のドレインのそれと同じ、に関してより低い電
位になるような、■対のトランジスタＭ１６とＭｌ７に
も又不均衡が存在するならば、逆に設定値ｋｌｏに関し
てＭｌ９を通って電流が強力に増大する。負荷を横切る
出力電圧■。ＵＴは、しかし出力段の両枝分かれ部を通
って静止電流が同時に増加することに対して、実質的に
感じない。
従って、局部帰還は、そのような増加を相殺することは
できず、その結果チェ’７りされずに電力消失が増加す
る。
できず、その結果チェ’７りされずに電力消失が増加す
る。
明らかに、又反対の状態も起こり得る。そして、同時に
起こる不均衡のために、設定値ｋｌｏに関する静止電流
の減少が観察され、その結果不安定性の問題が生ずる。
起こる不均衡のために、設定値ｋｌｏに関する静止電流
の減少が観察され、その結果不安定性の問題が生ずる。
従って、出力静止電流を安定化し、それからその段の安
定性を確実にする目的で、本発明の出力段の特に好まし
い実施例は、偶発的不均衡状態を検知することと、正確
な状態を回復することとができる特別の制御回路からな
る。この制御回路は第８図のダイアダラムに示されてい
るつこの制御回路は、第８図に示されているように連結
されたトランジスタＭＳＴ１、ＭＳＴ２、ＭＳＴ３及び
ＭＳＴ４から構成されている。もし、ＭｌＢのゲートの
電圧が、Ｍ８のドレインの電圧と同一であれば、直列の
トランジスタＭＳＴ３とＭＳＴ４は、２倍の長さの単一
のトランジスタとして働く。そして、もし設計中に適当
な大きさにされていれば、それは次にＩ。に等しい電流
を発生する。トランジスタＭＳＴｌとＭＳＴ２は、それ
らの各々のソースが同じ電位にあるときに、Ｉｏ／２に
等しい電流を′運ぶ″。
定性を確実にする目的で、本発明の出力段の特に好まし
い実施例は、偶発的不均衡状態を検知することと、正確
な状態を回復することとができる特別の制御回路からな
る。この制御回路は第８図のダイアダラムに示されてい
るつこの制御回路は、第８図に示されているように連結
されたトランジスタＭＳＴ１、ＭＳＴ２、ＭＳＴ３及び
ＭＳＴ４から構成されている。もし、ＭｌＢのゲートの
電圧が、Ｍ８のドレインの電圧と同一であれば、直列の
トランジスタＭＳＴ３とＭＳＴ４は、２倍の長さの単一
のトランジスタとして働く。そして、もし設計中に適当
な大きさにされていれば、それは次にＩ。に等しい電流
を発生する。トランジスタＭＳＴｌとＭＳＴ２は、それ
らの各々のソースが同じ電位にあるときに、Ｉｏ／２に
等しい電流を′運ぶ″。
従って、Ｉａ ＝ Ｉｏ ＋ １６ ／２及びＩｓ”’
Ｔｏ →−１ｏ ／ ２であるから、より大きな電流が
ＭＩ６とＭＩ７を通って流れて、それからＭｌＢ １７のドレインの静）１゛値を減少さ−Ｉ！るという事
実のために、Ｍ１９のゲートとソースとの間の′電圧の
増加を補償するために、電流ｋｌｏが、出力にてＭ１９
の幅を適当に減らずことが確認されノこ。
Ｔｏ →−１ｏ ／ ２であるから、より大きな電流が
ＭＩ６とＭＩ７を通って流れて、それからＭｌＢ １７のドレインの静）１゛値を減少さ−Ｉ！るという事
実のために、Ｍ１９のゲートとソースとの間の′電圧の
増加を補償するために、電流ｋｌｏが、出力にてＭ１９
の幅を適当に減らずことが確認されノこ。
もし、今例えばＭｌＢのゲートがＭ８のトレインのそれ
より大きな電位であるようにＭ８とλ４９間に不均衡が
あるならば、それがＭ Ｓ Ｔ４によってのみ最後的に
固定されるまでは、ＭＳＴ３とＭＳＴ４の電流は増大し
、そし”ζ最終的にイれば不均衡がないときに発生した
もの（こ対Ｕ２て２倍になる。従って、■、も又増加し
、それはＩ、に反映されれており、Ｍ１９のゲーＩＩＪ
圧の増加を決定し、又Ｍ１９を通じて設定値ｋｌ。より
も低い値に電流を減少さ干る。この方法で、不均衡があ
るときに、出力静止電圧は減少する傾向があり、そして
出力電圧を′″感知るパ局部帰還４．ｉ、 Ｍ ｌ ８
とＭ１９を通って流ねる電流のｌＩｆ均衡をとるように
介在し、ＭｌＢのゲート電圧をＭ８のド１ツインと同じ
電位に導き、それによって平衡状態に回復させる。
より大きな電位であるようにＭ８とλ４９間に不均衡が
あるならば、それがＭ Ｓ Ｔ４によってのみ最後的に
固定されるまでは、ＭＳＴ３とＭＳＴ４の電流は増大し
、そし”ζ最終的にイれば不均衡がないときに発生した
もの（こ対Ｕ２て２倍になる。従って、■、も又増加し
、それはＩ、に反映されれており、Ｍ１９のゲーＩＩＪ
圧の増加を決定し、又Ｍ１９を通じて設定値ｋｌ。より
も低い値に電流を減少さ干る。この方法で、不均衡があ
るときに、出力静止電圧は減少する傾向があり、そして
出力電圧を′″感知るパ局部帰還４．ｉ、 Ｍ ｌ ８
とＭ１９を通って流ねる電流のｌＩｆ均衡をとるように
介在し、ＭｌＢのゲート電圧をＭ８のド１ツインと同じ
電位に導き、それによって平衡状態に回復させる。
第８図に明示された静止電流の制御回路を編入した本発
明の出力段の全体図が、第９図に示されている。
明の出力段の全体図が、第９図に示されている。
静止電流の制御回路は、通常起こる不均衡があるときに
出力段の電力消失を制限することが可能であり、その不
均衡は、ＭＯＳデバイスの製造工程の典型的なほとんど
制御できないパラメーターと不釣り合いとを、かなりの
度合の原因として起こり、その典型的不均衡がないとき
は、電力消失は±１０％ｌｕ内である。静止状態下で電
力消失の変動の比較によって、製造の工程の制限に起因
する典型的な不均衡が存在して、かつ安定回路がないと
き、静止状態下で容易に±５００％もの電力消失に至る
ことができる。
出力段の電力消失を制限することが可能であり、その不
均衡は、ＭＯＳデバイスの製造工程の典型的なほとんど
制御できないパラメーターと不釣り合いとを、かなりの
度合の原因として起こり、その典型的不均衡がないとき
は、電力消失は±１０％ｌｕ内である。静止状態下で電
力消失の変動の比較によって、製造の工程の制限に起因
する典型的な不均衡が存在して、かつ安定回路がないと
き、静止状態下で容易に±５００％もの電力消失に至る
ことができる。
制御回路の特性は、それが入力信号がないときに単にか
つ独占的に介在しているという事実にあり、実際に出力
段の人力に信号があると安定ループを不活発化し、出力
段を負荷以上の入力にある全電圧を発現させる。
つ独占的に介在しているという事実にあり、実際に出力
段の人力に信号があると安定ループを不活発化し、出力
段を負荷以上の入力にある全電圧を発現させる。
明らかに、第７図〜第９図のダイアダラムに示された出
力段はＮチャンネルトランジスタで形成されているが、
トランジスタを反転し、又それらの大きさを適当に変え
ることによって、Ｐチャンネルトランジスタで作ること
もできる。
力段はＮチャンネルトランジスタで形成されているが、
トランジスタを反転し、又それらの大きさを適当に変え
ることによって、Ｐチャンネルトランジスタで作ること
もできる。
本発明の出力段（出カバソファ）は、非常に低い出力イ
ンピーダンス（数十オームの位数）をその特徴としてい
る。約１００ピτ１フアラソ］゛までの電気容置と僅か
３００オーム及びそれ以下のインピーダンスを有する負
荷を満ｙに駆動することができる。
ンピーダンス（数十オームの位数）をその特徴としてい
る。約１００ピτ１フアラソ］゛までの電気容置と僅か
３００オーム及びそれ以下のインピーダンスを有する負
荷を満ｙに駆動することができる。
一般に、本発明を、特に好ましい実施例について説明し
てきたが、本発明はそれにのみ限定されるものではなく
、逆に当業者にとって本発明の範囲から離れることなく
、種々の選択、変更が可能である。
てきたが、本発明はそれにのみ限定されるものではなく
、逆に当業者にとって本発明の範囲から離れることなく
、種々の選択、変更が可能である。
（発明の効果）
本発明の出力段は、それぞれ、出力信号と直線性の最大
振幅の特性を高めるための差動増幅器と、帰還の導入に
起因する損なわれた安定化特性を回復させる手段とから
なる２つの帰還ネットワークを利用している。従って゛
′従来技術の説明″の項で述べた種々の欠点を本発明に
より解決することができる。
振幅の特性を高めるための差動増幅器と、帰還の導入に
起因する損なわれた安定化特性を回復させる手段とから
なる２つの帰還ネットワークを利用している。従って゛
′従来技術の説明″の項で述べた種々の欠点を本発明に
より解決することができる。
【図面の簡単な説明】
第１ａ図及び第１ｂ図は、各々内部演算増幅器とバッフ
ァ演算増幅器を示すブロック図、第２図は、公知技術の
ソース後継出力段の図、第３図は、エミッタ後継型の公
知技術の他の出力段の図、 第４図は、ＡＢ級プッシュプル型の公知技術の他の出力
段の図、 第５図は、本発明による出力段の図、 第６図は、本発明による出力段の好ましい実施例の図、 第７図は、第６図の出力段の詳細図、 第８図は、本発明の出力段の静止電流の制御回路の図、 第９図は、第８図の静止電流の制御回路を編入した第７
図の出力段の図である。 ｆ】巳ぽ≧ ｆ】１７：匂 ｊ乙 ＤＤ
ァ演算増幅器を示すブロック図、第２図は、公知技術の
ソース後継出力段の図、第３図は、エミッタ後継型の公
知技術の他の出力段の図、 第４図は、ＡＢ級プッシュプル型の公知技術の他の出力
段の図、 第５図は、本発明による出力段の図、 第６図は、本発明による出力段の好ましい実施例の図、 第７図は、第６図の出力段の詳細図、 第８図は、本発明の出力段の静止電流の制御回路の図、 第９図は、第８図の静止電流の制御回路を編入した第７
図の出力段の図である。 ｆ】巳ぽ≧ ｆ】１７：匂 ｊ乙 ＤＤ
Claims (3)
- （１）プッシュプル結合された２つのコンプリメンタリ
出力ＭＯＳトランジスタからなり、該２つのトランジス
タが各々２つのパラレル帰還回路によって制御されてお
り、その各帰還回路が入力差動段とゲイン段とからなり
、出力電圧が前記差動段の非反転入力に帰還されており
、その２つの各ゲイン段が充分な安定性を回復するため
に個々に補償されていることを特徴とするＣＭＯＳ出力
段。 - （２）前記２つの帰還回路が個々の入力差動段を分担し
ていることを特徴とする特許請求の範囲第１項記載のＣ
ＭＯＳ出力段。 - （３）更に前記２つのパラソル帰還回路の段の静止電位
の不均衡に感じる静止電流の制御回路からなり、制御御
回路が不均衡の存在下及び入力信号の不存在下において
、その静止値から出力電圧の移動を決定し、該移動が、
前記帰還回路によって平衡させられ、それによって不均
衡の効果を無に帰することを特徴とする特許請求の範囲
第１項記載のＣＭＯＳ出力段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT22181/85A IT1185935B (it) | 1985-09-18 | 1985-09-18 | Stradio di uscita cmos a grande escursione di tensione e con stabilizzazione della corrente di rifoso |
| IT22181A/85 | 1985-09-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62117360A true JPS62117360A (ja) | 1987-05-28 |
| JP2818165B2 JP2818165B2 (ja) | 1998-10-30 |
Family
ID=11192696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219086A Expired - Lifetime JP2818165B2 (ja) | 1985-09-18 | 1986-09-17 | 大電圧振幅及び零入力電流の安定性を有するｃｍｏｓ出力段 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4730168A (ja) |
| JP (1) | JP2818165B2 (ja) |
| DE (1) | DE3631099C2 (ja) |
| FR (1) | FR2587561B1 (ja) |
| GB (1) | GB2180710B (ja) |
| IT (1) | IT1185935B (ja) |
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| KR20190108568A (ko) | 2017-01-30 | 2019-09-24 | 이구루코교 가부시기가이샤 | 슬라이딩 부품 |
| KR20190108569A (ko) | 2017-01-30 | 2019-09-24 | 이구루코교 가부시기가이샤 | 슬라이딩 부품 |
| KR20200029557A (ko) | 2017-08-28 | 2020-03-18 | 이구루코교 가부시기가이샤 | 슬라이딩 부품 |
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